專(zhuān)利名稱(chēng)：強(qiáng)電介質(zhì)存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及強(qiáng)電介質(zhì)存儲(chǔ)器(ferroelectric random access memory)(FeRAM)；尤其是有關(guān)FeRAM存儲(chǔ)單元(FeRAM單元)的印記(Imprint)限制。
背景技術(shù)：
FeRAM作為低耗電的半導(dǎo)體存儲(chǔ)裝置，近年來(lái)得到迅速研究和開(kāi)發(fā)，例如記載在美國(guó)專(zhuān)利US4,873,664(Eaton.Jr)和S.S.Eaton，Jr et al.“AFerroeletric DRAM Cell for High Desity NVRAMs”.ISSCC Digest ofTechnical Papers，pp.130-131，F(xiàn)eb.1988等中。
在FeRAM單元中使用的強(qiáng)電介質(zhì)膜(ferroelectric insulation film)中，外加電場(chǎng)使電荷產(chǎn)生極化(polarization of charges)，呈現(xiàn)外加電壓和極化關(guān)系的所謂磁滯特性(hysleresis characteristic)。
過(guò)去，提出各種構(gòu)成的FeRAM單元方案，有在電極間使用強(qiáng)電介質(zhì)膜的強(qiáng)電介質(zhì)電容器C上連接單元選擇用MOS晶體管T組成的1個(gè)晶體管和1個(gè)電容器(1T/1C)型構(gòu)成的FeRAM單元，和以2個(gè)1T/1C型FeRAM單元為1組使用的2T/2C型構(gòu)成的FeRAM單元等。
圖31表示作為FeRAM單元一個(gè)例子，1個(gè)晶體管和1個(gè)電容器(1T/1C)型構(gòu)成的等效電路。
在把該FeRAM單元多個(gè)配置成行列狀的存儲(chǔ)單元陣列中，各單元的單元選擇用MOS晶體管Tst的漏極被連接到位線上，單元選擇用MOS晶體管Tst的柵極被連接到字線WL上，強(qiáng)電介質(zhì)電容器Cm的一端(板極)被連接到板極線PL上。
圖32是表示FeRAM單元上使用的強(qiáng)電介質(zhì)膜的外加電場(chǎng)(外加電壓V)和極化量P之間關(guān)系(磁滯曲線)的特性圖。
如從該磁滯特性了解到，在沒(méi)有于FeRAM單元強(qiáng)電介質(zhì)電容的強(qiáng)電介質(zhì)膜上施加電場(chǎng)的狀態(tài)下，即，在電容器電極間的外加電壓V＝0的狀態(tài)下，通過(guò)強(qiáng)電介質(zhì)膜的殘留極化Pr為“正”或?yàn)椤柏?fù)”確定的二進(jìn)制數(shù)據(jù)被存儲(chǔ)在FeRAM單元上。
這里，殘留極化Pr的“正”、“負(fù)”表示在強(qiáng)電介質(zhì)電容器的板極和位線側(cè)電極之間極化向何方，朝向其一方向，將展現(xiàn)極化的狀態(tài)定義為“1”，朝向其它的方向，將展現(xiàn)極化的狀態(tài)定義為“0”。
但是，為了謀求如上所述的FeRAM的可靠性的提高，可例舉提高FeRAM單元可改寫(xiě)次數(shù)，謀求數(shù)據(jù)的長(zhǎng)其保存，謀求提高耐候性，印記的抑制等，但是改善難的一個(gè)是印記的抑制。
所謂印記是在FeRAM單元上寫(xiě)入數(shù)據(jù)的狀態(tài)(強(qiáng)電介質(zhì)膜極化狀態(tài))通過(guò)長(zhǎng)時(shí)間放置，或在FeRAM單元上寫(xiě)入數(shù)據(jù)的狀態(tài)下強(qiáng)電介質(zhì)膜暴露在高溫下的情況下，在極化磁疇周?chē)狗€(wěn)定極化的方向聚集可動(dòng)的電荷，結(jié)果成為在強(qiáng)電介質(zhì)膜上產(chǎn)生內(nèi)部電場(chǎng)狀態(tài)的現(xiàn)象。此外，在FeRAM單元的通常工作中，不發(fā)生印記。
在強(qiáng)電介質(zhì)膜上產(chǎn)生的上述內(nèi)部電場(chǎng)由于是暫時(shí)的，所以，盡管印記不是引起稱(chēng)為元件破壞和老化的硬故障的現(xiàn)象，但是，會(huì)引起不做與FeRAM單元的存儲(chǔ)數(shù)據(jù)的極化方向相反方向的極化數(shù)據(jù)正確寫(xiě)入的軟故障。
這里，具體地對(duì)FeRAM單元印記問(wèn)題進(jìn)行說(shuō)明。
在FeRAM的制造過(guò)程中，例如在晶片階段進(jìn)行用于篩分基片區(qū)域是正常區(qū)域還是故障區(qū)域的篩分測(cè)試之后，將晶片切斷成基片，把各基片封組成封裝狀態(tài)時(shí)，和在FeRAM上寫(xiě)入數(shù)據(jù)的狀態(tài)下進(jìn)行出廠測(cè)試后把FeRAM焊接在例如應(yīng)用制品的電路板上時(shí)，常常在極化狀態(tài)下的FeRAM單元上施加200至300℃的高溫。在該情況下，產(chǎn)生印記。
在圖32中，強(qiáng)電介質(zhì)電容器的殘留極化Pr朝向例如定義成存儲(chǔ)數(shù)據(jù)“1”的方向的情況下的磁滯特性用實(shí)線表示，在這之后，產(chǎn)生印記情況的磁滯特性用虛線表示。產(chǎn)生印記情況下的磁滯特性偏離中心位置，使是否受到偏壓。
在象這樣的印記產(chǎn)生情況下的磁滯特性中，加速極化狀態(tài)，轉(zhuǎn)換成反向極化狀態(tài)變難，反向極化狀態(tài)讀出信號(hào)變小，F(xiàn)eRAM單元特性降低。
即，在圖32中，在讀出數(shù)據(jù)“1”的情況下，表示強(qiáng)電介質(zhì)電容器的容量C和外加電壓V和電荷量Q之間關(guān)系(Q＝CV)的直線和磁滯特性的交叉點(diǎn)的讀出電位，在磁滯特性為實(shí)線A的情況下是a，磁滯特性為虛線B的情況下為b。讀出信號(hào)量變小。
問(wèn)題在于如上所述的已有的FeRAM，強(qiáng)電介質(zhì)膜經(jīng)長(zhǎng)時(shí)間放置，或暴露在高溫下加快引起印記，發(fā)生軟故障。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，提供一種強(qiáng)電介質(zhì)存儲(chǔ)器，其具有由具有各強(qiáng)電介質(zhì)存儲(chǔ)元件和與所述強(qiáng)電介質(zhì)存儲(chǔ)元件串聯(lián)連接的單元選擇用晶體管的多個(gè)存儲(chǔ)單元組成的單元陣列；和設(shè)定成使各所述存儲(chǔ)單元強(qiáng)電介質(zhì)存儲(chǔ)元件的強(qiáng)電介質(zhì)膜的極化量比在通常寫(xiě)入時(shí)產(chǎn)生的極化量小，抑制印記發(fā)生的印記抑制部。
根據(jù)本發(fā)明的另一方面，提供一種強(qiáng)電介質(zhì)存儲(chǔ)器，其具有由具有各強(qiáng)電介質(zhì)存儲(chǔ)元件和與所述強(qiáng)電介質(zhì)存儲(chǔ)元件并聯(lián)連接的開(kāi)關(guān)用晶體管的多個(gè)存儲(chǔ)單元組成的單元陣列；和設(shè)定成使各所述存儲(chǔ)單元強(qiáng)電介質(zhì)存儲(chǔ)元件的強(qiáng)電介質(zhì)膜的極化量比在通常寫(xiě)入時(shí)產(chǎn)生的極化量小，抑制印記發(fā)生的印記抑制部。
根據(jù)本發(fā)明的再一方面，提供一種強(qiáng)電介質(zhì)存儲(chǔ)器，其具有與位線連接，放大在所述位線上讀出的數(shù)據(jù)的讀出放大器；和由多個(gè)存儲(chǔ)單元組成的單元塊；和在所述讀出放大器和所述單元塊之間插入到所述位線中的分離用晶體管；所述分離用晶體管在寫(xiě)入時(shí)利用柵極控制信號(hào)進(jìn)行控制，使所述單元塊側(cè)的位線電位比所述讀出放大器側(cè)的位線電位低。


圖1是表示本發(fā)明第1概念的FeRAM一部分的示意性方框圖；圖2是表示在圖1的FeRAM中使用的FeRAM單元的極化狀態(tài)的例子的磁滯特性曲線圖；圖3是表示本發(fā)明第1概念的第1實(shí)施例的FeRAM一部分的電路圖，尤其是，詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖；圖4是表示使用圖3低電壓寫(xiě)入電路進(jìn)行低電壓寫(xiě)入的工作一個(gè)例子的定時(shí)信號(hào)圖；圖5是表示本發(fā)明第1概念的第2實(shí)施例的FeRAM一部分的電路圖，尤其是，詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖；圖6是表示使用圖5低電壓寫(xiě)入電路進(jìn)行低電壓寫(xiě)入的工作一個(gè)例子的定時(shí)信號(hào)圖；圖7是表示本發(fā)明第1概念的第3實(shí)施例的FeRAM一部分的電路圖，尤其是，詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖；圖8是表示使用圖7低電壓寫(xiě)入電路進(jìn)行低電壓寫(xiě)入的工作一個(gè)例子的定時(shí)信號(hào)圖；圖9是表示使用圖7低電壓寫(xiě)入電路進(jìn)行低電壓寫(xiě)入的工作另一個(gè)例子的定時(shí)信號(hào)圖；圖10是表示多個(gè)單位單元串聯(lián)連接組成的單元塊電路圖；圖11是表示本發(fā)明第1概念的第4實(shí)施例的FeRAM一部分的電路圖，尤其是，詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖；圖12是表示本發(fā)明第1概念的第5實(shí)施例的FeRAM一部分的電路圖，尤其是，詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖；圖13是表示圖11或圖12的FeRAM低電壓寫(xiě)入工作的一個(gè)例子的定時(shí)信號(hào)圖；圖14是表示本發(fā)明第1概念的第6實(shí)施例的FeRAM一部分的電路圖，尤其是，詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖；圖15是表示使用圖14低電壓寫(xiě)入電路進(jìn)行低電壓寫(xiě)入的工作一個(gè)例子的定時(shí)信號(hào)圖；圖16是表示本發(fā)明第1概念的第7實(shí)施例的FeRAM一部分的電路圖，尤其是，詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖；圖17是表示使用圖16低電壓寫(xiě)入電路進(jìn)行低電壓寫(xiě)入的工作一個(gè)例子的定時(shí)信號(hào)圖；圖18是表示本發(fā)明第1概念的第8實(shí)施例的FeRAM一部分的電路圖，尤其是，詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖；圖19是表示使用圖18低電壓寫(xiě)入電路進(jìn)行低電壓寫(xiě)入的工作一個(gè)例子的定時(shí)信號(hào)圖；圖20是表示使用圖18低電壓寫(xiě)入電路進(jìn)行低電壓寫(xiě)入的工作另一個(gè)例子的定時(shí)信號(hào)圖；圖21是表示多個(gè)單位單元串聯(lián)連接組成的單元塊電路圖；圖22是表示本發(fā)明第1概念的第9實(shí)施例的FeRAM一部分的電路圖，尤其是，詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖；圖23是表示本發(fā)明第1概念的第10實(shí)施例的FeRAM一部分的電路圖，尤其是，詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖；圖24是表示圖22或圖23的FeRAM低電壓寫(xiě)入工作一個(gè)例子的的定時(shí)信號(hào)圖；圖25是表示本發(fā)明第2概念的FeRAM一部分示意性方框圖；圖26是表示圖25的FeRAM中使用的FeRAM單元的極化狀態(tài)的例子的磁滯特性曲線圖；圖27是表示本發(fā)明第2概念的第1實(shí)施例的FeRAM一部分的電路圖；圖28是表示圖27的FeRAM的低電壓寫(xiě)入工作一個(gè)例子的定時(shí)信號(hào)圖；圖29是表示本發(fā)明第2概念的第2實(shí)施例的FeRAM一部分的電路圖；圖30是表示圖29的FeRAM的低電壓寫(xiě)入工作一個(gè)例子的定時(shí)信號(hào)圖；圖31是由1個(gè)晶體管和1個(gè)電容器(1T/1C)組成的FeRAM單元等效電路圖；圖32是表示在FeRAM單元中使用的強(qiáng)電介質(zhì)膜的外加電場(chǎng)(外加電壓V)和極化量P之間關(guān)系(磁滯曲線)的特性圖。
具體實(shí)施例方式
下面參照附圖詳細(xì)說(shuō)明本發(fā)明實(shí)施例。
(本發(fā)明的第1概念)圖1是表示本發(fā)明第1概念的FeRAM一部分的示意性方框圖；圖2是表示在圖1的FeRAM中使用的FeRAM單元的極化狀態(tài)的例子的磁滯特性曲線圖。
首先參照?qǐng)D1及圖2說(shuō)明FeRAM構(gòu)成及工作的概要。該FeRAM具有以行列狀配置由各強(qiáng)電介質(zhì)存儲(chǔ)元件和單元選擇用MOS晶體管組成的FeRAM多個(gè)單元形成的單元陣列11；和設(shè)定成使各FeRAM單元的強(qiáng)電介質(zhì)存儲(chǔ)元件的強(qiáng)電介質(zhì)膜極化量小于通常寫(xiě)入時(shí)產(chǎn)生的極化量，抑制印記產(chǎn)生的印記抑制部12。
作為印記抑制部12的一個(gè)例子，如后所述，根據(jù)在各FeRAM單元的強(qiáng)電介質(zhì)電容器上施加的低電壓Vx要低于通常寫(xiě)入時(shí)施加的電壓，使用這樣的低電壓寫(xiě)入電路，在進(jìn)行寫(xiě)入時(shí)使所述強(qiáng)電介質(zhì)膜的極化量小于通常寫(xiě)入時(shí)產(chǎn)生的極化量。
所述低電壓Vx要比圖2中所示的強(qiáng)電介質(zhì)電容器的強(qiáng)迫電壓(coercivevoltage)Vc大，最好比強(qiáng)電介質(zhì)電容器極化量飽和的飽和電壓(saturationvoltage)要低。在通常寫(xiě)入之后，如果是數(shù)據(jù)“1”，那么極化點(diǎn)為c；如果數(shù)據(jù)是“0”那么極化點(diǎn)為e，但是，在因低電壓Vx產(chǎn)生的低電壓寫(xiě)入之后，如果是數(shù)據(jù)“1”，那么極化點(diǎn)為j，如果數(shù)據(jù)為“0”，那么極化點(diǎn)為h。
所述低電壓寫(xiě)入電路12是所要時(shí)期的驅(qū)動(dòng)的電路，在FeRAM上施加熱工序之前，要求驅(qū)動(dòng)。
即，在FeRAM制造的晶片階段，在FeRAM單元上寫(xiě)入數(shù)據(jù)產(chǎn)生的FeRAM單元的極化狀態(tài)下，在用于基片區(qū)域是正常區(qū)域還是故障區(qū)域的篩分測(cè)試后，將晶片切斷成基片，由于各基片組裝成封裝狀態(tài)的工序中施加熱，所以在晶片階段中的篩分測(cè)試之后，在移動(dòng)到下面的工序之前，最好進(jìn)行低電壓Vx寫(xiě)入。
并且，一般在封裝狀態(tài)下組裝后，在FeRAM單元上再次寫(xiě)入數(shù)據(jù)，在以此產(chǎn)生的FeRAM單元極化狀態(tài)下，進(jìn)行篩分各封裝的正品還是廢品的篩分測(cè)試之后，作為選擇正品作為制品出廠，但是，在出廠后的客戶(hù)端，當(dāng)將封裝焊接在例如應(yīng)用制品的電路襯底上時(shí)，在FeRAM單元上施加200至300℃的高溫。而且，還可能封裝狀態(tài)的FeRAM在出廠到該客戶(hù)端之前經(jīng)長(zhǎng)時(shí)間的高溫中保存。因此，在封裝階段中篩分測(cè)試結(jié)束之后，在出廠之前，最好進(jìn)行低電壓Vx的寫(xiě)入。
(本發(fā)明第1概念的第1實(shí)施例)圖3是表示本發(fā)明第1概念的第1實(shí)施例的FeRAM一部分的電路圖，尤其是，詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖；圖4是表示使用圖3低電壓寫(xiě)入電路向FeRAM單元進(jìn)行低電壓寫(xiě)入的工作一個(gè)例子的定時(shí)信號(hào)圖；在圖3中，10是FeRAM單元；BL是位線；WL是字線；PL是板極線。S/A是連接到位線BL的讀出放大器；Trp是選擇性把通常寫(xiě)入電壓Vaa連接到讀出放大器S/A上的PMOS晶體管；Trn是把接地電位Vss連接到讀出放大器S/A上的NMOS晶體管。
31是用2個(gè)電阻R、R分配通常寫(xiě)入電壓Vaa例如產(chǎn)生Vaa/2電壓的電阻分壓電路；Trs是用于把Vaa/2電壓選擇性連接到讀出放大器S/A的PMOS晶體管。電阻分壓電路31及PMOS晶體管Trs形成通過(guò)讀出放大器S/A在位線BL上選擇性施加Vaa/2電壓的低電壓寫(xiě)入電路。
在通常寫(xiě)入時(shí)，通過(guò)讀出放大器S/A施加Vaa電壓于位線BL上，使PMOS晶體管Trs關(guān)閉，使PMOS晶體管Trp導(dǎo)通。
為了在低電壓寫(xiě)入時(shí)通過(guò)讀出放大器S/A在位線BL上施加Vaa/2的脈沖電壓，使PMOS晶體管Trp關(guān)閉，使PMOS晶體管Trs導(dǎo)通。
各FeRAM單元10是由串聯(lián)連接的單元選擇用MOS晶體管Tst以及強(qiáng)電介質(zhì)電容器Cm組成的單位單元，單元選擇用MOS晶體管Tst的漏極連接到位線BL上，單元選擇用MOS晶體管Tst的柵極連接到字線WL上，強(qiáng)電介質(zhì)電容器Cm的一端(板極)連接到板極線PL上。
圖4是表示使用圖3的FeRAM低電壓在FeRAM單元上進(jìn)行低電壓寫(xiě)入的工作一個(gè)例子的定時(shí)信號(hào)圖。
在該低電壓寫(xiě)入中，把施加到位線BL上的脈沖電壓Vb作為具有施加在板極線PL上的電壓VPL的振幅1/2的低電壓Vx，并且，Vx設(shè)定成比強(qiáng)迫電壓Vc大的值。
說(shuō)明有關(guān)其工作，首先，如圖4所示，在規(guī)定位線BL為OV的預(yù)充電狀態(tài)，選擇字線WL，接著，在板極線PL上施加電壓VPL。以此，與初期的數(shù)據(jù)無(wú)關(guān)，F(xiàn)eRAM單元10的極化點(diǎn)成為脈沖電壓VPL施加期間(k)中圖2的極化點(diǎn)d，在脈沖電壓VPL施加結(jié)束時(shí)間點(diǎn)(1)中，成為圖2中的極化點(diǎn)e，成為具有通常極化量的數(shù)據(jù)“0”。
這以后，在位線BL上施加脈沖電壓Vb(＝Vx)。借助這一點(diǎn)，F(xiàn)eRAM單元10的極化點(diǎn)成為在脈沖電壓Vb施加期間(m)圖2中的極化點(diǎn)i，成為在脈沖電壓Vb施加結(jié)束時(shí)刻(n)中圖2中的極化點(diǎn)j，成為具有小極化量的數(shù)據(jù)“1”。
這時(shí)，如若選擇連接到施加脈沖電壓Vb的位線BL的所有單元10的字線WL，那么，由于那些單元全部同時(shí)存取，所以使極化效率提高。
(本發(fā)明第1概念的第2實(shí)施例)圖5是表示該發(fā)明第1概念的第2實(shí)施例的FeRAM一部分的電路圖；尤其是圖1中單元陣列11的一部分及其相關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖。
圖6是表示使用圖5的FeRAM低電壓寫(xiě)入電路，進(jìn)行在FeRAM單元上作低電壓寫(xiě)入工作的一個(gè)例子的定時(shí)信號(hào)圖。
10是FeRAM單元；BL是位線；WL是字線；PL是板極線。S/A是連接到位線BL的讀出放大器；Trp是用于把通常寫(xiě)入電壓Vaa連接到讀出放大器S/A上的PMOS晶體管；Trp是用于把通常寫(xiě)入電壓Vaa連接到讀出放大器S/A上的PMOS晶體管；Trn是用于把接地電位Vss連接到讀出放大器S/A上的NMOS晶體管。
51是板極線選擇用的板極線解碼器電路；52是通過(guò)板極線解碼器電路51輸出驅(qū)動(dòng)，用于在板極線PL上供給板極電壓VPL的板極線驅(qū)動(dòng)電路；Trr是用于在板極線驅(qū)動(dòng)電路52上選擇性連接通常寫(xiě)入電壓Vaa的PMOS晶體管。53是接受通常寫(xiě)入電壓Vaa，產(chǎn)生Vaa/2電壓的Vaa/2產(chǎn)生電路。Trs是用于在板極線驅(qū)動(dòng)電路52上選擇性連接上述Vaa/2的PMOS晶體管。Vaa/2產(chǎn)生電路53及PMOS晶體管Trs形成在板極線PL上選擇性施加Vaa/2電壓的低電壓寫(xiě)入電路。
在通常寫(xiě)入時(shí)，為了在板極線PL上施加Vaa電壓，使PMOS晶體管Trs關(guān)閉，使PMOS晶體管Trr導(dǎo)通。
在低電壓寫(xiě)入工作時(shí)，為了在板極線PL上施加Vaa/2的脈沖電壓，使PMOS晶體管Trr關(guān)閉，使PMOS晶體管Trs導(dǎo)通。
各FeRAM單元10是由串聯(lián)連接的單元選擇用MOS晶體管Tst及強(qiáng)電介質(zhì)電容器Cm組成的單位單元，單元選擇用MOS晶體管Tst的漏極被連接到位線BL上，單元選擇用MOS晶體管Tst的柵極被連接到字線WL上，強(qiáng)電介質(zhì)電容器Cm的一端(板極)被連接到板極線PL上。
圖6是表示使用圖5的FeRAM低電壓寫(xiě)入電路，進(jìn)行往FeRAM單元的低電壓寫(xiě)入工作的一個(gè)例子的定時(shí)信號(hào)圖。
在該低電壓寫(xiě)入中，把施加在板極線PL上的脈沖電壓VPL作為具有施加在位線BL上的電壓Vb的約1/2振幅的低電壓Vx。并且，最好設(shè)定成比強(qiáng)迫電壓Vc大的值。
說(shuō)明有關(guān)工作，首先，如圖6所示，在規(guī)定板極線PL為OV的狀態(tài)下，選擇字線WL，接著，在位線BL上施加脈沖電壓Vb。以此，與初期數(shù)據(jù)無(wú)關(guān)，F(xiàn)eRAM單元10的極化點(diǎn)成為脈沖電壓Vb施加期間(k)的圖2中的極化點(diǎn)f，在圖6中的脈沖電壓Vb施加結(jié)束的時(shí)刻(1)中成為圖2中的極化點(diǎn)c，成為具有通常極化量的數(shù)據(jù)“1”。
其后，在板極線PL上施加脈沖電壓VPL(＝Vx)。以此，F(xiàn)eRAM單元10的極化點(diǎn)成為在脈沖電壓VPL施加期間(m)的圖2中的極化點(diǎn)g，在脈沖電壓VPL施加結(jié)束的時(shí)刻(n)中成為圖2中的極化點(diǎn)h，成為具有小極化量的數(shù)據(jù)“0”。
(本發(fā)明第1概念的第3實(shí)施例)圖7是表示本發(fā)明第1概念的第3實(shí)施例的FeRAM一部分的電路圖，尤其是，圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖。該電路具有在位線BL上選擇性施加Vaa/2電壓的電路和板極線PL上選擇性施加Vaa/2電壓的電路。圖8是表示使用圖7的FeRAM低電壓寫(xiě)入電路，在FeRAM單元上進(jìn)行低電壓寫(xiě)入工作的一個(gè)例子的定時(shí)信號(hào)圖。
10是FeRAM單元；BL是位線；WL是字線；PL是板極線。S/A是與位線BL連接的讀出放大器；Trp是用于在讀出放大器S/A上連接通常寫(xiě)入電壓Vaa或Vaa/2電壓的PMOS晶體管；Trn是在讀出放大器S/A上連接接地電位Vss的NMOS晶體管。PMOS晶體管Trp及NMOS晶體管Trn形成通過(guò)讀出放大器S/A在位線BL上施加通常寫(xiě)入電壓Vaa或低壓寫(xiě)入電壓Vaa/2的電路。
71板極線選擇用板極線解碼電路；72是用板極線解碼電路71的輸出進(jìn)行驅(qū)動(dòng)，供給板極線PL板極電壓VPL的板極線驅(qū)動(dòng)電路。
73是分離通常寫(xiě)入電壓Vaa產(chǎn)生Vaa/2電壓的電阻分壓電路(Vaa/2產(chǎn)生電路)；74是電壓比較電路；Trr是在電壓比較電路74的其一節(jié)點(diǎn)(+)上選擇性連接通常寫(xiě)入電壓Vaa的MOS晶體管；Trs是在電壓比較電路74的其一節(jié)點(diǎn)(+)上選擇性連接Vaa/2的MOS晶體管。
Trf是返回控制用MOS晶體管，通常寫(xiě)入電壓Vaa被施加在源極上，柵極被連接在電壓比較電路74的輸出節(jié)點(diǎn)上，板極與電壓比較電路74的其他輸入節(jié)點(diǎn)(-)連接，同時(shí)，與板極線驅(qū)動(dòng)電路72的工作電源節(jié)點(diǎn)連接。
Vaa/2產(chǎn)生電路73、MOS晶體管Trs及Trs、電壓比較電路74、MOS晶體管Trf及板極線驅(qū)動(dòng)電路72形成在板極線PL上選擇性施加通常寫(xiě)入電壓Vaa或低壓寫(xiě)入電壓Vaa/2的電路。
在通常寫(xiě)入時(shí)，為了在板極線PL上施加Vaa電壓，使MOS晶體管Trs關(guān)閉，使MOS晶體管Trr導(dǎo)通。
而且，在低壓寫(xiě)入時(shí)，為了在板極線PL上施加Vaa/2脈沖電壓，使MOS晶體Trr關(guān)閉，使MOS晶體管Trs導(dǎo)通。
而且，在低壓寫(xiě)入工作時(shí)，為了在板極線PL上施加Vaa/2脈沖電壓，使MOS晶體管Trr關(guān)閉，使MOS晶體管Trs導(dǎo)通。
各FeRAM單元10是由串聯(lián)連接的單元選擇用MOS晶體管Tst及強(qiáng)電介質(zhì)電容器Cm組成的單位單元，單元選擇用MOS晶體管Tst的漏極與位線BL連接，單元選擇用MOS晶體管Tst的柵極與字線WL連接，強(qiáng)電介質(zhì)電容器Cm的一端(板極)與板極線PL連接。
圖8是表示用圖7的FeRAM低電壓寫(xiě)入電路在FeRAM單元上作低電壓寫(xiě)入的工作的一個(gè)例子的定時(shí)信號(hào)圖。
在該寫(xiě)入中，把位線預(yù)充電電壓Vb作為具有在板極線PL上施加的脈沖電壓VPL的約1/2振幅的電壓，以此，作低電壓寫(xiě)入。
說(shuō)明有關(guān)其工作，首先，如圖8所示，在將位線BL預(yù)充電到位線充電電壓Vb(約1/2VPL)的狀態(tài)下，提高字線電壓Vwl，選擇字線WL。以此，F(xiàn)eRAM單元10的極化點(diǎn)在字線WL選擇后的期間(k)成為圖2中的極化點(diǎn)i。其后，在板極線PL上施加脈沖電壓VPL一次以上。這時(shí)，當(dāng)脈沖電壓VPL等于位線電壓Vb時(shí)(1)，F(xiàn)eRAM單元10的極化點(diǎn)為圖2中的極化點(diǎn)j。然后，F(xiàn)eRAM單元10的極化點(diǎn)在脈沖電壓VPL施加期間(m)為圖2中的極化點(diǎn)g，在脈沖電壓VPL等于位線電壓Vb時(shí)(n)，為圖2中的極化點(diǎn)h。
象這樣，在位線BL上施加固定電壓1/2VPL的狀態(tài)下，通過(guò)在板極線PL上施加一次以上的脈沖電壓VPL，由于用通常寫(xiě)入電壓時(shí)的約1/2的電壓進(jìn)行往FeRAM單元10的數(shù)據(jù)寫(xiě)入，所以，強(qiáng)電介質(zhì)電容的極化量要小于通常寫(xiě)入時(shí)的極化量。
圖9是表示使用圖7的FeRAM低電壓寫(xiě)入電路，在FeRAM單元上寫(xiě)入數(shù)據(jù)的低電壓寫(xiě)入工作的其他例子的定時(shí)信號(hào)圖。
在該低電壓寫(xiě)入中，通過(guò)把在板極線PL上施加的脈沖電壓VPL作為具有在位線BL上施加的脈沖電壓Vb的約1/2振幅的電壓，進(jìn)行低電壓的寫(xiě)入。
下面說(shuō)明有關(guān)工作，首先，如圖9所示，在把板極線PL預(yù)充電到板極線預(yù)充電電壓VPL(約1/2Vb)的狀態(tài)下，字線電壓Vwl提高選擇字線WL，這樣，F(xiàn)eRAM單元10的極化點(diǎn)在字線WL選擇后的期間(k)為圖2中的極化點(diǎn)g。其后，位線BL上施加脈沖電壓Vb一次以上。這時(shí)，在脈沖電壓Vb等于脈沖電壓VPL時(shí)(1)，F(xiàn)eRAM單元10的極化點(diǎn)為圖2中的h。然后，F(xiàn)eRAM單元10的極化點(diǎn)在脈沖電壓Vb施加期間(m)中為圖2中的極化點(diǎn)i，脈沖電壓Vb等于脈沖電壓VPL的點(diǎn)時(shí)(n)為圖2中的極化點(diǎn)j。
象這樣，在板極線PL上提供固定電壓約1/2的狀態(tài)下，通過(guò)在位線BL上施加脈沖電壓Vb一次以上，由于用通常寫(xiě)入時(shí)的1/2電壓進(jìn)行往FeRAM單元10的數(shù)據(jù)寫(xiě)入，所以強(qiáng)電介質(zhì)電容器的極化量成為小于通常寫(xiě)入時(shí)的極化量。
(本發(fā)明第1概念的第4實(shí)施例)圖10是表示由多個(gè)(該實(shí)施例中為8個(gè))單位單元10組成的單元塊的電路圖。在圖10中，具有代表性的只是4個(gè)單位單元。
各FeRAM單元10的單元選擇用MOS晶體管Tst的漏極被連接到位線BL或/BL上，各FeRAM單元10的單元選擇用MOS晶體管Tst的柵極連接到各對(duì)應(yīng)的字線WL0～WL7上。各FeRAM單元10的強(qiáng)電介質(zhì)電容器Cm的一端(板極)被連接到各對(duì)應(yīng)的板極線PL0，PL1，…PL7上。
圖11是本發(fā)明第1概念的第4實(shí)施例的FeRAM一部電路圖，尤其是詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖。
WL0～WL7是字線，PL0～PL7是板線，BL及/BL是輔助的一對(duì)位線，S/A是與一對(duì)位線BL./BL連接的讀出放大器，Trp是用于在讀出放大器S/A上連接通常寫(xiě)入電壓Vaa的PMOS晶體管，Trn是用于在讀出放大器S/A上連接接地電壓Vss的NMOS晶體管。
111及112是用于在一對(duì)位線BL./BL上選擇性連接通常寫(xiě)入工作用的預(yù)充電電壓(接地電位)Vss的Vss預(yù)充電用MOS晶體管，113是一對(duì)位線BL./BL間連接的Vss補(bǔ)償用MOS晶體管，114是在上述Vss預(yù)充電用MOS晶體管111、112及Vss補(bǔ)償用MOS晶體管113的各柵極上供給預(yù)充電/補(bǔ)償信號(hào)Eqr的補(bǔ)償信號(hào)線。Vss預(yù)充電用MOS晶體管111及112、補(bǔ)償用MOS晶體管113及補(bǔ)償信號(hào)線114形成在一對(duì)位線BL./BL上選擇性施加Vss的通常寫(xiě)入電路。
119是接受通常寫(xiě)入電壓Vaa及接地電位Vss，產(chǎn)生Vaa/2電壓的Vaa/2產(chǎn)生電路，115及116是在各個(gè)位線BL./BL上選擇性連接低電壓寫(xiě)入工作用預(yù)充電電壓Vaa的Vaa/2預(yù)充電用MOS晶體管，117是一對(duì)位線BL./BL之間連接的Vaa/2補(bǔ)償用MOS晶體管，118是在Vaa/2預(yù)充電用MOS晶體管115、116及Vaa/2補(bǔ)償用MOS晶體管117的各柵極上供給預(yù)充電/補(bǔ)償信號(hào)Eqs的預(yù)充電/補(bǔ)償信號(hào)線。Vaa/2發(fā)生電路119、Vaa/2補(bǔ)償用MOS晶體管115及116、Vaa/2補(bǔ)償用MOS晶體管117、及預(yù)充電/補(bǔ)償信號(hào)線118形成在一對(duì)位線BL./BL上選擇性施加Vaa/2的低電壓寫(xiě)入電路。
120是在所述通常寫(xiě)入電路及低壓寫(xiě)入電路和單元塊20之間串聯(lián)插在各位線BL上，利用柵極控制信號(hào)φi控制的傳輸門(mén)用MOS晶體管。
在通常寫(xiě)入時(shí)，為了使一對(duì)位線BL預(yù)充電到Vss，使預(yù)充電/補(bǔ)償信號(hào)Eqs不被激活，使低壓寫(xiě)入電路的各晶體管115、116、117關(guān)閉，另一方面激活預(yù)充電/補(bǔ)償信號(hào)Eqr，使通常寫(xiě)入電路的各晶體管111、112、113導(dǎo)通。
為了在低電壓寫(xiě)入工作時(shí)，使一對(duì)位線BL預(yù)充電到Vaa/2，使預(yù)充電/補(bǔ)償信號(hào)Eqr非激活，關(guān)閉通常寫(xiě)入電路就各晶體管111、112、113，另一方面，激活預(yù)充電/補(bǔ)償信號(hào)Eqs，導(dǎo)通低電壓寫(xiě)入電路的各晶體管115、116、117。
(本發(fā)明第1概念的第5實(shí)施例)圖12是該發(fā)明的第1概念第5實(shí)施例的FeRAM電路，尤其是詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路圖。
該電路參照?qǐng)D11，與所述的電路比較，低壓寫(xiě)入電路不同，其他相同，所以在相同的部分用與圖11相同的標(biāo)號(hào)。
Trr是選擇性地把供給預(yù)充電/補(bǔ)償信號(hào)Eqr的通常寫(xiě)入電路的補(bǔ)償信號(hào)線114連接到接地電位Vss的通常工作用的NMOS晶體管。
Vaa/2產(chǎn)生電路121使用通過(guò)電阻R、R分配通常寫(xiě)入電壓Vaa，產(chǎn)生Vaa/2電壓的電阻分壓電路。Trs選擇性地把所述Vaa/2電壓連接到所述補(bǔ)償信號(hào)線114及一對(duì)位線BL./BL上的NMOS晶體管。Vaa/2產(chǎn)生電路121及NMOS晶體管Trs形成低電壓寫(xiě)入電路。
在通常寫(xiě)入時(shí)，為了把位線BL./BL預(yù)充電到Vss，使低電壓寫(xiě)入電路的NMOS晶體管Trs關(guān)閉，另一方面，使通常工作用的NMOS晶體管Trr導(dǎo)通，并且，通過(guò)激活預(yù)充電/補(bǔ)償信號(hào)Eqr，使寫(xiě)入電路的各晶體管111、112、113導(dǎo)通。
在低電壓寫(xiě)入工作時(shí)，為了使一對(duì)位線BL./BL預(yù)充電到Vaa/2，使通常工作的NMOS晶體管Trr關(guān)閉，另一方面，使低電壓寫(xiě)入電路的NMOS晶體管Trs導(dǎo)通，使各晶體國(guó)111、112、113導(dǎo)通。
圖13是表示圖11的第4實(shí)施例的FeRAM，或圖12的第5實(shí)施例的FeRAM低電壓寫(xiě)入工作一個(gè)例子的定時(shí)信號(hào)。
在字線WL0～WL7中，僅對(duì)應(yīng)于1根(例如字線WL0)設(shè)定成“H”電平，這以外的字線設(shè)定成“L”電平。從而，與選擇字線WL0連接的單元，即選擇單元的MOS晶體管成導(dǎo)通狀態(tài)，另一方面，與非選擇的字線WL1～WL7連接的單元，即非選擇單元的MOS晶體管成關(guān)閉狀態(tài)。以此，柵極被連接到選擇字線WL0的單元的單元電容器被連接在位線BL./BL和板極線PL0之間。
然后，對(duì)FeRAM施加熱工序之前，例如在晶片階段的篩分測(cè)試結(jié)束后的組裝工序前，或，制品出廠前的篩分測(cè)試結(jié)束后制品出廠前，在同時(shí)選擇有關(guān)單元陣列的全部單元塊的同一行(例如字線WL0行)的單元的狀態(tài)下，通過(guò)如前所述的低電壓寫(xiě)入電路在板極線PL0或所有的位線BL上施加低電壓Vx。
在把選擇字線WL0設(shè)定成“H”電平的狀態(tài)下，在板極線PL0上施加脈沖電壓VPL(＝Vx)的情況下，設(shè)定具有小極化量的“0”數(shù)據(jù)。與此相反，當(dāng)在位線BL./BL上施加脈沖電壓Vb(＝Vx)的情況下，設(shè)定具有小的極化量的“1”數(shù)據(jù)。
此外，在把字線WL0設(shè)定成“H”電平的期間內(nèi)，如圖13所示，通過(guò)把所述低電壓脈沖Vx施加多次，能更加可靠地設(shè)定具有上述小的極化量的數(shù)據(jù)。
根據(jù)這樣的工作，由于可同時(shí)選擇有關(guān)單元陣列的全部單元塊的同一單元，所以，即使存儲(chǔ)容量加大，只要測(cè)試時(shí)間縮短就行。
(本發(fā)明第1概念的第6實(shí)施例)圖14是表示該發(fā)明第1概念的第6實(shí)施例的FeRAM一部分的電路圖，尤其是詳細(xì)表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖。該電路與參照?qǐng)D3所述的第1實(shí)施例的電路相比較，F(xiàn)eRAM單元的構(gòu)成不同，由于其他相同，所以相同的部分與在圖3用同樣的標(biāo)號(hào)。
圖15是表示使用圖14的FeRAM的低電壓寫(xiě)入電路，在FeRAM單元上進(jìn)行數(shù)據(jù)寫(xiě)入的低電壓寫(xiě)入工作的一個(gè)例子的定時(shí)信號(hào)圖。
在圖14中，10是FeRAM單元，Tst是單元選擇晶體管，ST是單元選擇信號(hào)線，BL是位線，WL是字線，PL是板極線。S/A是與位線BL連接的讀出放大器，Trp是在讀出放大器S/A上選擇性連接通常寫(xiě)入電壓Vaa的PMOS晶體管，Trn是在讀出放大器S/A上連接接地電位Vss的NMOS晶體管。
FeRAM單元10是TC并聯(lián)連接型單位單元，使開(kāi)關(guān)用MOS單元晶體管Tm并聯(lián)連接在強(qiáng)電介質(zhì)電容器Cm上。TC并聯(lián)連接型單位單元例如在美國(guó)專(zhuān)利US5,903,492(Daisaburo Takashima)中作了詳細(xì)說(shuō)明。
開(kāi)關(guān)用MOS晶體管Tm的源極(強(qiáng)電介質(zhì)電容器Cm的板極側(cè))被連接到板極線PL上，開(kāi)關(guān)用MOS晶體管Tm的漏極(強(qiáng)電介質(zhì)電容器Cm的存儲(chǔ)器電極側(cè))通過(guò)單元選擇用晶體根Tst被連接到位線BL上。開(kāi)關(guān)用MOS晶體根Tm的柵極被連接到字線WL上。單元選擇用晶體管Tst的柵極被連接到單元選擇信號(hào)線ST上。
31是用2個(gè)電阻R、R分配的通常寫(xiě)入電壓Vaa，例如產(chǎn)生Vaa/2電壓的電阻分壓電路，Trs是把Vaa/2電壓選擇性地連接到讀出放大器S/A上的PMOS晶體管。電阻分壓電路31及PMOS晶體管Trs形成通過(guò)讀出放大器S/A選擇性地在位線BL上施加Vaa/2電壓的低電壓寫(xiě)入電路。
在通常寫(xiě)入時(shí)，為了通過(guò)讀出放大器S/A在位線BL上施加Vaa電壓，使PMOS晶體管Trs關(guān)閉，使PMOS晶體管Trp導(dǎo)通。
在低電壓寫(xiě)入工作時(shí)，為了通過(guò)讀出放大器S/A在位線BL上施加Vaa/2的脈沖電壓，使PMOS晶體管Trp關(guān)閉，使PMOS晶體管Trs導(dǎo)通。
圖15是表示使用圖14的FeRAM的低電壓寫(xiě)入電路在FeRAM單元上進(jìn)行低電壓寫(xiě)入的工作一個(gè)例子的定時(shí)信號(hào)圖。
在該低電壓寫(xiě)入中，把位線BL上施加的脈沖電壓Vb作為具有施加在板極線PL上的電壓VPL的約1/2振幅的低電壓Vx，并且，Vx設(shè)定成比反抗電壓Vc大的值。
說(shuō)明有關(guān)工作，首先，如圖15所示，在把位線BL預(yù)充電到0V狀態(tài)下，將字線WL設(shè)定成“L”電平，使單元10的晶體管Tm處于關(guān)閉狀態(tài)。另一方面，把單元選擇信號(hào)線ST設(shè)定成“H”電平，使單元選擇晶體管Tst處于導(dǎo)通狀態(tài)。接著，在板極線PL上施加脈沖電壓VPL。這樣，與初期的數(shù)據(jù)無(wú)關(guān)，F(xiàn)eRAM單元10的極化點(diǎn)在脈沖電壓VPL施加期間(k)成為圖2中的極化點(diǎn)d。在脈沖電壓VPL施加結(jié)束的時(shí)刻(1)中，成為圖2中的極化點(diǎn)e，成為具有通常極化量的數(shù)據(jù)(0)。
這以后，在位線BL上施加脈沖電壓Vb(＝Vx)。FeRAM單元10的極化點(diǎn)在脈沖電壓Vb施加期間(m)成為圖2中的極化點(diǎn)i，脈沖電壓Vb施加結(jié)束的時(shí)刻(n)中成為圖2中的極化點(diǎn)j，成為具有小的極化量的數(shù)據(jù)“1”。
這時(shí)，如果選擇連接施加脈沖電壓Vb的位線BL的全部單元10的單元選擇信號(hào)線ST，那么，由于這些單元全部同時(shí)存取，所以所有單元的極化所需時(shí)間縮短。
(本發(fā)明第1概念的第7實(shí)施例)圖16是表示該發(fā)明第1概念的第7實(shí)施例的FeRAM一部分的電路圖，尤其是表示圖1中的單元陣列11的一部分及其關(guān)連的低壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖。該電路與參照?qǐng)D5所述的第2實(shí)施例的電路比較，F(xiàn)eRAM單元的構(gòu)成不同，由于其他的相同，所以在相同的部分用與圖5同樣的標(biāo)號(hào)。
圖17是表示使用圖16的FeRAM低電壓寫(xiě)入電路在FeRAM單元上進(jìn)行低電壓寫(xiě)入的工作一個(gè)例子的定時(shí)信號(hào)圖。
10是FeRAM單元，BL是位線，Tst是單元選擇晶體管，ST是單元選擇信號(hào)線，WL是字線，PL是板極線。S/A與位線BL連接的讀出放大器，Trp是在讀出放大器S/A上連接通常寫(xiě)入電壓Vaa的PMOS晶體管，Trn是讀出放大器S/A上連接接地電位Vss的NMOS晶體管。
FeRAM單元10是TC并聯(lián)連接型單位單元，在強(qiáng)電介質(zhì)電容器Cm上并聯(lián)連接開(kāi)關(guān)用MOS單元晶體管Tm。
開(kāi)關(guān)用MOS晶體管Tm源極(強(qiáng)電介質(zhì)電容器Cm的板電極側(cè))連接到板極線PL上，開(kāi)關(guān)用MOS晶體管Tm的漏極(強(qiáng)電介質(zhì)電容器Cm存儲(chǔ)器電極側(cè))通過(guò)單元選擇用晶體管Tst與位線BL連接。開(kāi)關(guān)用MOS晶體管Tm的柵極被連接到字線WL上。單元選擇用晶體管Tst的柵極與單元選擇信號(hào)線ST連接。
51是板極線選擇用板極線解碼電路，52是用板極線解碼電路51的輸出驅(qū)動(dòng)，把板極電壓VPL供給板極線PL的板極線驅(qū)動(dòng)電路，Trr是在板極線驅(qū)動(dòng)電路52上選擇性連接通常寫(xiě)入電壓Vaa的PMOS晶體管。53是接受通常寫(xiě)入電壓Vaa，產(chǎn)生Vaa/2電壓的Vaa/2產(chǎn)生電路。Trs是在板極線驅(qū)動(dòng)電路52上選擇性連接Vaa/2電壓的PMOS晶體管。Vaa/2產(chǎn)生電路53及PMOS晶體管Trs形成選擇性施加Vaa/2電壓于板極線PL上的低電壓寫(xiě)入電路。
在通常寫(xiě)入時(shí)，為了在板極線PL上施加Vaa電壓，使PMOS晶體管Trs關(guān)閉，使PMOS晶體管Trr導(dǎo)通。
在低壓寫(xiě)入工作時(shí)，為了在板極線PL上施加Vaa/2脈沖電壓，使PMOS晶體管Trr關(guān)閉，使PMOS晶體管Trs導(dǎo)通。
圖17是表示使用圖16的FeRAM低壓寫(xiě)入電路，在FeRAM單元上進(jìn)行低壓寫(xiě)入工作的一個(gè)例子的定時(shí)信號(hào)圖。
在該低電壓寫(xiě)入中，把在板極線PL上施加的脈沖電壓VPL作為具有在位線BL上施加的電壓Vb的約1/2振幅的低電壓Vx，并且，最好把Vx設(shè)定成比反抗電壓Vc大的值。
說(shuō)明有關(guān)其工作，首先，如圖17所示，在規(guī)定板極線PL為OV的狀態(tài)下，設(shè)定字線WL為“L”電平，使單元10的晶體管Tm處于關(guān)閉狀態(tài)下。另一方面，將單元選擇信號(hào)線ST設(shè)定為“H”電平，使單元選擇晶體管Tst處于導(dǎo)通狀態(tài)。接著，在位線BL上施加脈沖電壓Vb。這樣，與初期數(shù)據(jù)無(wú)關(guān)，F(xiàn)eRAM單元10的極化點(diǎn)在脈沖電壓Vb施加期間(k)，成為圖2中的極化點(diǎn)f，在圖16中的脈沖電壓Vb施加結(jié)束的時(shí)刻(1)中，成為圖2中的極化點(diǎn)c，成為具有通常極化量的數(shù)據(jù)“1”。
這以后，在板極線PL上施加脈沖電壓VPL(＝Vx)。FeRAM單元10極化點(diǎn)在脈沖電壓VPL施加期間(m)成為圖2中的極化點(diǎn)g，在脈沖電壓VPL施加結(jié)束的時(shí)刻(n)中，成為圖2中的極化點(diǎn)h，成為具有小的極化量的數(shù)據(jù)“0”。
(本發(fā)明第1概念的第8實(shí)施例)圖18是表示該發(fā)明第1概念的第8實(shí)施例的FeRAM一部分的電路，尤其是，表示圖1中的單元陳列11的一部分及其關(guān)連的低壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖。該電路與參照?qǐng)D7所述的第3實(shí)施例的電路相比較，F(xiàn)eRAM單元的構(gòu)成不同，由于其他的相同，所以相同的部分用與圖7相同的標(biāo)號(hào)。圖19是表示使用圖18FeRAM的低壓寫(xiě)入電路，在FeRAM單元上進(jìn)行低壓寫(xiě)入的工作的一個(gè)例子的定時(shí)信號(hào)圖。
10是FeRAM單元，BL是位線，Tst是單元選擇晶體管，ST是單元選擇信號(hào)線，WL是字線，PL是板極線。S/A是與位線BL連接的讀出放大器，Trp是在讀出放大器S/A上連接通常寫(xiě)入電壓Vaa或Vaa/2電壓PMOS晶體管，Trn是在讀出放大器S/A上接地電位Vss的NMOS晶體管。PMOS晶體管Trp及NMOS晶體管Trn形成通過(guò)讀出放大器S/A在位線BL上施加通常寫(xiě)入電壓Vaa或低電壓寫(xiě)入電壓Vaa/2的電路。
FeRAM單元10是TC并聯(lián)型單位單元，在強(qiáng)電介質(zhì)電容器Cm上并聯(lián)連接開(kāi)關(guān)用MOS單元晶體管Tm。
開(kāi)關(guān)用MOS晶體管Tm的源極(強(qiáng)電介質(zhì)電容器Cm的板極側(cè))被與板極線PL連接，開(kāi)關(guān)用MOS晶體管Tm的漏極(強(qiáng)電介質(zhì)電容器Cm的存儲(chǔ)電極側(cè))通過(guò)單元選擇用晶體管Tst與位線BL連接。開(kāi)關(guān)用MOS晶體管Tm的柵極與字線WL連接。單元選擇用晶體管Tst的柵極與單元選擇信號(hào)線ST連接。
71是板極線選擇用板極線解碼器電路，72是由板極線解碼器電路71的輸出驅(qū)動(dòng)，在板極線PL上供給板極電壓VPL的板極線驅(qū)動(dòng)電路。
73是分割通常寫(xiě)入電壓Vaa，產(chǎn)生Vaa/2電壓的電阻分壓電路(Vaa/2產(chǎn)生電路)，74是電壓比較電路，Trr在電壓比較電路74中其一輸入節(jié)點(diǎn)(+)上選擇性連接通常寫(xiě)入電壓Vaa的MOS晶體管，Trs是在電壓比較電路74的其一節(jié)點(diǎn)(+)上選擇性連接Vaa/2電壓的MOS晶體管。
Trf返回控制用MOS晶體管，通常寫(xiě)入電壓Vaa被施加在源極上，柵極與電壓比較電路74的輸出節(jié)點(diǎn)連接，漏極被連接到電壓比較電路74的另一個(gè)輸入節(jié)點(diǎn)(—)上，同時(shí)，與板極線驅(qū)動(dòng)電路72的工作電源節(jié)點(diǎn)連接。
Vaa/2產(chǎn)生電路73、MOS晶體管Trs及Trs、電壓比較電路74、MOS晶體管Trf及板極線驅(qū)動(dòng)電路72形成在板極線PL上選擇性施加通常寫(xiě)入電壓Vaa或低電壓寫(xiě)入電壓Vaa/2的電路。
在通常寫(xiě)入時(shí)，為了在板極線PL上施加Vaa電壓，使MOS晶體管Trs關(guān)閉，使MOS晶體管Trr導(dǎo)通。
而且，在低電壓寫(xiě)入工作時(shí)，為了在板極線PL上施加Vaa/2脈沖電壓，使MOS晶體管Trr關(guān)閉，使MOS晶體管Trs導(dǎo)通。
圖19是表示使用圖18的FeRAM低電壓寫(xiě)入電路，在FeRAM單元上進(jìn)行低電壓寫(xiě)入工作的一個(gè)例子的定時(shí)信號(hào)圖。
在該寫(xiě)入中，通過(guò)把位線預(yù)充電電壓Vb作為在板極線PL上施加的脈沖電壓VPL的約1/2振幅的電壓，進(jìn)行低電壓寫(xiě)入。
說(shuō)明有關(guān)工作，首先，如圖19所示，在把位線BL預(yù)充電到位線充電電壓Vb(約VPL/2)的狀態(tài)下，把字線電壓VWl設(shè)定成“L”電平，使單元10的晶體管Tm處于關(guān)閉狀態(tài)。另一方面，把單元選擇信號(hào)線ST設(shè)定成“H”電平，使單元選擇晶體管Tst處于導(dǎo)通狀態(tài)。借此，F(xiàn)eRAM單元10的極化點(diǎn)在單元選擇后的期間(k)，成為圖2中的極化點(diǎn)i。其后，板極線PL上施加一次以上脈沖電壓VPL。這時(shí)，在脈沖電壓VPL等于位線電壓Vh的時(shí)候(1)，F(xiàn)eRAM單元10的極化點(diǎn)成為圖2中的極化點(diǎn)j。然后，F(xiàn)eRAM單元10的極化點(diǎn)在脈沖電壓VPL施加期間(m)成為圖2中的極化點(diǎn)g，在脈沖電壓VPL等于位線電壓Vb的時(shí)候(n)，成為圖2中的極化點(diǎn)h。
這樣，在位線BL上提供固定電壓VPL/2的狀態(tài)下，通過(guò)在板極線PL上施加一次以上脈沖電壓VPL，由于用通常寫(xiě)入時(shí)的約1/2的電壓進(jìn)行往FeRAM單元10的數(shù)據(jù)寫(xiě)入，所以，強(qiáng)電介質(zhì)電容的極化量小于通常寫(xiě)入時(shí)的極化量。
圖20是表示使用圖18的FeRAM低電壓寫(xiě)入電路，在FeRAM單元上進(jìn)行低電壓寫(xiě)入的工作的其他例子的定時(shí)信號(hào)圖。
在該低電壓寫(xiě)入中，通過(guò)把在板極線PL上施加的脈沖電壓VPL作為具有在位線BL上施加的脈沖電壓Vb的1/2振幅的電壓，進(jìn)行低電壓寫(xiě)入。
說(shuō)明其工作，首先，如圖20所示，在把板極線PL預(yù)充電到板極線預(yù)充電電壓VPL(約Vb/2)的狀態(tài)下，把字線電壓Vwl設(shè)定成“L”電平，使單元10晶體管Tm處于關(guān)閉狀態(tài)。另一方面，把單元選擇信號(hào)線ST設(shè)定成“H”電平，使單元選擇晶體管Ts處于導(dǎo)通狀態(tài)。借此，F(xiàn)eRAM單元10的極化點(diǎn)在字線WL選擇后的期間(k)，成為圖2中的極化點(diǎn)g。其后，在位線BL上施加一次以上脈沖電壓Vb。這時(shí)，在脈沖電壓Vb等于脈沖電壓VPL時(shí)(1)，F(xiàn)eRAM單元10的極化點(diǎn)成為圖2中的極化點(diǎn)h，然后，F(xiàn)eRAM單元10的極化點(diǎn)在脈沖電壓Vb施加期間(m)，成為圖2中的極化點(diǎn)i，在脈沖電壓Vb等于脈沖電壓VPL時(shí)(n)，成為圖2中的極化點(diǎn)j。
象這樣，在板極線PL上提供固定電壓Vb/2的狀態(tài)下，通過(guò)在位線BL上施加一次以上脈沖電壓Vb，由于以通常寫(xiě)入時(shí)的約1/2電壓往FeRAM單元10進(jìn)行數(shù)據(jù)的寫(xiě)入，所以強(qiáng)電介質(zhì)電容器的極化量要小于通常寫(xiě)入時(shí)的極化量。
(本發(fā)明第1概念的第9實(shí)施例)圖21是表示由多個(gè)(該實(shí)施例中為8個(gè))的TC并聯(lián)連接型單位單元組成的單元塊20的電路圖。圖21中，僅表示具有代表性的5個(gè)TC并聯(lián)連接型單位單元。
FeRAM單元是TC并聯(lián)連接型單位單元，在強(qiáng)電介質(zhì)電容器Cm上并聯(lián)連接開(kāi)關(guān)用MOS單元晶體管Tm。
單元塊20在強(qiáng)電介質(zhì)電容器Cm上并聯(lián)開(kāi)關(guān)用MOS晶體管Tm組成的單位單元8個(gè)被串聯(lián)連接構(gòu)成。串聯(lián)連接的單元的一端被連接到板極線PL上，其他端通過(guò)塊選擇晶體管Tbs被連接到位線BL上。
然后，各單位單元的單元晶體管Tm的柵極分別連接在字線WL0～WL7上。塊選擇晶體管Tbs的柵極連接到塊選擇線BS上。在塊選擇線BS上輸入塊選擇信號(hào)。
圖22是表示該發(fā)明的第1概念的第9實(shí)施例的FeRAM一部分的電路圖，尤其是，表示圖1中的單元陣列11的一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖。
20是單元塊，Tbs是塊選擇晶體管，WL0～WL7是字線，PL是板極線，BL及/BL是相輔的一對(duì)位線，S/A是與一對(duì)位線BL./BL連接的晶體管，Trp是在讀出放大器S/A上連接通常寫(xiě)入電壓Vaa的PMOS晶體管，Trn是在讀出放大器S/A接地電位Vss的NMOS晶體管。
111及112是在一對(duì)位線BL./BL上選擇性連接通常寫(xiě)入工作用的預(yù)充電電壓(接地電位)Vss的Vss預(yù)充電用MOS晶體管，113是在一對(duì)位線BL./BL之間連接的Vss補(bǔ)償用的MOS晶體管，114是向Vss補(bǔ)償用MOS晶體管111、112和Vss補(bǔ)償用MOS晶體管113的各柵極上供給預(yù)充電/補(bǔ)償信號(hào)Eqr的補(bǔ)償信號(hào)線。Vss預(yù)充電用MOS晶體管111和112，Vss補(bǔ)償用MOS晶體管113，及補(bǔ)償信號(hào)線114形成在一對(duì)位線BL./BL上選擇性施加Vss的通常寫(xiě)入電路。
119是接受通常寫(xiě)入電壓Vaa及接地電位Vss，產(chǎn)生Vaa/2電壓的Vaa/2產(chǎn)生電路，115及116是在各個(gè)位線BL./BL上選擇性連接低電壓寫(xiě)入工作用的預(yù)充電電壓Vaa/2的Vaa/2預(yù)充電用MOS晶體管，117是在一對(duì)位線BL./BL之間連接的Vaa/2補(bǔ)償用MOS晶體管，118是上述Vaa/2預(yù)充電用MOS晶體管115、116及Vaa/2補(bǔ)償用MOS晶體管117的各柵極上供給預(yù)充電/補(bǔ)償信號(hào)Eqs的預(yù)充電/補(bǔ)償信號(hào)線。Vaa/2產(chǎn)生電路119，Vaa/2預(yù)充電用MOS晶體定115及116，Vaa/2補(bǔ)償用MOS晶體管117及預(yù)充電/補(bǔ)償信號(hào)線118形成在一對(duì)位線BL./BL上選擇性施加Vaa/2電壓的低電壓寫(xiě)入電路。
120是在所述通常寫(xiě)入電路及低電壓寫(xiě)入電路和單元塊20之間，串聯(lián)插入各位線BL./BL中，利用柵極控制信號(hào)φi控制的傳輸門(mén)用MOS晶體管。
為了使在通常寫(xiě)入時(shí)的一對(duì)位線BL預(yù)充電至Vss，不激活預(yù)充電及補(bǔ)償信號(hào)Eqr，使低電壓寫(xiě)入電路各晶體管115、116、117關(guān)閉，另一方面，激活預(yù)充電及補(bǔ)償信號(hào)Eqs，使通常寫(xiě)入電路的各晶體管111、112、113導(dǎo)通。
為了使在低電壓寫(xiě)入工作時(shí)的一對(duì)位線BL預(yù)充電到Vaa/2，不激活預(yù)充電及補(bǔ)償信號(hào)Eqs，使通常寫(xiě)入電路的各晶體管111、112、113關(guān)閉，另一方面，激活預(yù)充電及補(bǔ)償信號(hào)Eqr，使低電壓寫(xiě)入電路的各晶體管115、116、117導(dǎo)通。
(本發(fā)明第1概念的第10實(shí)施例)圖23是表示該發(fā)明第1概念的第10實(shí)施例的FeRAM一部分的電路圖，尤其是圖1中的單元陣列11一部分及其關(guān)連的低電壓寫(xiě)入電路12及寫(xiě)入/讀出電路的電路圖。該電路與參照?qǐng)D22所述的電路相比較，低電壓寫(xiě)入電路不同，由于其他相同，所以相同的部分標(biāo)與圖22相同的符號(hào)。
Trr是選擇性使供給預(yù)充電和補(bǔ)償信號(hào)Eqr的通常寫(xiě)入電路的補(bǔ)償信號(hào)線114連接到地電位Vss的通常工作用NMOS晶體管。
Vaa/2產(chǎn)生電路121使用通過(guò)電阻R、R分離通常寫(xiě)入電壓Vaa產(chǎn)生Vaa/2電壓的電阻分壓電路。Trs選擇性使Vaa/2電壓連接到所述補(bǔ)償信號(hào)線114及一對(duì)位線BL./BL上的NMOS晶體管。Vaa/2產(chǎn)生電路121及NMOS晶體管Trs形成低電壓寫(xiě)入電路。
為了在通常寫(xiě)入時(shí)將一對(duì)位線BL./BL預(yù)充電到Vss，使低電壓寫(xiě)入電路的NMOS晶體管Trs關(guān)閉，另一方面，導(dǎo)通通常工作用的NMOS晶體管Trr，并且，通過(guò)激活預(yù)充電和補(bǔ)償信號(hào)Eqr，使寫(xiě)入電路的各晶體管111、112、113導(dǎo)通。
為了在低電壓寫(xiě)入工作時(shí)把一對(duì)位線BL./BL預(yù)充電到Vaa/2，使通常工作用NMOS晶體管Trr關(guān)閉，使低電壓寫(xiě)入電路的NMOS晶體管Trs導(dǎo)通，使各晶體管111、112、113導(dǎo)通。
圖24是表示圖22的第9實(shí)施例的FeRAM或圖23的第10實(shí)施例的FeRAM低電壓寫(xiě)入工作一個(gè)例子的定時(shí)信號(hào)圖。
僅把在字線WL0～WL7內(nèi)對(duì)應(yīng)選擇單元的1條(例如字線WL0)設(shè)定成“L”電平，此外的字線被設(shè)定成“H”電平。從而，由選擇字線WL0連接的單元，即選擇單元的MOS晶體管Tm成關(guān)閉狀態(tài)，另一方面，由非選擇字線WL0～WL7連接的單元，即，非選擇單元的MOS晶體管Tm成導(dǎo)通狀態(tài)。然后，把塊選擇線(例如BS0)被設(shè)定成“H”電平，由設(shè)定成該“H”電平的塊選擇線BS0連接的塊選擇晶體管Tbs處于導(dǎo)通狀態(tài)。這樣，選擇單元，在選擇單元的單元電容器Cm被連接在位線BL和板極線PL之間。
然后，在施加FeRAM熱工序之前，例如在晶片階段的篩分測(cè)試結(jié)束后封裝工序之前，或制品出廠前的篩分測(cè)試結(jié)束后制品出廠前，在單元陣列所有單元塊范圍內(nèi)的同一行(例如字線WL0的行)的單元同時(shí)被選擇，所有的塊選擇線BS設(shè)定成“H”電平，在所有的塊選擇晶體管Tbs處于導(dǎo)通狀態(tài)下，通過(guò)如所述的低電壓寫(xiě)入電路給所有位線BL或板極線PL施加低電壓Vx。
在選擇字線WL0被設(shè)定成“L”電平的狀態(tài)下，當(dāng)板極線PL上施加脈沖電壓VPL(＝Vx)的情況下，設(shè)定具有小極化量的“0”數(shù)據(jù)。與此相反，當(dāng)在位線BL./BL上施加脈沖電壓Vb(＝Vx)的情況下，設(shè)定具有小極化量的“1”的數(shù)據(jù)。
此外，在字線WL0被設(shè)定成“L”電平的期間，如圖24所示，通過(guò)施加多次所述低電壓脈沖Vx，可更可靠地設(shè)定具有上述小的極化量的數(shù)據(jù)。
此外，在塊選擇晶體管Tbs處于導(dǎo)通狀態(tài)期間，通過(guò)多次施加所述脈沖VPL或脈沖電壓Vb，可更可靠地設(shè)定具有所述小極化量的數(shù)據(jù)。
根據(jù)這樣的工作，由于可同時(shí)選擇在單元陣列的全部單元塊的范圍內(nèi)的同一行的單元，所以即使存儲(chǔ)容量加大，只要縮短測(cè)試時(shí)間就行。
(本發(fā)明的第2概念)圖25是示意性表示本發(fā)明的第2概念的FeRAM一部分的方框圖，圖26表示其磁滯特性曲線。
在該第2實(shí)施例的FeRAM中，存儲(chǔ)單元陣列的單元塊20和讀出放大器S/A之間，插入分離用MOS晶體管130。然后在低壓寫(xiě)入時(shí)，將提供給分離用MOS晶體管130的柵極的柵極控制信號(hào)PHT從高的升壓電壓Vpp(通常寫(xiě)入電壓)降至低的內(nèi)部電源電壓Vaa，利用這一點(diǎn)，把單元陣列側(cè)的位線的/BL、BL的“1”數(shù)據(jù)寫(xiě)入電壓控制在Vaa-Vt(Vt分離用MOS晶體管130的閾值電壓)抑制往單元陣列的熱應(yīng)力等的形成的印記的發(fā)生。
(本發(fā)明第2概念的第1實(shí)施例)圖27是該發(fā)明第2概念的第1實(shí)施例的FeRAM電路圖。圖28是表示第27的第1實(shí)施例的FeRAM的低電壓寫(xiě)入工作的一個(gè)例子的定時(shí)信號(hào)圖。
單元塊20的構(gòu)成是，在單元晶體管Tm的源極和漏極之間并聯(lián)連接強(qiáng)電介質(zhì)電容器Cm組成的并聯(lián)連接型單位單元8個(gè)被串聯(lián)連接。具有代表性的是，對(duì)于一對(duì)位線BL及/BL的每個(gè)，表示2個(gè)單位單元。串聯(lián)連接的單元的一端被連接到位線PL上，另一端通過(guò)塊選擇晶體管Tbs被連接到位線BL上。
然后，各單位單元的單元晶體管Tm的柵極被連接到各字線WL0～WL7上。塊選擇選擇晶體管Tbs的柵極連接到塊選擇線BS。塊選擇線BS上輸入塊選擇信號(hào)。
在該實(shí)施例中，如圖27所示，在存儲(chǔ)單元陣列的單元塊20和讀出放大器S/A之間的一對(duì)位線BL./BL的每個(gè)上插入分離用MOS晶體管130。即，在單元塊20和讀出放大器S/A之間，在位線BL上插入分離用MOS晶體管130，并且，同樣，在單元塊20和讀出放大器S/A之間，在位線/BL上插入分離用MOS晶體管130。在分離用MOS晶體管130上通過(guò)柵極控制信號(hào)線PHT在其柵極上輸入柵極控制信號(hào)。然后，在通常工作中，柵極控制信號(hào)PHT是“H”電平，即高升壓電壓Vpp，使單元塊20和讀出放大器S/A作電連接。
并且，在低電壓寫(xiě)入時(shí)，例如，在后續(xù)工序前的寫(xiě)入時(shí)，分配給分離用MOS晶體管130的柵極的柵極控制信號(hào)電壓PHT如圖28所示，從高的升壓電壓Vpp(通常的寫(xiě)入電壓)下降到低內(nèi)部電源電壓Vaa。這樣，以讀出放大器側(cè)的位線/BL.BL的電位在接地電位Vss和內(nèi)部電源電位Vaa之間維持振幅狀態(tài)，另一方面，在單元陣列側(cè)的位線的/BL.BL中，如圖28所示，“1”數(shù)據(jù)寫(xiě)入電壓被降低到Vaa-Vt(Vt分離用MOS晶體管130的閾值電壓)。象這樣，在低電壓寫(xiě)入時(shí)，由于“1”數(shù)據(jù)寫(xiě)入被降到Vaa-Vt，所以，控制到單元陣列的熱、應(yīng)力等產(chǎn)生的印記。另一方面，讀出放大器側(cè)的位線/BL.BL電位在這時(shí)，單元陣列側(cè)的位線的/BL.BL電位被分開(kāi)，由于接地電位Vss和內(nèi)部電源電位Vss之間產(chǎn)生振幅，所以不發(fā)生寫(xiě)入故障。
在圖28中所示的低電壓寫(xiě)入工作中，在單元中存儲(chǔ)的數(shù)據(jù)為“1”的情況下，從極化點(diǎn)(c)依次向極化點(diǎn)(g)、極化點(diǎn)(i)、極化點(diǎn)(1)變化，成為具有小的極化量的數(shù)據(jù)“1”。另一方面，單元中存儲(chǔ)的數(shù)據(jù)為“0”數(shù)據(jù)的情況下，通過(guò)從外部寫(xiě)入數(shù)據(jù)“1”，極化點(diǎn)從極化點(diǎn)(e)依次向極化點(diǎn)(d)、極化點(diǎn)(i)、極化點(diǎn)(1)變化，成為具有小的極化量的數(shù)據(jù)“1”。象這樣，即使在該實(shí)施例中，也與上述實(shí)施例一樣，可縮小極化量，減少印記問(wèn)題。還有在該實(shí)施例中，不必分開(kāi)板極側(cè)和位線側(cè)的電源，使構(gòu)成簡(jiǎn)單。并且，在該實(shí)施例中不必在芯片內(nèi)部產(chǎn)生為了實(shí)現(xiàn)低電壓寫(xiě)入的上述實(shí)施例中所必需的板極線“H”電平側(cè)電位、位線“H”電平側(cè)電位。
(本發(fā)明第2概念的第2實(shí)施例)圖29是本發(fā)明第2實(shí)施例的強(qiáng)電介質(zhì)存儲(chǔ)器的一部分電路，圖30是表示圖29的第2實(shí)施例FeRAM的低電壓寫(xiě)入工作一個(gè)例子的定時(shí)信號(hào)圖。與該電路參照?qǐng)D27所述的第1實(shí)施例相比較，F(xiàn)eRAM單元構(gòu)成不同，由于其他的相同，所以，相同的部分標(biāo)注與圖27的相同的符號(hào)。
FeRAM單元10由多個(gè)(例如8個(gè))單位單元組成。具有代表性的是分別相對(duì)一對(duì)位線BL及/BL，表示2個(gè)單位單元。
各FeRAM單元10的單元選擇用晶體管Tst的漏極與位線BL或/BL連接，各FeRAM單元10的單元選擇用晶體管Tst的柵極與各對(duì)應(yīng)的字線WL0～WL連接，各FeRAM單元10的強(qiáng)電介質(zhì)電容器Cm的一端(板電極)與各對(duì)應(yīng)的板極線PL0～PL連接。
在該實(shí)施例中，如圖29所示，在存儲(chǔ)單元陣列的單元塊20和讀出放大器S/A之間的一對(duì)位線BL./BL的每個(gè)插入分離用MOS晶體管130。即，在單元塊20和讀出放大器S/A之間，在位線BL上插入分離用MOS晶體管130，并且，同樣，在單元塊20和讀出放大器S/A之間，在位線BL上插入分離用MOS晶體管130。在分離用MOS晶體管130上通過(guò)柵極控制信號(hào)PHT，在其柵極中輸入柵極控制信號(hào)。然后，在通常工作中，柵極控制信號(hào)PHT是“H”電平，即高的升壓電壓Vpp，單元塊20和讀出放大器S/A作電連接。
并且，在低電壓寫(xiě)入時(shí)，例如，在封裝工序前的寫(xiě)入時(shí)，分配給分離用MOS晶體管130的柵極極的柵極控制信號(hào)電壓PHT如圖30所示，從高的升壓電壓Vpp(通常寫(xiě)入電壓)下降到低的內(nèi)部電源電壓Vaa。借此，在維持，在讀出放大器側(cè)位線/BL.BL的電位在接地電位Vss和內(nèi)部電源電壓Vaa之間作振幅的狀態(tài)下，另一方面，在單元陣列側(cè)的位線的/BL.BL中，如圖30所示，“1”數(shù)據(jù)寫(xiě)入電壓降低到Vaa-Vt(Vt分離用MOS晶體管130的閾值電壓)。這樣，在低電壓寫(xiě)入時(shí)，“1”數(shù)據(jù)寫(xiě)入電壓由于降低到Vaa-Vt，所以，控制元陣列的熱、應(yīng)力等產(chǎn)生的印記。另一方面，讀出放大器側(cè)的位線/BL.BL電位，在這時(shí)，與單元陣列側(cè)的位線的/BL.BL電位分離，在接地電位Vss和內(nèi)部電源電位Vaa之間作振幅，所以不產(chǎn)生寫(xiě)入故障。
在圖30所示的低電壓工作中，在單元中存儲(chǔ)的數(shù)據(jù)為“1”數(shù)據(jù)的情況下，極化點(diǎn)從極化點(diǎn)(c)依次向極化點(diǎn)(g)、極化點(diǎn)(i)、極化點(diǎn)(1)變化，成為具有小的極化量的數(shù)據(jù)“1”。另一方面，單元中存儲(chǔ)的數(shù)據(jù)為“0”數(shù)據(jù)的情況下，通過(guò)從外部讀入數(shù)據(jù)“1”，極化點(diǎn)從極化點(diǎn)(e)依次向極化點(diǎn)(d)、極化點(diǎn)(i)、極化點(diǎn)(1)變化，成為具有小的極化量的數(shù)據(jù)“1”。象這樣，即使在該實(shí)施例中，也與上述實(shí)施例一樣，可使極化量減少，降低印記問(wèn)題。再有在該實(shí)施例中，板極側(cè)和位線側(cè)的電源不必分開(kāi)，構(gòu)成簡(jiǎn)單。而且，在該實(shí)施例中，為了實(shí)現(xiàn)低電壓寫(xiě)入，不必在芯片內(nèi)部產(chǎn)生在上述實(shí)施例中所必須的板極線“H”電平側(cè)電位、位線“H”電平側(cè)電位。
即便在上述任一個(gè)實(shí)施例的強(qiáng)電介質(zhì)存儲(chǔ)器中，可防止在晶片階段的篩分測(cè)試后的組裝產(chǎn)生的熱應(yīng)力和出廠后的焊接的熱應(yīng)力等產(chǎn)生的FeRAM單元變差和軟故障發(fā)生，這樣可抑制印記的加速。
權(quán)利要求
1.一種強(qiáng)電介質(zhì)存儲(chǔ)器，包括單元陣列，由具有各強(qiáng)電介質(zhì)存儲(chǔ)元件和所述強(qiáng)電介質(zhì)存儲(chǔ)元件串聯(lián)連接的單元選擇用晶體管的多個(gè)存儲(chǔ)單元組成；印記抑制部，設(shè)定成使各所述存儲(chǔ)單元強(qiáng)電介質(zhì)存儲(chǔ)元件的強(qiáng)電介質(zhì)膜的極化量比在通常寫(xiě)入時(shí)產(chǎn)生的極化量小，抑制印記的發(fā)生。
2.根據(jù)權(quán)利要求1所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述印記抑制部是這樣的低電壓寫(xiě)入電路，通過(guò)在所述強(qiáng)電介質(zhì)存儲(chǔ)元件上施加比在通常寫(xiě)入時(shí)施加的電壓低的電壓進(jìn)行寫(xiě)入，以使所述強(qiáng)電介質(zhì)膜的極化量小。
3.根據(jù)權(quán)利要求1所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述印記抑制部是這樣的低電壓寫(xiě)入電路，通過(guò)在所述強(qiáng)電介質(zhì)存儲(chǔ)元件上施加比所述強(qiáng)電介質(zhì)存儲(chǔ)元件的反抗電壓大，并且，施加比所述強(qiáng)電介質(zhì)存儲(chǔ)元件的所述強(qiáng)電介質(zhì)膜的極化量飽和的飽和電壓低的電壓進(jìn)行寫(xiě)入。
4.根據(jù)權(quán)利要求2所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓電路，對(duì)于與所述存儲(chǔ)單元連接的位線施加具有所述低電壓振幅的脈沖電壓。
5.根據(jù)權(quán)利要求3所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓電路，對(duì)于與所述存儲(chǔ)單元連接的位線施加具有所述低電壓振幅的脈沖電壓。
6.根據(jù)權(quán)利要求2所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓電路，對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有所述低電壓振幅的脈沖電壓。
7.根據(jù)權(quán)利要求3所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路具有低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓電路，對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有所述低電壓振幅的脈沖電壓。
8.根據(jù)權(quán)利要求2所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓的第1電路，對(duì)于與所述存儲(chǔ)單元連接的位線施加具有所述低電壓振幅的脈沖電壓；施加脈沖電壓的第2電路，對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有所述低電壓振幅的脈沖電壓。
9.根據(jù)權(quán)利要求3所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓的第1電路，對(duì)于與所述存儲(chǔ)單元連接的位線施加具有所述低電壓振幅的脈沖電壓；施加脈沖電壓的第2電路，對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有所述低電壓振幅的脈沖電壓。
10.根據(jù)權(quán)利要求2所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓的電路，在對(duì)于與所述存儲(chǔ)單元連接的位線施加具有所述低電壓振幅的電壓的狀態(tài)下，對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有一定的振幅的脈沖電壓。
11.根據(jù)權(quán)利要求3所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓的電路，在對(duì)于與所述存儲(chǔ)單元連接的位線施加具有所述低電壓振幅的電壓的狀態(tài)下，對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有一定的振幅的脈沖電壓。
12.根據(jù)權(quán)利要求2所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓的電路，在對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有所述低電壓振幅的電壓的狀態(tài)下，對(duì)于與所述存儲(chǔ)單元連接的位線施加具有一定振幅的脈沖電壓。
13.根據(jù)權(quán)利要求3所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓的電路，在對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有所述低電壓振幅的電壓的狀態(tài)下，對(duì)于與所述存儲(chǔ)單元連接的位線施加具有一定振幅的脈沖電壓。
14.根據(jù)權(quán)利要求1所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，各所述存儲(chǔ)單元連接到位線和板極線之間。
15.根據(jù)權(quán)利要求1所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述單元選擇用晶體管的柵極被連接到字線。
16.根據(jù)權(quán)利要求1所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述強(qiáng)電介質(zhì)選擇元件由強(qiáng)電介質(zhì)電容器組成。
17.一種強(qiáng)電介質(zhì)存儲(chǔ)器，包括單元陣列，由具有各強(qiáng)電介質(zhì)存儲(chǔ)元件和所述強(qiáng)電介質(zhì)存儲(chǔ)元件并聯(lián)連接的開(kāi)關(guān)用晶體管的多個(gè)存儲(chǔ)單元組成；印記抑制部，設(shè)定成使各所述存儲(chǔ)單元強(qiáng)電介質(zhì)存儲(chǔ)元件的強(qiáng)電介質(zhì)膜的極化量比在通常寫(xiě)入時(shí)產(chǎn)生的極化量小，抑制印記的發(fā)生。
18.根據(jù)權(quán)利要求17所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述印記抑制部是這樣的低電壓寫(xiě)入電路，通過(guò)在所述強(qiáng)電介質(zhì)存儲(chǔ)元件上施加比在通常寫(xiě)入時(shí)施加的電壓低的電壓進(jìn)行寫(xiě)入，以使所述強(qiáng)電介質(zhì)膜的極化量小。
19.根據(jù)權(quán)利要求17所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述印記抑制部是這樣的低電壓寫(xiě)入電路，通過(guò)在所述強(qiáng)電介質(zhì)存儲(chǔ)元件上施加比所述強(qiáng)電介質(zhì)存儲(chǔ)元件的反抗電壓大，并且，施加比所述強(qiáng)電介質(zhì)存儲(chǔ)元件的所述強(qiáng)電介質(zhì)膜的極化量飽和的飽和電壓低的電壓進(jìn)行寫(xiě)入。
20.根據(jù)權(quán)利要求18所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓電路，對(duì)于與所述存儲(chǔ)單元連接的位線施加具有所述低電壓振幅的脈沖電壓。
21.根據(jù)權(quán)利要求19所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓電路，對(duì)于與所述存儲(chǔ)單元連接的位線施加具有所述低電壓振幅的脈沖電壓。
22.根據(jù)權(quán)利要求18所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓電路，對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有所述低電壓振幅的脈沖電壓。
23.根據(jù)權(quán)利要求19所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓電路，對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有所述低電壓振幅的脈沖電壓。
24.根據(jù)權(quán)利要求18所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓的第1電路，對(duì)于與所述存儲(chǔ)單元連接的位線施加具有所述低電壓振幅的脈沖電壓；施加脈沖電壓的第2電路，對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有所述低電壓振幅的脈沖電壓。
25.根據(jù)權(quán)利要求19所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓的第1電路，對(duì)于與所述存儲(chǔ)單元連接的位線施加具有所述低電壓振幅的脈沖電壓；施加脈沖電壓的第2電路，對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有所述低電壓振幅的脈沖電壓。
26.根據(jù)權(quán)利要求18所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓的電路，在對(duì)于與所述存儲(chǔ)單元連接的位線施加具有所述低電壓振幅的電壓的狀態(tài)下，對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有一定振幅的脈沖電壓。
27.根據(jù)權(quán)利要求19所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓的電路，在對(duì)于與所述存儲(chǔ)單元連接的位線施加具有所述低電壓振幅的電壓的狀態(tài)下，對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有一定振幅的脈沖電壓。
28.根據(jù)權(quán)利要求18所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓的電路，在對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有所述低電壓振幅的電壓的狀態(tài)下，對(duì)于與所述存儲(chǔ)單元連接的位線施加具有一定振幅的脈沖電壓。
29.根據(jù)權(quán)利要求19所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述低電壓寫(xiě)入電路包括低電壓產(chǎn)生電路，使通常寫(xiě)入時(shí)的寫(xiě)入電壓分壓產(chǎn)生所述低電壓；施加脈沖電壓的電路，在對(duì)于與所述存儲(chǔ)單元連接的板極線施加具有所述低電壓振幅的電壓的狀態(tài)下，對(duì)于與所述存儲(chǔ)單元連接的位線施加具有一定振幅的脈沖電壓。
30.根據(jù)權(quán)利要求17所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，各所述存儲(chǔ)單元通過(guò)單元選擇晶體管被連接在位線和板極線之間。
31.根據(jù)權(quán)利要求30所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述開(kāi)關(guān)用晶體管的柵極被連接到字線上。
32.根據(jù)權(quán)利要求17所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，構(gòu)成多個(gè)串聯(lián)連接所述存儲(chǔ)單元組成的單元塊，還具有選擇所述單元塊的單元塊選擇用晶體管，串聯(lián)連接的所述存儲(chǔ)單元通過(guò)所述單元塊選擇用晶體管被連接在所述板極線和所述位線之間。
33.根據(jù)權(quán)利要求32所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述單元塊選擇用晶體管的柵極被連接在單元塊選擇線上。
34.根據(jù)權(quán)利要求17所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述強(qiáng)電介質(zhì)元件由強(qiáng)電介質(zhì)電容器組成。
35.一種強(qiáng)電介質(zhì)存儲(chǔ)器，包括讀出放大器，連接到位線上，使在所述位線上讀出的數(shù)據(jù)放大；和單元塊，由多個(gè)存儲(chǔ)單元組成；和分離用晶體管，在所述讀出放大器和所述單元塊之間插入所述位線；所述分離用晶體管在寫(xiě)入時(shí)由柵極控制信號(hào)控制，使所述單元塊側(cè)的位線電位比所述讀出放大器側(cè)的位線電位低。
36.根據(jù)權(quán)利要求35所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述單元塊由多個(gè)單位單元組成，所述多個(gè)單位單元由強(qiáng)電介質(zhì)元件和與所述強(qiáng)電介質(zhì)存儲(chǔ)元件單元串聯(lián)連接的單元選擇用晶體管分別組成。
37.根據(jù)權(quán)利要求36所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述單元選擇用晶體管的柵極連接在字線上。
38.根據(jù)權(quán)利要求36所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，各所述單位單元被連接在位線和板極線之間。
39.根據(jù)權(quán)利要求35所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述單元塊由多個(gè)單位單元組成，所述多個(gè)單位單元由強(qiáng)電介質(zhì)存儲(chǔ)元件、與所述強(qiáng)電介質(zhì)存儲(chǔ)元件單元并聯(lián)連接的開(kāi)關(guān)用晶體管、和與所述強(qiáng)電介質(zhì)存儲(chǔ)元件和所述開(kāi)關(guān)用晶體管串聯(lián)連接的單元選擇用晶體管分別組成。
40.根據(jù)權(quán)利要求39所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述開(kāi)關(guān)用晶體管的柵極連接在字線上。
41.根據(jù)權(quán)利要求39所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述單元選擇用晶體管的柵極連接在單元選擇線上。
42.根據(jù)權(quán)利要求39所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述串聯(lián)連接的多個(gè)單位單元通過(guò)單元塊選擇用晶體管被連接在板極線和所述位線之間。
43.根據(jù)權(quán)利要求42所述的強(qiáng)電介質(zhì)存儲(chǔ)器，其特征是，所述單元塊選擇用晶體管的柵極連接在單元塊選擇線上。
全文摘要
本發(fā)明公開(kāi)了一種強(qiáng)電介質(zhì)存儲(chǔ)器,其具有:單元陣列,由具有各強(qiáng)電介質(zhì)存儲(chǔ)元件和與所述強(qiáng)電介質(zhì)存儲(chǔ)元件串聯(lián)連接的單元選擇用晶體管的多個(gè)存儲(chǔ)單元組成;印記抑制部,設(shè)定使各所述存儲(chǔ)單元的強(qiáng)電介質(zhì)存儲(chǔ)元件的強(qiáng)電介質(zhì)膜的極化量比在通常寫(xiě)入時(shí)產(chǎn)生的極化量還要小,抑制印記發(fā)生。
文檔編號(hào)G11C11/22GK1383210SQ02121840
公開(kāi)日2002年12月4日 申請(qǐng)日期2002年3月5日 優(yōu)先權(quán)日2001年3月5日
發(fā)明者大脇幸人, 堂前須彌子 申請(qǐng)人:株式會(huì)社東芝