專利名稱：非易失性半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及由包括一個字柵、和受兩個控制柵控制的兩個非易失性存儲器元件的存儲器單元構(gòu)成的非易失性半導(dǎo)體存儲器件。
背景技術(shù)：
作為非易失性半導(dǎo)體存儲器件，已知的有，溝道和柵極之間的柵絕緣膜由氧化硅膜、氮化硅膜和氧化硅膜的層積體組成，在氮化硅膜上捕獲電荷的MONOS(Metal-Oxide-Nitrde-Oxide-Semiconductor或substrate；金屬-氧化物-氮化物-氧化物-半導(dǎo)體或襯底)型。
該MONOS型非易失性半導(dǎo)體存儲器件披露于文獻(Y.Hayashi，et al，2000Symposium on VLSI Technology Digest of Technical Papers p.122-p.123)。在該文獻中，披露了包括一個字柵、和受兩個控制柵控制的兩個非易失性存儲器元件(MONOS存儲器單元)的雙MONOS快閃存儲器單元。即，一個快閃存儲器單元具有兩個電荷捕獲位。
將具有這樣構(gòu)造的雙MONOS快閃存儲器單元沿行方向和列方向分別排列多個，來構(gòu)成存儲器單元陣列區(qū)。
在驅(qū)動該雙MONOS快閃存儲器單元時，需要兩條位線、一條字線、以及兩條控制柵線。其中，在驅(qū)動多個存儲器單元時，在不同的控制柵都設(shè)定為相同的電位情況下，可以將這些線共用連接。
這里，在快閃存儲器單元的操作中，有數(shù)據(jù)的消除、編程和讀出。數(shù)據(jù)的編程和讀出通常由8位或16位的選擇單元同時實施，而數(shù)據(jù)的消除可在更寬的范圍內(nèi)同時實施。
這里，在這種非易失性存儲器中，數(shù)據(jù)的干擾成為課題。數(shù)據(jù)的干擾指在對選擇單元的控制柵線和位線施加高電位來進行編程或消除時，由共用的布線對非選擇扇區(qū)內(nèi)的單元也施加高電位，在每次編程中通過重復(fù)該狀態(tài)來進行編程或消除，從而非選擇單元的數(shù)據(jù)產(chǎn)生干擾。
就防止這樣的情況來說，可以設(shè)置選擇柵電路，僅對選擇扇區(qū)的單元施加高電位，而不對非選擇扇區(qū)的單元施加高電位。
但是，這樣的話，因選擇柵電路而占有面積，會妨礙存儲器單元的高集成化。而且，因在選擇柵極上產(chǎn)生電壓降，所以為了在編程時或消除時對選擇扇區(qū)的單元供給高電位，需要追加供給電壓降部分。結(jié)果，妨礙低電壓驅(qū)動，特別不適合便攜式設(shè)備等需要消耗功率低的設(shè)備。
而且，今后，從便攜式設(shè)備等高速讀取數(shù)據(jù)的要求提高，但在高速驅(qū)動方面仍有改善的余地。
因此，本發(fā)明的目的在于提供一種非易失性半導(dǎo)體存儲器件，避免在選擇單元中的編程時或消除時非選擇扇區(qū)的單元中數(shù)據(jù)被干擾，并且不需要選擇柵電路，可進行高集成化。
本發(fā)明的另一目的在于提供一種非易失性半導(dǎo)體存儲器件，通過不需要選擇柵電路來避免電壓降，可以降低消耗功率。
本發(fā)明的再一目的在于提供一種非易失性半導(dǎo)體存儲器件，可減低供給高電位的控制柵線的負載容量，并進行高速驅(qū)動。

發(fā)明內(nèi)容
本發(fā)明一形態(tài)的非易失性半導(dǎo)體存儲器件具有將包括一個字柵和由兩個控制柵控制的兩個非易失性存儲器元件的存儲器單元沿相互交叉的列和行的方向分別多個排列而組成的存儲器單元陣列區(qū)。非易失性半導(dǎo)體存儲器件還具有驅(qū)動存儲器單元陣列區(qū)內(nèi)的多個存儲器單元的各個所述第1、第2控制柵的驅(qū)動部。
存儲器單元陣列區(qū)具有在行方向分割為多個的扇區(qū)。該多個扇區(qū)的各個扇區(qū)具有沿列方向分別排列多列的多個存儲器單元。
多個扇區(qū)的各個扇區(qū)具有在列方向分割為多個的塊。控制柵驅(qū)動部在多個扇區(qū)的每個扇區(qū)中分別具有多個控制柵驅(qū)動器。多個控制柵驅(qū)動器的各驅(qū)動器設(shè)定配置于多個塊內(nèi)的相互不同的一個以上的塊中的所有存儲器單元的所述第1和第2控制柵的電位。
根據(jù)本發(fā)明的一形態(tài)，在對于某個扇區(qū)內(nèi)的某個塊中配置的選擇單元進行編程時，通過對應(yīng)的控制柵驅(qū)動器僅將在該扇區(qū)內(nèi)選擇的塊中配置的存儲器單元(選擇單元和非選擇單元)的控制柵電位作為編程電位。在選擇扇區(qū)內(nèi)的其他塊和非選擇扇區(qū)中，通過與它們對應(yīng)的控制柵驅(qū)動器，可以設(shè)定為編程電位以外的電位，所以在非選擇的扇區(qū)內(nèi)的非選擇單元中數(shù)據(jù)不受干擾。而且，不使用柵電路就可以實現(xiàn)，所以可以使存儲器單元高集成化。此外，由于不產(chǎn)生選擇柵電路中的電壓降，所以可進行低電壓驅(qū)動，特別是可以作為便攜式設(shè)備的存儲器來使用。而且，在一個控制柵驅(qū)動器中僅連接一個塊內(nèi)的存儲器單元，所以與連接一個扇區(qū)內(nèi)的所有存儲器單元相比，可降低控制柵線上連接的負載容量(柵極容量)。因此，可進行存儲器的高速驅(qū)動。
作為多個塊，可以具有在列方向分割為多個的大塊、以及將多個大塊的各個大塊在列方向再細分割的多個小塊。
這種情況下，多個控制驅(qū)動器的各個驅(qū)動器可以配置在多個大塊內(nèi)的相互不同的一個大塊中，并且設(shè)定配置于多個小塊內(nèi)的所有存儲器單元的第1和第2控制柵的電位。
或者，多個控制驅(qū)動器的各個驅(qū)動器可以設(shè)定在多個大塊的各個大塊中配置于相互不同的一個小塊中的所有存儲器單元的所述第1和第2控制柵的電位。
在本發(fā)明的一形態(tài)中，可以在進行數(shù)據(jù)消除時選擇多個控制柵驅(qū)動器的一個，對這個扇區(qū)內(nèi)的所有第1、第2控制柵供給第1消除用高電位。這樣的話，可以在多個扇區(qū)的各個扇區(qū)中成批消除數(shù)據(jù)。
在本發(fā)明的一形態(tài)中，在多個扇區(qū)的各個扇區(qū)中，還設(shè)置沿列方向形成的多個控制柵線，控制柵驅(qū)動部最好不經(jīng)由柵電路而直接連接到配置于多個扇區(qū)的各個扇區(qū)中的多個控制柵線的各個控制柵線。
于是，即使排除使面積增大、產(chǎn)生電壓降的柵電路，也不對非選擇的扇區(qū)內(nèi)的非選擇單元施加高電位。
這里，該多個控制柵線可以包括多個主控制柵線，直接連接到控制柵驅(qū)動部；以及多個子控制柵線，將多個主控制柵線和多個存儲器單元的所述第1、第2控制柵相連接。這些控制柵線可以由不同層的金屬布線形成。
此時，在設(shè)置于多個扇區(qū)的各個扇區(qū)中的偶數(shù)的主控制柵線上，可以連接將偶數(shù)列的多個存儲器單元的各個存儲器單元的第2控制柵和奇數(shù)列的多個存儲器單元的各個存儲器單元的第1控制柵共同連接的多個子控制柵線。另一方面，在設(shè)置于多個扇區(qū)的各個扇區(qū)中的奇數(shù)的主控制柵線上，可以連接將奇數(shù)列的多個存儲器單元的各個存儲器單元的第2控制柵和偶數(shù)列的多個存儲器單元的各個存儲器單元的第1控制柵共同連接的多個子控制柵線。
此外，在與多個扇區(qū)的各個扇區(qū)對應(yīng)設(shè)置的多個控制柵驅(qū)動器的各個驅(qū)動器中，連接k條主控制柵線的情況下，在多個扇區(qū)的各個扇區(qū)中，將與k條子控制柵線連接的存儲器單元組構(gòu)成的各輸入輸出比特對應(yīng)的存儲器塊沿行方向配置多個。此時，最好設(shè)置沿行方向延伸的多個布線。這樣的話，k條的各個主控制柵線、以及其對應(yīng)的k條的各個子控制柵線可通過多個布線的一個布線來連接。
作為優(yōu)選形態(tài)，可以使存儲器塊的沿行方向的存儲器單元數(shù)為4。這種情況下設(shè)定k＝4，在控制柵驅(qū)動器中連接四條主控制柵線。存儲器塊因在行方向上具有4單元而為8位，通過兩位共用一條子控制柵線，來配置四條子控制柵線。
在本發(fā)明的一形態(tài)中，在多個扇區(qū)的各個扇區(qū)中，還可以包括沿列方向形成的多個位線；以及至少在數(shù)據(jù)的編程時和讀出時驅(qū)動多個位線的位線驅(qū)動部。
位線驅(qū)動部也可以在進行數(shù)據(jù)消除時驅(qū)動多個位線，還可以設(shè)置消除用位線驅(qū)動部。該消除用位線驅(qū)動部在進行每個扇區(qū)的數(shù)據(jù)消除時，對形成于這個扇區(qū)中的多個位線供給第2消除用高電位。
可以將多個扇區(qū)的各個扇區(qū)形成在與其他扇區(qū)分離的一個阱區(qū)中。這種情況下，可在該阱區(qū)中設(shè)置供給第2消除用高電位的消除用阱驅(qū)動部。
可以由雜質(zhì)層來形成多個位線，該多個位線的各個位線也可以連接多個主位線的各個主位線。如果主位線為金屬布線，則位線低電阻化，此外，即使雜質(zhì)層在列方向不連續(xù)，也可以通過主位線供電給該不連續(xù)的各位線。
此時，最好在從多個主位線至所述多個位線的路徑中途不設(shè)置柵電路。柵電路除了增大位線的布線電容之外，柵電路還產(chǎn)生電壓降，妨礙低電壓驅(qū)動。
在存儲器單元陣列區(qū)中，可沿行方向設(shè)置與沿行方向排列的所述多個存儲器單元的各個字柵分別共用連接的多個字線。這樣，在多個扇區(qū)中可共用多個字線。再有，在存儲器單元陣列區(qū)的行方向的一端，可以設(shè)置驅(qū)動多個字線的字線驅(qū)動部。為了使非易失性半導(dǎo)體存儲器件的存儲容量進一步大容量化，也可以在行方向上夾置字線驅(qū)動器的兩側(cè)分別配置多個存儲器單元陣列區(qū)。
各個第1、第2非易失性存儲器元件可以具有作為電荷捕獲位的氧化膜(O)、氮化膜(N)、及氧化膜(O)組成的ONO膜，但并不限于此，也可以采用其他構(gòu)造。


圖1是本發(fā)明一實施例的非易失性半導(dǎo)體存儲器件中使用的存儲器單元的剖面圖。
圖2是圖1所示的存儲器單元的等效電路圖。
圖3是說明圖1所示的非易失性半導(dǎo)體存儲器件中的數(shù)據(jù)讀出操作的示意說明圖。
圖4是表示圖1所示存儲器單元的控制柵電壓VCG與源漏電流Ids的關(guān)系的特性圖。
圖5是說明圖1所示的非易失性半導(dǎo)體存儲器件中的數(shù)據(jù)寫入(程序)操作的示意說明圖。
圖6是說明圖1所示的非易失性半導(dǎo)體存儲器件中的數(shù)據(jù)消除操作的示意說明圖。
圖7(A)是圖1所示的非易失性半導(dǎo)體存儲器件整體的平面布置圖，圖7(B)是圖7(A)中的一個扇區(qū)的平面圖，圖7(C)是圖7(B)中的一個存儲器塊的平面圖，圖7(D)是圖7(C)中的一個大塊的平面圖，圖7(E)是圖7(D)中的一個小塊的平面圖。
圖8是說明圖7(B)所示的一個扇區(qū)的多個存儲器塊和其布線的示意說明圖。
圖9是表示圖8所示的小塊細節(jié)的電路圖。
圖10是表示相鄰的扇區(qū)的關(guān)系的電路圖。
圖11是表示相對于圖10的比較例1的結(jié)構(gòu)的電路圖。
圖12是單芯片化的非易失性半導(dǎo)體存儲器件的方框圖。
圖13是表示圖12所示的左存儲器塊細節(jié)的方框圖。
圖14是說明使對應(yīng)于一個扇區(qū)內(nèi)的小存儲器塊的布線與圖8有所不同的變形例的示意說明圖。
圖15是說明形成與圖8和圖14不同的布線的比較例2的結(jié)構(gòu)的示意說明圖。
具體實施例方式
以下，參照

本發(fā)明的實施例。
(存儲器單元構(gòu)造)圖1表示非易失性半導(dǎo)體存儲器件的一剖面，圖2是其等效電路圖。在圖1中，一個存儲器單元100包括在P型阱102上通過柵氧化膜、例如由多晶硅化物形成的字柵104；第1控制柵106A、第2控制柵106B；以及第1存儲器元件(MONOS存儲器單元)108A、第2存儲器元件108B。
第1控制柵106A、第2控制柵106B形成在字柵104的兩側(cè)壁，分別與字柵104電絕緣。
第1存儲器元件108A、第2存儲器元件108B分別在相當(dāng)于MONOS的M(金屬)的多晶硅形成的第1控制柵106A、第2控制柵106B中的一個與P型阱102之間通過層積氧化膜(O)、氮化膜(N)和氧化膜(O)來構(gòu)成。第1控制柵106A、第2控制柵106B可以由硅化物等導(dǎo)電材料構(gòu)成。
于是，一個存儲器單元100具有包括分離柵(第1控制柵106A、第2控制柵106B)的第1MONOS存儲器單元108A、第2MONOS存儲器單元108B，在第1MONOS存儲器單元108A、第2MONOS存儲器單元108B中共用一個字柵104。
該第1MONOS存儲器單元108A、第2MONOS存儲器單元108B分別具有電荷捕獲功能。各個第1MONOS存儲器單元108A、第2MONOS存儲器單元108B能夠用ONO膜109捕獲電荷。
如圖1和圖2所示，沿行方向(圖1和圖2的第2方向B)隔開間隔排列的多個字柵104被共用連接到多晶硅化物等形成的一條字線WL。
此外，圖1所示的控制柵106A、106B沿列方向(垂直于圖1的紙面的第1方向A)延伸，由列方向上排列的多個存儲器單元100共用。因此，將標(biāo)號106A、106B也稱為控制柵線。
這里，在第[i]號的存儲器單元100[i]的控制柵線106B、以及第[i+1]號的存儲器單元100[I+1]的控制柵線106A上，例如連接比字柵、控制柵、字線更上層的由金屬層形成的子控制柵線SCG[i+1]。
在P型阱102中，設(shè)置第[i]號的存儲器單元100[i]的MONOS存儲器單元108B、第[i+1]號的存儲器單元100[I+1]的MONOS存儲器單元108A共用的第[i+1]號的雜質(zhì)層110[i+1]。
這些雜質(zhì)層110[i]、[i+1]、[i+2]例如是P型阱內(nèi)形成的n型雜質(zhì)層，沿列方向(垂直于圖1的紙面的第1方向A方向)延伸，具有作為沿列方向排列的多個存儲器單元100共用的位線功能。因此，將標(biāo)號110[i]、[i+1]、[i+2]等也稱為位線BL[i]、[i+1]、[i+2]。
(從存儲器單元讀出數(shù)據(jù))如圖2所示，一個存儲器單元100可以模式化為將字柵104驅(qū)動的晶體管T2、以及第1控制柵106A、第2控制柵106B分別驅(qū)動的晶體管T1、T3串聯(lián)連接所得的單元。
在說明存儲器單元100的操作時，如圖3所示，首先說明相鄰的兩個存儲器單元100[i]、[i+1]的各處的電位設(shè)定。圖3是說明從存儲器單元100[i]的字柵104右側(cè)的MONOS存儲器單元108B讀出數(shù)據(jù)的圖。再有，在以下的操作說明中，將晶體管T1～T3的閾值電壓假定低于2.5V。
這種情況下，對與存儲器單元100[i]相同行的各字柵104例如施加2.5V，使各晶體管T2導(dǎo)通。此外，對存儲器單元100[i]左側(cè)的控制柵106A通過子控制柵線SCG[i]來施加過載電壓(例如5V)，使相當(dāng)于MONOS存儲器單元108A的晶體管T1導(dǎo)通。作為存儲器單元100[i]右側(cè)的控制柵106B的電位VCG，施加讀出電位Vread。
此時，根據(jù)在字柵104的右側(cè)的MONOS存儲器單元108B中是否存儲電荷，與MONOS存儲器單元108B相當(dāng)?shù)木w管T3的操作如下。
圖4是表示存儲器單元100[i]的右側(cè)的控制柵106B的施加電壓和受該電壓控制的與MONOS存儲器單元108B相當(dāng)?shù)木w管T3的源-漏之間流動的電流Ids之間的關(guān)系。
如圖4所示，在MONOS存儲器單元108B中不存儲電荷的情況下，如果控制柵電位VCG超過低的閾值電壓Vlow，則電流Ids開始流動。相反，在MONOS存儲器單元108B中存儲電荷的情況下，控制柵電位不超過高的閾值電壓Vhigh，不流動限定電流Ids。
這里，數(shù)據(jù)讀出時施加在控制柵106B上的電壓Vread被設(shè)定在兩個閾值電壓Vlow、Vhigh的大致中間電壓(例如，2.5V)。
因此，在MONOS存儲器單元108B中不存儲電荷的情況下，流動電流Ids，而在MONOS存儲器單元108B中存儲電荷的情況下，不流動電流Ids。
這里，在數(shù)據(jù)讀出時，分別設(shè)定位線BL[i](雜質(zhì)層110[i])的電位VD[i]為0V，位線BL[i+1](雜質(zhì)層110[i+1])的電位VD[i+1]為1.5V。于是，在MONOS存儲器單元108B中不存儲電荷的情況下，流動電流Ids，所以通過導(dǎo)通狀態(tài)的晶體管T1、T2，電位VD[i]發(fā)生0V→1.5V的變化，電位VD[i+1]發(fā)生1.5V→0V的變化。相反，在MONOS存儲器單元108B中存儲電荷的情況下，不流動電流Ids，所以即使晶體管T1、T2為導(dǎo)通狀態(tài)，電位VD[i]仍為0V，電位VD[i+1]仍為1.5V不變化。因此，通過檢測一對位線BL[i]、[i+1]的電位，可以從存儲器單元100[i]的MONOS存儲器單元108B中讀出數(shù)據(jù)。
雖然在存儲器單元100[i+1]，晶體管T1、T2也導(dǎo)通，但晶體管T3的控制柵極電位VCTG為0V，電位VCG比圖3的兩個閾值電壓Vlow、Vhigh雙方低，所以在存儲器單元100[i+1]中不流動源-漏電流。因此，存儲器單元100[i+1]中的數(shù)據(jù)存儲狀況不對存儲器單元100[i]的數(shù)據(jù)讀出產(chǎn)生不良影響。
在從存儲器單元100[i]的左側(cè)的MONOS存儲器單元108A讀出數(shù)據(jù)時，也可以與上述同樣地設(shè)定存儲器單元100[i-1]、[i]的各處的電位。
(存儲器單元的編程)圖5是說明存儲器單元100[i]的字柵104的右側(cè)的MONOS存儲器單元108B的數(shù)據(jù)編程的圖。再有，在該數(shù)據(jù)編程操作之前，實施后述的數(shù)據(jù)消除操作。
在圖5中，與圖3相同，子控制柵線SCG[i]的電位為過載電位(例如5V)，子控制柵線SCG[i+1]的電位為0V。其中，各字柵104的電位由字線WL設(shè)定為例如0.77～1.0V左右。此外，存儲器單元100[i+1]右側(cè)的控制柵108B的電位通過子控制柵線SCG[i+1]設(shè)定為圖4所示的寫入電位Vwrite(例如5～6V)，第[i+1]號雜質(zhì)層110[i+1](位線BL[i+1])的電位VD[i+1]被設(shè)定為4.5～5V。
這樣的話，存儲器單元100[i]的晶體管T1、T2分別導(dǎo)通，向雜質(zhì)層110[i]流動電流Ids，而在MONOS存儲器單元108B的ONO膜109中溝道熱電子(CHE)被捕獲。于是，實施MONOS存儲器單元108B的編程操作，寫入數(shù)據(jù)‘0’或‘1’。
(存儲器單元的數(shù)據(jù)消除)圖6是說明連接在字線WL上的兩個存儲器單元100[i]、[i+1]的數(shù)據(jù)消除的圖。
在圖6中，各字柵104的電位通過字線WL例如被設(shè)定為1.8V，通過子控制柵線SCG[i]、[i+1]、[i+2]，控制柵106A、106B的電位例如被設(shè)定為-5～-6V左右(第1消除用高電位)。而且，雜質(zhì)層(位線)110[i]、[i+1]、[i+2]的各電位被設(shè)定為與P型阱電位相等的3～5V左右(第2消除用高電位)。
于是，各MONOS存儲器單元108A、108B的ONO膜109中捕獲的電子通過由金屬(M)上施加的第1消除用高電位、以及硅(S)上施加的第2消除用高電位形成的電場，利用隧道效應(yīng)被抽出消除。由此，在多個存儲器單元中可同時進行數(shù)據(jù)消除。作為消除操作，與上述情況不同，也可以通過作為位線的雜質(zhì)層的表面的能帶-能帶隧道來形成熱空穴，消除存儲的熱電子。
(非易失性半導(dǎo)體存儲器件的整體結(jié)構(gòu))參照圖7(A)～圖7(E)來說明用上述存儲器單元100構(gòu)成的非易失性半導(dǎo)體存儲器件的整體結(jié)構(gòu)。
圖7(A)是單芯片的非易失性半導(dǎo)體存儲器件的平面布置圖，夾置字線驅(qū)動部201左右的存儲器單元陣列區(qū)200A、200B例如被分別分割為32個扇區(qū)201。作為單芯片的非易失性半導(dǎo)體存儲器件，具有第0～第63的扇區(qū)201。32個扇區(qū)201如圖7(A)所示，在第2方向(行方向)B上被分別分割為左右存儲器單元陣列區(qū)200A、200B，各扇區(qū)210具有以第1方向(列方向)A為縱向方向的長方形狀。數(shù)據(jù)消除的最小單位是扇區(qū)210，扇區(qū)210內(nèi)的存儲數(shù)據(jù)被集中消除。
左右的各個存儲器單元陣列區(qū)200A、200B例如具有4K條字線WL和2K條位線BL。這里，在本實施例中，在1條位線BL上連接兩個MONOS存儲器單元108A、108B，所以2K條位線BL意味著4Kbit的存儲容量。圖7(A)的非易失性半導(dǎo)體存儲器件具有左右存儲器陣列區(qū)200A、200B，所以作為整體具有用(4K條字線WL)×(2K條位線BL)×2×2定義的存儲容量。各扇區(qū)210的存儲容量是存儲器整體的存儲容量的1/64，具有由(4K條字線WL)×(64條位線BL)×2定義的存儲容量。
圖7(B)表示圖7(A)所示的非易失性半導(dǎo)體存儲器件的一個扇區(qū)210的細節(jié)。如圖7(B)所示，各扇區(qū)210在第2方向上被分割，具有可讀、寫16比特的數(shù)據(jù)的I/O0～I/O15用的16個存儲器塊(與輸入輸出比特對應(yīng)的存儲器塊)214。各存儲器塊214具有如圖7(B)所示的4k(4096)條字線WL。
如圖7(C)所示，圖7(B)所示的一個存儲器塊214在第1方向A上被分割成8個大塊212。各大塊212如圖7(D)所示，在第1方向A上被分割成8個小塊215。
各小塊215如圖7(E)所示，具有64條字線WL。
因此，一個大塊212上配置的字線WL的總數(shù)(還包括冗余用)為64條×8(小塊)＝512條。所以，一個扇區(qū)210上配置的字線WL的總數(shù)為512(條)×8(大塊)＝4096條。
(扇區(qū)的細節(jié))圖8是表示圖7(A)所示的扇區(qū)0的細節(jié)。如圖9所示，圖8所示的小塊216是將存儲器單元100在列方向上例如排列64個、在行方向上例如排列4個的存儲器塊。在一個小塊216中，例如連接作為第1層的金屬布線層的4條子控制柵線SGC0～SCG3、作為數(shù)據(jù)的輸入輸出線的4條位線BL0～BL3、64條字線WL。
這里，在偶數(shù)的控制柵線SCG0、SCG2中，共用連接偶數(shù)列(第0列或第2列)的多個存儲器單元各個的第2控制柵106B和奇數(shù)列(第1列或第3列)的多個存儲器單元各個的第1控制柵106A。同樣，在奇數(shù)的子控制柵線SCG1、SCG3上，共用連接奇數(shù)列(第1列或第3列)的多個存儲器單元各個的第2控制柵106B和偶數(shù)列(第2列或第4列)的多個存儲器單元各個的第1控制柵106A。
如圖8所示，將小塊21沿列方向排列64個，為了進行16比特的輸入輸出，沿行方向排列與I/O0～I/O15對應(yīng)的16個小存儲器塊216。
在各小存儲器塊216中，控制柵線SCG0共用連接在行方向上延伸的例如第2層的金屬布線M0。同樣，16條子控制柵線SCG1共用連接金屬布線M1，16條子控制柵線SCG2共用連接金屬布線M2，16條子控制柵線SCG3共用連接金屬布線M3。
設(shè)置作為該扇區(qū)0的控制柵驅(qū)動部的8個CG驅(qū)動器300-0～300-7。設(shè)置從CG驅(qū)動器300-0向列方向延伸的4條主控制柵線MCG00～MCG03，這些主控制柵線例如由第3層的金屬布線形成。同樣，從CG驅(qū)動器301-0向列方向延伸4條主控制柵線MCG10～MCG13，從CG驅(qū)動器300-2向列方向延伸4條主控制柵線MCG20～MCG23，…，從CG驅(qū)動器300-7向列方向延伸4條主控制柵線MCG70～MCG73。
這里，從CG驅(qū)動器300-0向列方向延伸的4條主控制柵線MCG00～MCG03如圖8所示一直延伸到大塊0的區(qū)。然后，各個大塊0～7上配置的8條、共計64條的金屬布線M0被共用連接到主控制柵線MCG00。同樣，64條金屬布線M1共用連接到主控制柵線MCG01，64條金屬布線M2共用連接到主控制柵線MCG02，64條金屬布線M3共用連接到主控制柵線MCG03。
換句話說，從CG驅(qū)動器300向列方向延伸的4條主控制柵線MCG00～MCG03如圖8所示可僅對配置于大塊0內(nèi)的所有存儲器的第1、第2控制柵106A、106B供給電位，而不連接到其他的大塊1-7。
同樣，在圖8中雖然省略，但CG驅(qū)動器300-1連接到大塊1，CG驅(qū)動器300-2連接到大塊2，…，CG驅(qū)動器300-6連接到大塊6。
在圖8中，還圖示CG驅(qū)動器300-7僅與大塊7連接的狀態(tài)。
圖10表示相鄰的扇區(qū)0和扇區(qū)1之間的關(guān)系。扇區(qū)0和扇區(qū)1共用字線WL，但分別獨立設(shè)置主控制柵線MCG和主位線BL。特別是在圖10中，表示作為與扇區(qū)0對應(yīng)的驅(qū)動器之一的CG驅(qū)動器300-0和作為與扇區(qū)1對應(yīng)的驅(qū)動器之一的CG驅(qū)動器301-0，CG驅(qū)動器被獨立設(shè)置于每個扇區(qū)。
此外，例如如果以扇區(qū)0為例，則配置于每個小存儲器塊216的多個子控制柵線SCG0共用連接到主控制柵線MCG00。在從該主控制柵線MCG00至各子控制柵線SCG0的各路徑中途，不配置柵電路。
同樣，配置于每個小存儲器塊216的多個位線BL0(雜質(zhì)層)共用連接到作為金屬布線的主位線MBL0。從該主位線MBL0至各位線BL0的各路徑中途，也不配置柵電路。對于以上其他的扇區(qū)1-7來說，也同樣如此。
(操作說明)這里，將本實施例的非易失性半導(dǎo)體存儲器件中的數(shù)據(jù)消除時和編程時設(shè)定的控制柵線CG、位線BL和字線WL的各電位示于下述表1。
表1


在表1中，在數(shù)據(jù)消除時，例如扇區(qū)0(選擇扇區(qū))內(nèi)都為選擇單元，對4096條字線WL供給1.8V。此外，通過CG驅(qū)動器300-0～300-7，可以對所有32條主控制柵線MCG00～MCG03、MCG10～MCG13、…、MCG70～MCG73供給第1消除用高電位(例如-5V)，對扇區(qū)0(選擇扇區(qū))內(nèi)所有存儲器單元的控制柵106A、106B集中供給第1消除用高電位。此時，在扇區(qū)0內(nèi)的所有位線BL上供給第2消除用高電位(例如5V)，但其供給方法將后述。這樣，可以在選擇的扇區(qū)0內(nèi)的所有存儲器單元中實施數(shù)據(jù)消除。
此時，在非選擇的例如扇區(qū)1中，對所有4096條字線WL供給1.8V，但控制柵CG和位線BL可以供給與扇區(qū)0獨立的0V，所以在非選擇扇區(qū)中不實施數(shù)據(jù)消除。
下面，說明編程操作。在與選擇的扇區(qū)0內(nèi)的例如配置于大塊0的16個I/O分別對應(yīng)的各一個MONOS存儲器單元中，同時實施16比特的數(shù)據(jù)編程。因此，對連接到扇區(qū)0內(nèi)的選擇單元的某一條字線WL供給1V，而其他4095條字線WL被設(shè)定為0V。此外，在配置于扇區(qū)0內(nèi)的大塊0、與各I/O0～I/O15對應(yīng)的16個存儲器塊214中，對相當(dāng)于圖5的CG[i]、CG[i+1]的兩條控制柵線CG供給5V，而將其他控制柵線CG設(shè)定為0V。而且，在扇區(qū)0內(nèi)的各存儲器塊214中，對相當(dāng)于圖5的位線BL[i+I]的1條位線BL供給5V，而將其他位線BL設(shè)定為0V。由此，在扇區(qū)0內(nèi)的配置于大塊0的各存儲器塊214內(nèi)的各一個MONOS存儲器單元中實施數(shù)據(jù)編程。
此時，如表1所示，在選擇的扇區(qū)0內(nèi)的配置于大塊0的非選擇單元中，將字線WL設(shè)定為0V，但對控制柵線CG和位線BL都施加5V的高電位。
另一方面，如表1所示，在非選擇的扇區(qū)內(nèi)的非選擇單元中，對控制柵線CG和位線BL都供給0V。因此，在非選擇扇區(qū)內(nèi)，在非選擇單元中不發(fā)生因施加與編程時同樣的高電位而產(chǎn)生的干擾。這種情況除了選擇的扇區(qū)0內(nèi)的大塊0以外，對于配置于大塊1-7的非選擇單元都是同樣的。
對選擇的扇區(qū)0內(nèi)的配置于大塊0的非選擇單元也可能施加高電位，但這樣的高電位僅在扇區(qū)0內(nèi)的大塊0中實施編程的情況下才施加。因此，如果與在每次實施某一個扇區(qū)中的編程時都對其他扇區(qū)內(nèi)的非選擇單元施加高電位的情況相比，可以大幅度地降低施加高電位的頻度，可以防止發(fā)生干擾。
(比較例1的說明)
圖11表示比較例1的結(jié)構(gòu)。在該比較例1中，存儲器單元陣列區(qū)在列方向上被分割，具有以列方向為縱向方向的多個扇區(qū)0、1、…。此外，在比較例1中，CG驅(qū)動器400、401在兩個扇區(qū)0、1中被共用，而不與扇區(qū)0、1分別對應(yīng)設(shè)置。
這里，如圖11所示，分別設(shè)置選擇柵區(qū)402對應(yīng)于扇區(qū)0，設(shè)置選擇柵區(qū)403對應(yīng)于扇區(qū)1。配置于選擇柵區(qū)402、403的N型MOS晶體管組根據(jù)選擇信號線CGS0、CGS1的電位來選擇是否供給從CG驅(qū)動器400、401供給的電位。同樣，配置于選擇柵區(qū)402、403的其他N型MOS晶體管組根據(jù)選擇信號線BLS0、BLS1的電位來選擇連接/不連接扇區(qū)0、1的位線BL。
下述表2表示對于在圖11所示的比較例1的非易失性半導(dǎo)體存儲器件中的數(shù)據(jù)消除時和編程時設(shè)定的控制柵線CG、位線BL、字線WL及選擇信號線CGS、BLS的各電位。
表2


如表2所示，在比較例1中實質(zhì)上也可以設(shè)定與表1所示的本實施例中設(shè)定的電位相同的電位，但這些電位通過設(shè)定選擇柵區(qū)402、403來實現(xiàn)。如果不存在選擇柵區(qū)402、403，則在選擇的扇區(qū)0中的選擇單元的編程時，會對非選擇的扇區(qū)1的非選擇單元也施加高電位。于是，如果超過扇區(qū)，對非選擇單元也施加編程時的高電位，則在每次編程時都對非選擇單元施加高電位，會產(chǎn)生干擾。
在比較例1中，為了防止發(fā)生上述那樣的干擾，在每個扇區(qū)中設(shè)置選擇柵區(qū)是必不可少的。但是，這會增大這種選擇柵區(qū)的占有空間的面積，降低存儲器單元的集成度。
而且，在比較例1中，如果選擇柵區(qū)402、403使用N型MOS晶體管，則在該晶體管上產(chǎn)生電壓降，所以在CG驅(qū)動器400、401本來需要的第1消除用高電位上必需追加供給電壓降部分的電壓，產(chǎn)生高電壓化。
在上述的本發(fā)明的實施例中，可以避免干擾，同時省略選擇柵區(qū)，可以進行存儲器單元的高集成化和低電壓驅(qū)動。
(比較例2)圖15表示比較例2。在圖15中，分割為與本實施例同樣的扇區(qū)0～31。其中，例如，作為扇區(qū)0的控制柵驅(qū)動部，僅設(shè)置CG驅(qū)動器300。設(shè)置從該CG驅(qū)動器300向列方向延伸的4條主控制柵線MCG0～MCG3，這些控制柵線例如由第3層金屬布線形成。而且，配置于各個大塊0～7的8條、共計64條金屬布線M0共用連接到主控制柵線MCG0。同樣，64條金屬布線M1共用連接到主控制柵線MCG1，64條金屬布線M2共用連接到主控制柵線MCG2，64條金屬布線M3共用連接到主控制柵線MCG3。
在圖15所示的比較例2中，在對扇區(qū)0內(nèi)實施數(shù)據(jù)的編程時，在其他扇區(qū)1-31中不對存儲器單元施加高電位即可，而且也不設(shè)置選擇柵區(qū)，可以防止干擾。但是，在比較例2中，在對于扇區(qū)0的某一個存儲器單元實施數(shù)據(jù)編程時，對該扇區(qū)0內(nèi)的所有存儲器單元同等地施加高電位，在這方面比本實施例差。
在比較例2中，對于各個主控制柵線MCG0～MCG3來說，還連接大塊0～7中所有列方向的存儲器單元。因此，如果與本實施例那樣將主控制柵線連接到某一個大塊內(nèi)的存儲器單元上的情況進行比較，本實施例的主控制柵線上連接的負載容量(柵極容量)為比較例2的1/8。
如果供給高電位的主控制柵線上連接的負載容量大，則將主控制柵線充電至其高電位所需的時間變長，不能進行高速驅(qū)動，而本實施例在這方面優(yōu)于比較例2。
在圖10所示的本發(fā)明的實施例中，還可以對位線BL追加選擇柵。這樣的話，對于選擇的扇區(qū)0中的非選擇單元，通過選擇柵使位線BL處于浮置狀態(tài)就可以。于是，選擇了編程的扇區(qū)0內(nèi)的非選擇單元的位線BL不變?yōu)楦唠娢?。因此，可以進一步降低非選擇單元中的數(shù)據(jù)干擾。再有，通過選擇柵對位線供給高電位時，沒有產(chǎn)生電壓降的危險。
(單芯片存儲器的結(jié)構(gòu))圖12是將上述的非易失性半導(dǎo)體存儲器件單芯片化時的示意方框圖。在圖12中，在該IC芯片500中，設(shè)置左陣列塊502和右陣列塊504。各個該左右陣列塊502、504包含圖7說明的存儲器單元陣列區(qū)。
在該左右陣列塊502、504之間，配置CG解碼器506、X前置解碼器508、WL驅(qū)動器(左)510、WL驅(qū)動器(右)512以及Y解碼器514。
在左右存儲器塊502、504中，分別連接讀出放大器/BL驅(qū)動器516、518。對于該讀出放大器/BL驅(qū)動器516、518的某一個，通過數(shù)據(jù)輸入/輸出緩沖器520和輸入輸出端子522來輸入輸出16比特的信號IO0-15。
在IC芯片500中，還設(shè)置根據(jù)通過命令端子530輸入的各種起動信號，來生成控制邏輯信號的控制邏輯電路532。根據(jù)來自該控制邏輯電路532的輸出，由電位生成電路534生成供給控制柵線WL和位線BL等的各種電位。
另一方面，根據(jù)經(jīng)地址端子640從外部輸入的地址信號ADR
，由地址緩沖器542生成內(nèi)部地址信號A0-20。下述表3表示該內(nèi)部地址信號A0-20的定義。
表3


如表3所示，內(nèi)部地址信號的高位6比特A[2015]用于選擇圖7(A)所示的扇區(qū)0-63的一個。內(nèi)部地址信號的中間位3比特A[1412]用于從圖9所示的一個小存儲器塊216中選擇8比特中的一個。內(nèi)部地址信號的低位12比特A[110]用于選擇4096條字線WL的一條。
圖13表示圖12所示的左存儲器塊502的細節(jié)。該存儲器塊502與圖7(A)同樣具有分割為32個的扇區(qū)0-31，在各個扇區(qū)0-31中與圖7(B)同樣設(shè)置8個大塊0-7。
如圖13所示，對應(yīng)于32個扇區(qū)的每一個扇區(qū)來設(shè)置CG驅(qū)動器300～331。扇區(qū)0對應(yīng)的CG驅(qū)動器300與圖8所示的驅(qū)動器相同，對大塊0-8構(gòu)成的扇區(qū)0內(nèi)的各存儲器單元直接供給控制柵電位。其他CG驅(qū)動器301～331也具有同樣的功能。
在圖13中，對應(yīng)于32個扇區(qū)0-31的每個扇區(qū)，設(shè)置消除用位線驅(qū)動部的阱驅(qū)動器340-0～340-31。阱驅(qū)動器340-0對扇區(qū)0內(nèi)的例如P型阱供給第2消除用高電位，設(shè)定為第2消除用高電位。其他阱驅(qū)動器340-1～340-31也具有同樣的功能。
在圖13中，對應(yīng)于32個扇區(qū)0-31的每個扇區(qū)，設(shè)置扇區(qū)解碼器350-0～350-31。扇區(qū)解碼器350-0對內(nèi)部地址信號的高位6比特A[2015]生成的信號進行解碼。然后，在選擇了扇區(qū)0時，扇區(qū)解碼器350-0驅(qū)動CG驅(qū)動器300、阱驅(qū)動器340-0，將必要的電位供給控制柵線CG、位線BL。
在圖13中，對應(yīng)于32個扇區(qū)0-31的每個扇區(qū)，設(shè)置Y路徑電路360-0～360-31、以及扇區(qū)選擇電路370-0～370-31。Y路徑電路360-0～360-31根據(jù)圖12所示的來自Y解碼器514的信號，選擇16個連接到I/O的位線BL0-3的一個。扇區(qū)選擇電路370-0～370-31根據(jù)來自對應(yīng)的扇區(qū)解碼器360-0～360-31的選擇信號SEC0～SEC31，進行圖12所示的讀出放大器/BL驅(qū)動器516的連接/非連接。
再者，本發(fā)明不限定于上述實施例，在本發(fā)明的主要精神范圍內(nèi)可進行各種變形實施。
例如，對于非易失性存儲器元件108A、108B的構(gòu)造，不限定于MONOS構(gòu)造。本發(fā)明也可以應(yīng)用于通過一個字柵104和第1控制柵106A、第2控制柵106B，能夠在兩個場所獨立捕獲電荷的使用其他各種存儲器單元的非易失性半導(dǎo)體存儲器件。
在上述實施例中，扇區(qū)的分割數(shù)、大塊、小塊的分割數(shù)是一例，也可以進行其他各種變形實施。即，根據(jù)金屬布線節(jié)距的限制而決定使大塊的分割數(shù)為8。如果金屬布線節(jié)距可以變窄，則可以進一步增加分割數(shù)。例如，如果進行16分割，則1條控制柵線的負載容量(柵極容量)進一步減小，所以可以進行更高速驅(qū)動。其中，如果為16分割，則主控制柵線的數(shù)增加，所以不是線路和空間變窄，就是增大面積。此外，控制柵驅(qū)動器的數(shù)也增加，所以該部分面積增大。
圖14表示相對于圖8所示的小存儲器塊216的布線變形例。在圖14中，來自CG驅(qū)動器300-0的主控制柵線MCG00～MCG03不象圖8所示那樣連接到大塊0內(nèi)的所有小塊0-7，而僅連接到大塊0～7的各小塊0。將CG驅(qū)動器300-1僅連接到大塊0～7的各小塊2。將CG驅(qū)動器300-7僅連接到大塊0～7的各小塊7。
即使是圖14所示的連接形態(tài)，也可以起到與圖8所示的連接形態(tài)相同的作用和效果。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲器件，其特征在于包括沿相互交叉的列和行的方向分別多個排列具有一個字柵和受第1、第2控制柵控制的第1、第2非易失性存儲器元件的存儲器單元的存儲器單元陣列區(qū)；以及驅(qū)動所述存儲器單元陣列區(qū)內(nèi)的所述多個存儲器單元的各個所述第1、第2控制柵的控制柵驅(qū)動部；所述存儲器單元陣列區(qū)具有在所述行方向分割為多個的扇區(qū)；所述多個扇區(qū)的各個扇區(qū)具有在所述列方向分割為多個的塊；所述控制柵驅(qū)動部對于所述多個扇區(qū)的每個扇區(qū)分別具有多個控制柵驅(qū)動器，所述多個控制柵驅(qū)動器的各驅(qū)動器設(shè)定配置于所述多個塊內(nèi)的相互不同的一個以上的塊中的所有存儲器單元的所述第1和第2控制柵的電位。
2.如權(quán)利要求1的非易失性半導(dǎo)體存儲器件，其特征在于所述多個塊具有在所述列方向分割為多個大塊、以及將所述多個大塊的各個大塊在所述列方向再細分割的多個小塊；所述多個控制驅(qū)動器的各個驅(qū)動器配置于所述多個大塊內(nèi)的相互不同的一個大塊中，并且設(shè)定配置于所述多個小塊內(nèi)的所有存儲器單元的所述第1和第2控制柵的電位。
3.如權(quán)利要求1的非易失性半導(dǎo)體存儲器件，其特征在于所述多個塊具有在所述列方向分割為多個的大塊、以及將所述多個大塊的各個大塊在所述列方向再細分割的多個小塊；所述多個控制驅(qū)動器的各個驅(qū)動器設(shè)定在所述多個大塊的各個大塊中配置于相互不同的一個所述小塊中的所有存儲器單元的所述第1和第2控制柵的電位。
4.如權(quán)利要求1的非易失性半導(dǎo)體存儲器件，其特征在于所述多個控制柵驅(qū)動器在進行一個扇區(qū)內(nèi)的數(shù)據(jù)消除時，對這個扇區(qū)內(nèi)的所有所述第1、第2控制柵供給第1消除用高電位，在所述多個扇區(qū)的各個扇區(qū)中成批消除數(shù)據(jù)。
5.如權(quán)利要求4的非易失性半導(dǎo)體存儲器件，其特征在于在所述多個扇區(qū)的各個扇區(qū)中，設(shè)置沿所述列方向形成的多個控制柵線；所述控制柵驅(qū)動部不經(jīng)由柵電路而直接連接到配置于所述多個扇區(qū)的各個扇區(qū)中的所述多個控制柵線的各個控制柵線。
6.如權(quán)利要求5的非易失性半導(dǎo)體存儲器件，其特征在于所述多個控制柵線包括多個主控制柵線，直接連接到所述控制柵驅(qū)動部；以及多個子控制柵線，將所述多個主控制柵線和所述多個存儲器單元的所述第1、第2控制柵相連接。
7.如權(quán)利要求6的非易失性半導(dǎo)體存儲器件，其特征在于在設(shè)置于所述多個扇區(qū)的各個扇區(qū)中的偶數(shù)的主控制柵線上，連接將偶數(shù)列的所述多個存儲器單元的各個存儲器單元的所述第2控制柵和奇數(shù)列的所述多個存儲器單元的各個存儲器單元的所述第1控制柵共同連接的多個子控制柵線，在設(shè)置于所述多個扇區(qū)的各個扇區(qū)中的奇數(shù)的主控制柵線上，連接將奇數(shù)列的所述多個存儲器單元的各個存儲器單元的所述第2控制柵和偶數(shù)列的所述多個存儲器單元的各個存儲器單元的所述第1控制柵共同連接的多個子控制柵線。
8.如權(quán)利要求7的非易失性半導(dǎo)體存儲器件，其特征在于在與所述多個扇區(qū)的各個扇區(qū)對應(yīng)設(shè)置的所述多個控制柵驅(qū)動器的各個驅(qū)動器中，連接k條主控制柵線，在所述多個扇區(qū)的各個扇區(qū)中，將與k條子控制柵線連接的存儲器單元組構(gòu)成的各輸入輸出比特對應(yīng)的存儲器塊沿所述行方向配置多個，設(shè)置沿所述行方向延伸的多個布線，所述k條的各個主控制柵線、以及其對應(yīng)的所述k條的各個子控制柵線通過所述多個布線的各個布線來分別連接。
9.如權(quán)利要求8的非易失性半導(dǎo)體存儲器件，其特征在于所述存儲器塊的沿所述行方向的存儲器單元數(shù)為4時，設(shè)定k＝4。
10.如權(quán)利要求1的非易失性半導(dǎo)體存儲器件，其特征在于在所述多個扇區(qū)的各個扇區(qū)中，還設(shè)置沿所述列方向形成的多個位線；以及至少在數(shù)據(jù)的編程時和讀出時，驅(qū)動所述多個位線的位線驅(qū)動部。
11.如權(quán)利要求10的非易失性半導(dǎo)體存儲器件，其特征在于還設(shè)置消除用位線驅(qū)動部，在進行每個扇區(qū)的數(shù)據(jù)消除時，對形成于這個扇區(qū)中的所述多個位線供給第2消除用高電位。
12.如權(quán)利要求10的非易失性半導(dǎo)體存儲器件，其特征在于所述多個位線由雜質(zhì)層形成。
13.如權(quán)利要求12的非易失性半導(dǎo)體存儲器件，其特征在于將所述多個扇區(qū)的各個扇區(qū)形成在與其他扇區(qū)分離的一個阱區(qū)中，在所述阱區(qū)中設(shè)置供給第2消除用高電位的消除用阱驅(qū)動部。
14.如權(quán)利要求12的非易失性半導(dǎo)體存儲器件，其特征在于設(shè)置與所述雜質(zhì)層形成的所述多個位線的各個位線分別連接的多個主位線，在從所述多個主位線至所述多個位線的各個路徑中途，不設(shè)置柵電路。
15.如權(quán)利要求1至14的任何一個非易失性半導(dǎo)體存儲器件，其特征在于在所述存儲器單元陣列區(qū)中，沿所述行方向設(shè)置與沿所述行方向排列的所述多個存儲器單元的各個所述字柵分別共用連接的多個字線，在所述存儲器單元陣列區(qū)的所述行方向的一端，設(shè)置驅(qū)動所述多個字線的字線驅(qū)動部。
16.如權(quán)利要求1至14的任何一個非易失性半導(dǎo)體存儲器件，其特征在于所述各個第1、第2非易失性存儲器元件具有作為電荷捕獲位的氧化膜(O)、氮化膜(N)、及氧化膜(O)組成的ONO膜。
全文摘要
提供一種非易失性半導(dǎo)體存儲器件，可避免干擾，并且不需要選擇柵區(qū)來進行高集成化，能夠進行低電壓驅(qū)動和高速驅(qū)動。非易失性半導(dǎo)體存儲器件包括沿列、行方向A、B分別排列多個具有字柵和受控制柵控制的第1、第2MONOS存儲器單元(108A、108B)的存儲器單元(100)的存儲器單元陣列區(qū)。存儲器單元陣列區(qū)具有在行方向B上分割的、以列方向A作為縱向方向的多個扇區(qū)(0、1、…)。扇區(qū)0被分割為8個大塊(0～7)。作為扇區(qū)(0)的控制柵驅(qū)動部，具有8個控制柵(CG)驅(qū)動器(300－0～300－7)。各個CG驅(qū)動器(300－0～300－7)設(shè)定配置于大塊(0～7)中相互不同的一個大塊中的存儲器單元的第1、第2控制柵的電位。
文檔編號G11C16/04GK1391232SQ0212219
公開日2003年1月15日 申請日期2002年4月13日 優(yōu)先權(quán)日2001年4月13日
發(fā)明者龜井輝彥 申請人:精工愛普生株式會社