專利名稱：存儲(chǔ)器電路及其輸出緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器電路，尤指一種通過(guò)一感測(cè)放大器的輸出信號(hào)來(lái)控制其輸出緩沖器輸出的存儲(chǔ)器電路及其輸出緩沖器。
當(dāng)欲讀取某一存儲(chǔ)器單元36所儲(chǔ)存的資料時(shí)，可將一對(duì)應(yīng)的地址信號(hào)ADRS傳送到存儲(chǔ)器電路10，以使存儲(chǔ)器電路10輸出一相對(duì)的資料輸出信號(hào)Dout。地址信號(hào)ADRS會(huì)由存儲(chǔ)器電路10的輸入端傳送至地址信號(hào)緩沖器14，而地址信號(hào)緩沖器14則將地址信號(hào)ADRS轉(zhuǎn)換成兩地址信號(hào)AX、AY并分別將地址信號(hào)AX、AY傳送至列解碼器16及行解碼器18。列解碼器16會(huì)依據(jù)地址信號(hào)AX來(lái)選擇一對(duì)應(yīng)的字線32，而行解碼器18則會(huì)依據(jù)地址信號(hào)AY來(lái)選擇一對(duì)應(yīng)的位元線34，進(jìn)而使得一對(duì)應(yīng)于地址信號(hào)ADRS的存儲(chǔ)器單元36依據(jù)其所儲(chǔ)存的資料輸出一相對(duì)應(yīng)的資料信號(hào)至感測(cè)放大器22。之后，感測(cè)放大器22則會(huì)感測(cè)并放大存儲(chǔ)器單元36所輸出的資料信號(hào)，以判斷存儲(chǔ)器單元36所儲(chǔ)存的資料為＂1＂或?yàn)椋?＂，并產(chǎn)生一輸出信號(hào)SA/SAB。輸出信號(hào)SA/SAB包含有兩互補(bǔ)的電壓信號(hào)SA及SAB，亦即當(dāng)電壓信號(hào)SA處于高電位時(shí)，電壓信號(hào)SAB即處于低電位，而當(dāng)電壓信號(hào)SA處于低電位時(shí)，電壓信號(hào)SAB即處于高電位。輸出信號(hào)SA/SAB會(huì)經(jīng)由感測(cè)放大器22的一資料輸出端口38傳送到輸出緩沖器28，而輸出緩沖器28包含有一控制端42，用來(lái)接收一控制信號(hào)OE，當(dāng)控制信號(hào)OE處于高電位時(shí)，輸出緩沖器28即會(huì)將資料輸出端口38所輸出的輸出信號(hào)SA/SAB放大以產(chǎn)生資料輸出信號(hào)Dout，而當(dāng)控制信號(hào)OE處于低電位時(shí)，輸出緩沖器28即會(huì)停止放大輸出信號(hào)SA/SAB。
此外，在輸出信號(hào)SA/SAB所代表的資料尚未確定之前，為避免輸出緩沖器28因放大輸出信號(hào)SA/SAB，而影響資料輸出信號(hào)Dout的正確性，存儲(chǔ)器電路10會(huì)另包含有一地址變動(dòng)偵測(cè)器(address transitiondetector，ATD)24以及一延遲電路26，用來(lái)產(chǎn)生上述的控制信號(hào)OE以控制輸出緩沖器28的輸出。地址變動(dòng)偵測(cè)器24用來(lái)偵測(cè)地址信號(hào)AX、AY的變動(dòng)以產(chǎn)生一控制信號(hào)ATD，延遲電路26則是用來(lái)將控制信號(hào)ATD延遲一預(yù)定時(shí)間后輸出，而其中延遲電路26所輸出的信號(hào)即是上述的控制信號(hào)OE。
請(qǐng)參考圖3，圖3為

圖1存儲(chǔ)器電路10各種信號(hào)的時(shí)序圖；輸出信號(hào)SA/SAB分別以兩互補(bǔ)的電壓信號(hào)SA及SAB來(lái)表示。其中當(dāng)電壓信號(hào)SA高于一第一預(yù)定高電位VH1且電壓信號(hào)SAB低于一第一預(yù)定低電位VL1時(shí)(如圖3中所示的T2期間)，即表示存儲(chǔ)器單元36所輸出的資料為＂1＂。當(dāng)電壓信號(hào)SA低于第一預(yù)定低電位VL1且電壓信號(hào)SAB高于第一預(yù)定高電位VH1時(shí)(如圖3中所示的T4期間)，即表示存儲(chǔ)器單元36所輸出的資料為＂0＂。此外，當(dāng)兩電壓信號(hào)SA、SAB有任一介于第一預(yù)定高電位VH1與第一預(yù)定低電位VL1之間時(shí)(如圖3中所示的T1及T3兩期間)，即表示輸出信號(hào)SA/SAB所代表的資料尚未確定。如圖3所示，當(dāng)控制信號(hào)OE從一第二預(yù)定低電位VL2提升至一第二預(yù)定高電位VH2時(shí)，輸出緩沖器28即會(huì)放大輸出信號(hào)SA/SAB并產(chǎn)生資料輸出信號(hào)Dout，而當(dāng)控制信號(hào)OE從第二預(yù)定高電位VH2降至第二預(yù)定低電位VL2時(shí)，輸出緩沖器28即會(huì)停止放大輸出信號(hào)SA/SAB。資料輸出信號(hào)Dout的波幅在一第三預(yù)定高電位VH3及一第三預(yù)定低電位VL3之間變動(dòng)，而存儲(chǔ)器電路10所輸出的資料為＂1＂或?yàn)椋?＂由輸出緩沖器28所輸出的輸出信號(hào)Dout的波幅來(lái)判定。當(dāng)資料輸出信號(hào)Dout的波幅等于第三預(yù)定高電位VH3時(shí)，代表所輸出的資料為＂1＂，而當(dāng)資料輸出信號(hào)Dout的波幅等于第三預(yù)定低電位VL3時(shí)，代表所輸出的資料為＂0＂。此外，當(dāng)控制信號(hào)OE從第二預(yù)定高電位VH2降至第二預(yù)定低電位VH2時(shí)，亦即當(dāng)輸出緩沖器28停止放大輸出信號(hào)SA/SAB時(shí)，不論先前資料輸出信號(hào)Dout的波幅等于第三預(yù)定高電位VH3或等于第三預(yù)定低電位VL3，資料輸出信號(hào)Dout的波幅會(huì)被回復(fù)成一中間電壓VM，其中中間電壓VM約等于〔(第三預(yù)定高電位VH3+第三預(yù)定低電位VL3)/2〕。
雖然延遲電路26所需延遲控制信號(hào)ATD的時(shí)間長(zhǎng)短于制造存儲(chǔ)器電路10之前便已確定，然而延遲電路26所延遲時(shí)間的長(zhǎng)短卻會(huì)因存儲(chǔ)器電路10的操作環(huán)境溫度或存儲(chǔ)器電路10制程的變動(dòng)而有所改變，當(dāng)延遲時(shí)間長(zhǎng)短的變動(dòng)超出某一預(yù)定范圍時(shí)就會(huì)影響存儲(chǔ)器電路10讀取資料時(shí)的速度及準(zhǔn)確性。延遲電路26所延遲的時(shí)間越長(zhǎng)，則存儲(chǔ)器電路10的讀取速度越慢。如圖3所示，當(dāng)輸出信號(hào)SA/SAB所代表的資料已確定并經(jīng)過(guò)一預(yù)定時(shí)間Tout之后，控制信號(hào)OE才會(huì)被提升到第二預(yù)定高電位VH2，而輸出緩沖器28才會(huì)開(kāi)始放大輸出信號(hào)SA/SAB。當(dāng)延遲電路26所延遲的時(shí)間越長(zhǎng)，則此一預(yù)定時(shí)間Tout也會(huì)越長(zhǎng)，進(jìn)而使得存儲(chǔ)器電路10所需的讀取時(shí)間越長(zhǎng)，其讀取速度越慢。相對(duì)的，延遲電路26所延遲的時(shí)間越短，則存儲(chǔ)器電路10的讀取速度會(huì)越快。然而，延遲電路26所延遲的時(shí)間又不能太短，否則存儲(chǔ)器電路10極易于資料讀取時(shí)發(fā)生錯(cuò)誤。請(qǐng)參考圖4，圖4為圖1存儲(chǔ)器電路10發(fā)生資料讀取錯(cuò)誤時(shí)各信號(hào)的時(shí)序圖；如圖4所示，當(dāng)輸出信號(hào)SA/SAB所代表的資料尚未確定時(shí)，亦即當(dāng)兩電壓信號(hào)SA、SAB有任一介于第一預(yù)定高電位VH1與第一預(yù)定低電位VL1之間時(shí)，控制信號(hào)OE即由第二預(yù)定低電位VL2提升至第二預(yù)定高電位VH2。在輸出信號(hào)SA/SAB的資料由＂0＂轉(zhuǎn)變成＂1＂的過(guò)程中(如圖4中所示的T5期間)，當(dāng)時(shí)間為Ta時(shí)，因輸出信號(hào)SA/SAB的資料會(huì)被判斷為＂0＂，故資料輸出信號(hào)Dout會(huì)由中間電壓VM往下降，而當(dāng)時(shí)間為Tb時(shí)，因輸出信號(hào)SA/SAB的資料則會(huì)被判斷為＂1＂，故資料輸出信號(hào)Dout會(huì)再被提升至第三預(yù)定高電位VH3。相對(duì)的，在輸出信號(hào)SA/SAB的資料由＂1＂轉(zhuǎn)變成＂0＂的過(guò)程中(如圖4中所示的T6期間)，當(dāng)時(shí)間為Tc時(shí)，因輸出信號(hào)SA/SAB的資料會(huì)被判斷為＂1＂，故資料輸出信號(hào)Dout會(huì)由中間電壓VM往上提升，而當(dāng)時(shí)間為Td時(shí)，因輸出信號(hào)SA/SAB的資料則會(huì)被判斷為＂0＂，故資料輸出信號(hào)Dout則會(huì)被降至第三預(yù)定低電位VL3。由以上的敘述可知，當(dāng)輸出信號(hào)SA/SAB所代表的資料尚未確定時(shí)，若輸出緩沖器28即開(kāi)始放大輸出信號(hào)SA/SAB的話，則輸出緩沖器28所產(chǎn)生的資料輸出信號(hào)Dout將會(huì)產(chǎn)生上述的現(xiàn)象，進(jìn)而影響讀取存儲(chǔ)器電路10時(shí)的資料正確性。
該存儲(chǔ)器電路的輸出緩沖器電連接于該存儲(chǔ)器電路的感測(cè)放大器的一資料輸出端口，且該輸出緩沖器包含有一感測(cè)器及一放大器。該感測(cè)器電連接于該資料輸出端口，用來(lái)依據(jù)該資料輸出端口所輸出的輸出信號(hào)來(lái)產(chǎn)生一控制信號(hào)。該放大器則電連接于該資料輸出端口以及該感測(cè)器的輸出端，用來(lái)放大該資料輸出端口所輸出的輸出信號(hào)。該放大器包含有一輸入端口及一控制端，該輸入端口電連接于該感測(cè)放大器的資料輸出端口，用來(lái)接收該資料輸出端口所輸出的輸出信號(hào)，而該控制端則電連接于該感測(cè)器的輸出端，用來(lái)接收該感測(cè)器所輸出的控制信號(hào)以控制該放大器的操作。其中當(dāng)該輸出緩沖器的感測(cè)器產(chǎn)生該控制信號(hào)并將該控制信號(hào)傳送至該放大器的控制端之后，該放大器即開(kāi)始放大由該資料輸出端口傳送到該放大器的輸入端口的輸出信號(hào)。
相較于習(xí)知的存儲(chǔ)器電路與其輸出緩沖器會(huì)因延后或提早產(chǎn)生資料輸出信號(hào)，而發(fā)生讀取速度緩慢或讀取資料錯(cuò)誤的問(wèn)題，本發(fā)明的存儲(chǔ)器電路及其輸出緩沖器依據(jù)感測(cè)放大器所輸出的輸出信號(hào)的波幅來(lái)產(chǎn)生控制信號(hào)以控制輸出緩沖器的操作，故當(dāng)感測(cè)放大器所輸出的輸出信號(hào)其資料一確定之后，輸出緩沖器即會(huì)開(kāi)始動(dòng)作，而如此一來(lái)，即可使存儲(chǔ)器電路的讀取速度變快。
圖3為圖1存儲(chǔ)器電路各種信號(hào)的時(shí)序圖；圖4為圖1存儲(chǔ)器電路發(fā)生資料讀取錯(cuò)誤時(shí)各信號(hào)的時(shí)序圖；圖5為本發(fā)明存儲(chǔ)器電路的示意圖；圖6為圖5存儲(chǔ)器陣列的示意圖；圖7為圖5輸出緩沖器的電路圖；圖8為圖5存儲(chǔ)器電路各種信號(hào)的時(shí)序圖。
圖示的符號(hào)說(shuō)明100 存儲(chǔ)器電路 112 存儲(chǔ)器陣列114 地址信號(hào)緩沖器 116 列解碼器118 行解碼器122 感測(cè)放大器128 輸出緩沖器 130 預(yù)充電電路132 字線134 位元線136 存儲(chǔ)器單元 138 資料輸出端口142 感測(cè)器 143 輸出端145 輸入端口146 延遲電路147 控制端當(dāng)欲讀取某一存儲(chǔ)器單元136所儲(chǔ)存的資料時(shí)，可將一對(duì)應(yīng)的地址信號(hào)ADRS傳送到存儲(chǔ)器電路100，以使存儲(chǔ)器電路100輸出一相對(duì)的資料輸出信號(hào)Dout。地址信號(hào)ADRS會(huì)由存儲(chǔ)器電路100的輸入端傳送至地址信號(hào)緩沖器114，而地址信號(hào)緩沖器114則將地址信號(hào)ADRS轉(zhuǎn)換成兩地址信號(hào)AX、AY并分別將地址信號(hào)AX、AY傳送至列解碼器116及行解碼器118。列解碼器116會(huì)依據(jù)地址信號(hào)AX來(lái)選擇一對(duì)應(yīng)的字線132，而行解碼器118則會(huì)依據(jù)地址信號(hào)AY來(lái)選擇一對(duì)應(yīng)的位元線134，進(jìn)而使得一對(duì)應(yīng)于地址信號(hào)ADRS的存儲(chǔ)器單元136依據(jù)其所儲(chǔ)存的資料輸出一相對(duì)應(yīng)的資料信號(hào)至感測(cè)放大器122。之后，感測(cè)放大器122則會(huì)感測(cè)并放大存儲(chǔ)器單元136所輸出的資料信號(hào)，以判斷存儲(chǔ)器單元136所儲(chǔ)存的資料為＂1＂或?yàn)椋?＂，并產(chǎn)生一輸出信號(hào)SA/SAB。輸出信號(hào)SA/SAB包含有兩電壓信號(hào)SA及SAB，其特性將于后再作詳述。
緩沖器128則包含有一感測(cè)器142以及一放大器144。其中，感測(cè)器142電連接于感測(cè)放大器122的資料輸出端口138，用來(lái)依據(jù)資料輸出端口138所輸出的輸出信號(hào)SA/SAB來(lái)產(chǎn)生一控制信號(hào)OE，而放大器144則電連接于資料輸出端口138以及感測(cè)器142的輸出端143，用來(lái)放大由資料輸出端口138所輸出的輸出信號(hào)SA/SAB。放大器144包含有一輸入端口145及一控制端147，輸入端口145電連接于資料輸出端口138，用來(lái)接收資料輸出端口138所輸出的輸出信號(hào)SA/SAB，而控制端147電連接于感測(cè)器142的輸出端143，用來(lái)接收感測(cè)器142所輸出的控制信號(hào)OE以控制放大器144的操作。當(dāng)感測(cè)器142產(chǎn)生控制信號(hào)OE并將控制信號(hào)OE傳送至放大器144的控制端147之后，放大器144即開(kāi)始放大由資料輸出端口138傳送到放大器144的輸入端口147的輸出信號(hào)SA/SAB，并產(chǎn)生資料輸出信號(hào)Dout。換句話說(shuō)，當(dāng)控制信號(hào)OE處于高電位時(shí)，輸出緩沖器128即會(huì)將資料輸出端口138所輸出的輸出信號(hào)SA/SAB放大以產(chǎn)生資料輸出信號(hào)Dout，而當(dāng)控制信號(hào)OE處于低電位時(shí)，輸出緩沖器128即會(huì)停止放大輸出信號(hào)SA/SAB。此外，存儲(chǔ)器電路100的預(yù)充電電路130用來(lái)偵測(cè)地址信號(hào)ADRS的變動(dòng)以產(chǎn)生一預(yù)充電信號(hào)PRE，而預(yù)充電電路130的輸出端電連接于感測(cè)放大器122的資料輸出端口138。當(dāng)?shù)刂沸盘?hào)ADRS變動(dòng)時(shí)，預(yù)充電電路130即會(huì)產(chǎn)生預(yù)充電信號(hào)PRE，而使得輸出信號(hào)SA/SAB的兩電壓信號(hào)SA、SAB被提升至高電位，進(jìn)而使得控制信號(hào)OE變成低電位，并使得輸出緩沖器128停止放大輸出信號(hào)SA/SAB。
請(qǐng)參考圖7，圖7為圖5輸出緩沖器128的電路圖；輸出緩沖器128電連接于資料輸出端口138。資料輸出端口138包含有一第一輸出端152用來(lái)輸出電壓信號(hào)SA，以及一第二輸出端154用來(lái)輸出電壓信號(hào)SAB。感測(cè)器142則電連接于第一輸出端152及第二輸出端154，其依據(jù)第一輸出端152及第二輸出端154所輸出的電壓信號(hào)SA、SAB來(lái)產(chǎn)生控制信號(hào)OE。此外，預(yù)充電電路130亦電連接于第一輸出端152及第二輸出端154，當(dāng)?shù)刂沸盘?hào)ADRS有變動(dòng)時(shí)，預(yù)充電電路130所產(chǎn)生的預(yù)充電信號(hào)PRE會(huì)處于高電壓，且預(yù)充電信號(hào)PRE會(huì)經(jīng)由一反相器(inverter)INV1傳送至兩P型金屬氧化半導(dǎo)體晶體管(Ptype metal-oxide semiconductortransistor)PMOS1、PMOS2。因此，當(dāng)?shù)刂沸盘?hào)ADRS有變動(dòng)時(shí)，兩晶體管PMOS1、PMOS2即會(huì)導(dǎo)通，而使得第一及第二輸出端152、154所輸出的電壓信號(hào)SA、SAB被提升至高電位。輸出緩沖器128另包含有一延遲電路146電連接于感測(cè)器142及放大器144之間，用來(lái)延遲感測(cè)器142所輸出的控制信號(hào)OE。如圖7所示，感測(cè)器142由一反及閘(NANDgate)NAND1所構(gòu)成，延遲電路146由一反相器INV2及一反或閘(NORgate)NOR1所構(gòu)成，而放大器144則包含有兩反相器INV3、INV4、一反及閘NAND2、一反或閘NOR2、一P型金屬氧化半導(dǎo)體晶體管PMOS3以及一N型金屬氧化半導(dǎo)體晶體管NMOS1。當(dāng)電壓信號(hào)SA處于高電位且電壓信號(hào)SAB處于低電位時(shí)，晶體管PMOS3會(huì)導(dǎo)通，而晶體管NMOS1不導(dǎo)通，進(jìn)而使得資料輸出信號(hào)Dout的電壓被提升到Vcc。當(dāng)電壓信號(hào)SA處于低電位且電壓信號(hào)SAB處于高電位時(shí)，晶體管NMOS1導(dǎo)通，而晶體管PMOS3不導(dǎo)通，進(jìn)而使得資料輸出信號(hào)Dout的電壓被降至0電位。當(dāng)兩電壓信號(hào)SA、SAB皆處于高電位時(shí)，兩晶體管PMOS3、NMOS1皆不導(dǎo)通，進(jìn)而使得資料輸出信號(hào)Dout的電壓會(huì)變成約Vcc/2。
請(qǐng)參考圖8，圖8為圖5存儲(chǔ)器電路100各種信號(hào)的時(shí)序圖；輸出信號(hào)SA/SAB分別以兩電壓信號(hào)SA及SAB來(lái)表示。其中當(dāng)電壓信號(hào)SA高于一第一預(yù)定高電位VH1且電壓信號(hào)SAB低于一第一預(yù)定低電位VL1時(shí)(如圖8中所示的T1期間)，即表示存儲(chǔ)器單元136所輸出的資料為＂1＂，此時(shí)感測(cè)器142即會(huì)將控制信號(hào)OE由一第二預(yù)定低電位VL2提升至一第二預(yù)定高電位VH2，并使得放大器144開(kāi)始放大輸出信號(hào)SA/SAB，以將資料輸出信號(hào)Dout由一中間電壓VM提升至一第三預(yù)定高電位VH3。當(dāng)電壓信號(hào)SA低于第一預(yù)定低電位VL1且電壓信號(hào)SAB高于第一預(yù)定高電位VH1時(shí)(如圖8中所示的T3期間)，即表示存儲(chǔ)器單元136所輸出的資料為＂0＂，此時(shí)感測(cè)器142即會(huì)將控制信號(hào)OE由第二預(yù)定低電位VL2提升至第二預(yù)定高電位VH2，并使得放大器144開(kāi)始放大輸出信號(hào)SA/SAB，以將資料輸出信號(hào)Dout由中間電壓VM降低至一第三預(yù)定低電位VL3。此外，當(dāng)?shù)刂沸盘?hào)ADRS變動(dòng)時(shí)，預(yù)充電電路130即會(huì)將預(yù)充電信號(hào)PRE由低電位提升至高電位(如圖8中所示的T2及T4兩期間)，而如此一來(lái)會(huì)使得兩電壓信號(hào)SA、SAB皆被提升至第一預(yù)定高電位V H1，且使得控制信號(hào)OE由第二預(yù)定高電位VH2降至第二預(yù)定低電位VL2，并使得放大器144停止放大輸出信號(hào)SA/SAB，而資料輸出信號(hào)Dout會(huì)回復(fù)至中間電壓VM。資料輸出信號(hào)Dout的波幅在第三預(yù)定高電位VH3及第三預(yù)定低電位VL3之間變動(dòng)，而存儲(chǔ)器電路10所輸出的資料為＂1＂或?yàn)椋?＂由輸出緩沖器28所輸出的輸出信號(hào)Dout的波幅來(lái)判定。當(dāng)資料輸出信號(hào)Dout的波幅等于第三預(yù)定高電位VH3時(shí)，代表所輸出的資料為＂1＂，而當(dāng)資料輸出信號(hào)Dout的波幅等于第三預(yù)定低電位VL3時(shí)，代表所輸出的資料為＂0＂。其中中間電壓VM約等于〔(第三預(yù)定高電位VH3+第三預(yù)定低電位VL3)/2〕，且第三預(yù)定高電位VH3約為第一預(yù)定高電位VH1的數(shù)倍。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明申請(qǐng)專利范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種存儲(chǔ)器電路，其特征是其包含有一存儲(chǔ)器陣列，其包含有復(fù)數(shù)條字線、復(fù)數(shù)條位元線以及復(fù)數(shù)個(gè)存儲(chǔ)器單元，每一存儲(chǔ)器單元連接于一對(duì)應(yīng)的字線及一對(duì)應(yīng)的位元線，用來(lái)儲(chǔ)存一位元的資料；一感測(cè)放大器，電連接于該存儲(chǔ)器陣列，用來(lái)感測(cè)及放大每一存儲(chǔ)器單元所輸出的資料信號(hào)以產(chǎn)生一輸出信號(hào)；以及一輸出緩沖器，電連接于該感測(cè)放大器的一資料輸出端口，用來(lái)放大由該資料輸出端口所輸出的輸出信號(hào)，該輸出緩沖器包含有一感測(cè)器，電連接于該資料輸出端口，用來(lái)依據(jù)該資料輸出端口所輸出的輸出信號(hào)來(lái)產(chǎn)生一控制信號(hào)；以及一放大器，電連接于該資料輸出端口以及該感測(cè)器的輸出端，用來(lái)放大該資料輸出端口所輸出的輸出信號(hào)，該放大器包含有一輸入端口，電連接于該感測(cè)放大器的資料輸出端口，用來(lái)接收該資料輸出端口所輸出的輸出信號(hào)，以及一控制端，電連接于該感測(cè)器的輸出端，用來(lái)接收該感測(cè)器所輸出的控制信號(hào)以控制該放大器的操作；其中當(dāng)該輸出緩沖器的感測(cè)器產(chǎn)生該控制信號(hào)并將該控制信號(hào)傳送至該放大器的控制端之后，該放大器即開(kāi)始放大由該資料輸出端口傳送到該放大器的輸入端口的輸出信號(hào)。
2.如權(quán)利要求1所述的存儲(chǔ)器電路，其特征是該感測(cè)放大器的資料輸出端口包含有一第一輸出端及一第二輸出端，該輸出緩沖器的感測(cè)器電連接于該第一輸出端及該第二輸出端，而該輸出緩沖器的感測(cè)器依據(jù)該第一輸出端及該第二輸出端所輸出的信號(hào)來(lái)產(chǎn)生該控制信號(hào)。
3.如權(quán)利要求2所述的存儲(chǔ)器電路，其特征是當(dāng)該第一及第二輸出端中的一輸出端輸出一高電壓，另一輸出端輸出一低電壓，且該高電壓大于一預(yù)定高電位，而該低電壓小于一小于該預(yù)定高電位的預(yù)定低電位時(shí)，該感測(cè)器才會(huì)產(chǎn)生該控制信號(hào)。
4.如權(quán)利要求1所述的存儲(chǔ)器電路，其特征是該輸出緩沖器另包含有一延遲電路，電連接于該感測(cè)器及該放大器之間，用來(lái)延遲該感測(cè)器所輸出的控制信號(hào)。
5.如權(quán)利要求1所述的存儲(chǔ)器電路，其另包含一列解碼器及一行解碼器，該列解碼器連接于該復(fù)數(shù)條字線，該行解碼器連接于該復(fù)數(shù)條位元線，該存儲(chǔ)器電路可通過(guò)該列解碼器及該行解碼器來(lái)控制每一存儲(chǔ)器單元依據(jù)其所儲(chǔ)存的資料輸出該資料信號(hào)至該感測(cè)放大器。
6.一種輸出緩沖器，電連接于一存儲(chǔ)器電路的感測(cè)放大器的一資料輸出端口，用來(lái)放大一由該資料輸出端口所輸出的輸出信號(hào)，其特征是該輸出緩沖器包含有一感測(cè)器，電連接于該資料輸出端口，用來(lái)依據(jù)該資料輸出端口所輸出的輸出信號(hào)來(lái)產(chǎn)生一控制信號(hào)；以及一放大器，電連接于該資料輸出端口以及該感測(cè)器的輸出端，用來(lái)放大該資料輸出端口所輸出的輸出信號(hào)，該放大器包含有一輸入端口，電連接于該資料輸出端口，用來(lái)接收該資料輸出端口所輸出的輸出信號(hào)；以及一控制端，電連接于該感測(cè)器的輸出端，用來(lái)接收該感測(cè)器所輸出的控制信號(hào)以控制該放大器的操作；其中當(dāng)該感測(cè)器產(chǎn)生該控制信號(hào)并將該控制信號(hào)傳送至該放大器的控制端之后，該放大器即開(kāi)始放大由該資料輸出端口傳送到該放大器的輸入端口的輸出信號(hào)。
7.如權(quán)利要求6所述的輸出緩沖器，其特征是該資料輸出端口包含有一第一輸出端及一第二輸出端，該感測(cè)器電連接于該第一輸出端及該第二輸出端，且依據(jù)該第一輸出端及該第二輸出端所輸出的信號(hào)來(lái)產(chǎn)生該控制信號(hào)。
8.如權(quán)利要求7所述的輸出緩沖器，其特征是當(dāng)該第一及第二輸出端中的一輸出端輸出一高電壓，另一輸出端輸出一低電壓，且該高電壓大于一預(yù)定高電位，而該低電壓小于一小于該預(yù)定高電位的預(yù)定低電位時(shí)，該感測(cè)器才會(huì)產(chǎn)生該控制信號(hào)。
9.如權(quán)利要求6所述的輸出緩沖器，其特征是其另包含有一延遲電路，電連接于該感測(cè)器及該放大器之間，用來(lái)延遲該感測(cè)器所輸出的控制信號(hào)。
10.如權(quán)利要求6所述的輸出緩沖器，其特征是該存儲(chǔ)器電路包含有一存儲(chǔ)器陣列，該存儲(chǔ)器陣列包含有復(fù)數(shù)條字線、復(fù)數(shù)條位元線以及復(fù)數(shù)個(gè)存儲(chǔ)器單元，每一存儲(chǔ)器單元連接于一對(duì)應(yīng)的字線及一對(duì)應(yīng)的位元線，用來(lái)儲(chǔ)存一位元的資料，而該感測(cè)放大器電連接于該存儲(chǔ)器陣列，用來(lái)放大每一存儲(chǔ)器單元所輸出的資料信號(hào)以產(chǎn)生傳送到該輸出緩沖器的該輸出信號(hào)。
11.如權(quán)利要求10所述的輸出緩沖器，其特征是該存儲(chǔ)器電路另包含一列解碼器及一行解碼器，該列解碼器連接于該復(fù)數(shù)條字線，該行解碼器連接于該復(fù)數(shù)條位元線，該存儲(chǔ)器電路可通過(guò)該列解碼器及該行解碼器來(lái)控制每一存儲(chǔ)器單元依據(jù)其所儲(chǔ)存的資料輸出該資料信號(hào)至該感測(cè)放大器。
全文摘要
一種存儲(chǔ)器電路及其輸出緩沖器，該輸出緩沖器電連接于該存儲(chǔ)器電路的一感測(cè)放大器的一資料輸出端口，用來(lái)放大一由該資料輸出端口所輸出的信號(hào)；該輸出緩沖器包含有一感測(cè)器以及一放大器，感測(cè)器用來(lái)依據(jù)該資料輸出端口所輸出的信號(hào)來(lái)產(chǎn)生一控制信號(hào)，而該放大器則是用來(lái)放大該資料輸出端口所輸出的信號(hào)；該放大器包含有一輸入端口用來(lái)接收該資料輸出端口所輸出的信號(hào)，以及一控制端用來(lái)接收該感測(cè)器所輸出的控制信號(hào)以控制該放大器的操作，其中當(dāng)該感測(cè)器產(chǎn)生該控制信號(hào)并將其傳送至該放大器的控制端之后，該放大器即開(kāi)始放大由該資料輸出端口傳送到該放大器的輸入端口的輸出信號(hào)；本發(fā)明可提高存儲(chǔ)器電路的讀取速度。
文檔編號(hào)G11C7/10GK1402250SQ0212745
公開(kāi)日2003年3月12日 申請(qǐng)日期2002年8月1日 優(yōu)先權(quán)日2001年8月16日
發(fā)明者黃世煌, 陳瑞隆 申請(qǐng)人:聯(lián)華電子股份有限公司