專利名稱：非易失性半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及閃速存儲器等的非易失性半導(dǎo)體存儲器，特別是涉及具備頁讀出功能的非易失性半導(dǎo)體存儲器的地址分配方法。
背景技術(shù)：
作為上述非易失性半導(dǎo)體存儲器的一種人們熟知閃速存儲器。

圖1是上述閃速存儲器的存儲單元的剖面圖。該存儲單元(存儲單元晶體管)，用具有中間存在著絕緣膜地把浮動?xùn)臚G和控制柵CG疊層起來的所謂的堆疊柵極構(gòu)造的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)構(gòu)成。就是說，在本例中，在p型半導(dǎo)體襯底(P-substrate)100上形成n型阱區(qū)(N-well)101，在該n型阱區(qū)101中形成p型阱區(qū)(P-well)102。在上述P型阱區(qū)102的表面區(qū)域上，形成作為上述MOSFET的漏極區(qū)域起作用的n+型雜質(zhì)擴散區(qū)103，作為源極區(qū)域起作用的n+型雜質(zhì)擴散區(qū)104，以及p+型雜質(zhì)擴散區(qū)105。在上述雜質(zhì)擴散區(qū)103、104間的襯底100上分別疊層上柵極絕緣膜106、浮動?xùn)臚G、絕緣膜107和控制柵CG。此外，在上述n型阱區(qū)101的表面區(qū)域上，設(shè)置n+型雜質(zhì)擴散區(qū)108，該雜質(zhì)擴散區(qū)108已被連接到上述雜質(zhì)擴散區(qū)104和雜質(zhì)擴散區(qū)105上。此外，在上述襯底100的主表面上設(shè)置有p+型雜質(zhì)擴散區(qū)109，該區(qū)域109被連接到接地點上。
上述存儲單元晶體管，從控制柵CG看的閾值電壓相應(yīng)于在浮動?xùn)臚G中存儲的電子的數(shù)量而變化，并與該閾值電壓的變化相對應(yīng)地存儲‘0’或‘1’。
圖2抽出并示出了把上述存儲單元晶體管配置成矩陣狀的存儲單元陣列的一部分。各個存儲單元晶體管MC的控制柵每一行都連接到字線WL0到WLn上。此外，各個存儲單元晶體管MC的漏極每一列都連接到位線BL0到BLm上，源極則共通連接到接地點Vss(源極線)上。
圖3示出了上述圖1所示的存儲單元晶體管的控制柵電壓(Gatevoltage)和漏極電流(Drain current of memory cell transistor)之間的關(guān)系。在這里，把存儲在浮動?xùn)臚G中的電子的數(shù)量比較多的狀態(tài)(就是說，存儲單元晶體管的閾值電壓Vt高的狀態(tài))定義為‘0’數(shù)據(jù)，反之，把低的狀態(tài)定義為‘1’數(shù)據(jù)。數(shù)據(jù)的讀出、擦除和寫入的偏置條件如下表1所示。
表1

數(shù)據(jù)的讀出，采用給存儲單元晶體管的漏極加上電壓Vd(＝1V)，給源極加上電壓Vs(＝0V)，給控制柵CG加上電壓Vg(＝5V)的辦法進行，用單元電流Icell是否流動來判定所存儲的數(shù)據(jù)的‘1’、‘0’。
此外，擦除對于共享源極和p型阱區(qū)102的多個存儲單元一攬子地進行。在把漏極設(shè)定為懸浮狀態(tài)，把源極電壓設(shè)定為Vs＝10V，把控制柵電壓設(shè)定為Vg＝-7V后，歸因于F-N隧道現(xiàn)象電子從浮動?xùn)臚G向襯底流，擦除對象的存儲單元全部都被設(shè)定為‘1’數(shù)據(jù)。
對此，寫入要對每一位進行。在把源極電壓設(shè)定為Vs＝0V、把控制柵電壓設(shè)定為Vg＝9V的狀態(tài)下，把要寫入‘0’的單元的位線偏置為5V(漏極電壓Vd＝5V)，向浮動?xùn)抛⑷胍驕系罒犭娮蝇F(xiàn)象產(chǎn)生的高能電子。這時，如果把要保持‘1’的原狀不變的單元的位線設(shè)定為0V(漏極電壓Vd＝0V)，則不會產(chǎn)生電子的注入，不會產(chǎn)生閾值電壓Vt的變化。
其次，為了確認寫入或擦除，要進行寫入驗證或擦除驗證。寫入驗證，要把控制柵電壓Vg設(shè)定為比讀出時的電壓高的電壓Vpv后進行‘0’讀。然后不斷交替地執(zhí)行寫入和寫入驗證，到所有的寫入對象的單元都變成為‘0’時，結(jié)束寫入動作。擦除也同樣地要把比讀出時的電壓低的電壓Vev提供給控制柵CG后執(zhí)行“1”讀出的擦除驗證以充分確保單元電流Icell。如上所述，單元的字線電壓取決于動作模式要進行種種的變化。
然而，近些年來，隨著CPU(中央處理單元)的數(shù)據(jù)處理速度的提高，閃速存儲器也不斷要求高速的數(shù)據(jù)傳送速度。就象DRAM或SRAM那樣，采用裝載頁模式讀出功能的辦法來縮短連續(xù)多字的合計數(shù)據(jù)輸出時間的閃速存儲器也已登場(ISSCC2001 DIGEST OFTECHNILAL PAPERS pp.32-33，F(xiàn)eb，2001 B.Pathank et al.，’A 1.8V64Mb 100MHz Flexible Read While Write Flash Memory’)。該多字(word)的集群，就是說頁(page)可以用頁地址特定，頁內(nèi)的任意的1個字都可以用頁內(nèi)地址特定，由于頁內(nèi)的字是連續(xù)地址，故頁內(nèi)地址可以分配給列一側(cè)。因此如果把低位地址分配給列一側(cè)，把比之高位的地址分配給行一側(cè)，把比之更高位的地址分配給塊地址，則與現(xiàn)有的‘低位＝行、中位＝列、高位＝塊’這種分配比較起來，在讀出用從數(shù)十到數(shù)百個連續(xù)字形成的程序的情況下，就意味著減少了選擇的字線的條數(shù)。由于結(jié)果變成為加給每一條字線的讀出應(yīng)力的時間變長，故對于數(shù)據(jù)可靠性來說，這將變成為一個嚴酷的方向。
例如，在1條字線上連接有32個字的單元時，就要考慮在10年間連續(xù)讀出連續(xù)128個字的情況。在沒有頁模式功能的情況下，由于采用把低位地址分配給行的辦法，就可以均等地讀出128條的字線，故每1條字線的應(yīng)力時間是3×108sec/128字＝3×106sec。另一方面，在頁尺寸為8個字的情況下，對1條字線可以分配4頁，128字則分配4條字線。其結(jié)果是，由于在1個字的讀出時間內(nèi)可讀出8個字，故字線應(yīng)力時間對讀8個字的時間變成為1/8。但是，由于字線數(shù)減少到4/128，故選擇1條字線的時間卻要增加32倍。結(jié)果字線應(yīng)力時間(read disturb時間，讀出擾動時間)與沒有頁模式功能的情況比增加了4倍。
如上所述，為了實現(xiàn)高速的數(shù)據(jù)傳送速度，裝載有頁模式讀出功能的現(xiàn)有的非易失性半導(dǎo)體存儲器存在著讀出擾動時間增大的問題，人們要求一種對策。

發(fā)明內(nèi)容
按照本發(fā)明的一個方面的非易失性半導(dǎo)體存儲器，包括多個非易失性存儲單元；分別連接到上述多個非易失性存儲單元上的多條字線和多條位線；作為第1地址輸入第1列地址，作為比上述第1地址更往高位的第2地址輸入第1行地址，作為比上述第2地址更往高位的第3地址，輸入第2列地址的地址緩沖器；和其構(gòu)成為供給上述地址緩沖器的輸出信號，選擇上述多個非易失性存儲單元之內(nèi)的一個的譯碼器。
本發(fā)明的另一個方面的至少具備2N1個字數(shù)的讀出放大器的非易失性半導(dǎo)體存儲器，包括多個非易失性存儲單元；分別連接到上述多個非易失性存儲單元上的多條字線和多條位線；作為最低位的第N1個地址輸入第1列地址，作為位于上述N1個地址的高位的N2個地址輸入第1行地址，作為位于上述N2個地址的高位的N3個地址輸入第2列地址的地址緩沖器；和其構(gòu)成為供給上述地址緩沖器的輸出信號，選擇上述多個非易失性存儲單元之內(nèi)的一個的譯碼器。
本發(fā)明的再一個方面的至少具備2N1個字數(shù)的讀出放大器的非易失性半導(dǎo)體存儲器，包括多個非易失性存儲單元；分別連接到上述多個非易失性存儲單元上的多條字線和多條位線；作為最低位的第N1個地址輸入頁內(nèi)地址，作為位于上述N1個地址的高位的N2個地址輸入第1行地址，作為位于上述N2個地址的高位的N3個地址輸入頁地址的地址緩沖器；和其構(gòu)成為供給上述地址緩沖器的輸出信號，選擇上述多個非易失性存儲單元之內(nèi)的一個的譯碼器。
本發(fā)明的再一個方面的非易失性半導(dǎo)體存儲器，包括多個非易失性存儲單元；分別連接到上述多個非易失性存儲單元上的多條字線和多條位線；輸入第1地址的第1地址緩沖器；輸入比上述第1地址更往高位的第2地址的第2地址緩沖器；輸入比上述第2地址更往高位的第3地址的第3地址緩沖器；在輸入上述第2地址緩沖器的輸出，讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時從上述多條字線中選擇1條字線的行譯碼器；在輸入上述第3地址緩沖器的輸出，讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時從上述多條位線中至少選擇N條(N為不小于2的正整數(shù))的位線的列譯碼器；讀出上述讀出選中的多個存儲單元的數(shù)據(jù)的至少N個的讀出放大器；輸入上述第1地址緩沖器的輸出，從上述N個讀出放大器的輸出中選擇M個的多路轉(zhuǎn)換器；和輸入上述多路轉(zhuǎn)換器的輸出的輸出緩沖器。
本發(fā)明的再一個方面的非易失性半導(dǎo)體存儲器，包括多個非易失性存儲塊，上述多個非易失性存儲塊中的每一個，都具有多個非易失性存儲單元，分別連接到上述多個非易失性存儲單元上的多條字線和多條位線，在讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時從上述多條字線之內(nèi)選擇1條字線的行譯碼器，在讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時從上述多條位線之內(nèi)選擇至少N條(N為不小于2的正整數(shù))的位線的列譯碼器；輸入第1地址的第1地址緩沖器；輸入比上述第1地址更往高位的第2地址的第2地址緩沖器；輸入比上述第2地址更往高位的第3地址的第3地址緩沖器；輸入比上述第3地址更往高位的第4地址的第4地址緩沖器；讀出上述被讀出選中的多個存儲單元的數(shù)據(jù)的至少N個讀出放大器；輸入上述第1地址緩沖器的輸出，從上述N個讀出放大器中選擇M個的多路轉(zhuǎn)換器；輸入上述多路轉(zhuǎn)換器的輸出的輸出緩沖器，和輸入上述第4地址緩沖器的輸出，在讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時，從上述多個非易失性存儲塊中選擇1個非易失性存儲塊的塊譯碼器，其中，上述第2地址緩沖器的輸出，向用上述塊譯碼器選中的非易失性存儲塊中的上述行譯碼器輸入，上述第3地址緩沖器的輸出被輸入至用上述塊譯碼器選中的非易失性存儲塊中的上述列譯碼器。
本發(fā)明的再一個方面的非易失性半導(dǎo)體存儲器，包括；多個非易失性存儲塊；上述多個非易失性存儲塊中的每一個，都具有多個非易失性存儲單元，分別連接到上述多個非易失性存儲單元上的多條字線和多條位線，在讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時從上述多條字線之內(nèi)選擇1條字線的行譯碼器，在讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時從上述多條位線之內(nèi)選擇至少N條(N為不小于2的正整數(shù))的位線的列譯碼器；輸入第1地址的第1地址緩沖器；輸入比上述第1地址更往高位的第2地址的第2地址緩沖器；輸入比上述第2地址更往高位的第3地址的第3地址緩沖器；輸入比上述第3地址更往高位的第4地址的第4地址緩沖器；輸入比上述第4地址更往高位的第5地址的第5地址緩沖器；讀出上述被讀出選中的多個存儲單元的數(shù)據(jù)的至少N個讀出放大器；輸入上述第1地址緩沖器的輸出，從上述N個讀出放大器的輸出中選擇M個的多路轉(zhuǎn)換器；輸入上述多路轉(zhuǎn)換器的輸出的輸出緩沖器，和輸入上述第5地址緩沖器的輸出，在讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時，從上述多個非易失性存儲塊中選擇1個非易失性存儲塊的塊譯碼器，其中，上述第2及第4地址緩沖器的輸出，向用上述塊譯碼器選中的非易失性存儲塊中的上述行譯碼器輸入，上述第3地址緩沖器的輸出被輸入至用上述塊譯碼器選中的非易失性存儲塊中的上述列譯碼器。
附圖的簡單說明圖1是用來對現(xiàn)有的非易失性半導(dǎo)體存儲器進行說明的圖，是閃速存儲器中的存儲單元的剖面圖。
圖2的電路圖是用來對現(xiàn)有的非易失性半導(dǎo)體存儲器進行說明，抽出并示出了把圖1所示的存儲單元晶體管配置成矩陣狀的存儲單元陣列的一部分。
圖3示出了圖1所示的存儲單元晶體管的控制柵電壓與漏極電流之間的關(guān)系。
圖4的框圖示出了根據(jù)本發(fā)明的實施方案的非易失性半導(dǎo)體存儲器的概略構(gòu)成。
圖5的框圖示出了具有2個冗余塊的2個存儲體構(gòu)成的16M位的閃速存儲器的布局圖象。
圖6A的電路圖示出了用來把用第1層次(first-level)金屬層形成的塊內(nèi)的局域位線選擇性地連接到用第3層次(third-level)金屬層形成的主位線上的列門選通電路的構(gòu)成。
圖6B是圖6A所示的列門選通電路的符號圖。
圖7A是具備8個圖6A和圖6B所示的列門選通電路的列門選通電路的框圖。
圖7B是圖7A所示的列門選通電路的符號圖。
圖8A的框圖示出了列門選通電路。
圖8B的框圖示出了列冗余用列門選通電路。
圖8C的符號圖示出了具備16個圖8A所示的列門選通電路和1個圖8B所示的列冗余用列門選通電路的列門選通電路。
圖9A的電路圖示出了512K位的存儲單元陣列。
圖9B是圖9A所示的存儲單元陣列的符號圖。
圖10A的電路圖示出了64K位的引導(dǎo)塊單元陣列。
圖10B是圖10A所示的引導(dǎo)塊單元陣列的符號圖。
圖11A的電路圖示出了連接到每一條字線上的行譯碼器。
圖11B是圖11A所示的行譯碼器的符號圖。
圖12A的框圖示出了用前置譯碼信號對控制的行譯碼器。
圖12B是圖12A所示的行譯碼器的符號圖。
圖13的框圖示出了具有128個圖12A和圖12B所示的行譯碼器的行譯碼器。
圖14A的電路圖示出了輸出前置譯碼信號對的前置譯碼信器。
圖14B是圖14A所示的前置譯碼信器的符號圖。
圖15A的框圖示出了具有128對圖14A和圖14B所示的前置譯碼信器的行譯碼器。
圖15B是圖15A所示的行譯碼器的符號圖。
圖16A的電路圖示出了驅(qū)動選擇字線的行譯碼器。
圖16B是圖16A所示的行譯碼器的符號圖。
圖17A的框圖示出了用8個圖16A和圖16B所示的行譯碼器構(gòu)成的行譯碼器。
圖17B示出了圖17A所示的行譯碼器的符號圖。
圖18A的電路圖示出了塊譯碼器。
圖18B是圖18A所示的塊譯碼器的符號圖。
圖19A的電路圖示出了行譯碼器(信號BLKFi的產(chǎn)生電路)。
圖19B是圖19A所示的行譯碼器的符號圖。
圖20A的框圖示出了設(shè)置8個圖19A和圖19B所示的行譯碼器構(gòu)成的行譯碼器。
圖20B是圖20A所示的行譯碼器的符號圖。
圖21A的電路圖示出了引導(dǎo)塊用的塊譯碼器。
圖21B是圖21A所示的塊譯碼器的符號圖。
圖22A的電路圖示出了列譯碼器(信號BLKHi的產(chǎn)生電路)。
圖22B是圖22A所示的列譯碼器的符號圖。
圖23A的框圖示出了用4個圖22A和圖2B所示的列譯碼器構(gòu)成的列譯碼器。
圖23B是圖23A所示的列譯碼器的符號圖。
圖24A的電路圖示出了列譯碼器的構(gòu)成例。
圖24B是圖24A所示的列譯碼器的符號圖。
圖25A的電路圖示出了選擇性地連接主位線和讀出專用數(shù)據(jù)線的列門選通電路。圖25B是圖25A所示的列門選通電路的符號圖。
圖26A的框圖示出了設(shè)置有64個圖25A和圖25B所示的列門選通電路的列門選通電路。
圖26B是圖用來說明各個位的列冗余主位線與列冗余數(shù)據(jù)線之間的連接的電路圖。
圖26C的符號圖示出了設(shè)置有64個圖25A和圖25B所示的列門選通電路的列門選通電路。
圖27A的電路圖示出了在寫入驗證時對主位線進行譯碼選擇性地連接到自動專用數(shù)據(jù)線上的列門選通電路。
圖27B是圖27A所示的列門選通電路的符號圖。
圖28A的框圖示出了用圖27A和圖27B所示的列門選通電路構(gòu)成的列門選通電路。
圖28B是用來對各個位的列冗余主位線和A_RDDL之間的連接進行說明的電路圖。
圖28C的符號圖示出了用圖27A和圖27B所示的列門選通電路構(gòu)成的列門選通電路。
圖29A和圖29B的框圖示出了把128條的主位線和1條冗余用主位線選擇性地連接到64+1條讀出用數(shù)據(jù)線和16+1條自動用數(shù)據(jù)線上的列門選通電路。
圖29C是圖29A和圖29B所示的列門選通電路的符號圖。
圖30A的電路圖示出了輸出信號R_JHH的譯碼器。
圖30B是圖30A所示的譯碼器的符號圖。
圖31A的電路圖示出了讀出列門選通電路選擇信號的譯碼器。
圖31B是圖31A所示的譯碼器的符號圖。
圖32A的框圖示出了具有3個圖31A和圖31B所示的譯碼器的譯碼器。
圖32B是圖32A所示的譯碼器的符號圖。
圖33A的電路圖示出了自動用的列門選通電路信號的譯碼器。
圖33B是圖33A所示的譯碼器的符號圖。
圖34A的電路圖示出了自動用的列門選通電路信號的譯碼器。
圖34B是圖34A所示的譯碼器的符號圖。
圖35A的框圖示出了自動用的列門選通電路信號的譯碼器。
圖35B是圖35A所示的譯碼器的符號圖。
圖36A的電路圖示出了具備引導(dǎo)塊的存儲體用的列門選通電路激活信號的譯碼器。
圖36B是圖36A所示的譯碼器的符號圖。
圖37A的電路圖示出了具備引導(dǎo)塊的存儲體用的列門選通電路激活信號的譯碼器。
圖37B是圖37A所示的譯碼器的符號圖。
圖38A的框圖示出了輸出信號R_BLKD<0:1>，R_BLKDRD，A_BLKD<0:7>，A_BLKDRD的譯碼器。
圖38B是圖38A所示的譯碼器的符號圖。
圖39A的框圖示出了輸出具備引導(dǎo)塊的存儲體用的列門選通電路信號的譯碼器。
圖39B是圖39A所示的譯碼器的符號圖。
圖40A的框圖示出了不具備引導(dǎo)的存儲體用的列門選通電路信號輸出和列門選通電路之間的連接關(guān)系。
圖40B是圖40A所示的譯碼器的符號圖。
圖41A的框圖示出了具備引導(dǎo)的存儲體用的列門選通電路信號輸出和列門選通電路之間的連接關(guān)系。
圖41B是圖41A所示的電路的符號圖。
圖42A和圖42B分別示出了列門選通電路選擇信號的全局譯碼器(global decoder)。
圖43A和圖43B分別示出了列門選通電路選擇信號的全局譯碼器。
圖44的符號圖示出了列門選通電路選擇信號的全局譯碼器。
圖45A是用來對不具備引導(dǎo)塊的存儲體用的全局列門選通電路信號輸出和列譯碼器之間的連接關(guān)系進行說明的說明圖，而且是全局譯碼器的框圖。
圖45B是用來對不具備引導(dǎo)塊的存儲體用的全局列門選通電路信號輸出和列譯碼器之間的連接關(guān)系進行說明的說明圖，而且是列譯碼器的框圖。
圖45C是用圖45A所示的全局譯碼器和圖45B所示的列譯碼器形成的譯碼器的符號圖。
圖46A是用來對具備引導(dǎo)塊的存儲體用的全局列門選通電路信號輸出和列譯碼器之間的連接關(guān)系進行說明的說明圖，而且是全局譯碼器的框圖。
圖46B是用來對具備引導(dǎo)塊的存儲體用的全局列門選通電路信號輸出和列譯碼器之間的連接關(guān)系進行說明的說明圖，而且是列譯碼器的框圖。
圖46C是用圖46A所示的全局譯碼器和圖46B所示的列譯碼器形成的譯碼器的符號圖。
圖47A的框圖示出了512K位的塊構(gòu)成。
圖47B是圖47A所示的塊構(gòu)成的符號圖。
圖48A的框圖示出了用8個圖47A和47B所示的512K位的塊構(gòu)成的4M位的核心4MbCORE。
圖48B是圖48A所示的核心4MbCORE的符號49A的框圖示出了引導(dǎo)塊的塊構(gòu)成。
圖49B是圖49A所示的塊構(gòu)成的符號圖。
圖50A的框圖示出了8個引導(dǎo)塊的連接關(guān)系。
圖50B是圖50A所示的電路的符號圖。
圖51的電路圖著眼于i位示出了地址緩沖器的構(gòu)成例。
圖52的電路圖示出了地址開關(guān)。
圖53的電路圖示出了存儲體信號產(chǎn)生電路的構(gòu)成例。
圖54A的電路圖示出了電源開關(guān)的構(gòu)成例。
圖54B是圖54A所示的電源開關(guān)符號圖。
圖55A的電路圖示出了電源開關(guān)的構(gòu)成例。
圖55B是圖55A所示的電源開關(guān)的符號圖。
圖56A的電路圖示出了電源開關(guān)的構(gòu)成例。
圖56B是圖56A所示的電源開關(guān)的符號圖。
圖57的電路圖示出了塊冗余控制信號輸出電路的構(gòu)成例。
圖58的電路圖示出了塊冗余控制信號輸出電路的構(gòu)成例。
圖59的電路圖示出了產(chǎn)生主塊地址的電路。
圖60A的框圖示出了每一個4Mb核心所具備的電源開關(guān)和譯碼器的構(gòu)成例。
圖60B是圖60A所示的電源開關(guān)和譯碼器的符號圖。
圖61A的框圖示出了用4Mb核心和電源開關(guān)和譯碼器構(gòu)成的4Mb的電源開關(guān)和譯碼器。
圖61B是圖61A所示的電源開關(guān)和譯碼器的符號圖。
圖62A的框圖示出了引導(dǎo)核心用的電源開關(guān)和譯碼器。
圖62B是圖62A所示的電源開關(guān)和譯碼器的符號圖。
圖63A的框圖示出了用引導(dǎo)核心和上述引導(dǎo)核心用的電源開關(guān)和譯碼器構(gòu)成的引導(dǎo)核心用的電源開關(guān)和譯碼器。
圖63B是圖63A所示的電源開關(guān)和譯碼器的符號圖。
圖64的框圖示出了存儲體BANK0的譯碼器構(gòu)成。
圖65是圖64所示的存儲體BANK0的譯碼器的符號圖。
圖66A的框圖示出了存儲體BANK1的電源開關(guān)和譯碼器。
圖66B是圖66A所示的電源開關(guān)和譯碼器的符號圖。
圖67的框圖示出了存儲體BANK1的譯碼器構(gòu)成。
圖68是圖67所示的存儲體BANK1的譯碼器的符號圖。
圖69A示出了塊冗余的列譯碼器部分，是全局譯碼器的框圖。
圖69B示出了塊冗余的列譯碼器部分，是列譯碼器的框圖。
圖69C示出了塊冗余的列譯碼器部分，是塊冗余用的譯碼器的符號圖。
圖70A的框圖示出了冗余塊的電源開關(guān)和譯碼器和塊之間的連接關(guān)系。
圖70B是圖70A所示的電路的符號圖。
圖71的框圖示出了冗余塊的譯碼器的構(gòu)成。
圖72是圖71所示的冗余塊的譯碼器的符號圖。
圖73A到73D的框圖分別示出了具備2個冗余塊的4Mb+12Mb的2存儲體構(gòu)成的16M位的閃速存儲器核心的構(gòu)成。
圖74是圖73A到73D所示的16M位的閃速存儲器核心的符號圖。
圖75的電路圖示出了列冗余電路的構(gòu)成例。
圖76的電路圖示出了讀出放大器和鎖存被讀出的數(shù)據(jù)的電路。
圖77的電路圖示出了讀出用和寫入驗證用讀出放大器。
圖78的電路圖示出了鎖存列冗余的熔斷絲數(shù)據(jù)的電路。
圖79的電路圖示出了鎖存列冗余的熔斷絲數(shù)據(jù)的電路。
圖80的電路圖在頁內(nèi)地址和熔斷絲數(shù)據(jù)一致的字的輸出時，產(chǎn)生用來在多路轉(zhuǎn)換器中置換I/O數(shù)據(jù)的信號的電路。
圖81的電路圖示出了多路轉(zhuǎn)換器。
圖82的電路圖示出了多路轉(zhuǎn)換器。
圖83的電路圖示出了保持寫入數(shù)據(jù)的數(shù)據(jù)鎖存電路的構(gòu)成例。
圖84的電路圖示出了進行寫入或擦除的驗證的讀出鎖存電路的構(gòu)成例。
圖85的電路圖示出了進行自動時的列冗余的電路的構(gòu)成例。
圖86的電路圖示出了輸出用來當寫入數(shù)據(jù)和驗證結(jié)果完全一致時則宣告結(jié)束寫入的結(jié)束信號的電路。
圖87的電路圖示出了在已進行列冗余置換的情況下把對象I/O的數(shù)據(jù)傳送給PDATARD的電路。
圖88的電路圖示出了已連接到自動用數(shù)據(jù)線上的寫入負載電路的構(gòu)成例。
圖89的時序圖示出了表示寫入動作的動作波形。
圖90的時序圖示出了表示讀出動作的動作波形。
圖91A和91B的圖表分別示出了根據(jù)本發(fā)明的實施方案的非易失性半導(dǎo)體存儲器中的第1地址分配例。
圖92A到92C的圖表分別示出了根據(jù)本發(fā)明的實施方案的非易失性半導(dǎo)體存儲器中的第2地址分配例。
圖93A和93B的圖表分別示出了根據(jù)本發(fā)明的實施方案的非易失性半導(dǎo)體存儲器中的第3地址分配例。
圖94A到94C的圖表分別示出了根據(jù)本發(fā)明的實施方案的非易失性半導(dǎo)體存儲器中的第4地址分配例。
圖95A和95B的圖表分別示出了根據(jù)本發(fā)明的實施方案的非易失性半導(dǎo)體存儲器中的第5地址分配例。
圖96A到96C的圖表分別示出了根據(jù)本發(fā)明的實施方案的非易失性半導(dǎo)體存儲器中的第6地址分配例。
圖97A和97B的圖表分別示出了根據(jù)本發(fā)明的實施方案的非易失性半導(dǎo)體存儲器中的第7地址分配例。
圖98A到98C的圖表分別示出了根據(jù)本發(fā)明的實施方案的非易失性半導(dǎo)體存儲器中的第8地址分配例。
具體實施例方式
圖4的框圖示出了根據(jù)本發(fā)明的實施方案的非易失性半導(dǎo)體存儲器的概略構(gòu)成。該非易失性半導(dǎo)體存儲器的構(gòu)成為包括存儲單元陣列(Memory cell array)11；行譯碼器(Row decoder)12；列譯碼器(Columndecoder)13；塊譯碼器14(Block decoder)；列門選通電路(Columngate)15；讀出放大器(Sense amp)16；寫入電路(Program circuit)17；電荷泵(Charge pump)18；電壓開關(guān)(Voltage switch)19；I/O緩沖器(I/Obuffer)20；控制器(controller)21；指令寄存器(Command register)22和地址緩沖器(Address buffer)23。
輸入到上述地址緩沖器23中的地址信號ADD，分別供往行譯碼器12、列譯碼器13和塊譯碼器14，同時，一部分供往指令寄存器22。此外，供往上述I/O緩沖器20的寫入數(shù)據(jù)WDA被供往寫入電路17，指令CMD被供往指令寄存器22。該指令寄存器22的輸出被供往控制器21并被譯碼，用該控制器21對讀出放大器16、寫入電路17、電荷泵18和電壓開關(guān)19等進行控制。上述電荷泵18的輸出電壓Vddh、Vddr、Vbb分別供往電壓開關(guān)19、列譯碼器13和塊譯碼器14，輸出電壓Vddp供往寫入電路17。上述電壓開關(guān)19的輸出電壓VSWi、VBBi供往行譯碼器12。
供往上述寫入電路的寫入數(shù)據(jù)WDA經(jīng)由被列譯碼器13選中的列門選通電路15，供往存儲單元陣列11的位線BLs，被寫入到已連接到與由行譯碼器12選中的字線WLs之間的交點上的存儲單元內(nèi)。這時，進行寫入的塊由上述塊譯碼器14指定。
另一方面，從被上述行譯碼器12、列譯碼器13和塊譯碼器14選中的存儲單元中讀出來的數(shù)據(jù)RDA，經(jīng)由列門選通電路15被供往讀出放大器16進行讀出和放大，然后，經(jīng)由I/O緩沖器20被讀出。
圖5示出了上述圖4所示的非易失性半導(dǎo)體存儲器的更為詳細的構(gòu)成例，示出了具有2個冗余塊的2存儲體構(gòu)成的16M位閃速存儲器的布局圖象。從電源開關(guān)和譯碼器VolDec開始在X方向上配置8個塊，從該電源開關(guān)和譯碼器VolDec輸出的信號Mi/MiB、Fi、Hi用在單元陣列CellArray上邊通過的第2層次(Second-level)金屬層(M2)進行布線。另一方面，局域位線(local bit-line)用第1層次金屬層進行布線，全局位線(global bit-line)則用第3層次金屬層(M3)進行布線。上述全局位線從第2級列譯碼器ColDec8開始在Y方向上對于存儲體0共通連接3塊，對于存儲體1則共通連接1塊和引導(dǎo)塊這2塊。連接到被選中的1個列譯碼器ColDec8上的主位線被連接到共通數(shù)據(jù)線上。冗余塊的局域位線在可置換時被連接到數(shù)據(jù)線上。
其次，對上述圖5所示的布局圖象中的各個塊的構(gòu)成進行說明。
圖6A示出了用來把用第1層次金屬層形成的決(block)內(nèi)的局域位線LBL0到LBL3選擇性地連接到用第3層次金屬層形成的主位線(mainbit-line)MBL上的列門選通電路1stCOL1的電路構(gòu)成。圖6B是上述圖6A所示的列門選通電路1stCOL1的符號圖。如圖6A所示，列門選通電路1stCOL1，由電流通路的一端被連接到局域位線LBL0到LBL3上，電流通路的另一端被連接到主位線MBL上，向柵極供給來自列譯碼器Co1Dec1的譯碼信號BLKH0到BLKH3的晶體管BQ0到BQ3構(gòu)成。
圖7A和圖7B分別示出了具備8個圖6A和圖6B所示的列門選通電路1stCOL1的列門選通電路1stCOL2的框圖，和列門選通電路的符號圖。該列門選通電路1stCOL2被設(shè)置為與各個I/O相對應(yīng)。
圖8A到8C分別示出了列門選通電路，示出了具備字寬，就是說具備16個(圖8A)上述列門選通電路1stCOL2和1個(圖8B)列冗余用列門選通電路1stCOL1的列門選通電路1stCOL3(圖8C)。列冗余用列門選通電路1stCOL1，具有4條局域位線(RDLBL0到RDLBL3)和1條主位線(RDMBL)，可以用與本體相同的信號H0到H3控制列選擇信號。圖8C所示的列門選通電路1stCOL3，把512條本體局域位線和4條列冗余用位線譯碼為128條主位線和1條列冗余用位線。
圖9A和9B示出了512K位的存儲單元陣列CellArray，圖9A是電路圖，圖9B是其符號圖。如圖9A所示，存儲單元晶體管MC，若把冗余用包括在內(nèi)則被配置為516×1024的矩陣狀。各個存儲單元晶體管MC的控制柵，每一行都被連接到字線WL0到WL127上，漏極，每一列都被連接到局域位線LBL0到LBL511和冗余用局域位線RDLBL0到RDLBL3上，源極則共通連接到源極線SL上。
圖10A和10B分別示出了64K位的引導(dǎo)塊單元陣列BootCellArray，圖10A是電路圖，圖10B是其符號圖。如圖10A所示，具備128條的字線，列作成為與本體同樣的構(gòu)成。就是說，存儲單元晶體管MC，若把冗余用包括在內(nèi)則配置為516×128的矩陣狀。各個存儲單元晶體管MC的控制柵每一行都連接到字線WL0到WL127上，漏極，每一列都被連接到局域位線LBL0到LBL511和冗余用局域位線RDLBL0到RDLBL3上，源極則共通連接到源極線SL上。
圖11A和11B分別示出了連接到每一條字線上的行譯碼器RowDec0，圖11A是電路圖，圖11B是其符號圖。如圖11A所示，行譯碼器RowDec0，由用N溝道型晶體管n1和P溝道型晶體管p1構(gòu)成的傳送門電路和N溝道型晶體管n2構(gòu)成。上述傳送門電路用前置譯碼信號對Mi/MiB進行控制，控制是否向字線WLi、j供給信號BLKFj。此外，向上述晶體管n2的柵極供給上述前置譯碼信號MiB以控制ON/OFF，在字線WLi、j的非被選時，結(jié)果就變成為提供非被選字線電位VBBBi。
圖12A和12B分別示出了用前置譯碼信號對Mi/MiB進行控制的行譯碼器。圖12B所示的行譯碼器RowDec1，如圖12A所示，由8個上述行譯碼器RowDec0構(gòu)成，相鄰的8條字線可以用同一前置譯碼信號對Mi/MiB進行控制。
圖13示出了具有128個圖12A和圖12B所示的行譯碼器RowDec1的行譯碼器RowDec2。512K位的存儲單元陣列CellArray中的1024條字線，用8個信號BLKFi和128個前置譯碼信號對Mi/MiB的組合進行譯碼。
圖14A和14B分別示出了輸出前置譯碼信號對Mi/MiB的前置譯碼信器RowDec3。圖14A是電路圖，圖14B是其符號圖。如圖14A所示，前置譯碼信器的構(gòu)成為具備被供給擦除信號ERASE和行地址RA<3:9>的與門電路AND1和用電壓VSWi、VBBi進行動作的電平移位器LS1。因此，結(jié)果就變成為從該電平移位器LS1輸出前置譯碼信號對Mi/MiB。
圖15A和15B示出了具有128對(圖15A)上述圖14A和圖14B所示的前置譯碼信器RowDec3的行譯碼器RowDec4，圖15B是其符號圖。128對的前置譯碼信號對Mi/MiB，是7個行地址RA<3:9>的譯碼信號，在擦除時擦除信號ERASE將變成為低電平，128對的前置譯碼信號對Mi/MiB全都變成為非被選狀態(tài)。
圖16A和16B示出了驅(qū)動選擇字線的行譯碼器RowDec5，圖16A是電路16B是其符號圖。如圖16A所示，行譯碼器RowDec5，構(gòu)成為具備被供給擦除信號ERASE和行地址RA<0:2>的與門電路AND2和用電壓VSWi、VBBi進行動作的電平移位器LS2。因此，就變成為對行地址RA<0:2>進行譯碼，并從該電平移位器LS輸出信號Fi。
圖17A和17B示出了用8個上述行譯碼器RowDec5構(gòu)成行譯碼器RowDec6的框圖和符號圖。
圖18A和18B示出了塊譯碼器BlockDec，圖18A是電路圖，圖18B是其符號圖。如圖18A所示，塊譯碼器14被構(gòu)成為具備與門電路AND3、AND4，電平移位器LS3到LS6和反相器INV1等。向上述與門電路AND3，供給塊地址BA<0:2>，該與門電路AND3的輸出信號，供往電平移位器LS3、電平移位器LS4和與門電路AND4的一方的輸入端。向上述與門電路AND4的另一方的輸入端供給擦除信號ERASE(與擦除信號ERASEB相位相反的信號)，該與門電路AND4的輸出信號被供往電平移位器LS5和電平移位器LS6。
上述電平移位器LS3用電壓VSWi、VBBi進行動作，輸出信號BSH。上述電平移位器LS4，用電壓VSWCi、gnd進行動作，輸出信號BSHH。上述電平移位器LS5，用電壓VSWCi、gnd進行動作，驅(qū)動塊i的單元源極線SLi。上述電平移位器LS6，用電壓VSWi、VBBi進行動作，該電平移位器LS6的輸出，經(jīng)由用電壓gnd和VBBi進行動作的反相器INV1變成為VBBBi后輸出。
就是說，該塊譯碼器BlockDec，輸出對塊地址BA<0:2>進行譯碼后的不同的電平的信號BSH、BSHH。此外，在塊i的擦除選擇時，給該塊i的單元源極線Sli加上電壓VSWCi。信號VBBBi是提供非被選字線電位的信號，在擦除選擇時將變成為VBBi電平。
圖19A和19B示出了行譯碼器RowDec7(信號BLKFi的產(chǎn)生電路)，圖19A是電路圖，圖19B是其符號圖。該行譯碼器RowDec7由用電壓VSWi、VBBi動作的與門電路AND5構(gòu)成，用信號Fi和信號BSH之間邏輯與產(chǎn)生信號BLKFi。
圖20A和20B是設(shè)置8個上述圖19A和圖19B所示的行譯碼器RowDec7構(gòu)成的行譯碼器RowDec8，圖20A是框圖，圖20B是其符號圖。
圖21A和21B示出了引導(dǎo)塊用的塊譯碼器BootBlockDec，圖21A是電路圖，圖21B是其符號圖。如圖21A所示，引導(dǎo)塊用的塊譯碼器BootBlockDec的構(gòu)成為具備與門電路AND6、AND7、電平移位器LS7到LS10和反相器INV2等。向上述與門電路AND6，供給行地址RA<7:9>和塊地址BA<0:2>，該與門電路AND6的輸出信號被供往電平移位器LS7、電平移位器LS8和與門電路AND7的一方的輸入端。向上述與門電路AND7的另一方的輸入端，供給擦除信號ERASE，該與門電路AND7的輸出信號，供往電平移位器LS9和電平移位器LS10。
上述電平移位器LS7，用電壓VSWi、VBBi動作，輸出信號BSH。上述電平移位器LS8，用電壓VSWCi、gnd進行動作，輸出信號BSHH。上述電平移位器LS9，用電壓VSWCi、gnd進行動作，驅(qū)動單元源極線SL。上述電平移位器LS10，用電壓VSWi、VBBi進行動作，該電平移位器LS10的輸出，經(jīng)由用電壓gnd和VBBi進行動作的反相器INV2變成為VBBBi后輸出。
在上述那樣的構(gòu)成中，當行地址RA<7:9>都變成為高電平后，引導(dǎo)塊就被選。8個引導(dǎo)塊BootBlock可以用行地址RA<7:9>進行選擇。
圖22A和22B示出了列譯碼器ColDec1(信號BLKHi的產(chǎn)生電路)，圖22A是電路圖，圖22B是其符號圖。該列譯碼器ColDec1由用電壓VSWCi、gnd動作的與門電路AND8構(gòu)成，用信號BSHH和信號Hi之間的邏輯與產(chǎn)生信號BLKHi。
圖23A和23B示出了列譯碼器ColDec2，圖23A是電路圖，圖23B是其符號圖。該列譯碼器ColDec2，用4個列譯碼器ColDec1構(gòu)成。在這里信號H<0:3>是對列地址CA<3:4>的譯碼信號進行了電平變換后的信號。
圖24A和24B示出了列譯碼器ColDec3的構(gòu)成例，圖24A是電路圖，圖24B是其符號圖。該列譯碼器ColDec3，用被供給列地址CA<3:4>的與門電路AND9，和被供給該與門電路AND9的輸出信號，用電壓VSWCi、gnd動作的電平移位器LS11構(gòu)成，產(chǎn)生信號H<0:3>。
主位線MBL0、MBL1，用在圖25A和25B中所示的那樣的列門選通電路2ndCOL1選擇性地連接到讀出專用數(shù)據(jù)線R DL上。圖25A是電路圖，圖25B是其符號圖。如圖25A所示，列門選通電路2ndCOL1的構(gòu)成為包括晶體管RQ0和晶體管RQ1。上述晶體管RQ0，電流通路的一端連接到主位線MBL0上，另一端連接到讀出專用數(shù)據(jù)線R_DL上，向柵極供給讀出列門選通電路選擇信號R_BLKD0。晶體管RQ1，電流通路的一端連接到主位線MBL1上，另一端連接到讀出專用數(shù)據(jù)線R_DL上，向柵極供給讀出列門選通電路選擇信號R_BLKD1。
在頁長為4個字，就是說為64位的情況下，如圖26A到圖26C所示，用上述圖25A和25B所示的設(shè)置有64個列譯碼器2ndDec1的列門控電2ndCOL2進行譯碼。在這里，如圖26B所示，各個位的列冗余主位線RDMBL，通過向柵極供給信號R_BLKDRD的晶體管RQ3的電流通路被連接到列冗余位線R_RDDL上。
圖27A和27B示出了在寫入驗證時對主位線MBL0到MBL7進行譯碼選擇性地連接到自動專用數(shù)據(jù)線A_DL上的列門選通電路2ndCOL3，圖27A是電路圖，圖27B是其符號圖。如圖27A所示，列門選通電路2ndCOL3的構(gòu)成為包括晶體管AQ0到AQ7。這些晶體管AQ0到AQ7，電流通路的一端分別連接到主位線MBL0到MBL7上，另一端連接到自動專用數(shù)據(jù)線A_DL上，向柵極供給信號A_BLKD0到A_BLKD7。
圖28A到28C示出了用上述圖27A和圖27B所示的列門選通電路2ndCOL3構(gòu)成的列門選通電路2ndCOL4。圖28A是電路圖，圖28B是用來對各個位的列冗余主位線和A_RDDL之間的連接進行說明的電路圖，圖28C是其符號圖。
圖29A到圖29C示出了把128條的主位線MBL<0:127>和1條冗余用主位線RDMBL選擇性地連接到64+1條讀出用數(shù)據(jù)線和16+1條自動用數(shù)據(jù)線上的列門選通電路2ndCOL5。圖29A和29B是框圖，圖29C是其符號圖。
圖30A和30B示出了輸出信號R_JHH的譯碼器McolDec1，圖30A是電路圖，圖30B是其符號圖。該譯碼器McolDec1，如圖30A所示，由被供給讀出對象存儲體信號R_BANKi和讀出用塊地址信號R_BA<0:2>的與門電路AND10，和用電壓VSWCi、gnd動作的電平移位器LS12構(gòu)成。因此，信號R_JHH可以用讀出對象存儲體信號R_BANKi和讀出用塊地址信號R_BA<0:2>的譯碼信號提供。
圖31A和31B示出了讀出列門選通電路選擇信號R_BLKDi的譯碼器McolDec2，圖31A是電路圖，圖31B是其符號圖。該譯碼器McolDec2，用電壓VSWCi、gnd進行動作，由被供給從上述圖30A和30B所示的譯碼器McolDec1輸出的信號R_JHH和信號R_GDi的與門電路AND12構(gòu)成，輸出讀出列門選通電路選擇信號R_BLKDi。
圖32A和32B示出了具有3個上述譯碼器McolDec2的譯碼器McolDec3，圖32A是框圖，圖32B是其符號圖。
圖33A和33B到圖35A和35B，分別示出了自動用的列門選通電路信號的譯碼器McolDec4、McolDec5、McolDec6，輸入信號和輸出信號雖然不同，但是基本上其構(gòu)成與上邊所說的圖30A和30B到圖32A和32B的譯碼器是相同的。就是說，譯碼器McolDec4用與門電路AND13和電平移位器LS13構(gòu)成，譯碼器McolDec5用與門電路AND14構(gòu)成。此外，譯碼器McolDec6，用9個上述譯碼器McolDec5構(gòu)成。
圖36A和36B、37A和37B，分別示出了具備引導(dǎo)塊的存儲體用的列門選通電路激活信號的譯碼器McolDec1Boot、McolDec4Boot。譯碼器McolDec1Boot，如圖36A所示，其構(gòu)成為包括被供給信號R_MBLKBOOT和信號R_RA<7:9>的與門電路AND14；被供給信號R_MBLK<3>和信號R_BA<0:2>的與門電路AND15；被供給這些與門電路AND14和與門電路AND15的輸出信號的或門電路OR1；和用電壓VSWCi、gnd進行動作，使上述或門電路OR1的輸出信號進行電平移位的電平移位電路LS14。因此，結(jié)果變成為從該電平移位電路LS14輸出信號R_JHH。
此外，譯碼器McolDec4Boot，如圖37A所示，其構(gòu)成為包括被供給信號A_MBLKBOOT和信號A_RA<7:9>的與門電路AND16；和被供給信號A_MBLK<3>和信號A_BA<0:2>的與門電路AND17；被供給這些與門電路AND16和與門電路AND17的輸出信號的或門電路OR2；用電壓VSWCi、gnd進行動作，使上述或門電路OR2的輸出信號進行電平移位的電平移位電路LS15。因此，結(jié)果變成為從該電平移位電路LS15輸出信號R_JHH。圖36B和圖37B分別示出了各自的譯碼器McolDec1Boot、McolDec4Boot的符號圖。
圖38A和38B分別示出了輸出信號A_BLKD<0:1>，R_BLKDRD，A_BLKD<0:7>，A_BLKDRD的譯碼器McolDec7，圖38A是示出了構(gòu)成的框圖，圖38B是其符號圖。如圖38A所示，譯碼器McolDec7的構(gòu)成是分別使譯碼器McolDec1與McolDec3和譯碼器McolDec4與McolDec6連接起來。
圖39A和39B分別示出了輸出含有引導(dǎo)塊的存儲體用的列門選通電路信號的譯碼器McolDec7Boot，圖39A是示出了構(gòu)成的框圖，圖39B是其符號圖。如圖39A所示，譯碼器McolDec7Boot的構(gòu)成是分別使譯碼器McolDec1Boot與McolDec3和譯碼器McolDec4Boot與McolDec6連接起來。
圖40A、40B、41A、41B分別示出了不含有引導(dǎo)塊的存儲體用和含有引導(dǎo)塊的存儲體用的列門選通電路信號輸出和列門選通電路之間的連接關(guān)系，圖40A和41A的框圖示出了構(gòu)成，圖40B和圖41B是各自的符號圖。如圖40A所示，譯碼器McolDec8的構(gòu)成是分別使譯碼器McolDec7的輸出端與譯碼器2ndCOL5的輸入端分別連接起來。此外，如圖41A所示，譯碼器McolDec8Boot的構(gòu)成是分別使譯碼器McolDec7Boot的輸出端與譯碼器2ndCOL5的輸入端連接起來。
圖42A、42B、43A、43B和44，分別示出了列門選通電路選擇信號的全局譯碼器ColGlobalDec，圖42A、42B、43A和43B是產(chǎn)生各個譯碼信號的電路部分，圖44是全局譯碼器ColGlobalDec的符號圖。圖42A是產(chǎn)生信號R_GD<0:1>的電路部分，圖42B是產(chǎn)生信號R_GDRD的電路部分，圖43A是產(chǎn)生信號A_GD<0:7>的電路部分，圖43B是產(chǎn)生信號A_GDRD的電路部分。任何一個電路部分的構(gòu)成都是含有與門電路(AND18到AND21)和電平移位器(LS16到LS19)。
圖45A到45C和圖46A到46C，分別示出了不含有引導(dǎo)塊的存儲體用和含有引導(dǎo)塊的存儲體用的全局列門選通電路信號輸出和列譯碼器之間的連接關(guān)系。圖45A所示的全局譯碼器ColGlobalDec的輸出信號R_GD<0:1>、R_GDRD、A_GD<0:7>、A_GDRD，供往圖45B所示的列譯碼器ColDec8，用該列譯碼器ColDec8，驅(qū)動主位線和冗余用主位線MBL0<0:127>、RDMBL0、…、MBL7<0:127>、RDMBL7。圖45C是用上述全局譯碼器ColGlobalDec和列譯碼器ColDec8形成的譯碼器ColDec9的符號圖。
圖46A所示的全局譯碼器ColGlobalDec的輸出信號R_GD<0:1>、R_GDRD、A_GD<0:7>、A_GDRD，供往圖46B所示的列譯碼器ColDec8Boot，用該列譯碼器ColDec8，驅(qū)動主位線和冗余用主位線MBL0<0:127>、RDMBL0、…、MBL7<0:127>、RDMBL7。圖46C是用上述全局譯碼器ColGlobalDec和列譯碼器ColDec8Boot形成的譯碼器ColDec9Boot的符號圖。
圖47A和47B示出了512K位的塊構(gòu)成，圖47A的框圖示出了構(gòu)成，圖47B是其符號圖。如圖47A所示，塊BLK的構(gòu)成為含有單元陣列CellArray，第1級列門選通電路1stCol3、第1級列門選通電路1stCol3用的譯碼器ColDec2、行譯碼器RowDec8和塊譯碼器BlockDec。
圖48A和48B示出了用8個上述512K位的塊構(gòu)成的4M位的核心4MbCORE，圖48A的框圖示出了構(gòu)成，圖48B是其符號圖。這8個塊，共享電壓VSWCi、VSWi、VBBi和信號Mi/MiB、Fi、Hi。而主位線MBL<0:127>、MBLRD在8個塊中是獨立的。
圖49A和49B示出了引導(dǎo)塊BootBLK，圖49A的框圖示出了構(gòu)成，圖49B是其符號圖。與塊BLK的不同之處是字線條數(shù)變成為1/8，RowDec2的個數(shù)變成為1/8，傳送前置譯碼信號對Mi/MiB的信號線變成為1/8即16條。
圖50A和50B示出了8個引導(dǎo)塊BootBLK的連接關(guān)系。這8個引導(dǎo)塊BootBLK共享電壓VSWCi、VSWi、VBBi和信號Mi/MiB、Fi、Hi。而主位線MBL<0:127>、MBLRD在8個塊中是獨立的。
圖51的電路圖著眼于i位示出了地址緩沖器的構(gòu)成例。該地址緩沖器用緩沖器電路BAC1、BAC2、帶時鐘的反相器CINV1、CINV2和反相器INV3構(gòu)成。信號BUSY是在寫入或擦除動作執(zhí)行中變成為高電平的信號，自動地址A_BA、RA、CA不接受自動執(zhí)行中地址填充Ai的變化。R_BA、CA、RA表示讀出用地址。塊高位地址BA<3:4>可由用信號BUSY或信號READ進行定時控制的主塊地址(main blockaddess)MBLK<0:3>進行譯碼(在本實施方案中以16M位的容量的閃速存儲器為例)。
圖52的電路圖示出了地址開關(guān)。該地址開關(guān)用與門電路AND22、AND23、AND24、傳送門電路TG1、TG2、反相器INV4a、INV4b和N溝道型MOS晶體管Q4等構(gòu)成，對于各個4M位的核心4MbCORE或引導(dǎo)核心BootCORE都具備該地址開關(guān)。在被選塊未置換成塊冗余的情況下，信號A_HITBLKB或信號R_HITBLKB將變成為高電平，被選4MbCORE或BootCORE的地址BA、RA、CA，在自動時將變成為A_BA、RA、CA，在讀出時則變成為R_BA、RA、CA，非被選4MbCORE或BootCORE的地址信號全都將變成為低電平。
圖53的電路圖示出了存儲體信號產(chǎn)生電路的構(gòu)成例。在本實施方案中，舉出的是2存儲體構(gòu)成的例子。塊地址的高位4M位(BA<3>＝BA<4>＝H)屬于第1存儲體BANK1，除此之外的12M位屬于第2存儲體BANK0。信號BANK也具有自動用和讀出用這么2個。
圖54A和54B到圖56A和56B分別示出了電源開關(guān)VolSW1、VolSW2、VolSW3，圖54A、55A和56A是電路圖，圖54B、55B和56B是其符號圖。電源開關(guān)VolSW1，如圖54A所示，由電平移位器LS20和P溝道型MOS晶體管Q5、Q6構(gòu)成。此外，電源開關(guān)VolSW2，如圖55A所示，由電平移位器LS21和P溝道型MOS晶體管Q7、Q8構(gòu)成。再有，電源開關(guān)VolSW3，如圖56A所示，由電平移位器LS22和P溝道型MOS晶體管Q9、Q10構(gòu)成。列用電源VSWC每一個存儲體都進行切換，行用電源VSW和VBB每一個4Mb核心4MbCORE或引導(dǎo)核心進行切換。
圖57和58分別示出了塊冗余控制信號輸出電路的構(gòu)成例。在這里，舉出的是冗余塊為2個的情況的例子。在與冗余地址存儲熔斷絲數(shù)據(jù)BA_FUSE0<0:4>或BA_FUSE1<0:4>一致的情況下，信號HIT上升到高電平。該信號HIT也具有自動用和讀出用這么2個。
圖59示出了產(chǎn)生主塊地址的電路，從該電路輸出的主塊地址信號MBLK將變成為選擇4M位核心4MbCORE或引導(dǎo)核心BootCORE的信號。
圖60A和60B示出了每一個4Mb核心4MbCORE所具備的電源開關(guān)和譯碼器VolDec的構(gòu)成例。電源開關(guān)和譯碼器VolDec，如圖60A所示，其構(gòu)成為含有電源開關(guān)VolSW2、電源開關(guān)VolSW3、行譯碼器RowDec4、行譯碼器RowDec6及列譯碼器ColDec3。
圖61A和61B示出了用4Mb核心4MbCORE和上述電源開關(guān)和譯碼器VolDec構(gòu)成的4M位的電源開關(guān)和譯碼器4MbCoreVolDec，圖61A的框圖示出了構(gòu)成，圖61B是其符號圖。該電源開關(guān)和譯碼器4MbCoreVolDec，作成為使得在塊冗余選擇時，本體一側(cè)地址變成為非被選，使本體電源開關(guān)變成為被選狀態(tài)，以抑制電源的寄生電容的變動，而與有無冗余選擇無關(guān)。
送往譯碼器的輸入地址，如圖52所示，在使用塊冗余的情況(HITBLK＝H)下，全都變成為非被選狀態(tài)，給存儲單元不施加電壓。另一方面，圖55和56所示的電源開關(guān)VolSW2、VolSW3，則變成為被選狀態(tài)而與冗余置換的有無無關(guān)。這是因為盡可能地使電源VSW、VBB的寄生電容變成為一定的緣故。就是說，在電源開關(guān)根據(jù)冗余信息也已變成為非被選狀態(tài)的情況下，相對于冗余塊被選中的情況下的寄生電容1個塊的量，冗余塊未被選的情況下的寄生電容是8個塊的量，兩者的差比較大。重寫電壓雖然可借助于升壓電路產(chǎn)生，但是其上升時間對寄生電容的依賴性很強。當寄生電容取決于冗余被選和非被選而變化大時上升時間的變化也大，其結(jié)果是實效上的重寫時間就不一樣。這意味著改寫條件取決于是否是冗余而變化，將成為一個問題。
另一方面，在使電源開關(guān)變成為被選狀態(tài)而與冗余信息無關(guān)的情況下，相對于在冗余塊被選時的寄生電容是9個塊的量，在冗余未被選的情況下的寄生電容為8個塊的量，兩者的差比較小。其結(jié)果是重寫條件取決于是否冗余塊的變化小，在特性方面不會成為問題。
因此，倘采用這樣的構(gòu)成，由于寄生電容的變化比較小，故冗余塊的單元和本體單元的重寫條件就變成為大體上相同。
圖62A和62B示出了引導(dǎo)核心用的電源開關(guān)和譯碼器VolDecBoot，圖62A的框圖示出了構(gòu)成，圖62B是其符號圖。如圖62A所示引導(dǎo)核心用的電源開關(guān)和譯碼器VolDecBoot的構(gòu)成為含有電源開關(guān)VolSW2、電源開關(guān)VolSW3、引導(dǎo)塊用的行譯碼器RowDec4Boot、行譯碼器RowDec6和列譯碼器ColDec3。
圖63A和63B示出了用上述引導(dǎo)核心BootCORE和上述引導(dǎo)核心用電源開關(guān)和譯碼器VolDecBoot構(gòu)成的引導(dǎo)核心用的電源開關(guān)和譯碼器BootCoreVolDec，圖63A的框圖示出了構(gòu)成，圖63B是其符號圖。引導(dǎo)核心用的電源開關(guān)和譯碼器BootCoreVolDec，如圖63A所示，向引導(dǎo)核心BootCORE供給引導(dǎo)核心用的電源開關(guān)和譯碼器VolDecBoot的輸出信號。
圖64示出了存儲體BANK0的譯碼器構(gòu)成。該存儲體BANK0用電源開關(guān)VolSW1、4M位的電源開關(guān)和譯碼器4MbCoreVolDec和譯碼器ColDec9構(gòu)成。
圖65是上述圖64所示的存儲體BANK0的譯碼器的符號圖。在該圖65中，示出了存儲體BANK0的核心構(gòu)成。在本例中，1個4M位部分和引導(dǎo)部分共享主位線。
圖66A和66B示出了上述存儲體BANK1的電源開關(guān)和譯碼器Bank1CoreVolDec，圖66A的框圖示出了構(gòu)成，圖66B是其符號圖。存儲體BANK1的電源開關(guān)和譯碼器Bank1CoreVolDec，如圖66A所示，用4M位的電源開關(guān)和譯碼器4MbCoreVolDec和引導(dǎo)核心用的電源開關(guān)和譯碼器BootCoreVolDec構(gòu)成。
圖67示出了存儲體BANK1的譯碼器構(gòu)成。該存儲體BANK1用電源開關(guān)VolSW1、電源開關(guān)和譯碼器Bank1CoreVolDec、和引導(dǎo)用的譯碼器ColDec9Boot構(gòu)成。
圖68是上述圖67所示的存儲體BANK1的譯碼器的符號圖。在圖68中示出了存儲體BANK1的核心構(gòu)成。
圖69A到69C示出了塊冗余的列譯碼器部分。在該列譯碼器部分中，含有圖69A所示的全局譯碼器ColGlobalDec、圖69B所示的譯碼器ColDec8、圖69C所示的塊冗余用的譯碼器ColDec9BLKRD。
在本體一側(cè)，對于8個塊具備全局譯碼器ColGlobalDec。對此，冗余塊對于512K位的塊被設(shè)置為使得可以與任意的塊進行置換。
圖70A和70B示出了冗余塊的電源開關(guān)和譯碼器VolDec和塊BLK之間的連接關(guān)系，圖70A的框圖示出了構(gòu)成，圖70B是該連接電路BLKRDVolDec的符號圖。
圖71示出了冗余塊的譯碼器的構(gòu)成。該譯碼器的構(gòu)成為含有圖54A和54B所示的電源開關(guān)VolSW1、圖70A和70B所示的冗余塊的電源開關(guān)和譯碼器VolDec和塊BLK之間的連接電路BLKRDVolDec以及塊冗余用的譯碼器ColDec9BLKRD。
如上所述，在冗余塊的情況下，電源開關(guān)或行譯碼器及列譯碼器已專用化。
圖72示出了圖71所示的冗余塊的譯碼器RDBLK的符號圖。
圖73A到73D示出了具備2個冗余塊的4M位+12M位的2存儲體構(gòu)成的16M位的閃速存儲器核心的構(gòu)成。讀出用64+1條和自動用16+1條的數(shù)據(jù)線，在2個冗余塊和2個存儲體中共通連接。
圖74是上述圖73A到73D所示的16M位的閃速存儲器核心16MbCORE的符號圖。
圖75的電路圖示出了列冗余電路的構(gòu)成例。在這里，示出的是2個可置換的電路。自動用，進行全塊地址與全列地址的存儲數(shù)據(jù)之間的比較，在全部地址都一致的情況下輸出信號HIT，讀出用，進行全塊地址與頁地址(在4字/頁的本實施方案中，除去低位2位之外)CA<2:4>的比較，在全部的地址都一致的情況下輸出信號HIT。表示與頁內(nèi)列地址CA<0:1>的存儲數(shù)據(jù)CA_FUSE<0:1>進行置換的I/O的4位的熔斷絲數(shù)據(jù)R_IO_FUSE<0:3>，選擇已加熱的一組的熔斷絲數(shù)據(jù)，送往后邊要講的讀出放大器數(shù)據(jù)多路轉(zhuǎn)換器。
圖76的電路圖示出了讀出放大器和鎖存被讀出的數(shù)據(jù)的電路。在讀出放大器SA1的輸出端上設(shè)有用帶時鐘的反相器CINV3、CINV4和反相器INV5構(gòu)成的鎖存電路，作為讀出用若包括冗余在內(nèi)則共設(shè)置65個。鎖存信號LAT是用后邊要講的圖90中所示的定時進行動作的信號。
圖77示出了讀出用和寫入驗證用讀出放大器。讀出用讀出放大器Read S/A，用128個讀出放大器電路Sense amp.、16個電流轉(zhuǎn)換器(Current coverter)以及1個參考電流轉(zhuǎn)換器(Reference currentconverter)構(gòu)成。驗證用讀出放大器Verify S/A，用16個讀出放大器電路Sense amp.、2個電流轉(zhuǎn)換器(Current coverter)構(gòu)成。
參考單元(reference cell)為兩者共享，借助于參考電流轉(zhuǎn)換器分成讀出用和驗證用。參考電流轉(zhuǎn)換器為8個讀出放大器共享，即便是帶頁模式的閃速存儲器也可以抑制面積損失(Penalty)。
采用所有上述那樣的構(gòu)成的讀出用和寫入驗證用讀出放大器的辦法，就可以因在讀出用和寫入驗證用中共享基準單元(Reference Cell)而消除由基準單元的參差引起的本體單元的驗證寬余量的劣化。
圖78和圖79分別示出了鎖存列冗余的熔斷絲數(shù)據(jù)的電路。圖78所示的鎖存電路用帶時鐘的反相器CINV5、CINV6和反相器INV6構(gòu)成。圖79所示的鎖存電路用帶時鐘的反相器CINV7、CINV8和反相器INV7構(gòu)成。鎖存信號FLAT是用后邊要講的圖90中所示的定時進行動作的信號。
圖80示出了在頁內(nèi)地址R_CA<0:1>和熔斷絲數(shù)據(jù)R_CA_FS<0:1>一致的字的輸出時，產(chǎn)生用來把用信號R_IO_FS<0:3>指定的I/O數(shù)據(jù)，在圖81和82所示的多路轉(zhuǎn)換器中置換成信號SAORD的信號R_HITIOi的電路。該電路用異或門電路EXOR、反相器INV8和與門電路25構(gòu)成。在本實施方案中，雖然示出的是僅僅可以置換4字/頁內(nèi)的1位的情況，但是，采用使之分別具有2組信號R_CA_FS<0:1>、R_HITO和SAORD的辦法就可以進行頁內(nèi)2位的置換。
圖81所示的多路轉(zhuǎn)換器，用與門電路AND26構(gòu)成，圖82所示的多路轉(zhuǎn)換器分別用反相器INV9、與門電路AND27到AND30、N溝道型MOS晶體管MQ1到MQ5和緩沖器BAC3構(gòu)成。
圖83的電路圖示出了保持寫入數(shù)據(jù)的數(shù)據(jù)鎖存電路的構(gòu)成例。該數(shù)據(jù)鎖存電路的構(gòu)成為含有帶時鐘的反相器CINV9、CINV10和反相器INV10。
圖84的電路圖示出了進行寫入或擦除的驗證的讀出鎖存電路的構(gòu)成例。該讀出鎖存電路的構(gòu)成為含有讀出放大器SA2、帶時鐘的反相器CINV11、CINV12和反相器INV11。
圖85是進行自動時的列冗余的電路的構(gòu)成例。該構(gòu)成為含有N溝道型MOS晶體管CQ1、CQ2、反相器INV12和與門電路AND31等。
圖86的電路圖示出了輸出用來當寫入數(shù)據(jù)PDATAi和驗證結(jié)果PSAOi完全一致時則宣告結(jié)束寫入的結(jié)束信號PEND的電路。該電路包括異或門電路PEXOR0到PEXOR16和與門電路AND32。
圖87的電路圖示出了在已進行了列冗余置換的情況下把對象I/O的數(shù)據(jù)傳送給PDATARD的電路。該電路的構(gòu)成為含有反相器INV13和與非門電路NAND1、NAND2。
圖88的電路圖示出了已連接到自動用數(shù)據(jù)線上的寫入負載電路的構(gòu)成例。該電路的構(gòu)成為包括或非門電路NOR1、電平移位器LS23和N溝道型MOS晶體管PQ1。因此，在寫入數(shù)據(jù)PDATA為‘1’的情況下，數(shù)據(jù)線就變成為懸浮，在寫入數(shù)據(jù)PDATA為‘0’的情況下，就給數(shù)據(jù)線加上寫入電壓VDDP。
圖89的時序圖示出了表示寫入動作的動作波形。含有被選中的地址的存儲體變成為寫入被選狀態(tài)，字線WL和位線BL變成為寫入偏置狀態(tài)或?qū)懭腧炞C狀態(tài)。
圖90的時序圖示出了表示讀出動作的動作波形?？梢詫Σ惶幱趯懭牖虿脸齽幼髦械拇鎯w進行存取。當有讀出頁地址A2到A19的切換時，就可以根據(jù)其遷移輸出脈沖狀的地址遷移檢測信號ATD。頁數(shù)據(jù)可以用讀出放大器讀出，用由信號ATD產(chǎn)生的脈沖LAT信號鎖存4字的數(shù)據(jù)。從用頁內(nèi)地址A0、A1指定的1字由I/O填充(PAD)輸出。在其后的僅僅A0、A1的切換中，信號ATD不輸出，使鎖存數(shù)據(jù)進行多路轉(zhuǎn)換，從I/O填充輸出數(shù)據(jù)。
下邊的表2示出了各個內(nèi)部動作中的內(nèi)部電源的電壓值。
表2

讀出字線電壓VDDR不論在什么動作狀態(tài)下都保持同一電平。VDDH在讀出模式以外都將變成為10V，產(chǎn)生提供被選字線電平的VSW。VDDP僅僅在寫入時才產(chǎn)生5V。VBB產(chǎn)生擦除時的字線電平，同時，在擦除驗證時還產(chǎn)生-2V。
以下的表3示出了各個動作狀態(tài)中的被選塊內(nèi)的被選/非被選字線和位線的偏置關(guān)系和非被選塊的上述那些線的偏置關(guān)系。
表3 其次，對上述圖4到90所示的那樣的構(gòu)成的非易失性半導(dǎo)體存儲器中的地址分配進行說明。
圖91A、91B、92A、92B、92C、93A、93B、94A、94B、94C、95A、95B、96A、96B、96C、97A、97B、98A、98B和98C，分別示出了根據(jù)本發(fā)明的實施方案的非易失性半導(dǎo)體存儲器中的第1到第8地址分配例。
圖91A和91B所示的第1地址分配例，以512K位(512×1024)的4個塊的構(gòu)成為前提。各個塊都借助于位線BL(4n)到BL(4n+3)被分組為每組8個字的4組(32個字)。另外每一個頁page0到page4095都用8個字構(gòu)成。
如圖91A所示，用字線WL0選擇頁page0、page1024、page2048、page3069，用字線WL1選擇頁page1、page1025、page2049、page3070。此外，用字線WL2選擇頁page2、page1026、page2050、page3071。同樣也用字線WL3到WL1022進行頁的選擇，用字線WL1023選擇頁page1023、page2047、page3068、page4095。
另一方面，用位線BL(4n)選擇頁page0、page1、page2、…、page1023，用位線BL(4n+1)選擇頁page1024、page1025、page1026、…、page2047。此外，用位線BL(4n+2)選擇頁page2048、page2049、page2050、…、page3068，用位線BL(4n+3)選擇頁page3069、page3070、page3071、…、page4095。
然后，如圖91B所示，把頁內(nèi)列地址CA0、CA1、CA2分配給低位地址A0、A1、A2，把行地址RA0到RA9分配給地址A3到A12，把頁列地址CA3、CA4分配給地址A13、A14，把塊地址BA0、BA1分配給高位地址A15、A16。
借助于此，就可以用塊地址BA0、BA1選擇512K位(512×1024)的4個塊中的1個。此外，采用用頁列地址CA3、CA4選擇4組的中的1組，用行地址RA0到RA9選擇字線WL0到WL1023中的1條的辦法，就可以選擇1個頁。該被選中的頁中的8個字可以用頁內(nèi)列地址CA0、CA1、CA2進行選擇。
圖92A、92B和92C所示的第2地址分配例，示出了具有引導(dǎo)塊的情況。該例也是以512K位(512×1024)的4個塊的構(gòu)成為前提，各個塊都借助于位線BL(4n)到BL(4n+3)被分組為每組8個字的4組(32個字)。另外每一個頁page0到page4095都用8個字構(gòu)成。
如圖92A所示，是圖91A的1/8的構(gòu)成，用字線WL0選擇頁page0、page128、page256、page384，用字線WL1選擇頁page1、page129、page257、page385。此外，用字線WL2選擇頁page2、page130、page258、page386。同樣也用字線WL3到WL126進行頁的選擇，用字線WL127選擇頁page127、page255、page383、page511。
此外，用位線BL(4n)選擇頁page0、page1、page2、…、page127，用位線BL(4n+1)選擇頁page128、page129、page130、…、page255。此外，用位線BL(4n+2)選擇頁page256、page257、page258、…、page383，用位線BL(4n+3)選擇頁page384、page385、page386、…、page511。
然后，如圖92B所示，把頁內(nèi)列地址CA0、CA1、CA2分配給低位地址A0、A1、A2，把行地址RA0到RA6分配給地址A3到A9，把頁列地址CA3、CA4分配給地址A10、A11，行地址RA7、RA8、RA9分配給地址A12、A13、A14，把塊地址BA0、BA1分配給高位地址A15、A16。
在該情況下，可以采用用頁列地址CA3、CA4選擇4組的組中的任意一組，用行地址RA0到RA6選擇字線WL0到WL127中的1條的辦法選擇1頁。結(jié)果就變成為該被選中的頁中的8個字，可以用頁內(nèi)列地址CA0、CA1、CA2進行選擇。
圖92C是把8個上述圖92A所示的構(gòu)成組合起來的例子。512K位的4個塊之一，如圖92B所示，用塊地址BA0、BA1進行選擇，上述8個集合之一則用行地址RA7、RA8、RA9選擇。
圖93A和93B所示的第3地址分配例，以512K位(512×1024)的4個塊的構(gòu)成為前提，各個塊借助于位線BL(8n)到BL(8n+7)每一組4個字地分組成8組(32個字)。此外，每一個頁page0到page8191都用4個字構(gòu)成。
如圖93A所示，用字線WL0選擇頁page0、page102、…、page7168，用字線WL1選擇頁page1、page1025、…、page7169。此外，用字線WL2選擇頁page2、page1026、…、page7170。同樣也用字線WL3到WL1022進行頁的選擇，用字線WL1023選擇頁page1023、page2047、…、page8191。
另一方面，用位線BL(8n)選擇頁page0、page1、page2、…、page1023，用位線BL(8n+1)選擇頁page1024、page1025、page1026、…、page2047。此外，位線BL(8n+2)到BL(8n+6)也同樣，變成為用位線BL(8n+7)選擇頁page7168、page7169、page7170、…、page8181。
然后，如圖93B所示，把頁內(nèi)列地址CA0、CA1、CA2分配給低位地址A0、A1、A2，把行地址RA0到RA9分配給地址A3到A12，把頁列地址CA3、CA4分配給地址A13、A14，把塊地址BA0、BA1分配給高位地址A15、A16。
借助于此，就可以用塊地址BA0、BA1選擇512K位(512×1024)的4個塊之一。此外，采用用頁列地址CA3、CA4選擇8組的中的2組，用行地址RA0到RA9選擇字線WL0到WL1023中的1條的辦法，就可以選擇連續(xù)的2個頁。該被選中的2頁中的8個字可以用頁內(nèi)列地址CA0、CA1、CA2進行選擇。
圖94A、94B和94C所示的第4地址分配例，示出的是具有引導(dǎo)塊的情況。在本例中也以512K位(512×1024)的4個塊的構(gòu)成為前提，各個塊借助于位線BL(8n)到BL(8n+7)每一組4個字地分組成8組(32個字)。此外，每一個頁page0到page8191都用4個字構(gòu)成。
如圖94A所示，是圖93A的1/8的構(gòu)成，用字線WL0選擇頁page0、page128、…、page896，用字線WL1選擇頁page1、page129、…、page897。此外，用字線WL2選擇頁page2、page130、…、page898。同樣也用字線WL3到WL126進行頁的選擇，用字線WL127選擇頁page127、page255、…、page1023。
此外，用位線BL(8n)選擇頁page0、page1、page2、…、page127，用位線BL(8n+1)選擇頁page128、page129、page130、…、page255。此外，位線BL(8n+2)到BL(8n+6)也是同樣的，用位線BL(8n+7)選擇頁page896、page897、page898、…、page1023。
然后，如圖94B所示，把頁內(nèi)列地址CA0、CA1、CA2分配給低位地址A0、A1、A2，把行地址RA0到RA6分配給地址A3到A9，把頁列地址CA3、CA4分配給地址A10、A11，把行地址RA7、RA8、RA9分配給地址A12、A13、A14，把塊地址BA0、BA1分配給高位地址A15、A16。
在該情況下，采用用頁列地址CA3、CA4選擇8組的中的2組，用行地址RA0到RA6選擇字線WL0到WL127中的1條的辦法，就可以選擇連續(xù)的2個頁。結(jié)果變成為該被選中的2頁中的8個字可以用頁內(nèi)列地址CA0、CA1、CA2進行選擇。
圖94C是把8個上述圖94A所示的構(gòu)成組合起來的例子。如圖94B所示，512K位(512×1024)的4個塊之一，用塊地址BA0、BA1進行選擇，上述8個集合之一則用行地址RA7、RA8、RA9選擇。
圖95A和95B所示的第5地址分配例，以512K位(512×1024)的4個塊的構(gòu)成為前提，各個塊借助于位線BL(8n)到BL(8n+7)每一組8個字地分組成8組(64個字)。此外，每一個頁page0到page4095都用8個字構(gòu)成。
如圖95A所示，用字線WL0選擇頁page0、page512、…、page3584，用字線WL1選擇頁page1、page513、…、page3585。此外，用字線WL2選擇頁page2、page514、…、page3586。同樣也用字線WL3到WL510進行頁的選擇，用字線WL511選擇頁page511、page1023、…、page4095。
另一方面，用位線BL(8n)選擇頁page0、page1、page2、…、page511，用位線BL(8n+1)選擇頁page512、page513、page514、…、page1023。此外，位線BL(8n+2)到BL(8n+6)也同樣，變成為用位線BL(8n+7)選擇頁page3584、page3585、page3586、…、page4095。
然后，如圖95B所示，把頁內(nèi)列地址CA0、CA1、CA2分配給低位地址A0、A1、A2，把行地址RA0到RA8分配給地址A3到A11，把頁列地址CA3、CA4、CA5分配給地址A12、A13、A14，把塊地址BA0、BA1分配給高位地址A15、A16。
借助于此，就可以用塊地址BA0、BA1選擇512K位(1024×512)的4個塊之一。此外，采用用頁列地址CA3、CA4、CA5選擇8組的中的1組，用行地址RA0到RA9選擇字線WL0到WL511中的1條的辦法，就可以選擇1頁。該被選中的頁中的8個字可以用頁內(nèi)列地址CA0、CA1、CA2進行選擇。
圖96A、96B和96C所示的第6地址分配例，示出了具有引導(dǎo)塊的情況。該例也是以512K位(1024×512)的4個塊的構(gòu)成為前提。各個塊都借助于位線BL(8n)到BL(8n+7)被分組為每組8個字的8組(64個字)。另外每一個頁page0到page4095都用8個字構(gòu)成。
如圖96A所示，是圖95A的1/8的構(gòu)成，用字線WL0選擇頁page0、page64、…、page448，用字線WL1選擇頁page1、page65、…、page449。此外，用字線WL2選擇頁page2、page66、…、page450。同樣也用字線WL3到WL62進行頁的選擇，用字線WL63選擇頁page63、page127、…、page511。
此外，用位線BL(8n)選擇頁page0、page1、page2、…、page63，用位線BL(8n+1)選擇頁page64、page65、page66、…、page127。此外，位線BL(8n+2)到BL(8n+6)也是同樣的，變成為用位線BL(8n+7)選擇頁page448、page449、page450、…、page511。
然后，如圖96B所示，把頁內(nèi)列地址CA0、CA1、CA2分配給低位地址A0、A1、A2，把行地址RA0到RA5分配給地址A3到A8，把頁列地址CA3、CA4、CA5分配給地址A9、A10、A11，把行地址RA7、RA8、RA9分配給地址A12、A13、A14，把塊地址BA0、BA1分配給高位地址A15、A16。
在該情況下，采用用頁列地址CA3、CA4、CA5選擇8組的中的1組，用行地址RA0到RA5選擇字線WL0到WL511中的1條的辦法，就可以選擇1個頁。結(jié)果變成為該被選中的頁中的8個字可以用頁內(nèi)列地址CA0、CA1、CA2進行選擇。
圖96C是把8個上述圖96A所示的構(gòu)成組合起來的例子。如圖96B所示，512K位(512×1024)的4個塊之一，用塊地址BA0、BA1進行選擇，上述8個集合之一則用行地址RA7、RA8、RA9選擇。
圖97A和97B所示的第7地址分配例，以512K位(1024×512)的4個塊的構(gòu)成為前提，各個塊借助于位線BL(16n)到BL(16n+15)每一組4個字地分組成16組(64個字)。此外，每一個頁page0到page8191都用4個字構(gòu)成。
如圖97A所示，用字線WL0選擇頁page0、page512、…、page7680，用字線WL1選擇頁page1、page513、…、page7681。此外，用字線WL2選擇頁page2、page514、…、page7682。同樣也用字線WL3到WL510進行頁的選擇，用字線WL511選擇頁page511、page1023、…、page8191。
另一方面，用位線BL(16n)選擇頁page0、page1、page2、…、page511，用位線BL(16n+1)選擇頁page512、page513、page514、…、page1023。此外，位線BL(16n+2)到BL(16n+14)也同樣，變成為用位線BL(16n+15)選擇頁page7680、page7681、page7682、…、page8191。
然后，如圖97B所示，把頁內(nèi)列地址CA0、CA1分配給低位地址A0、A1，把行地址RA0到RA8分配給地址A2到A10，把頁列地址CA2到CA5分配給地址A11到A14，把塊地址BA0、BA1分配給高位地址A15、A16。
借助于此，就可以用塊地址BA0、BA1選擇512K位(1024×512)的4個塊之一。此外，采用用頁列地址CA2到CA5選擇16組的中的1組，用行地址RA0到RA8選擇字線WL0到WL511中的1條的辦法，就可以選擇1頁。該被選中的頁中的4個字可以用頁內(nèi)列地址CA0、CA1進行選擇。
圖98A、98B和98C所示的第8地址分配例，示出了具有引導(dǎo)塊的情況。該例也是以512K位(1024×512)的4個塊的構(gòu)成為前提。各個塊都借助于位線BL(16n)到BL(16n+15)被分組為每組4個字的16組(64個字)。另外每一個頁page0到page8191都用4個字構(gòu)成。
如圖98A所示，是圖97A的1/8的構(gòu)成，用字線WL0選擇頁page0、page64、…、page960，用字線WL1選擇頁page1、page65、…、page961。此外，用字線WL2選擇頁page2、page66、…、page962。同樣也用字線WL3到WL62進行頁的選擇，用字線WL63選擇頁page63、page127、…、page1023。
此外，用位線BL(16n)選擇頁page0、page1、page2、…、page63，用位線BL(16n+1)選擇頁page64、page65、page66、…、page127。此外，位線BL(16n+2)到BL(16n+14)也是同樣的，變成為用位線BL(16n+15)選擇頁page960、page961、page962、…、page1023。
然后，如圖98B所示，把頁內(nèi)列地址CA0、CA1分配給低位地址A0、A1，把行地址RA0到RA5分配給地址A2到A7，把頁列地址CA2到CA5分配給地址A8到A11，把行地址RA7、RA8、RA9分配給地址A12、A13、A14，把塊地址BA0、BA1分配給高位地址A15、A16。
在該情況下，采用用頁列地址CA2到CA5選擇16組的中的1組，用行地址RA0到RA5選擇字線WL0到WL511中的1條的辦法，就可以選擇1個頁。結(jié)果變成為該被選中的頁中的4個字可以用頁內(nèi)列地址CA0、CA1進行選擇。
圖98C是把16個上述圖98A所示的構(gòu)成組合起來的例子。如圖98B所示，512K位(1024×512)的4個塊之一，用塊地址BA0、BA1進行選擇，上述16個集合之一則用行地址RA7、RA8、RA9選擇。
如上所述，在圖91、93、95和97所示的例子中，把頁內(nèi)列地址分配給低位地址，行地址分配給中位地址，把頁列地址分配給其高位，把塊地址分配給最高位。
此外，在圖92A到92C、94A到94C、96A到96C和98A到98C所示的例子中，把頁內(nèi)列地址分配給低位地址，把低位行地址分配給中位，把頁列地址分配給其高位，高位行地址分配給其高位，把塊地址分配給最高位。
后者，在含有8K字節(jié)(Byte)的引導(dǎo)塊的閃速存儲器的情況下是有效的。
其次，計算在已經(jīng)說過的例子(在1條字線上連接有32個字的單元，10年間連續(xù)不斷地讀出連續(xù)128個字的情況下)中的讀出干擾時間。在頁大小為8個字的情況下(例如圖91A和91B)128個字分配給16條字線。由于可以在1個字的讀出時間內(nèi)讀出8個字，故對讀出8個字的時間的字線應(yīng)力時間就變成為1/8，此外，由于字線條數(shù)將減少到16/128，故選擇1條字線的時間增加到8倍。其結(jié)果是字線的應(yīng)力時間(讀出干擾時間)可以作成為與沒有頁模式功能的情況下完全相同。當然，在其它的例子中也是同樣的而不限于圖91A和91B的例子。
因此，可以提供把具備頁讀出功能的非易失性半導(dǎo)體存儲器的讀出干擾時間的增加抑制到現(xiàn)有技術(shù)類似的水平，確保與現(xiàn)有技術(shù)同等的可靠性的非易失性半導(dǎo)體存儲器。
如上所述，倘采用本發(fā)明的一個側(cè)面，則可以得到具備頁讀出功能，同時，可以把讀出干擾時間作成為與不具備頁讀出功能的非易失性半導(dǎo)體存儲器同等的非易失性半導(dǎo)體存儲器。
對于那些本專業(yè)的熟練的技術(shù)人員來說還存在著另外一些優(yōu)點和變形。因此，本發(fā)明就其更為廣闊的形態(tài)來說并不限于上述附圖和說明。此外，就如所附權(quán)利要求及其等效要求所限定的那樣，還可以有許多變形而不偏離總的發(fā)明的宗旨。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲器，包括多個非易失性存儲單元；分別連接到上述多個非易失性存儲單元上的多條字線和多條位線；作為第1地址輸入第1列地址，作為比上述第1地址更往高位的第2地址輸入第1行地址，作為比上述第2地址更往高位的第3地址，輸入第2列地址的地址緩沖器；和其構(gòu)成為被供給上述地址緩沖器的輸出信號，選擇上述多個非易失性存儲單元之內(nèi)的一個的譯碼器。
2.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲器，其中作為比上述第3地址更往高位的第4地址，還向上述地址緩沖器輸入第2行地址。
3.根據(jù)權(quán)利要求2所述的非易失性半導(dǎo)體存儲器，其中作為比上述第4地址更往高位的第5地址，還向上述地址緩沖器輸入塊地址。
4.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲器，其中作為比上述第3地址更往高位的第4地址，還向上述地址緩沖器輸入塊地址。
5.一種至少具備2N1個字數(shù)的讀出放大器的非易失性半導(dǎo)體存儲器，包括多個非易失性存儲單元；分別連接到上述多個非易失性存儲單元上的多條字線和多條位線；作為最低位的第N1個地址輸入第1列地址，作為位于上述N1個地址的高位的N2個地址輸入第1行地址，作為位于上述N2個地址的高位的N3個地址輸入第2列地址的地址緩沖器；和其構(gòu)成為被供給上述地址緩沖器的輸出信號，選擇上述多個非易失性存儲單元之內(nèi)的一個的譯碼器。
6.根據(jù)權(quán)利要求5所述的非易失性半導(dǎo)體存儲器，其中作為位于上述N3個地址的高位的N4個地址，還向上述地址緩沖器輸入第2行地址。
7.根據(jù)權(quán)利要求6所述的非易失性半導(dǎo)體存儲器，其中作為位于上述N4個地址的高位的N5個地址，向上述地址緩沖器輸入塊地址。
8.根據(jù)權(quán)利要求5所述的非易失性半導(dǎo)體存儲器，其中作為位于上述N3個地址的高位的N5個地址，向上述地址緩沖器輸入塊地址。
9.一種至少具備2N1個字數(shù)的讀出放大器的非易失性半導(dǎo)體存儲器，包括多個非易失性存儲單元；分別連接到上述多個非易失性存儲單元上的多條字線和多條位線；作為最低位的第N1個地址輸入頁內(nèi)地址，作為位于上述N1個地址的高位的N2個地址輸入第1行地址，作為位于上述N2個地址的高位的N3個地址輸入頁地址的地址緩沖器；和其構(gòu)成為被供給上述地址緩沖器的輸出信號，選擇上述多個非易失性存儲單元之內(nèi)的一個的譯碼器。
10.根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲器，其中作為位于上述N3個地址的高位的N4個地址，向上述地址緩沖器輸入第2行地址。
11.根據(jù)權(quán)利要求10所述的非易失性半導(dǎo)體存儲器，其中作為位于上述N4個地址的高位的N5個地址，向上述地址緩沖器輸入塊地址。
12.根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲器，其中作為位于上述N3個地址的高位的N5個地址，向上述地址緩沖器輸入塊地址。
13.一種非易失性半導(dǎo)體存儲器，包括多個非易失性存儲單元；分別連接到上述多個非易失性存儲單元上的多條字線和多條位線；輸入第1地址的第1地址緩沖器；輸入比上述第1地址更往高位的第2地址的第2地址緩沖器；輸入比上述第2地址更往高位的第3地址的第3地址緩沖器；在輸入上述第2地址緩沖器的輸出，讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時從上述多條字線中選擇1條字線的行譯碼器；在輸入上述第3地址緩沖器的輸出，讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時從上述多條位線中至少選擇N條(N為不小于2的正整數(shù))的位線的列譯碼器；讀出上述讀出選中的多個存儲單元的數(shù)據(jù)的至少N個的讀出放大器；輸入上述第1地址緩沖器的輸出，從上述N個讀出放大器的輸出中選擇M個的多路轉(zhuǎn)換器；和輸入上述多路轉(zhuǎn)換器的輸出的輸出緩沖器。
14.根據(jù)權(quán)利要求13所述的非易失性半導(dǎo)體存儲器，其中還具備輸入比上述第3地址更往高位的第4地址的第4地址緩沖器，上述第4地址緩沖器的輸出被輸入至上述行譯碼器。
15.一種非易失性半導(dǎo)體存儲器，包括多個非易失性存儲塊，上述多個非易失性存儲塊中的每一個，都具有多個非易失性存儲單元，分別連接到上述多個非易失性存儲單元上的多條字線和多條位線，在讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時從上述多條字線之內(nèi)選擇1條字線的行譯碼器，和在讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時從上述多條位線之內(nèi)選擇至少N條(N為不小于2的正整數(shù))的位線的列譯碼器；輸入第1地址的第1地址緩沖器；輸入比上述第1地址更往高位的第2地址的第2地址緩沖器；輸入比上述第2地址更往高位的第3地址的第3地址緩沖器；輸入比上述第3地址更往高位的第4地址的第4地址緩沖器；讀出上述被讀出選中的多個存儲單元的數(shù)據(jù)的至少N個讀出放大器；輸入上述第1地址緩沖器的輸出，從上述N個讀出放大器的輸出中選擇M個的多路轉(zhuǎn)換器；輸入上述多路轉(zhuǎn)換器的輸出的輸出緩沖器，和輸入上述第4地址緩沖器的輸出，在讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時，從上述多個非易失性存儲塊中選擇1個非易失性存儲塊的塊譯碼器，其中，上述第2地址緩沖器的輸出，向用上述塊譯碼器選中的非易失性存儲塊中的上述行譯碼器輸入，上述第3地址緩沖器的輸出被輸入至用上述塊譯碼器選中的非易失性存儲塊中的上述列譯碼器。
16.一種非易失性半導(dǎo)體存儲器，包括；多個非易失性存儲塊，上述多個非易失性存儲塊中的每一個，都具有多個非易失性存儲單元，分別連接到上述多個非易失性存儲單元上的多條字線和多條位線，在讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時從上述多條字線之內(nèi)選擇1條字線的行譯碼器，和在讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時從上述多條位線之內(nèi)選擇至少N條(N為不小于2的正整數(shù))的位線的列譯碼器；輸入第1地址的第1地址緩沖器；輸入比上述第1地址更往高位的第2地址的第2地址緩沖器；輸入比上述第2地址更往高位的第3地址的第3地址緩沖器；輸入比上述第3地址更往高位的第4地址的第4地址緩沖器；輸入比上述第4地址更往高位的第5地址的第5地址緩沖器；讀出上述被讀出選中的多個存儲單元的數(shù)據(jù)的至少N個的讀出放大器；輸入上述第1地址緩沖器的輸出，從上述N個讀出放大器的輸出中選擇M個的多路轉(zhuǎn)換器；輸入上述多路轉(zhuǎn)換器的輸出的輸出緩沖器，和輸入上述第5地址緩沖器的輸出，在讀出存儲在上述多個非易失性存儲單元中的數(shù)據(jù)時，從上述多個非易失性存儲塊中選擇1個非易失性存儲塊的塊譯碼器，其中，上述第2及第4地址緩沖器的輸出，向用上述塊譯碼器選中的非易失性存儲塊中的上述行譯碼器輸入，上述第3地址緩沖器的輸出被輸入至用上述塊譯碼器選中的非易失性存儲塊中的上述列譯碼器。
全文摘要
作為非易失性半導(dǎo)體存儲器的第1地址，分配第1列地址。此外，作為比上述第1地址更往高位的第2地址，分配第1行地址。此外，作為比上述第2地址更往高位的第3地址，分配塊地址。
文檔編號G11C16/34GK1419291SQ0212963
公開日2003年5月21日 申請日期2002年9月5日 優(yōu)先權(quán)日2001年9月5日
發(fā)明者丹沢徹, 渥美滋 申請人:株式會社東芝