專利名稱：電子電路以及半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路以及半導(dǎo)體存儲裝置。
背景技術(shù)：
近年，半導(dǎo)體電路的高集成化進(jìn)步，謀求半導(dǎo)體裝置的高功能化、小面積化、高速化、低功耗化等的高性能化。這種進(jìn)步，得宜于MOS晶體管的微細(xì)化。
可是，為了使MOS晶體管微細(xì)化，需要電源的低電壓化。這是因?yàn)榭梢允筂OS晶體管的柵極氧化膜薄膜化，可以抑制MOS晶體管的短溝道效應(yīng)的緣故。但是，在該低壓用MOS晶體管中，存在不能與高電壓的電源和信號線連接的問題。
此外，在芯片內(nèi)部存在使電源電壓下降的不適當(dāng)?shù)碾娐?。例如，掌管和芯片外部的信號線輸入輸出的I/O單元，和在模擬電路、DRAM等的半導(dǎo)體存儲裝置中存儲單元的選擇門電路等相當(dāng)?shù)倪@種電路。
因而，采用對1個(gè)芯片提供多種電源電壓這種方法。此外最近，一般是把高電壓用和低電壓用的多種晶體管形成在同一芯片上，使各個(gè)晶體管最佳化，目的是提高特性。
在此，高電壓用晶體管，與低電壓用晶體管相比微細(xì)化困難，在面積、高速性、消耗電力上有不利的方面。在I/O單元和模擬電路等中，一律提供高電源電壓，進(jìn)而通過使用高電壓用晶體管，可以減輕設(shè)計(jì)工作，但在面積和高速性、消耗電力等中，必須容許包容這些不利方面。為了提高這種電路的高性能化，需要只對所需要的部分提供高電源電壓使用高電壓用晶體管，向控制電路和高速信號路徑提供低電源電壓使用低電壓用晶體管這種極其細(xì)致的設(shè)計(jì)。
此時(shí)產(chǎn)生的問題之一是，使在高電壓電路和低電壓電路之間與動作速度等有關(guān)的電路特性相互一致。
在使用多電源電壓的情況下，作為與本發(fā)明有關(guān)的方法，有從由外部提供的一個(gè)電源電壓，根據(jù)需要在內(nèi)部生成另一電源電壓的方法。這主要是在半導(dǎo)體存儲裝置中使用的技術(shù)。該方法的優(yōu)點(diǎn)是，可以控制使在內(nèi)部生成的電源電壓依賴于來自外部的電源電壓，可以抑制由于多個(gè)電源電壓獨(dú)立變動產(chǎn)生的電路特性的不匹配。但是，在該方法中，存在內(nèi)部電源電路的面積大，阻礙高集成化的不利一面。進(jìn)而，在該方法中，即使電源電壓的獨(dú)立變化可以抑制，也不能對應(yīng)多種晶體管特性因工藝變動等引起各自獨(dú)立變動產(chǎn)生的電路特性的不匹配。
在和上述本發(fā)明相關(guān)的方法中，不能在不妨礙高速化的前提下消除在從外部提供多個(gè)電源電壓分別動作的電路中產(chǎn)生的不匹配，或者多個(gè)晶體管特性獨(dú)立變化產(chǎn)生的不匹配。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一方面提供一種電子電路，具備第1延遲補(bǔ)償電路，被提供第1電源電壓，被輸入第1信號，輸出延遲第1規(guī)定時(shí)間的第1輸出信號；第2延遲補(bǔ)償電路，被提供第2電源電壓，被輸入第1信號，輸出延遲第2規(guī)定時(shí)間的第2輸出信號；第1邏輯電路，被提供第1電源電壓，給予從上述第2延遲補(bǔ)償電路輸出的上述第2輸出信號，進(jìn)行第1邏輯運(yùn)算輸出第1邏輯運(yùn)算結(jié)果；第2邏輯電路，被提供第2電源電壓，給予從上述第1延遲補(bǔ)償電路輸出的上述第1輸出信號，進(jìn)行第2邏輯運(yùn)算輸出第2邏輯運(yùn)算結(jié)果。
根據(jù)本發(fā)明的另一方面，其特征在于具備第1延遲補(bǔ)償電路，包含被提供第1電源電壓，具有第1特性的晶體管，被輸入第1信號，輸出延遲第1規(guī)定時(shí)間的第1輸出信號；第2延遲補(bǔ)償電路，包含被提供第2電源電壓，具有第2特性的晶體管，輸入第1信號，輸出延遲第2規(guī)定時(shí)間的第2輸出信號；第1邏輯電路，被提供上述第1電源電壓，給予從上述第2延遲補(bǔ)償電路輸出的上述第2輸出信號，進(jìn)行第1邏輯運(yùn)算輸出第1運(yùn)算結(jié)果；第2邏輯電路，被提供上述第2電源電壓，給予從上述第1延遲補(bǔ)償電路輸出的上述第1輸出信號，進(jìn)行第2邏輯運(yùn)算輸出第2運(yùn)算結(jié)果。
根據(jù)本發(fā)明的另一方面，提供一種電子電路，包含第1電平移位器，在高電平使被輸入具有第2電壓的第1信號，使該第2電壓上升到第1電壓輸出上述第1信號；第1延遲補(bǔ)償電路，被提供具有上述第1電壓的第1電源電壓，給予從上述第1電平移位器輸出的上述第1信號，輸出延遲第1規(guī)定時(shí)間的第1輸出信號；第2電平移位器，在從上述第1延遲補(bǔ)償電路輸出高電平時(shí)給予具有上述第1電壓的上述第1輸出信號，把該第1電壓降低為上述第2電壓輸出上述第1輸出信號；第2延遲補(bǔ)償電路，被提供上述第2電源電壓，在高電平時(shí)輸入具有上述第2電壓的上述第1信號，輸出延遲第2規(guī)定時(shí)間的第2輸出信號；第3電平移位器，被給予從上述第2延遲補(bǔ)償電路輸出的上述第2輸出信號，把該第2輸出信號是高電平時(shí)的上述第2電壓升高為上述第1電壓；第1邏輯電路，被提供上述第1電源電壓，給予從上述第3電平移位器輸出的上述第2輸出信號，進(jìn)行第1邏輯動作輸出第1計(jì)算結(jié)果；第2邏輯電路，被提供具有上述第2電壓的第2電源電壓，給予從上述第2電平移位器輸出的上述第1輸出信號，進(jìn)行第2邏輯動作輸出第2運(yùn)算結(jié)果。
根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體存儲裝置，包含存儲單元陣列，在多條位線上連接多個(gè)存儲單元；行選擇柵，被設(shè)置在各條上述位線上，選擇上述位線；列譯碼器，生成有選擇地驅(qū)動上述列選擇門電路的列選擇信號；數(shù)據(jù)緩沖器，被設(shè)置在各上述列選擇門電路的每個(gè)上，給予從對應(yīng)的上述列選擇門電路輸出的數(shù)據(jù)，并放大輸出；數(shù)據(jù)緩沖器控制邏輯電路，生成有選擇地驅(qū)動上述數(shù)據(jù)緩沖器的數(shù)據(jù)緩沖器驅(qū)動信號；第1延遲補(bǔ)償電路，被提供第1電源電壓，被輸入定時(shí)信號，把延遲第1規(guī)定時(shí)間的第1輸出信號輸出到上述數(shù)據(jù)緩沖器控制邏輯電路；第2延遲補(bǔ)償電路，被提供第2電源電壓，被輸入定時(shí)信號，把延遲第2規(guī)定時(shí)間的第2輸出信號輸出到上述列譯碼器。
根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體存儲裝置，包含存儲單元陣列，在多條位線上連接多個(gè)存儲單元；列選擇柵，被設(shè)置在各條上述位線上，選擇上述位線；列譯碼器，生成有選擇地驅(qū)動上述列選擇門電路的列選擇信號；數(shù)據(jù)緩沖器，被設(shè)置在各上述列選擇門電路的每個(gè)上，給予從對應(yīng)的上述列選擇門電路輸出的數(shù)據(jù)，并放大輸出；數(shù)據(jù)緩沖器控制邏輯電路，生成有選擇地驅(qū)動上述數(shù)據(jù)緩沖器的數(shù)據(jù)緩沖器驅(qū)動信號；第1電平移位器，在高電平時(shí)被輸入具有第2電壓的定時(shí)信號，把該第2電壓升壓為第1電壓輸出上述定時(shí)信號；第1延遲補(bǔ)償電路，被提供具有上述第1電壓的第1電源電壓，給予從上述第1電平移位器輸出的上述定時(shí)信號，輸出延遲第1規(guī)定時(shí)間的第1輸出信號；第2電平移位器，在從上述第1延遲補(bǔ)償電路輸出的是高電平時(shí)，給予具有上述第1電壓的上述第1輸出信號，把該第1電壓降壓到上述第2電壓，把上述第1輸出信號輸出到上述數(shù)據(jù)緩沖器控制邏輯電路；第2延遲補(bǔ)償電路，被提供上述第2電源電壓，在高電平時(shí)輸入具有上述第2電壓的上述定時(shí)信號，輸出延遲第2規(guī)定時(shí)間的第2輸出信號；第3電平移位器，被給予從上述第2延遲補(bǔ)償電路輸出的上述第2輸出信號，把在該第2輸出信號是高電平時(shí)的上述第2電壓升壓位上述第1電壓，輸出到上述列譯碼。
根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體存儲裝置，具備存儲器陣列，在多條字線和與該字線正交的多條位線的交點(diǎn)上連接多個(gè)存儲器單元；行譯碼器，生成選擇驅(qū)動上述字線的字線選擇信號；讀出放大器，被設(shè)置在少數(shù)位線的每一條上，檢測從對應(yīng)的上述位線輸出的數(shù)據(jù)并輸出；讀出放大器控制電路，生成選擇驅(qū)動上述讀出放大器的讀出放大器驅(qū)動信號；第1電平移位器，在高電平時(shí)被輸入具有第2電壓的定時(shí)信號，把該第2電壓升壓為第1電壓并輸出上述定時(shí)信號；第1延遲補(bǔ)償電路，被提供具有上述第1電壓的第1電源電壓，給予從上述第1電平移位器輸出的上述定時(shí)信號，輸出延遲第1規(guī)定時(shí)間的第1輸出信號；第2電平移位器，在從上述第1延遲補(bǔ)償電路輸出的是高電平時(shí)給予具有上述第1電壓的上述第1輸出信號，把該第1電壓降壓為上述第2電壓，把上述第1輸出信號輸出到上述讀出放大器控制電路；第2延遲補(bǔ)償電路，被提供上述第2電源電壓，在高電平時(shí)輸入具有上述第2電壓的上述定時(shí)信號，輸出延遲第2規(guī)定時(shí)間的第2輸出信號；第3電平移位器，被給予從上述第2延遲補(bǔ)償電路輸出的上述第2輸出信號，把在該第2輸出信號是高電平時(shí)的上述第2電壓升壓為上述第1電壓，輸出到上述行譯碼。


圖1是展示本發(fā)明的實(shí)施方式1的電子電路的構(gòu)成的方框圖。
圖2是展示本發(fā)明的實(shí)施方式2的電子電路的構(gòu)成的方框圖。
圖3是展示本發(fā)明的實(shí)施方式3的電子電路的構(gòu)成的方框圖。
圖4A、4B、4C、4D，是展示在和本發(fā)明有關(guān)的半導(dǎo)體存儲裝置中的由二個(gè)信號的延遲產(chǎn)生的相位偏移的說明圖。
圖5A、5B以及5C，是展示上述第2或者第3實(shí)施方式的半導(dǎo)體存儲裝置中的信號延遲特性的說明圖。
圖6是展示本發(fā)明的實(shí)施方式4的半導(dǎo)體存儲裝置的構(gòu)成的電路圖。
圖7A、7B、7C、7D、7E、7F，是展示在半導(dǎo)體存儲裝置中的理想狀態(tài)下的信號波形變化的時(shí)序圖。
圖8A、8B、8C、8E以及8F，展示和本發(fā)明有關(guān)的半導(dǎo)體存儲裝置中的信號波形變化的時(shí)序圖。
圖9A、9B、9C、9D、9E以及9F，是展示上述實(shí)施方式4的半導(dǎo)體裝置中的信號波形變化的時(shí)序圖。
圖10是展示本發(fā)明的實(shí)施方式5的半導(dǎo)體存儲裝置的構(gòu)成的電路圖。
圖11是展示本發(fā)明的實(shí)施方式6的半導(dǎo)體存儲裝置的構(gòu)成的電路圖。
圖12A、12B、12C，是展示實(shí)施方式6的半導(dǎo)體存儲裝置中的信號波形變化的時(shí)序圖。
圖13是展示用低電壓用晶體管構(gòu)成的CMOS-DRAM單元陣列構(gòu)成的電路圖。
圖14是展示本發(fā)明的實(shí)施方式7的半導(dǎo)體存儲裝置的構(gòu)成的電路圖。
圖15A、15B以及15C，是展示實(shí)施方式7的半導(dǎo)體存儲裝置中的信號波形變化的時(shí)序圖。
具體實(shí)施例方式
以下，參照

本發(fā)明的實(shí)施方式。
(1)實(shí)施方式1用圖1說明本發(fā)明的實(shí)施方式1的電子電路。
本實(shí)施方式具有被分別提供不同的電源電壓VCC，VDD(假設(shè)VCC＞VDD)進(jìn)行動作的邏輯電路LC1、LC2、LC3。
邏輯電路LC1，被提供電源電壓VCC，并被給予輸入信號INPUT進(jìn)行邏輯運(yùn)算，作為其結(jié)果輸出信號OUT1。邏輯電路LC2，被提供電源電壓VDD，并給予同樣的輸入信號INPUT進(jìn)行邏輯運(yùn)算輸出信號OUT2。在此，輸入信號INPUT，是用于使邏輯電路LC1、LC2各自的邏輯運(yùn)算同步的信號，例如與時(shí)鐘等的定時(shí)信號相當(dāng)。邏輯電路LC3，在高電平時(shí)被給予和電源電壓VCC相同電平的信號OUT1，和在高電平時(shí)被給予和電源電壓VDD相同電平的信號OUT2，進(jìn)行邏輯運(yùn)算。
在邏輯電路LC1中的電路動作中產(chǎn)生的延遲時(shí)間，依賴于電源電壓VCC的電壓變動，還依賴于構(gòu)成該電路LC1的晶體管的特性。此外由于邏輯電路LC2中的電路動作產(chǎn)生的延遲時(shí)間，依賴于電源電壓VDD的電壓變動，還依賴于構(gòu)成該電路LC2的晶體管的特性。
因而，在本實(shí)施方式中，設(shè)置具有和邏輯電路LC1具有大致相同的信號延遲的電氣等效的電路構(gòu)成的延遲補(bǔ)償電路DC1，和具有和邏輯電路LC2具有大致相同的信號延遲的電氣等效的電路構(gòu)成的延遲補(bǔ)償電路DC2。
延遲補(bǔ)償電路DC1，被提供電源電壓VCC，在被給予輸入信號INPUT并只延遲第1延遲時(shí)間后，輸出到邏輯電路LC2。延遲補(bǔ)償電路DC2，被提供電源電壓VDD，在被給予輸入信號INPUT并只延遲第2延遲時(shí)間后，輸出到邏輯電路LC1。
在此，延遲補(bǔ)償電路DC1，由被提供和邏輯電路LC1同樣的電源電壓VCC進(jìn)行動作，并且由具有和構(gòu)成邏輯電路LC1的晶體管同樣特性的晶體管構(gòu)成。延遲補(bǔ)償電路DC2，由被提供和邏輯電路LC2同樣的電源電壓VDD進(jìn)行動作，并且由具有和構(gòu)成邏輯電路LC2的晶體管同樣特性的晶體管構(gòu)成。
通過這樣構(gòu)成，來自邏輯電路LC1的輸出信號OUT1，和來自邏輯電路LC2的輸出信號OUT2，都具有依賴于電源電壓VCC以及VDD的延遲特性。即，即使在電源電壓VCC、VDD相互獨(dú)立變動的情況下，輸出信號OUT1、OUT2都只延遲同一時(shí)間。
此外，信號OUT1、OUT2的延遲都依賴于構(gòu)成邏輯電路LC1以及LC2的各自晶體管的特性。由此，即使由于制造工藝等的變動邏輯電路LC1、LC2的某一晶體管的特性獨(dú)立變動的情況下，輸出信號OUT1、OUT2也只延遲同一時(shí)間。
其結(jié)果，抵消相互獨(dú)立變動的電源電壓VCC、VDD的影響，此外相互獨(dú)立地因制造工藝等變動得到的邏輯電路LC1、LC2的晶體管特性的影響波及輸出信號OUT1、OUT2的現(xiàn)象，防止通過給予信號OUT1、OUT2的輸出而動作的后段的邏輯電路LC3產(chǎn)生誤動作，可以實(shí)現(xiàn)電路動作的穩(wěn)定化以及高速化。
如上所述，如果采用本實(shí)施方式，則向分別提供2種電源電壓VCC、VDD動作的邏輯電路LC1、LC2的輸入方，分別提供電源電壓VCC、VDD，此外插入分別包含具有和構(gòu)成邏輯電路LC2、LC1的晶體管具有同樣特性的晶體管的延遲補(bǔ)償電路DC2、DC1。由此，因?yàn)榈窒嗷オ?dú)立變動得到的電源電壓VCC、VDD的變動、晶體管特性的變動的影響，來自邏輯電路LC1、LC2的輸出都受電源電壓VCC、VDD的影響，或者都受邏輯電路LC1、LC2的晶體管特性的影響而延遲，所以可以防止分別被連接在后段上的電路的誤動作，可以謀求動作的穩(wěn)定化并且高速化。
(2)實(shí)施方式2用圖2說明本發(fā)明的實(shí)施方式2的半導(dǎo)體存儲裝置。
本實(shí)施方式，相當(dāng)于把上述實(shí)施方式1適用于DRAM(動態(tài)隨機(jī)存取存儲器)的方式。在此，在上述實(shí)施方式1中的邏輯電路LC1與列譯碼器CD對應(yīng)，被提供電源電壓VCC，并被給予時(shí)鐘CLKCp生成輸出列選擇信號CSL。邏輯電路LC2與DQ控制邏輯電路DQCL對應(yīng)，被提供電源電壓VDD(VCC＞VDD)，并給予時(shí)鐘CLKCp生成輸出數(shù)據(jù)緩沖器驅(qū)動信號QSE。邏輯電路LC3，與包含列選擇門電路、數(shù)據(jù)緩沖器的電路對應(yīng)。此外，列譯碼器CD、DQ控制邏輯電路DQCL，構(gòu)成各自的晶體管特性不同，假設(shè)可以用制造工藝等獨(dú)立變動。
列譯碼器CD輸出的列選擇信號CSL，是用于在規(guī)定時(shí)間，選擇與未圖示的存儲器單元的輸出方連接的位線與數(shù)據(jù)線連接的脈沖狀的信號，高電平時(shí)的電壓和電源電壓VCC是同樣電平。
而后，在列選擇譯碼器CD的輸入一側(cè)，串聯(lián)插入延遲補(bǔ)償電路DC2、CSL脈沖發(fā)生器CSLPG、VDD/VCC電平移位器LS3。
另一方面，DQ控制邏輯電路DQCL輸出的數(shù)據(jù)緩沖器驅(qū)動信號QSE，是用于在規(guī)定時(shí)間、選擇驅(qū)動被設(shè)置在數(shù)據(jù)線上的數(shù)據(jù)緩沖器的脈沖狀的信號，高電平時(shí)的電壓是和電源電壓VDD相同的電平。
在DQ控制邏輯電路DQCL的輸入方，串聯(lián)插入VDD/VCC電平移位器LS1、延遲補(bǔ)償電路DC1、VCC/VDD電平移位器LS2、DQ脈沖發(fā)生器DQPG。
在VDD/VCC電平移位器LS1中輸入時(shí)鐘CLKCp，而該時(shí)鐘CLKCp在高電平時(shí)具有和電源電壓VDD相同的電平。因而，用VDD/VCC電平移位器LS1移位高電平時(shí)的電壓，使得變?yōu)楹碗娫措妷篤CC同樣的電平。
延遲補(bǔ)償電路DC1的構(gòu)成是，被提供電源電壓VCC，具備具有和列譯碼器CD大致相同的延遲特性的電氣等效電路，此外包含具有和列譯碼器CD同等特性的晶體管。因而，從延遲補(bǔ)償電路DC1輸出的時(shí)鐘CLKCp，受電源電壓VCC變動的影響，或者和構(gòu)成列譯碼器CD的晶體管同樣的制造工藝等的變動影響而延遲。
VCC/VDD電平移位器LS2，把從延遲補(bǔ)償電路DC1輸出的在時(shí)鐘CLKCp中的高電平時(shí)的電壓，從電源電壓VCC電平移位到電源電壓VDD電平。
DQ脈沖發(fā)生器DQPG被提供電源電壓VDD，檢測到從電平移位器LS2輸出的在時(shí)鐘CLKCp中的上升邊后變?yōu)楦唠娖剑诮?jīng)過比時(shí)鐘CLKCp的脈沖寬度短的規(guī)定時(shí)間后，輸出恢復(fù)到低電平的信號。由于使用該信號，在DQ控制邏輯電路DQCL中，不受時(shí)鐘CLKCp的脈沖寬度變動的影響，可以正確地實(shí)現(xiàn)與上升邊同步的動作。
來自該DQ脈沖發(fā)生器DQPG的輸出被給予DQ控制邏輯電路DQCL，輸出數(shù)據(jù)緩沖器驅(qū)動信號QSE。
另一方面，延遲補(bǔ)償電路DC2的構(gòu)成是，被給予時(shí)鐘CLKCp，并被提供電源電壓VDD動作，具備具有和DQ控制邏輯電路DQCL大致相同的延遲特性的等效電路構(gòu)成，還包含具有和DQ控制邏輯電路DQCL相同特性的晶體管。因而，從延遲補(bǔ)償電路DC2輸出的時(shí)鐘CLKCp，受到電源電壓VDD變動的影響，或者受到和構(gòu)成DQ控制邏輯電路DQCL的晶體管同樣的制造工藝等變動的影響而延遲。
CSL脈沖發(fā)生器CSLPG，被提供電源電壓VDD，在檢測到從延遲補(bǔ)償電路DC2輸出的在時(shí)鐘CLKCp中的上升邊后變?yōu)楦唠娖?，在?jīng)過比時(shí)鐘CLKCp的脈沖寬度短的規(guī)定時(shí)間后輸出恢復(fù)低電平的信號。由于使用該信號，在列譯碼器CD中，不受時(shí)鐘CLKCp的脈沖寬度變動的影響，可以正確地實(shí)現(xiàn)與上升邊同步的動作。
VDD/VCC電平移位器LS3，把從CSL脈沖發(fā)生器CSLPG輸出的在脈沖中的高電平，從電源電壓VDD移位到電源電壓VCC。
列譯碼器CD，被給予從電平移位器LS3輸出的信號，生成并輸出行選擇信號CSL。
如果采用本實(shí)施方式，則排除由于從外部輸入的多個(gè)電源電壓獨(dú)立變動產(chǎn)生的多個(gè)邏輯電路間延遲的不匹配，還有在使用具有多個(gè)特性的晶體管構(gòu)成的邏輯電路間，各個(gè)晶體管特性因工藝變動等獨(dú)立變動產(chǎn)生的延遲的不匹配，可以使電路動作穩(wěn)定化，進(jìn)而可以使電子電路高速動作。
(3)實(shí)施方式3本發(fā)明的實(shí)施方式3，如圖3所示，相當(dāng)于在上述實(shí)施方式2中的列譯碼器CD以及DQ控制邏輯電路DQCL的輸出方連接具體電路的情況。
把多條字線WL0～WL3和位線BL0～BL3配置成正交，在其交點(diǎn)上設(shè)置配置有存儲器單元MC的存儲器單元陣列MCA。
字線WL0～WL3，用通過輸入行地址RA譯碼的行譯碼器RD選擇其一。
在位線BL0～BL3中分別設(shè)置列選擇門電路CSG0～CSG3的輸入方，列選擇門電路CSG0以及CSG1的輸出方與數(shù)據(jù)線DQL0連接，列選擇門電路CSG2以及CSG3的輸出側(cè)與數(shù)據(jù)線DQL1連接。
在數(shù)據(jù)線DQL0上，插入寫入用的數(shù)據(jù)緩沖器DB0、讀出用的數(shù)據(jù)緩沖器DB1并與輸入輸出線I/O0連接，在數(shù)據(jù)線DQL1上設(shè)置寫入用的數(shù)據(jù)緩沖器DB2、讀出用的數(shù)據(jù)緩沖器DB3并與輸入輸出線I/O1連接。
列選擇門電路CSG0～CSG3，由被輸入列地址CA的列譯碼器CD輸出的列選擇信號CSL選擇驅(qū)動。
此外，輸出緩沖器DB0～DB3，由DQ控制邏輯電路DQCL輸出的數(shù)據(jù)緩沖器驅(qū)動信號QSE選擇驅(qū)動。
例如，在因行譯碼器RD使字線WL0上升，用列譯碼器CD選擇位線BL0，數(shù)據(jù)緩沖器DB0被激活的情況下，在與字線WL0和位線BL0的交點(diǎn)連接的存儲器單元MC上，給予并寫入從外部經(jīng)由輸入輸出線I/O0輸入的數(shù)據(jù)。在選擇數(shù)據(jù)緩沖器DB1的情況下，從該存儲器單元MC讀出的數(shù)據(jù)被從輸入輸出線I/O輸出到外部。
如果采用本實(shí)施方式，因?yàn)?，從被提供電源電壓VCC進(jìn)行動作的列譯碼器CD輸出的列選擇信號CSL，和從被提供電源電壓VDD進(jìn)行動作的DQ控制邏輯電路DQCL輸出的數(shù)據(jù)緩沖器驅(qū)動信號DQL，都受電源電壓VCC以及VDD的電源變動的影響，此外都同等地受到構(gòu)成列譯碼器CD的晶體管的特性以及構(gòu)成DQ控制邏輯電路DQCL的晶體管特性的制造工藝等的變動的影響，所以，在這些變動產(chǎn)生時(shí)，大致以同一時(shí)間延遲。因此，使列選擇門電路CSG0～CSG3以及數(shù)據(jù)緩沖器DB0～DB3的動作定時(shí)同步，可以防止誤動作。
有關(guān)用這樣的實(shí)施方式2、3得到的作用、效果，和與上述本發(fā)明有關(guān)的半導(dǎo)體存儲裝置比較說明。
首先，對于在和本發(fā)明有關(guān)的半導(dǎo)體存儲裝置中的二個(gè)輸出信號CSL、QSE，受電源電壓VCC、VDD的變動，或者受構(gòu)成列譯碼器CD的晶體管、構(gòu)成DQ控制邏輯電路DQCL的晶體管的特性變動的影響?yīng)毩⒌匮舆t的情況，用表示其各自相位的圖4說明。
原本，如圖4A的虛線各自所示，列選擇信號CSL和數(shù)據(jù)緩沖器驅(qū)動信號QSE，各自的電平和電源電壓VCC、VDD不同，而作為相位大致相同。由此，數(shù)據(jù)讀出以及寫入可以不受妨礙地進(jìn)行。
但是，列選擇信號CSL依賴于電源電壓VCC相位變化，電壓如果升高則相位超前，如果降低則相位滯后。同樣，數(shù)據(jù)緩沖器驅(qū)動信號QSE，依賴于電源電壓VDD相位變化，如果電壓升高則相位超前，如果降低則相位滯后。
圖4B分別用點(diǎn)劃線表示電源電壓VCC變動高，電源電壓VDD變動低的情況下的信號CSL、QSE的相位的變化。列選擇信號CSL向圖中箭頭A1的方向(超前)相位偏移，數(shù)據(jù)緩沖器驅(qū)動信號QSE向圖中箭頭B1的方向(滯后方向)相位偏移。由此，如圖所示根據(jù)情況二個(gè)信號CSL、QSE重復(fù)的期間不存在，引起寫入或者讀出動作中的故障。
相反，圖4C分別用點(diǎn)劃線表示電源電壓VCC變動低，電源電壓VDD變動高的情況下的信號CSL、QSE的相位的變化。列選擇信號CSL向圖中箭頭A2的方向(超前)相位偏移，數(shù)據(jù)緩沖器驅(qū)動信號QSE向圖中箭頭B2的方向(滯后方向)相位偏移。這種情況下，也是根據(jù)情況二個(gè)信號CSL、QSE重復(fù)的期間不存在，引起寫入或者讀出動作中的故障。
即使在產(chǎn)生這種相位偏移的情況下，如果要確保二個(gè)信號CSL、QSE重復(fù)的期間，則在和本發(fā)明相關(guān)的裝置中，如圖4D中箭頭所示需要擴(kuò)大各個(gè)脈沖寬度。這就妨礙DRAM的高速動作。
與此相反，圖5展示在上述實(shí)施方式2、實(shí)施方式3中的二個(gè)信號CSL、QSE的相位變化。圖5A展示信號CSL、QSE的原本的相位以及電壓。
圖5B展示從該狀態(tài)到電源電壓VCC下降的情況。列選擇信號CS L，如箭頭A11所示電壓降低，并且相位滯后偏移。數(shù)據(jù)緩沖器驅(qū)動信號QSE，電壓和VDD的電平相同沒有變化，而如箭頭B11所示相位和信號CSL同樣滯后延遲。這是因?yàn)樾盘朡SE依賴于電源電壓VCC以及VDD的雙方，并且特性相同的緣故。反之當(dāng)電源電壓VCC變動高的情況下，列選擇信號CSL在電壓升高的同時(shí)相位超前偏移。數(shù)據(jù)緩沖器驅(qū)動信號QSE，在電壓和VDD的電平相同而相位同樣超前偏移。由此，任何情況都可以確保二個(gè)信號CSL和QSE間重復(fù)的期間，可以沒有故障地進(jìn)行讀出以及寫入動作。
當(dāng)電源電壓VDD下降的情況下，如圖5C所示。數(shù)據(jù)緩沖器驅(qū)動信號QSE，如箭頭B12所示電壓降低，并且相位滯后延遲。列選擇信號CSL，維持和VCC同樣的電平，而如箭頭A12所示相位和信號QSE同樣滯后延遲。反之當(dāng)電源電壓VCC變動高的情況下，數(shù)據(jù)緩沖器驅(qū)動信號QSE其電壓升高并且相位超前延遲。列選擇信號CSL，其電壓和VCC是同樣的電平而相位同樣超前偏移。由此，確保二個(gè)信號CSL和QSE之間重復(fù)的期間，沒有故障的動作。
如上所述，如果采用上述實(shí)施方式，則在從外部提供多個(gè)電源電壓的電子電路或者半導(dǎo)體存儲裝置中，排除由于其電源電壓獨(dú)立變動產(chǎn)生的內(nèi)部電路的延遲的不匹配，使電路動作穩(wěn)定化，進(jìn)而可以實(shí)現(xiàn)電子電路的高速動作。這是因?yàn)橐蕾囯p方的電源電壓，并且使用同樣特性的晶體管的緣故。此外，在由具有多個(gè)特性的晶體管構(gòu)成的電子線路或者半導(dǎo)體存儲裝置中，排除各個(gè)晶體管特性由于工序變動等獨(dú)立變動產(chǎn)生的內(nèi)部電路的延遲的不匹配，使電路動作穩(wěn)定化，可以高速動作。
(4)實(shí)施方式4圖6展示本發(fā)明的實(shí)施方式4的半導(dǎo)體存儲裝置的構(gòu)成。
本實(shí)施方式，相當(dāng)于把邏輯電路以及延遲補(bǔ)償電路的構(gòu)成更具體化的方式。
邏輯電路LC11、邏輯電路LC12分別是二進(jìn)制譯碼電路，輸出信號1a、1b。輸入該信號的邏輯電路LC13，具備作為AND電路的構(gòu)成。而后，這些邏輯電路LC11～LC13，構(gòu)成相對全部4位地址A<0>～A<3>的二進(jìn)制譯碼器。
向邏輯電路LC11的輸入方，提供電源電壓VDD，插入被輸入地址A<0>～A<1>的延遲補(bǔ)償電路DC12，向邏輯電路LC12的輸入方，提供電源電壓VCC，插入被輸入地址A<2>～A<3>的延遲補(bǔ)償電路DC11。延遲補(bǔ)償電路DC11，具有和邏輯電路LC11同樣的由被給予電源電壓VCC進(jìn)行動作的晶體管構(gòu)成的邏輯門電路(AND電路AN11，反向器IN11)，延遲補(bǔ)償電路DC12，具有和邏輯電路LC12同樣的由被給予電源電壓VDD進(jìn)行動作的晶體管構(gòu)成的邏輯門電路(AND電路AN12，反向器IN12)。
而后，延遲補(bǔ)償電路DC11具有產(chǎn)生和邏輯電路LC11大致相同的延遲時(shí)間的電氣等效構(gòu)成，延遲補(bǔ)償電路DC12具有產(chǎn)生和邏輯電路LC12大致相同的延遲時(shí)間的電氣等效構(gòu)成。延遲補(bǔ)償電路DC11和邏輯電路LC11、延遲補(bǔ)償電路DC12和邏輯電路LC12，各自在邏輯上不同。但是，各自的延遲特性相等。
說明本實(shí)施方式中的動作。在本實(shí)施方式中，每2位的地址A<0>～A<1>經(jīng)由延遲補(bǔ)償電路DC12輸入到邏輯電路LC11，地址A<2>～A<3>經(jīng)由延遲補(bǔ)償電路DC11輸入到邏輯電路LC12，在邏輯電路LC13，進(jìn)行邏輯運(yùn)算，輸出16位的信號字線單位WL地址A<0>～A<15>。由此，如果輸入具有組合某些值的地址A<0>～A<3>，則通過選擇某一字線電位WL變?yōu)檫壿嬛怠?”，另一字線電位WL變?yōu)檫壿嬛怠?”。
圖7A展示本實(shí)施方式中的地址A<03>的波形變化，圖7B展示信號1aA<0>和A<1>的波形變化，圖7C展示信號2aA<2>和A<3>的波形變化，圖7D～7E展示字線電位WL<15>、WL<0>、WL<3>的波形變化。
首先，考慮地址A<03>如圖7所示，在時(shí)刻t1中同時(shí)從邏輯值“0”向“1”變化，在經(jīng)過規(guī)定時(shí)間后同時(shí)從“1”變?yōu)椤?”時(shí)變化的情況。
邏輯電路LC11的輸出信號1a，如圖7B所示的波形那樣，在延遲時(shí)間τ1經(jīng)過的時(shí)刻t2中從邏輯值“0”向“1”變化，其后從“1”向“0”變化。同樣，邏輯電路LC12的輸出信號，如圖7C所示的波形那樣，在延遲時(shí)間τ2經(jīng)過的時(shí)刻t2中邏輯值從“0”向“1”變化，其后從“1”向“0”變化。
從被給予這些輸出信號1a、2a的邏輯電路LC13輸出的例如字線電位WL<15>，如圖7D所示，進(jìn)而在延遲時(shí)間τ3經(jīng)過的時(shí)刻t3中從邏輯值“0”向“1”變化，其后從“1”向“0”變化。信號WL<0>如圖7E所示，在時(shí)刻t3中從邏輯值“1”向“0”變化，其后，從“0”向“1”變化。字線電位WL<3>，如圖7F所示，維持邏輯值“0”。
但是，該圖7A～7F中分別所示的輸入輸出信號的波形都是理想的波形，在來自邏輯電路LC11的輸出信號1a中產(chǎn)生的延遲時(shí)間τ1，和在來自邏輯電路LC12的輸出信號2a中產(chǎn)生的延遲時(shí)間τ2相等，在定時(shí)中不產(chǎn)生偏差。但是，如果在電源電壓和晶體管特性中產(chǎn)生變動，則如上所述在和本發(fā)明有關(guān)的裝置中，在延遲時(shí)間τ1、τ2之間不產(chǎn)生偏差。
如圖8A所示，在輸入和圖7A一樣的地址A<03>的情況下，來自邏輯電路LC11的輸出信號1a，如圖8B所示的波形那樣，假設(shè)和圖7B一樣，只延遲時(shí)間τ1，從時(shí)刻t2開始上升。
但是，電源電壓VDD降低是原因之一，來自邏輯電路LC12的輸出信號2aA<2>和A<3>，如圖8C的波形所示，和圖7C所示的波形不同，不僅在時(shí)間τ2而其只在Δτ2從進(jìn)一步檢測的時(shí)間t2開始上升。
其結(jié)果，在原本應(yīng)該同步的邏輯電路LC11和LC12之間產(chǎn)生不匹配。而后，從輸入定時(shí)偏差的二個(gè)輸出信號1aA<0>和A<1>，和輸出信號2aA<2>～A<3>的邏輯電路LC13輸出的字線電位WL<15>，如圖8D的波形所示，和圖7D所示的波形不同，在從時(shí)刻t3延遲的時(shí)刻t4中，從邏輯“0”向邏輯“1”上升。由此，該波形其邏輯“1”期間比原本的長度短。
進(jìn)而，如果產(chǎn)生這種不匹配，則原本字線電位WL<3>如圖7F的波形那樣，必須維持邏輯“ 0”，而如圖8F的波形那樣，還產(chǎn)生誤輸出邏輯值“1”的現(xiàn)象。
進(jìn)而如果不匹配變大，則在來自邏輯電路LC11的輸出信號1a和來自邏輯電路LC12的輸出信號2a之間沒有重復(fù)的期間，還會引起來自邏輯電路13的輸出信號字線電位WL<15>的波形維持在邏輯“0”的現(xiàn)象。因而，在和本發(fā)明有關(guān)的電路中，不能期望在寬范圍的電源電壓的范圍中穩(wěn)定動作。
解決這種問題的本實(shí)施方式中的動作波形展示在圖9中，如圖9A所示，在輸入和圖7A同樣的地址A<03>的情況下，來自邏輯電路LC11的輸出信號1aA<0>和A<1>，如圖9B的波形1b那樣，因電源電壓VCC以及VDD變動以及晶體管特性的變動而延遲上升。
同樣，來自邏輯電路LC12的輸出信號2aA<2>和<3>，如圖9B的波形那樣，因電源電壓VCC以及VDD變動以及晶體管特性的變動而延遲上升。
進(jìn)而，邏輯電路LC13的輸出信號字線電位WL<15>、WL<0>，如圖9D、9E所示，因電源電壓VCC以及VDD變動和晶體管特性的變動而分別變化。
用簡單的公式說明這時(shí)的延遲時(shí)間。在電源電壓和晶體管特性不產(chǎn)生變動的狀態(tài)下的邏輯電路LC11中的標(biāo)準(zhǔn)延遲時(shí)間用τ1表示，因高電源電壓VCC的變動和高電壓用晶體管的特性變動中產(chǎn)生的延遲時(shí)間用Δτ1表示。同樣，在電源電壓和晶體管特性不產(chǎn)生變動的狀態(tài)下的邏輯電路LC12中的標(biāo)準(zhǔn)延遲時(shí)間用Δτ2表示。在低電源電壓VDD的變動和低電壓用晶體管的特性變動產(chǎn)生的延遲時(shí)間用Δτ2表示。
這種情況下的邏輯電路LC11的延遲時(shí)間為τ1+Δτ1，和該邏輯電路LC11延遲特性相同的延遲補(bǔ)償電路DC12的延遲時(shí)間同樣為τ1+Δτ1。邏輯電路LC12的延遲時(shí)間為τ2+Δτ2，和該邏輯電路LC12延遲特性相同的延遲補(bǔ)償電路DC12的延遲時(shí)間同樣為τ2+Δτ2。
這時(shí)，從2位地址A<01>的邏輯值變換后到邏輯電路LC11的輸出信號的邏輯值變化前的時(shí)間，可以用(τ2+Δτ2)+(τ1+Δτ1)表示。同樣，從2位的地址A<23>的邏輯值變換后到邏輯電路LC12的輸出信號的邏輯值變化前的時(shí)間，變?yōu)?τ1+Δτ1)+(τ2+Δτ2)。
如此式所示，邏輯電路LC11的輸出信號1a的延遲時(shí)間和邏輯電路LC12的輸出信號2a的延遲時(shí)間，即使在高電源電壓VCC、低電源電壓VDD的只一方變動的情況下，以及/或者高電壓用晶體管、低電壓用晶體管的特性的只一方變動的情況下，也相互相等。
進(jìn)而，在假設(shè)電源電壓和晶體管特性不產(chǎn)生變動的狀態(tài)下的邏輯電路LC13中的標(biāo)準(zhǔn)延遲時(shí)間用τ3表示，提供給該電路LC13的電源電壓(在本實(shí)施方式中是高電源電壓VCC)的變動和高電壓用晶體管的特性變動中產(chǎn)生的延遲時(shí)間用Δτ3表示的情況下，來自該邏輯電路LC13的輸出信號字線電位WL<015>的延遲時(shí)間，在未產(chǎn)生變動的情況下是τ1+τ2+τ3，在產(chǎn)生變動的情況下是Δτ1+Δτ2+Δτ3。
在邏輯電路LC13的輸出中的，不變動的情況下的延遲時(shí)間，以及變動產(chǎn)生的延遲時(shí)間，與插入延遲補(bǔ)償電路DC11、DC12前相比增大。但是，由此產(chǎn)生的不利，與用高電壓用晶體管構(gòu)成電路全體的情況，或者以低電壓用晶體管構(gòu)成的情況相比小。
如果采用這種本實(shí)施方式，則即使由于電源電壓和晶體管特性的變動，在邏輯電路LC11中的延遲時(shí)間和邏輯電路LC12中的延遲時(shí)間之間產(chǎn)生不匹配的情況下，由于具有被設(shè)置在各自輸入方的延遲補(bǔ)償電路DC12、DC11的作用，不匹配被消除，不產(chǎn)生來自邏輯電路LC13的輸出信號的波形變細(xì)或者消失的問題。此外，也不會發(fā)生要維持原本邏輯“0”的輸出信號變?yōu)檫壿嬛怠?”的現(xiàn)象。
(5)實(shí)施方式5有關(guān)本發(fā)明的實(shí)施方式5，用表示其構(gòu)成的圖10說明。
本實(shí)施方式，相當(dāng)于在上述實(shí)施方式4中，在把低電壓信號線連接到高電壓的電路時(shí)，在其間插入VDD/VCC電平移位器的情況。目前，一般作為高電源電壓VCC使用2.5V，作為低電源電壓VDD使用1.5V。這種情況下，如果把用1.5V驅(qū)動的信號線連接到用2.5V驅(qū)動的CMOS電路上，則P溝道晶體管并未處于完全截止?fàn)顟B(tài)，電流繼續(xù)流過。為了避免這種情況，需要把信號線的電位升壓變化為2.5V的VDD/VCC電平移位器。
但是，電平移位器一般多是利用P溝道晶體管和N溝道晶體管的電流驅(qū)動力比的電路，在這種構(gòu)成中延遲時(shí)間受高電源電壓VCC和低電源電壓VDD的電源變動的影響大。
因而在本實(shí)施方式中，如圖10所示，在被提供高電源電壓VCC的邏輯電路LC11的輸入一方插入電平移位器LS12，進(jìn)而在被插入在邏輯電路LC12的輸入一方的延遲緩沖電路DC11的輸入一方插入電平移位器LS11。在此，因?yàn)槎€(gè)電平移位器LS11、LS12電路構(gòu)成等效，所以對于電源電壓VCC的變動和晶體管特性的變動始終產(chǎn)生相互相等的延遲時(shí)間。因而，即使把這樣的電平移位器LS11、LS12分別插入邏輯電路LC12、LC11的輸入側(cè)，也不會在延遲時(shí)間中產(chǎn)生不匹配。
(6)實(shí)施方式6有關(guān)本發(fā)明的實(shí)施方式6的半導(dǎo)體存儲裝置，用圖11說明。本實(shí)施方式，是把本發(fā)明適用在DRAM中的例子，在三個(gè)邏輯電路LC31～LS33中，邏輯電路LC31相當(dāng)于行譯碼器，邏輯電路LC32相當(dāng)于讀出放大器控制電路，邏輯電路LC33相當(dāng)于存儲器陣列以及讀出放大器。
而后，和上述實(shí)施方式5一樣，在邏輯電路LC31的輸入一方，串聯(lián)插入延遲補(bǔ)償電路DC32、VDD/VCC電平移位器LS32，在邏輯電路LC2的輸入一方，串聯(lián)插入VDD/VCC電平移位器LS31、延遲補(bǔ)償電路DC31。
在此，延遲補(bǔ)償電路DC31，具備具有和邏輯電路LC31等效的延遲特性的構(gòu)成，延遲補(bǔ)償電路DC32，具備具有和邏輯電路LC32等效的延遲特性的構(gòu)成。此外電平移位器LS31、LS32具備同一電路構(gòu)成。在延遲補(bǔ)償電路DC31中，在其一部分中包含VCC/VDD電平移位器LS33。
在被包含在邏輯電路LS33中的存儲器單元中，1個(gè)DRAM單元有1個(gè)N溝道晶體管Tr和1個(gè)電容器CP組成，被連接在電容器CP一端上的存儲節(jié)點(diǎn)SN經(jīng)由N溝道晶體管Tr與位線BL連接。在該構(gòu)成中，為了傳送位線BL的高電平，必須把柵極電位設(shè)置成比源極電位至少高晶體管Tr的閾值電壓Vth。
例如，在最近的技術(shù)中，有把位線BL的高電平設(shè)置成1.5V，把字線WL的高電平設(shè)置成3.0V的例子。這種情況下，構(gòu)成邏輯電路的低電壓用晶體管以低單元電壓1.5V為最佳。柵極氧化摸厚度被微細(xì)化至3nm，溝道長度被微細(xì)化至100nm，由此構(gòu)成的CMOS柵極的信號傳遞延遲被高速化至30p秒。
另一方面，構(gòu)成DRAM單元陣列的N溝道晶體管Tr，以及構(gòu)成邏輯電路LC1(行譯碼器)的晶體管是高電壓晶體管，高電源電壓3.0V為最佳。這種情況下的柵極氧化膜厚度為6nm，溝道長度為200nm。
如果假設(shè)只用低電壓用晶體管構(gòu)成DRAM，則這種情況下的行譯碼器RD和存儲器單元陣列MCA，變?yōu)槿鐖D13所示的構(gòu)成。在1個(gè)存儲器單元中，需要使用N溝道晶體管NTr以及P溝道晶體管PTr，和1個(gè)電容器CP。其結(jié)果，必須配置正負(fù)邏輯的成對的字線WLn以及WLp。由此，存儲器單元陣列的面積大幅度增大。因而，即使在局部使用了例如對微細(xì)化不利的高電壓用晶體管，也可以設(shè)置成簡易構(gòu)成的本實(shí)施方式的電路一方，可以高集成化。
以下，說明本實(shí)施方式中的動作定時(shí)。圖12展示本實(shí)施方式中的各信號的動作波形。在本實(shí)施方式中，在邏輯電路LC33的存儲單元以及讀出放大器中，需要連接高電壓的信號線(字線WL<03>)，和低電壓的信號線(讀出放大器控制線SEPn、SENp)，需要確保兩者的動作定時(shí)的匹配性。
與具有圖12A所示的波形的定時(shí)信號RASp同步，邏輯電路LC31、LC32、LC33的定時(shí)同步。
如果定時(shí)信號RASp變?yōu)楦唠娖?，則經(jīng)由延遲補(bǔ)償電路DC32、VDD/VCC電平移位器LS32，生成圖12B所示的行譯碼器控制信號RSTp并給予邏輯電路LC31。
根據(jù)被輸入到邏輯電路LC31的行地址RAt<0>，RAc<0>，RAt<1>，RAc<1>的電平，如圖12所示4條字線WL中的其中1條變?yōu)楦唠娖健Ｔ诖耍志€WL如上所述上升至3.0V。
由于其中1條字線WL變?yōu)楦唠娖?，因而存儲器單元的存儲?jié)點(diǎn)SN和位線BL被電氣連接，根據(jù)被存儲在存儲單元中的電荷量，在位線對BLt和BLc之間產(chǎn)生微小的電位差。
其后，從邏輯電路LC32輸出的讀出放大器控制信號SENp以及SEPn如圖12B所示變?yōu)楦唠娖剑话谶壿嬰娐稬C33中的讀出放大器被激活。位線對BLt、BLc的電位差被放大，最終變?yōu)?.5V。
此后，定時(shí)信號RASp如圖12A所示與變?yōu)樾凶g碼器的定時(shí)同步，如圖12B所示字線控制線RSTp恢復(fù)到低電平，如圖12C所示上升后的字線WL的電位恢復(fù)到低電平。進(jìn)而，由于讀出放大器控制信號SENp恢復(fù)到低電平，因而讀出放大器處于非激活狀態(tài)，位線對BLt以及BLc為了以下的讀出動作被預(yù)充電至0.75V。
控制上述一連串的動作的定時(shí)的動作，在存儲器的讀出以及寫入中非常重要。例如，在字線WL變?yōu)楦唠娖胶螅绻x出控制信號SENp達(dá)到高電平前的時(shí)間間隔過短，則在位線對BLt、BLc之間產(chǎn)社的電位差過小，出現(xiàn)讀出不良。
反之，如果兩者的時(shí)間間隔過長，則恢復(fù)(數(shù)據(jù)的寫入恢復(fù)動作)的時(shí)間變短，位線BLt不能達(dá)到1.5V，數(shù)據(jù)的刪除不良。
如果采用本實(shí)施方式，則即使在產(chǎn)生高電壓單元VCC、低電壓電源VDD獨(dú)立的電壓變動，或者高電壓用晶體管、低電壓用晶體管獨(dú)立的特性變動時(shí)，也可以最佳地控制上述定時(shí)，可以不引起誤動作地實(shí)現(xiàn)高速動作。
(7)實(shí)施方式7用表示其構(gòu)成的圖14說明本發(fā)明的實(shí)施方式7。
本實(shí)施方式，相當(dāng)于把本發(fā)明用于在半導(dǎo)體存儲裝置中的列選擇門電路CSG41和數(shù)據(jù)緩沖器(寫入用數(shù)據(jù)緩沖器D-BF，讀出用數(shù)據(jù)緩沖器Q-BF)的控制中的例子。
這種情況下的邏輯電路LC41是列譯碼器，邏輯電路LC42是脈沖發(fā)生電路PG42以及數(shù)據(jù)緩沖器控制電路DBCC42，邏輯電路LC43是列選擇門電路CSG41以及數(shù)據(jù)緩沖器D-BF，Q-BF。
這些電路的連接關(guān)系，和上述實(shí)施方式6相同。即，定時(shí)信號CLKp經(jīng)由延遲補(bǔ)償電路DC42、VDD/VCC電平移位器LS42給予邏輯電路LC41，定時(shí)信號CLKp經(jīng)由VDD/VCC電平移位器LS41、延遲補(bǔ)償電路DC41給予邏輯電路LC42，從邏輯電路LC41輸出的列選擇信號CSLp，和從邏輯電路LC42輸出的數(shù)據(jù)緩沖器驅(qū)動信號DSEp、QSEp被輸入邏輯電路LC43。
延遲補(bǔ)償電路DC41，具備具有和邏輯電路LC41同等的延遲特性的電氣等效構(gòu)成，延遲補(bǔ)償邏輯電路DC42具備具有和邏輯電路LC42同等的延遲特性的電氣等效構(gòu)成，此外，VDD/VCC電平移位器LS41、LS42，具備同一電路構(gòu)成。
在最近的DRAM中，訪問列的動作是要求超過200MHz的高速動作。同樣，為了盡量削減成本，進(jìn)一步要求高集成化。為了滿足這2個(gè)要求，最重要的是，列選擇門電路的構(gòu)成和其控制方法。
列選擇門電路CSG41，在讀出放大器區(qū)域中，對每條位線BL1設(shè)置1條。而后，根據(jù)被輸入邏輯電路(列譯碼器)LC41的列地址CA，選擇1個(gè)列選擇線CSLp，與此連接的列選擇門電路CSG41和對應(yīng)的位線對BLt以及BLc和數(shù)據(jù)線對DQt以及DQc電氣連接。
例如在最近的16M位混合型DRAM中，與128條數(shù)據(jù)線相對的位線的條數(shù)達(dá)到6萬5千條。為了實(shí)現(xiàn)高集成化，要求列選擇門電路是簡易的構(gòu)成，其一個(gè)構(gòu)成例子是把N溝道晶體管作為開關(guān)元件使用。
但是，在此構(gòu)成中，和在上述實(shí)施方式6中說明的用1個(gè)晶體管以及1個(gè)電容器構(gòu)成的DRAM單元的情況相同，必須把列選擇信號線CSLp的電壓提高到存儲器的晶體管的閾值Vth以上。由此，列選擇信號線CSLp，變?yōu)楦唠妷壕€。
另一方面，驅(qū)動128條數(shù)據(jù)線的寫入用數(shù)據(jù)緩沖器D-BF以及讀出用數(shù)據(jù)緩沖器Q-BF為了實(shí)現(xiàn)高速動作，希望用低電源電壓以低電壓用晶體管構(gòu)成。
在此，需要使高電壓線的列選擇信號CSL和低電壓線的數(shù)據(jù)緩沖器驅(qū)動線DSEp、QSEp的驅(qū)動定時(shí)一致。
圖15展示這種情況下的動作波形，說明本實(shí)施方式中的動作。與具有圖15A所示的波形的定時(shí)信號CLKp同步，該DRAM動作。如果定時(shí)信號CLKp變?yōu)楦唠娖剑瑒t經(jīng)由延遲補(bǔ)償電路DC42、電平移位器LS42生成圖15C所示的列譯碼器控制信號CSLEp，并被輸入邏輯電路LC41(列譯碼器)。
與該信號CSLEp同步，根據(jù)被輸入邏輯電路LC41的列地址CAt<0>，CAc<0>，CAt<1>，CAc<1>，如圖15C所示，1條列選擇信號線CSLp變?yōu)楦唠娖?。在此，列選擇信號線CSLp，如上所述達(dá)到2.5V這一高的電位。
由于列選擇信號線CSLp變?yōu)楦唠娖?，因而位線對BLt、BLc和數(shù)據(jù)線對DQt、DQc被電氣連接。
與此同時(shí)，從邏輯電路LC42輸出的，使寫入用數(shù)據(jù)緩沖器D-BF，或者讀出用數(shù)據(jù)緩沖器Q-BF激活的數(shù)據(jù)緩沖器驅(qū)動信號線DSEp，或者QSEp變?yōu)楦唠娖健Ｔ搫幼?，最近可以?～2ns完成。此外，如果在該狀態(tài)下放置則也會產(chǎn)生多余的貫通電流，把列選擇信號線CSL以自匹配非激活，包含在邏輯電路LC2中的脈沖發(fā)生電路PG42控制用于同時(shí)使寫入用數(shù)據(jù)緩沖器D-BF、讀出用數(shù)據(jù)緩沖器Q-BF非激活的定時(shí)。
和上述實(shí)施方式6一樣，即使在本實(shí)施方式中控制上述的一連串的動作的定時(shí)也非常重要。為了實(shí)現(xiàn)高速動作，需要縮短脈沖寬度。例如，為了實(shí)現(xiàn)200MHz的動作，如果考慮元件的特性離散和起伏，脈沖寬度的設(shè)定值必須在2ns以下。
在另一方面，脈沖寬度過短，還會引起動作不良。在讀出動作中，如果在數(shù)據(jù)線中不產(chǎn)生充分的電位的階段使讀出用數(shù)據(jù)緩沖器Q-BF動作，則出現(xiàn)讀出不良。此外，在寫入動作中，不能使位線對BLt、BLc的電位的高低關(guān)系反轉(zhuǎn)從而出現(xiàn)寫入不良。在引起這種動作不良的原因中，處了脈沖寬度過短的情況以外，列選擇信號線CSLp和數(shù)據(jù)緩沖驅(qū)動信號QSEp、DSEp之間的定時(shí)的不匹配也是原因。
與此相反，如果采用本實(shí)施方式，則即使在因二個(gè)電源電壓VCC、VDD獨(dú)立變動，或者構(gòu)成兩者的高電壓用晶體管、低電壓用晶體管的特性獨(dú)立地離散的情況下，也可以確保從邏輯電路LC輸出的列選擇信號CSLp，和從邏輯電路LC2輸出的數(shù)據(jù)緩沖器驅(qū)動信號QSEp以及DSEp的定時(shí)匹配性。由此，可以不需要對脈沖寬度和延遲時(shí)間等有充分的富余，可以實(shí)現(xiàn)穩(wěn)定的電路動作。
上述的實(shí)施方式都只是一個(gè)例子，并不限定本發(fā)明。例如，在上述第2～第7的實(shí)施方式中以DRAM為例說明。但是，本發(fā)明并不限于DRAM，還可以廣泛地適用于具有被提供多個(gè)電源電壓動作，并且需要同步動作的二個(gè)電路的裝置。
權(quán)利要求
1.電子電路，包含第1延遲補(bǔ)償電路，被提供第1電源電壓，被輸入第1信號，輸出延遲了第1規(guī)定時(shí)間的第1輸出信號；第2延遲補(bǔ)償電路，被提供第2電源電壓，被輸入第1信號，輸出延遲了第2規(guī)定時(shí)間的第2輸出信號；第1邏輯電路，被提供上述第1電源電壓，給予從上述第2延遲補(bǔ)償電路輸出的上述第2輸出信號，進(jìn)行第1邏輯運(yùn)算輸出第1運(yùn)算結(jié)果；第2邏輯電路，被提供上述第2電源電壓，給予從上述第1延遲補(bǔ)償電路輸出的上述第1輸出信號，進(jìn)行第2邏輯運(yùn)算輸出第2邏輯運(yùn)算結(jié)果。
2.權(quán)利要求1所述的電子電路，上述第1電源電壓比上述第2電源電壓高，上述第1輸入信號，在高電平時(shí)是和上述第2電源電壓相同的電位，上述電子電路還包含第1升壓電路，被給予上述第1輸入信號，把高電平時(shí)的上述第2電源電壓升壓為上述第1電源電壓后給予上述第1延遲補(bǔ)償電路；第2升壓電路，被給予從上述第2延遲補(bǔ)償電路輸出的、在高電平時(shí)作為和上述第2電源電壓相同電平的上述第2輸出信號，把高電平時(shí)的上述第2電源電壓升壓為上述第1電源電壓后給予上述第1邏輯電路。
3.權(quán)利要求1所述的電子電路，上述第1延遲補(bǔ)償電路被輸入N位地址，并對應(yīng)于N位具有多個(gè)第1運(yùn)算元件，每個(gè)第1運(yùn)算元件被輸入該地址中的1位地址和上述第1電源電壓后進(jìn)行AND運(yùn)算并加以輸出，其中N為不小于1的整數(shù)，上述第2延遲補(bǔ)償電路被輸入N位地址，并對應(yīng)于N位具有多個(gè)第2運(yùn)算元件，每個(gè)第2運(yùn)算元件被輸入該地址中的1位地址和上述第2電源電壓后進(jìn)行AND運(yùn)算并加以輸出，其中N為不小于1的整數(shù)，上述第1邏輯電路對應(yīng)于N位具有多個(gè)第3運(yùn)算元件，每個(gè)第3運(yùn)算元件被輸入從上述第2延遲補(bǔ)償電路輸出的N位信號中的2個(gè)反轉(zhuǎn)或非反轉(zhuǎn)的信號后進(jìn)行AND運(yùn)算并加以輸出，上述第2邏輯電路對應(yīng)于N位具有多個(gè)第4運(yùn)算單元，每個(gè)第4運(yùn)算元件被輸入從上述第1延遲補(bǔ)償電路輸出的N位信號中的2個(gè)反轉(zhuǎn)或非反轉(zhuǎn)的信號后進(jìn)行AND運(yùn)算并加以輸出。
4.權(quán)利要求1所述的電子電路，上述第1延遲補(bǔ)償電路，具備具有和上述第1邏輯電路大致相同的信號延遲的電氣等效電路構(gòu)成，上述第2延遲補(bǔ)償電路，具備具有和上述第2邏輯電路大致相同的信號延遲的電氣等效電路構(gòu)成。
5.權(quán)利要求1所述的電子電路，上述第1信號，是用于使上述第1邏輯電路的上述第1邏輯運(yùn)算和上述第2邏輯電路的上述第2邏輯運(yùn)算同步的定時(shí)信號。
6.一種電子電路，包含第1延遲補(bǔ)償電路，包含被提供第1電源電壓，具有第1特性的晶體管，且被輸入第1信號，輸出延遲了第1規(guī)定時(shí)間的第1輸出信號；第2延遲補(bǔ)償電路，包含被提供第2電源電壓，具有第2特性的晶體管，且被輸入上述第1信號，輸出延遲了第2規(guī)定時(shí)間的第2輸出信號；第1邏輯電路，被提供上述第1電源電壓，給予從上述第2延遲補(bǔ)償電路輸出的上述第2輸出信號，進(jìn)行第1邏輯運(yùn)算并輸出第1運(yùn)算結(jié)果；第2邏輯電路，被提供上述第2電源電壓，給予從上述第1延遲補(bǔ)償電路輸出的上述第1輸出信號，進(jìn)行第2邏輯運(yùn)算輸出第2運(yùn)算結(jié)果。
7.權(quán)利要求6所述的電子電路，上述第1電源電壓比上述第2電源電壓高，上述第1輸入信號，在高電平時(shí)是和上述第2電源電壓相同的電位，上述電子電路還包含第1升壓電路，被給予上述第1輸入信號，把高電平時(shí)的上述第2電源電壓升壓為上述第1電源電壓后給予上述第1延遲補(bǔ)償電路；第2升壓電路，被給予從上述第2延遲補(bǔ)償電路輸出的、在高電平時(shí)作為和上述第2電源電壓相同電平的上述第2輸出信號，把高電平時(shí)的上述第2電源電壓升壓為上述第1電源電壓后給予上述第1邏輯電路。
8.權(quán)利要求6所述的電子電路，上述第1延遲補(bǔ)償電路被輸入N位地址，并對應(yīng)于N位具有多個(gè)第1運(yùn)算元件，每個(gè)第1運(yùn)算元件被輸入該地址中的1位地址和上述第1電源電壓后進(jìn)行AND運(yùn)算并加以輸出，其中N為不小于1的整數(shù)，上述第2延遲補(bǔ)償電路被輸入N位地址，并對應(yīng)于N位具有多個(gè)第2運(yùn)算元件，每個(gè)第2運(yùn)算元件被輸入該地址中的1位地址和上述第2電源電壓后進(jìn)行AND運(yùn)算并加以輸出，其中N為不小于1的整數(shù)，上述第1邏輯電路對應(yīng)于N位具有多個(gè)第3運(yùn)算元件，每個(gè)第3運(yùn)算元件被輸入從上述第2延遲補(bǔ)償電路輸出的N位信號中的2個(gè)反轉(zhuǎn)或非反轉(zhuǎn)的信號后進(jìn)行AND運(yùn)算并加以輸出，上述第2邏輯電路對應(yīng)于N位具有多個(gè)第4運(yùn)算單元，每個(gè)第4運(yùn)算元件被輸入從上述第1延遲補(bǔ)償電路輸出的N位信號中的2個(gè)反轉(zhuǎn)或非反轉(zhuǎn)的信號后進(jìn)行AND運(yùn)算并加以輸出。
9.權(quán)利要求6所述的電子電路，上述第1延遲補(bǔ)償電路，具備具有和上述第1邏輯電路大致相同的信號延遲的電氣等效電路構(gòu)成，上述第2延遲補(bǔ)償電路，具備具有和上述第2邏輯電路大致相同的信號延遲的電氣等效電路構(gòu)成。
10.權(quán)利要求6所述的電子電路，上述第1信號，是用于使上述第1邏輯電路的上述第1邏輯運(yùn)算和上述第2邏輯電路的上述第2邏輯運(yùn)算同步的定時(shí)信號。
11.一種電子電路，包含第1電平移位器，被輸入在高電平時(shí)具有第2電壓的第1信號，把該第2電壓升壓為第1電壓后輸出上述第1信號；第1延遲補(bǔ)償電路，被提供具有上述第1電壓的第1電源電壓，給予從上述第1電平移位器輸出的上述第1信號，輸出延遲了第1規(guī)定時(shí)間的第1輸出信號；第2電平移位器，給予在從上述第1延遲補(bǔ)償電路輸出的是高電平時(shí)具有上述第1電壓的上述第1輸出信號，把該第1電壓降壓為上述第2電壓后輸出上述第1輸出信號；第2延遲補(bǔ)償電路，被提供上述第2電源電壓，在高電平時(shí)被輸入具有上述第2電壓的上述第1信號，輸出延遲了第2規(guī)定時(shí)間的第2輸出信號；第3電平移位器，給予從上述第2延遲補(bǔ)償電路輸出的上述第2輸出信號，把該第2輸出信號是高電平時(shí)的上述第2電壓升壓為上述第1電壓；第1邏輯電路，被提供上述第1電源電壓，給予從上述第3電平移位器輸出的上述第2輸出信號，進(jìn)行第1邏輯動作后輸出第1運(yùn)算結(jié)果；第2邏輯電路，被提供具有上述第2電壓的第2電源電壓，給予從上述第2電平移位器輸出的上述第1輸出信號，進(jìn)行第2邏輯動作后輸出第2運(yùn)算結(jié)果。
12.權(quán)利要求11所述的電子電路，上述第1延遲補(bǔ)償電路被輸入N位地址，并對應(yīng)于N位具有多個(gè)第1運(yùn)算元件，每個(gè)第1運(yùn)算元件被輸入該地址中的1位地址和上述第1電源電壓后進(jìn)行AND運(yùn)算并加以輸出，其中N為不小于1的整數(shù)，上述第2延遲補(bǔ)償電路被輸入N位地址，并對應(yīng)于N位具有多個(gè)第2運(yùn)算元件，每個(gè)第2運(yùn)算元件被輸入該地址中的1位地址和上述第2電源電壓后進(jìn)行AND運(yùn)算并加以輸出，其中N為不小于1的整數(shù)，上述第1邏輯電路對應(yīng)于N位具有多個(gè)第3運(yùn)算元件，每個(gè)第3運(yùn)算元件被輸入從上述第2延遲補(bǔ)償電路輸出的N位信號中的2個(gè)反轉(zhuǎn)或非反轉(zhuǎn)的信號后進(jìn)行AND運(yùn)算并加以輸出，上述第2邏輯電路對應(yīng)于N位具有多個(gè)第4運(yùn)算單元，每個(gè)第4運(yùn)算元件被輸入從上述第1延遲補(bǔ)償電路輸出的N位信號中的2個(gè)反轉(zhuǎn)或非反轉(zhuǎn)的信號后進(jìn)行AND運(yùn)算并加以輸出。
13.權(quán)利要求11所述的電子電路，上述第1延遲補(bǔ)償電路，具備具有和上述第1邏輯電路大致相同的信號延遲的電氣等效電路構(gòu)成，上述第2延遲補(bǔ)償電路，具備具有和上述第2邏輯電路大致相同的信號延遲的電氣等效電路構(gòu)成。
14.權(quán)利要求11所述的電子電路，上述第1信號，是用于使上述第1邏輯電路的上述第1邏輯運(yùn)算和上述第2邏輯電路的上述第2邏輯運(yùn)算同步的定時(shí)信號。
15.一種半導(dǎo)體存儲裝置，包含存儲器單元陣列，在多條位線上連接多個(gè)存儲器單元；列選擇門電路，被設(shè)置在各個(gè)上述位線上，選擇上述位線；列譯碼器，生成選擇驅(qū)動上述列選擇門電路的列選擇信號；數(shù)據(jù)緩沖器，被設(shè)置在各個(gè)上述列選擇門電路上，給予從對應(yīng)的上述列選擇門電路輸出的數(shù)據(jù)，放大并輸出；數(shù)據(jù)緩沖器控制邏輯電路，生成選擇驅(qū)動上述數(shù)據(jù)緩沖器的數(shù)據(jù)緩沖器驅(qū)動信號；第1延遲補(bǔ)償電路，被提供第1電源電壓，被輸入定時(shí)信號，把延遲了第1規(guī)定時(shí)間的第1輸出信號輸出到上述數(shù)據(jù)緩沖器控制邏輯電路；第2延遲補(bǔ)償電路，被提供第2電源電壓，被輸入上述定時(shí)信號，把延遲了第2規(guī)定時(shí)間的第2輸出信號輸出到上述列譯碼器。
16.權(quán)利要求15所述的半導(dǎo)體存儲裝置，上述列譯碼器，具有被輸入列地址，根據(jù)上述定時(shí)信號進(jìn)行譯碼生成上述列選擇信號的構(gòu)成，上述第1延遲補(bǔ)償電路，具有代替上述列地址被輸入上述第1電源電壓，根據(jù)上述定時(shí)信號進(jìn)行譯碼輸出到上述數(shù)據(jù)緩沖器控制邏輯電路的構(gòu)成；上述數(shù)據(jù)緩沖器控制邏輯電路，具有被輸入了輸出控制信號，并保持輸出的第1鎖存電路，和被給予從上述第1鎖存電路輸出的上述輸出控制信號和上述定時(shí)信號，進(jìn)行AND運(yùn)算輸出上述數(shù)據(jù)緩沖器驅(qū)動信號的第1運(yùn)算元件；上述第2延遲補(bǔ)償電路，具有代替上述輸出控制信號輸入上述第2電源電壓，并保持輸出的第2鎖存電路，和被給予從上述第2鎖存電路輸出的上述第2電源電壓和上述定時(shí)信號，進(jìn)行AND運(yùn)算輸出到上述列譯碼器的第2運(yùn)算元件。
17.權(quán)利要求15所述的半導(dǎo)體存儲裝置，上述第1延遲補(bǔ)償電路，具備具有和上述列譯碼器大致相同的信號延遲的電氣等效電路構(gòu)成，上述第2延遲補(bǔ)償電路，具備具有和上述數(shù)據(jù)緩沖器控制邏輯電路大致相同的信號延遲的電氣等效電路構(gòu)成。
18.一種半導(dǎo)體存儲裝置，包含存儲器單元陣列，在多條位線上連接多個(gè)存儲器單元；列選擇門電路，被設(shè)置在各個(gè)上述位線上，選擇上述位線；列譯碼器，生成選擇驅(qū)動上述列選擇門電路的列選擇信號；數(shù)據(jù)緩沖器，被設(shè)置在各個(gè)上述列選擇門電路上，給予從對應(yīng)的上述列選擇門電路輸出的數(shù)據(jù)，放大并輸出；數(shù)據(jù)緩沖器控制邏輯電路，生成選擇驅(qū)動上述數(shù)據(jù)緩沖器的數(shù)據(jù)緩沖器驅(qū)動信號；第1電平移位器，被輸入在高電平時(shí)具有第2電壓的定時(shí)信號，把該第2電壓升壓為第1電壓后輸出上述定時(shí)信號；第1延遲補(bǔ)償電路，被提供具有上述第1電壓的第1電源電壓，給予從上述第1電平移位器輸出的上述定時(shí)信號，輸出延遲了第1規(guī)定時(shí)間的第1輸出信號；第2電平移位器，給予在從上述第1延遲補(bǔ)償電路輸出的高電平時(shí)具有上述第1電壓的上述第1輸出信號，把該第1電壓降壓為上述第2電壓，把上述第1輸出信號輸出到上述數(shù)據(jù)緩沖器控制邏輯電路；第2延遲補(bǔ)償電路，被提供第2電源電壓，被輸入在高電平時(shí)具有上述第2電壓的上述定時(shí)信號，輸出延遲了第2規(guī)定時(shí)間的第2輸出信號；第3電平移位器，被給予從上述第2延遲補(bǔ)償電路輸出的上述第2輸出信號，把在該第2輸出信號是高電平時(shí)的上述第2電壓升壓為上述第1電壓，并輸出到上述列譯碼器。
19.權(quán)利要求18所述的半導(dǎo)體存儲裝置，上述列譯碼器，具有被輸入列地址，根據(jù)上述定時(shí)信號進(jìn)行譯碼生成上述列選擇信號的構(gòu)成，上述第1延遲補(bǔ)償電路，具有代替上述列地址被輸入上述第1電源電壓，根據(jù)上述定時(shí)信號進(jìn)行譯碼后輸出到上述數(shù)據(jù)緩沖器控制邏輯電路的構(gòu)成；上述數(shù)據(jù)緩沖器控制邏輯電路，具有被輸入了輸出控制信號，并保持輸入的第1鎖存電路，和被給予從上述第1鎖存電路輸出的上述輸出控制信號和上述定時(shí)信號，進(jìn)行AND運(yùn)算后輸出上述數(shù)據(jù)緩沖器驅(qū)動信號的第1運(yùn)算元件；上述第2延遲補(bǔ)償電路，具有代替上述輸出控制信號輸入上述第2電源電壓，并保持輸出的第2鎖存電路，和被給予從上述第2鎖存電路輸出的上述第2電源電壓和上述定時(shí)信號，進(jìn)行AND運(yùn)算后輸出到上述列譯碼器的第2運(yùn)算元件。
20.權(quán)利要求18所述的半導(dǎo)體存儲裝置，上述第1延遲補(bǔ)償電路，具備具有和上述列譯碼器大致相同的信號延遲的電氣等效電路構(gòu)成，上述第2延遲補(bǔ)償電路，具備具有和上述數(shù)據(jù)緩沖器控制邏輯電路大致相同信號延遲的電氣等效電路構(gòu)成。
21.一種半導(dǎo)體存儲裝置，包含存儲器單元陣列，在多條字線和與該字線正交的多條位線的交點(diǎn)上連接有多個(gè)存儲器單元；行譯碼器，生成選擇驅(qū)動上述字線的字線選擇信號；讀出放大器，被設(shè)置在各個(gè)上述位線的每條上，檢測并輸出從對應(yīng)的上述位線輸出的數(shù)據(jù)；讀出放大器控制電路，生成選擇驅(qū)動上述讀出放大器的讀出放大器驅(qū)動信號；第1電平移位器，被輸入在高電平時(shí)具有第2電壓的定時(shí)信號，把該第2電壓升壓為第1電壓后輸出上述定時(shí)信號；第1延遲補(bǔ)償電路，被提供具有上述第1電壓的第1電源電壓，給予從上述第1電平移位器輸出的上述定時(shí)信號，輸出延遲了第1規(guī)定時(shí)間的第1輸出信號；第2電平移位器，被給予在從上述第1延遲補(bǔ)償電路輸出的高電平時(shí)具有上述第1電壓的上述第1輸出信號，把該第1電壓降壓為上述第2電壓，把上述第1輸出信號輸出到上述讀出放大器控制電路；第2延遲補(bǔ)償電路，被提供上述第2電源電壓，被輸入在高電平時(shí)具有上述第2電壓的上述定時(shí)信號，輸出延遲了第2規(guī)定時(shí)間的第2輸出信號；第3電平移位器，被給予從上述第2延遲補(bǔ)償電路輸出的上述第2輸出信號，把在該第2輸出信號是高電平時(shí)的上述第2電壓升壓為上述第1電壓，輸出到上述行譯碼器。
22.權(quán)利要求21所述的半導(dǎo)體存儲裝置，上述行譯碼器，具有被輸入行地址，根據(jù)上述定時(shí)信號進(jìn)行譯碼生成上述字線選擇信號的構(gòu)成，上述第1延遲補(bǔ)償電路，具有代替上述行地址輸入規(guī)定的電壓，根據(jù)上述定時(shí)信號進(jìn)行譯碼后輸出到上述第2電平移位器的構(gòu)成；上述讀出放大器驅(qū)動電路，具有被輸入讀出放大器激活信號，并保持輸出的第1鎖存電路，和被給予從上述第1鎖存電路輸出的上述讀出放大器激活信號和上述定時(shí)信號，進(jìn)行AND運(yùn)算后輸出上述讀出放大器驅(qū)動信號的第1運(yùn)算元件；上述第2延遲補(bǔ)償電路，具有代替上述讀出放大器激活信號被輸入上述第2電源電壓，并保持輸出的第2鎖存電路，和被給予從上述第2鎖存電路輸出的上述第2電源電壓和上述定時(shí)信號，進(jìn)行AND運(yùn)算后輸出到上述第3電平移位器的第2運(yùn)算元件。
23.權(quán)利要求21所述的半導(dǎo)體存儲裝置，上述第1延遲補(bǔ)償電路，具備具有和上述行譯碼器大致相同的信號延遲的電氣等效電路構(gòu)成，上述第2延遲補(bǔ)償電路，具備具有和上述讀出放大器控制電路大致相同的信號延遲的電氣等效電路構(gòu)成。
全文摘要
采用本發(fā)明的電子電路包含第1延遲補(bǔ)償電路，被提供第1電源電壓，被輸入第1信號，輸出延遲了第1規(guī)定時(shí)間的第1輸出信號；第2延遲補(bǔ)償電路，被提供第2電源電壓，被輸入第1信號，輸出延遲了第2規(guī)定時(shí)間的第2輸出信號；第1邏輯電路，被提供第1電源電壓，給予從上述第2延遲補(bǔ)償電路輸出的上述第2輸出信號，進(jìn)行第1邏輯運(yùn)算輸出第1邏輯結(jié)果；第2邏輯電路，被提供第2電源電壓，給予從上述第1延遲補(bǔ)償電路輸出的上述第1輸出信號，進(jìn)行第2邏輯運(yùn)算輸出第2邏輯運(yùn)算結(jié)果。
文檔編號G11C11/4076GK1404147SQ0214142
公開日2003年3月19日 申請日期2002年8月30日 優(yōu)先權(quán)日2001年8月30日
發(fā)明者中山篤, 行川敏正 申請人:株式會社東芝