專利名稱：含非易失存儲(chǔ)單元的高穩(wěn)定性半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，具體涉及靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的存儲(chǔ)單元的結(jié)構(gòu)。
SRAM的特征是，結(jié)構(gòu)比DRAM復(fù)雜，且單位存儲(chǔ)容量的成本相對(duì)較高；而另一方面，由于不需要進(jìn)行刷新，可以實(shí)現(xiàn)數(shù)據(jù)的高速讀出與寫入。因此，SRAM例如被用于需要跟上高速CPU(中央處理單元)的速率的超高速緩沖存儲(chǔ)器等場(chǎng)合。特別是近年來(lái)，因其耗電量小的優(yōu)點(diǎn)，SRAM也被廣泛用于以電池為電源的便攜式終端設(shè)備等裝置。
圖5為表示一例SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。
圖5示出了由6個(gè)MOS晶體管構(gòu)成的所謂COMS(互補(bǔ)金屬氧化物半導(dǎo)體)存儲(chǔ)單元。
參照?qǐng)D5，P型MOS晶體管PT1與PT2和N型MOS晶體管NT1與NT2，形成用以保持存儲(chǔ)節(jié)點(diǎn)N1與N2的信號(hào)電平的兩個(gè)CMOS倒相器，通過(guò)交叉耦合構(gòu)成CMOS觸發(fā)器電路。對(duì)存儲(chǔ)節(jié)點(diǎn)N1與N2的數(shù)據(jù)寫入與讀出，通過(guò)存取晶體管NT3與NT4響應(yīng)字線WL的激活(H電平)而導(dǎo)通，使存儲(chǔ)節(jié)點(diǎn)N1與N2和位線BL與/BL分別電氣連接得以實(shí)現(xiàn)。
字線WL被去激活(L電平)而存取晶體管NT3與NT4截止時(shí)，根據(jù)存儲(chǔ)節(jié)點(diǎn)N1與N2中保存的數(shù)據(jù)電平，各CMOS倒相器中的N型與P型Mos晶體管中有一方導(dǎo)通。由此，基于保存在存儲(chǔ)單元中的數(shù)據(jù)電平，存儲(chǔ)節(jié)點(diǎn)N1與N2分別跟與數(shù)據(jù)的“H”電平相對(duì)應(yīng)的電源電壓VCC和與數(shù)據(jù)的“L”電平相對(duì)應(yīng)的接地電壓GND中的一方或另一方連接。這樣，不用周期性地接通字線WL進(jìn)行刷新，可以在備用狀態(tài)中保存存儲(chǔ)單元內(nèi)的數(shù)據(jù)。
圖6是表示另一例SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。圖6示出了由4個(gè)MOS晶體管和2個(gè)P型薄膜晶體管PPT1與PPT2構(gòu)成的所謂P型TFT(薄膜晶體管)負(fù)載型存儲(chǔ)單元。此處，薄膜晶體管PPT1與PPT2表示由P導(dǎo)電型薄膜多晶硅形成的晶體管。
參照?qǐng)D6，N型MOS晶體管NT1與NT2保持存儲(chǔ)節(jié)點(diǎn)N1與N2的信號(hào)電平。薄膜晶體管PPT1與PPT2并聯(lián)，分別連接在電源電壓VCC和存儲(chǔ)節(jié)點(diǎn)N1與N2之間。再有，N型MOS晶體管NT1與NT2稱為激勵(lì)晶體管。薄膜晶體管PPT1與PPT2和N型MOS晶體管NT1與NT2，構(gòu)成觸發(fā)器電路。對(duì)存儲(chǔ)節(jié)點(diǎn)N1與N2的數(shù)據(jù)寫入與讀出，通過(guò)存取晶體管NT3與NT4響應(yīng)字線WL的激活(H電平)而導(dǎo)通，使存儲(chǔ)節(jié)點(diǎn)N1與N2和位線BL與/BL分別電氣連接而實(shí)現(xiàn)。其動(dòng)作跟上述CMOS存儲(chǔ)單元相同。這種P型TFT負(fù)載型SRAM存儲(chǔ)單元，可以采用積層結(jié)構(gòu)作為單元構(gòu)造。換言之，在半導(dǎo)體基片上薄膜晶體管PPT1與PPT2可以和激勵(lì)晶體管NT1與NT2在不同的層上形成。因此，具有單元面積小的優(yōu)點(diǎn)。
圖7是表示又一例SRAM存儲(chǔ)單元結(jié)構(gòu)的電路圖。圖7示出了由4個(gè)MOS晶體管和2個(gè)高值電阻R1與R2構(gòu)成的所謂高電阻負(fù)載型存儲(chǔ)單元。
參照?qǐng)D7可知，該高電阻負(fù)載型存儲(chǔ)單元和圖6的不同點(diǎn)在于，薄膜晶體管PPT1與PPT2被換成了高值電阻R1與R2。再有，高值電阻R1與R2和激勵(lì)晶體管NT1與NT2構(gòu)成所謂的高電阻負(fù)載型觸發(fā)器電路。其他的動(dòng)作跟上述的CMOS存儲(chǔ)單元相同。該高電阻負(fù)載型存儲(chǔ)單元中，也可采用積層結(jié)構(gòu)作為和上述P型TFT負(fù)載型存儲(chǔ)單元相同的單元結(jié)構(gòu)。換言之，在半導(dǎo)體基片上高值電阻R1與R2可以和激勵(lì)晶體管NT1與NT2在不同的層上形成，因而可以減小單元面積。
另一方面，作為SRAM存儲(chǔ)單元工作穩(wěn)定性的一項(xiàng)指標(biāo)，采用了靜電干擾容限(Static Noise Margin)。
圖8是表示圖5所示的CMOS存儲(chǔ)單元的備用狀態(tài)時(shí)的靜電干擾容限之關(guān)系的概念圖。如圖8所示，CMOS存儲(chǔ)單元的輸入輸出特性，用交叉耦合的兩個(gè)倒相器特性圖來(lái)表示。
圖中，給出了一條CMOS倒相器的特性曲線k1。以與縱軸與橫軸成45度的直線(圖中以虛線表示)為對(duì)稱軸反轉(zhuǎn)該特性曲線k1，得到特性曲線k2。該特性曲線k2，相當(dāng)于被交叉耦合的另一CMOS倒相器的特性曲線。這個(gè)特性曲線k1與k2的組合就相當(dāng)于CMOS存儲(chǔ)單元的輸入輸出特性圖。于是，如圖8所示，形成由曲線k1、k2圍成的區(qū)域，一般稱之為“單元眼”。該區(qū)域中曲線k1和曲線k2之間的最大間隔L1相當(dāng)于上述的靜電干擾容限，該間隔越大，則特性越穩(wěn)定。
圖8所示的點(diǎn)S1、S2為穩(wěn)定點(diǎn)，穩(wěn)定點(diǎn)S1相當(dāng)于數(shù)據(jù)“O”的存儲(chǔ)狀態(tài)，穩(wěn)定點(diǎn)S2相當(dāng)于數(shù)據(jù)“1”的存儲(chǔ)狀態(tài)。并且，點(diǎn)S3為準(zhǔn)穩(wěn)定點(diǎn)，作為初始狀態(tài)即使在該點(diǎn)上，如有極其微小的噪聲，狀態(tài)就必然遷移到點(diǎn)S1或點(diǎn)S2，然后穩(wěn)定下來(lái)。
另一方面，數(shù)據(jù)讀出時(shí)的輸入輸出特性圖發(fā)生變化，如圖9所示。如上所述，數(shù)據(jù)讀出時(shí)存取晶體管NT3與NT4一起導(dǎo)通，存儲(chǔ)節(jié)點(diǎn)N1與N2分別和位線BL與/BL電氣連接。結(jié)果，如圖9所示，數(shù)據(jù)讀出時(shí)所謂的單元眼即靜電干擾容限變得非常小。如果該所謂的單元眼消失，則數(shù)據(jù)就難以被保存。
據(jù)稱，由于能在N型MOS晶體管的上層形成P型薄膜晶體管，上述P型TFT負(fù)載型存儲(chǔ)單元可制作得小于CMOS存儲(chǔ)單元的單元面積，為采用相同的設(shè)計(jì)基準(zhǔn)(設(shè)計(jì)規(guī)則)制作的DRAM存儲(chǔ)單元的8倍左右。但是，激勵(lì)晶體管驅(qū)動(dòng)的導(dǎo)通電流(ON current)與截止電流(OFF current)的比率遠(yuǎn)小于CMOS存儲(chǔ)單元的相應(yīng)比率。例如，P型TFT負(fù)載型存儲(chǔ)單元的導(dǎo)通電流與截止電流的比率為數(shù)百，而對(duì)于CMOS存儲(chǔ)單元該比率則為數(shù)十萬(wàn)以上。因此，其備用時(shí)的靜電干擾容限較CMOS存儲(chǔ)單元小。并且，通過(guò)微細(xì)化可進(jìn)一步減小導(dǎo)通電流和截止電流之比。又，電源電壓低電壓化會(huì)進(jìn)一步減小導(dǎo)通電流與截止電流的比率，因此，尤其在進(jìn)行數(shù)據(jù)讀出時(shí)難以確保該靜電干擾容限。
并且，高電阻負(fù)載型存儲(chǔ)單元，跟P型TFT負(fù)載型存儲(chǔ)單元相同，可在N型MOS晶體管的上層形成高電阻元件，因此其單元面積可以比CMOS存儲(chǔ)單元小。但是，由于高電阻元件(無(wú)源元件)設(shè)置在存儲(chǔ)節(jié)點(diǎn)與電源電壓之間，激勵(lì)晶體管使經(jīng)常備用電流流入任一個(gè)存儲(chǔ)節(jié)點(diǎn)。因此，存在整個(gè)芯片上備用電流過(guò)大的問(wèn)題。并且，其備用時(shí)的靜電干擾容限比CMOS存儲(chǔ)單元的小。
因此，各種存儲(chǔ)單元互有優(yōu)點(diǎn)和缺點(diǎn)，現(xiàn)在一般采用靜電干擾容限較其他存儲(chǔ)單元大的CMOS存儲(chǔ)單元。
但是，這種CMOS存儲(chǔ)單元的結(jié)構(gòu)，在半導(dǎo)體基片上形成6個(gè)晶體管，并且作為形成晶體管的結(jié)構(gòu)在一個(gè)存儲(chǔ)單元中同時(shí)有N阱和P阱，因此一個(gè)存儲(chǔ)單元所占面積非常大。據(jù)稱，如采用相同設(shè)計(jì)基準(zhǔn)(設(shè)計(jì)規(guī)則)，上述CMOS存儲(chǔ)單元一般需要占有DRAM存儲(chǔ)單元的12倍左右的面積。
并且，和備用時(shí)P型TFT負(fù)載型存儲(chǔ)單元與高電阻負(fù)載型存儲(chǔ)單元比較，該CMOS存儲(chǔ)單元可以確保較大的靜電干擾容限，但即使這種CMOS存儲(chǔ)單元，如圖9所示，在數(shù)據(jù)讀出時(shí)其靜電干擾容限也會(huì)變小。再有，至于其他P型TFT負(fù)載型存儲(chǔ)單元和高電阻負(fù)載型存儲(chǔ)單元，其靜電干擾容限比CMOS更小。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供具有面積較小且穩(wěn)定性高的存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置。
簡(jiǎn)而言之，本發(fā)明是一種半導(dǎo)體存儲(chǔ)裝置，包含多個(gè)存儲(chǔ)單元、多條字線、多條位線和多條寫入選擇線。
多個(gè)存儲(chǔ)單元成行列狀設(shè)置。多條字線分別對(duì)應(yīng)于存儲(chǔ)單元行設(shè)置，按照行選擇結(jié)果有選擇地加以激活。多條位線分別對(duì)應(yīng)于存儲(chǔ)單元列設(shè)置，各自進(jìn)行數(shù)據(jù)傳送。多條寫入選擇線分別對(duì)應(yīng)于存儲(chǔ)單元列設(shè)置，數(shù)據(jù)寫入時(shí)按照行選擇結(jié)果有選擇地加以激活。并且，各存儲(chǔ)單元，包含觸發(fā)器電路以及第一至第三開關(guān)電路。按照存儲(chǔ)數(shù)據(jù)，觸發(fā)器電路分別將第一與第二存儲(chǔ)節(jié)點(diǎn)中的一個(gè)節(jié)點(diǎn)設(shè)于第一與第二電壓電平中的一個(gè)電平上，將另一存儲(chǔ)節(jié)點(diǎn)設(shè)于另一電平上。第一開關(guān)電路，在進(jìn)行數(shù)據(jù)讀出和數(shù)據(jù)寫入時(shí)，根據(jù)相對(duì)應(yīng)的字線的激活將對(duì)應(yīng)位線和內(nèi)部節(jié)點(diǎn)電氣連接。第二開關(guān)電路，在進(jìn)行數(shù)據(jù)寫入時(shí)，根據(jù)相對(duì)應(yīng)的寫入選擇線的激活將第一與第二存儲(chǔ)節(jié)點(diǎn)中一個(gè)預(yù)定的存儲(chǔ)節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)電氣連接。第三開關(guān)電路，在進(jìn)行數(shù)據(jù)讀出時(shí)，根據(jù)一個(gè)存儲(chǔ)節(jié)點(diǎn)的電壓電平將內(nèi)部節(jié)點(diǎn)和第一電壓電氣連接。
因此，本發(fā)明的主要優(yōu)點(diǎn)是，數(shù)據(jù)讀出時(shí)根據(jù)第一與第二存儲(chǔ)節(jié)點(diǎn)中一個(gè)預(yù)定節(jié)點(diǎn)的電壓電平將內(nèi)部節(jié)點(diǎn)和第一電壓電氣連接，將該內(nèi)部節(jié)點(diǎn)的電壓傳遞給相應(yīng)的位線。換言之，由于不進(jìn)行位線和存儲(chǔ)節(jié)點(diǎn)的電氣連接就可進(jìn)行數(shù)據(jù)讀出，可以確保數(shù)據(jù)讀出時(shí)存儲(chǔ)單元的靜電干擾容限，進(jìn)行穩(wěn)定的讀出動(dòng)作。
圖2是表示依據(jù)本發(fā)明實(shí)施例1的SRAM存儲(chǔ)單元MC的電路圖。
圖3是本實(shí)施例1的SRAM存儲(chǔ)單元的備用狀態(tài)中的輸入輸出特性圖。
圖4是依據(jù)本發(fā)明實(shí)施例2的存儲(chǔ)單元MC#的結(jié)構(gòu)圖。
圖5是表示一例SRAM存儲(chǔ)單元之結(jié)構(gòu)的電路圖。
圖6是表示另一例SRAM存儲(chǔ)單元之結(jié)構(gòu)的電路圖。
圖7是表示又一例SRAM存儲(chǔ)單元之結(jié)構(gòu)的電路圖。
圖8是表示CMOS存儲(chǔ)單元的備用狀態(tài)時(shí)的靜電干擾容限之關(guān)系的概念圖。
圖9是CMOS存儲(chǔ)單元在數(shù)據(jù)讀出時(shí)的輸入輸出特性圖。
(實(shí)施例1)

圖1所示的半導(dǎo)體存儲(chǔ)裝置1，是以SRAM為代表的可不進(jìn)行刷新動(dòng)作保持存儲(chǔ)數(shù)據(jù)的靜態(tài)存儲(chǔ)器。
如圖1所示，半導(dǎo)體存儲(chǔ)裝置1中設(shè)有接收行地址信號(hào)RA0～RAi(i自然數(shù))的行地址端子12；接收列地址信號(hào)CA0～Caj(j自然數(shù))的列地址端子13；讀出/寫入控制信號(hào)/W；片選信號(hào)/CS；接收輸出啟動(dòng)信號(hào)/OE等控制信號(hào)的控制信號(hào)端子14；接收輸入數(shù)據(jù)D的數(shù)據(jù)輸入端子15；以及輸出輸出數(shù)據(jù)Q的數(shù)據(jù)輸出端子16。
半導(dǎo)體存儲(chǔ)裝置1中還設(shè)有響應(yīng)控制信號(hào)對(duì)半導(dǎo)體存儲(chǔ)裝置1的內(nèi)部動(dòng)作實(shí)施控制的控制電路10；包含行列狀設(shè)置的多個(gè)存儲(chǔ)單元的存儲(chǔ)單元陣列40；對(duì)行地址信號(hào)RA0～RAi進(jìn)行解碼，執(zhí)行存儲(chǔ)單元行選擇的行解碼器20；對(duì)列地址信號(hào)CA0～CAi進(jìn)行解碼，執(zhí)行存儲(chǔ)單元列選擇的列解碼器50；以及在數(shù)據(jù)I/O線55和數(shù)據(jù)輸入端子15與數(shù)據(jù)輸出端子16之間進(jìn)行數(shù)據(jù)發(fā)送與接收的數(shù)據(jù)輸入輸出電路60。并且，列解碼器50包含將分別對(duì)應(yīng)存儲(chǔ)單元列設(shè)置的位線群BLs中的1條和數(shù)據(jù)I/O線55連接的列選擇電路等。
數(shù)據(jù)輸入輸出電路60，包含經(jīng)由數(shù)據(jù)I/O線55將輸入數(shù)據(jù)D寫入存儲(chǔ)單元40的寫入驅(qū)動(dòng)器，以及用以將傳送至數(shù)據(jù)I/O線55的讀出數(shù)據(jù)放大的放大電路。
存儲(chǔ)單元陣列40中，各示出了一條對(duì)應(yīng)于存儲(chǔ)單元行設(shè)置的字線WL，一條對(duì)應(yīng)存儲(chǔ)單元列設(shè)置的位線BL與寫入選擇線CW，以及它們所對(duì)應(yīng)的一個(gè)存儲(chǔ)單元MC。
如圖2所示，存儲(chǔ)單元MC包含N型MOS晶體管NT1、NT2、NT5～NT7，以及薄膜晶體管PPT1與PPT2。
這里，對(duì)設(shè)有由薄膜晶體管PPT1與PPT2和N型MOS晶體管NT1與NT2構(gòu)成的所謂P型TFT負(fù)載型觸發(fā)器電路的存儲(chǔ)單元MC進(jìn)行說(shuō)明。
存儲(chǔ)節(jié)點(diǎn)N1與N2，分別經(jīng)由薄膜晶體管PPT1與PPT2跟電源電壓VCC連接。作為激勵(lì)晶體管的N型MOS晶體管NT1與NT2，分別電氣連接在存儲(chǔ)節(jié)點(diǎn)N1與N2和接地電壓GND之間。N型MOS晶體管NT6，連接在位線BL和節(jié)點(diǎn)N3(也稱為內(nèi)部節(jié)點(diǎn))之間，其柵極跟對(duì)應(yīng)的字線WL連接。連接在N型MOS晶體管NT5，節(jié)點(diǎn)N3和電源電壓VCC之間，其柵極跟存儲(chǔ)節(jié)點(diǎn)N1連接。也就是，N型MOS晶體管NT5在節(jié)點(diǎn)N3和電源電壓VCC之間的電氣連接與否，取決于存儲(chǔ)節(jié)點(diǎn)N1的電壓電平。N型MOS晶體管NT7設(shè)置在節(jié)點(diǎn)N3和存儲(chǔ)節(jié)點(diǎn)N1之間，其柵極跟對(duì)應(yīng)的寫入選擇線CW連接。也就是，N型MOS晶體管NT7在內(nèi)部節(jié)點(diǎn)N3和對(duì)應(yīng)的位線BL之間的電氣連接與否，取決于對(duì)應(yīng)的寫入選擇線CW的電壓電平。
在P型TFT負(fù)載型存儲(chǔ)單元構(gòu)成的觸發(fā)器電路中，依據(jù)保持于存儲(chǔ)節(jié)點(diǎn)N1與N2的數(shù)據(jù)電平，N型MOS晶體管NT1與P型薄膜晶體管PPT1中的一個(gè)和N型MOS晶體管NT2與P型薄膜晶體管PPT2中的一個(gè)分別導(dǎo)通。由此，依據(jù)保持于存儲(chǔ)單元的數(shù)據(jù)電平，存儲(chǔ)節(jié)點(diǎn)N1與N2分別和電源電壓VCC與接地電壓GND中的一個(gè)與另一個(gè)電氣連接。這樣，即使在備用狀態(tài)中，存儲(chǔ)節(jié)點(diǎn)N1與N2的電位電平仍得以保持。
圖3示出了在備用狀態(tài)中靜電干擾容限特性曲線k1與k2的最大間隔L2。由于這種備用狀態(tài)的靜電干擾容限依賴于上述的觸發(fā)器電路的結(jié)構(gòu)，因而相當(dāng)于靜電干擾容限的該最大間隔L2，小于跟圖8所示的傳統(tǒng)的CMOS存儲(chǔ)單元的最大間隔L1。
接著，說(shuō)明從存儲(chǔ)單元MC的數(shù)據(jù)讀出。
再看圖2，數(shù)據(jù)讀出時(shí)，行解碼器20將選擇字線WL激活至“H”電平，將非選擇字線去激活于“L”電平。并且，列解碼器50選擇跟數(shù)據(jù)I/O線55電氣連接的位線BL。數(shù)據(jù)讀出時(shí)，各寫入選擇線CW被去激活至“L”電平。
相應(yīng)地，通過(guò)在選擇存儲(chǔ)單元中激活字線WL，N型MOS晶體管NT6導(dǎo)通，跟對(duì)應(yīng)內(nèi)部節(jié)點(diǎn)N3的位線BL電氣連接。這時(shí)，由于寫入選擇線CW處于“L”電平，N型MOS晶體管NT7被截止，存儲(chǔ)節(jié)點(diǎn)N1和節(jié)點(diǎn)N3之間斷開。這時(shí)，如果存儲(chǔ)節(jié)點(diǎn)N1是“H”電平，存儲(chǔ)節(jié)點(diǎn)N2是“L”電平，則N型MOS晶體管NT5成為導(dǎo)通狀態(tài)。于是，電源電壓VCC和內(nèi)部節(jié)點(diǎn)N3被電氣連接，電源電壓VCC經(jīng)由晶體管NT5與NT6向位線BL供給電流。
另一方面，如果存儲(chǔ)節(jié)點(diǎn)N1為“L”電平，存儲(chǔ)節(jié)點(diǎn)N2為“H”電平，則由于N型MOS晶體管NT5被截止，不向位線BL供給電流。
因此，將位線預(yù)充電至規(guī)定的電位，便可通過(guò)檢測(cè)有無(wú)電流流入該位線BL來(lái)讀出選擇存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)。例如，在數(shù)據(jù)讀出時(shí)將位線BL預(yù)充電至接地電壓GND(“L”電平)。如存儲(chǔ)節(jié)點(diǎn)N1的電位電平為“H”電平，N型MOS晶體管NT5導(dǎo)通。并且，內(nèi)部節(jié)點(diǎn)N3和位線BL對(duì)應(yīng)于字線WL的激活(“H”電平)而電氣連接。因此，電源電壓VCC和接地電壓GND之間的電位差使電流流入位線BL?？梢杂米x出放大器電路等通過(guò)對(duì)該電流的響應(yīng)，檢測(cè)出“H”電平與“L”電平的數(shù)據(jù)信號(hào)。
或者，也可以將位線BL預(yù)充電至電源電壓VCC與接地電壓GND之間的規(guī)定電壓。這種情況下，也可以通過(guò)檢測(cè)因電源電壓VCC知規(guī)定電壓之間的電位差而產(chǎn)生的電流，用讀出放大器電路等檢測(cè)出“H”電平與“L”電平的數(shù)據(jù)信號(hào)。
接著，就上述存儲(chǔ)單元MC的數(shù)據(jù)寫入進(jìn)行說(shuō)明。
行解碼器20，將數(shù)據(jù)讀出時(shí)也同樣選擇的字線WL激活至“H”電平，將非選擇的字線WL去激活至“L”電平。并且，列解碼器50選擇擬與數(shù)據(jù)I/O線55電氣連接的位線BL，將寫入數(shù)據(jù)傳送至對(duì)應(yīng)于選擇存儲(chǔ)單元的位線。并且，有選擇地將對(duì)應(yīng)于選擇存儲(chǔ)單元的寫入選擇線CW激活至“H”電平，將非選擇的寫入選擇線分別去激活至“L”電平。
隨之，N型MOS晶體管NT6導(dǎo)通，內(nèi)部節(jié)點(diǎn)N3和位線BL被電氣連接。并且，由于對(duì)應(yīng)于選擇存儲(chǔ)單元的寫入選擇線CW被激活至“H”電平，內(nèi)部節(jié)點(diǎn)N3和存儲(chǔ)節(jié)點(diǎn)N1被電氣連接。因此，經(jīng)由晶體管NT6和NT7，位線BL和存儲(chǔ)節(jié)點(diǎn)N1被電氣連接。于是，可以將寫入數(shù)據(jù)從位線BL寫入選擇存儲(chǔ)單元。如果存儲(chǔ)節(jié)點(diǎn)N1被寫入“H”電平，則N型MOS晶體管NT5也被導(dǎo)通；但是由于電源電壓VCC(“H”電平)被加至內(nèi)部節(jié)點(diǎn)N3，存儲(chǔ)節(jié)點(diǎn)N1的電位電平不致被錯(cuò)誤改變。
如上，對(duì)數(shù)據(jù)讀出與數(shù)據(jù)寫入操作作了說(shuō)明。通過(guò)采用本結(jié)構(gòu)，由于數(shù)據(jù)讀出時(shí)N型MOS晶體管NT7截止，存儲(chǔ)節(jié)點(diǎn)N1和位線BL不會(huì)電氣連接。也就是，數(shù)據(jù)讀出時(shí)存儲(chǔ)節(jié)點(diǎn)N1與存儲(chǔ)節(jié)點(diǎn)N2上保持的電位，不會(huì)因與位線BL電氣連接而發(fā)生變動(dòng)。
因此，該存儲(chǔ)單元MC上數(shù)據(jù)讀出時(shí)輸入特性，跟圖3所示的備用狀態(tài)時(shí)的輸入輸出特性相同。因此，通過(guò)采用本結(jié)構(gòu)，可以確保比圖9所示的CMOS存儲(chǔ)單元的數(shù)據(jù)讀出時(shí)更寬的靜電干擾容限。
并且，依據(jù)本結(jié)構(gòu)，如上述可以不在同一層上形成P型薄膜晶體管和N型MOS晶體管。這樣，存儲(chǔ)單元尺寸就由N型MOS晶體管所占的面積確定。因此，由于本結(jié)構(gòu)的N型MOS晶體管數(shù)量為5個(gè)，如采用本結(jié)構(gòu)的SRAM存儲(chǔ)單元，其單元面積可以比傳統(tǒng)的CMOS存儲(chǔ)單元小。
隨之，通過(guò)采用本發(fā)明的SRAM存儲(chǔ)單元，確保了存儲(chǔ)單元的工作穩(wěn)定性，同時(shí)還縮小了單元面積，從而本結(jié)構(gòu)可以適用于大容量存儲(chǔ)陣列。
并且，通過(guò)采用本結(jié)構(gòu)，可以確保和傳統(tǒng)的CMOS存儲(chǔ)單元相同的高速性能，并且可以適應(yīng)晶體管元件的微型化以及電源電壓的低壓化的要求。
并且，由于加大了圖1中說(shuō)明的N型MOS晶體管NT4～NT6的溝道寬度，可以提高數(shù)據(jù)存取的速度。
并且，作為存儲(chǔ)單元的結(jié)構(gòu)，以上例舉了包含P型TFT負(fù)載型觸發(fā)器電路的結(jié)構(gòu)；但是，采用高電阻負(fù)載型的觸發(fā)器電路的結(jié)構(gòu)也可以取得同樣的效果。另外，也可以采用CMOS型的觸發(fā)器電路的結(jié)構(gòu)。即使采用這些結(jié)構(gòu)，由于數(shù)據(jù)讀出時(shí)存儲(chǔ)單元內(nèi)的N型晶體管NT7被截止，也不發(fā)生電流在存儲(chǔ)節(jié)點(diǎn)N1處的流入與流出。因此，不管是否采用觸發(fā)器電路結(jié)構(gòu)，數(shù)據(jù)讀出時(shí)，靜電干擾容限不會(huì)變得比備用狀態(tài)時(shí)小。
又，以上說(shuō)明了這樣的結(jié)構(gòu)將存儲(chǔ)節(jié)點(diǎn)N1跟N型MOS晶體管NT5的柵極連接，在內(nèi)部節(jié)點(diǎn)N3和存儲(chǔ)節(jié)點(diǎn)N1之間設(shè)置N型MOS晶體管NT7，按照寫入選擇線CW的激活狀態(tài)使內(nèi)部節(jié)點(diǎn)N3和存儲(chǔ)節(jié)點(diǎn)N1電氣連接；但是，也可以將存儲(chǔ)節(jié)點(diǎn)N2跟N型MOS晶體管NT5的柵極連接，在內(nèi)部節(jié)點(diǎn)N3和存儲(chǔ)節(jié)點(diǎn)N2之間設(shè)置N型MOS晶體管NT7，按照寫入選擇線CW的激活狀態(tài)使內(nèi)部節(jié)點(diǎn)N3和存儲(chǔ)節(jié)點(diǎn)N2電氣連接。
(實(shí)施例2)參照?qǐng)D4，存儲(chǔ)單元MC#跟圖2的存儲(chǔ)單元MC的不同點(diǎn)在于增設(shè)了電容器C。電容器C連接在存儲(chǔ)節(jié)點(diǎn)N1和規(guī)定電壓Vcp之間。規(guī)定電壓Vcp，例如可以設(shè)為接地電壓GND、電源電壓VCC、電源電壓1/2VCC等。
從存儲(chǔ)單元讀出至位線BL的數(shù)據(jù)電平的量值，一般跟存儲(chǔ)節(jié)點(diǎn)中保持的信號(hào)電荷量成比例。另一方面，封裝材料和芯片內(nèi)的布線材料中含極微量的鈾、釷等放射線元素，跟自然界中的含量相當(dāng)。如果這些元素產(chǎn)生的α射線射入存儲(chǔ)單元，就會(huì)影響其信號(hào)電荷量，會(huì)發(fā)生存儲(chǔ)數(shù)據(jù)的“H”電平因電荷被抽出而反轉(zhuǎn)至“L”電平的現(xiàn)象，即所謂的軟錯(cuò)誤。
但是，采用本結(jié)構(gòu)，就可通過(guò)將電容器C和存儲(chǔ)節(jié)點(diǎn)N1相連接，補(bǔ)充被抽出電荷來(lái)維持“H”電平，從而提高對(duì)軟錯(cuò)誤的耐受性。
再有，圖4示出了電容器C和存儲(chǔ)節(jié)點(diǎn)N1連接的結(jié)構(gòu)，但并不以此為限，也可采用將電容器C和存儲(chǔ)節(jié)點(diǎn)N2相連接的結(jié)構(gòu)。或者，對(duì)應(yīng)存儲(chǔ)節(jié)點(diǎn)N1與N2分別設(shè)置各自的電容器C。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其中設(shè)有行列狀設(shè)置的多個(gè)存儲(chǔ)單元；分別對(duì)應(yīng)存儲(chǔ)單元行設(shè)置的、依照行選擇結(jié)果有選擇地被激活的多條字線；分別對(duì)應(yīng)存儲(chǔ)單元列設(shè)置的、各自進(jìn)行數(shù)據(jù)傳送的多條位線；以及分別對(duì)應(yīng)所述存儲(chǔ)單元列設(shè)置的、數(shù)據(jù)寫入時(shí)按照列選擇結(jié)果有選擇地被激活的多條寫入選擇線；各所述存儲(chǔ)單元包含用以按照存儲(chǔ)的數(shù)據(jù)將第一與第二存儲(chǔ)節(jié)點(diǎn)分設(shè)于第一與第二電壓之一及另一上的觸發(fā)器電路；數(shù)據(jù)讀出時(shí)與所述數(shù)據(jù)寫入時(shí)，依照對(duì)應(yīng)字線的激活將對(duì)應(yīng)位線和內(nèi)部節(jié)點(diǎn)電氣連接的第一開關(guān)電路；所述數(shù)據(jù)寫入時(shí)，依照對(duì)應(yīng)寫入選擇線的激活將所述第一與第二存儲(chǔ)節(jié)點(diǎn)中規(guī)定的一個(gè)存儲(chǔ)節(jié)點(diǎn)和所述內(nèi)部節(jié)點(diǎn)電氣連接的第二開關(guān)電路；以及所述數(shù)據(jù)讀出時(shí)，依照所述一個(gè)存儲(chǔ)節(jié)點(diǎn)的電壓電平將所述內(nèi)部節(jié)點(diǎn)和所述第一電壓電氣連接的第三開關(guān)電路。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述觸發(fā)器電路包含電氣連接于所述第一電壓和所述第一存儲(chǔ)節(jié)點(diǎn)之間的、其柵極和所述第二存儲(chǔ)節(jié)點(diǎn)電氣連接的第一導(dǎo)電型的第一場(chǎng)效應(yīng)晶體管；電氣連接于所述第二電壓和所述第一存儲(chǔ)節(jié)點(diǎn)之間的、其柵極和所述第二存儲(chǔ)節(jié)點(diǎn)電氣連接的、其導(dǎo)電型為跟所述第一導(dǎo)電型相反的第二導(dǎo)電型的第二場(chǎng)效應(yīng)晶體管；電氣連接于所述第一電壓和所述第二存儲(chǔ)節(jié)點(diǎn)之間的、其柵極和所述第一存儲(chǔ)節(jié)點(diǎn)電氣連接的所述第一導(dǎo)電型的第三場(chǎng)效應(yīng)晶體管；以及電氣連接于所述第二電壓和所述第二存儲(chǔ)節(jié)點(diǎn)之間的、其柵極和所述第一存儲(chǔ)節(jié)點(diǎn)電氣連接的所述第二導(dǎo)電型的第四場(chǎng)效應(yīng)晶體管。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述觸發(fā)器電路包含電氣連接于所述第一電壓和所述第一存儲(chǔ)節(jié)點(diǎn)之間的、其柵極和所述第二存儲(chǔ)節(jié)點(diǎn)電氣連接的第一導(dǎo)電型的第一場(chǎng)效應(yīng)薄膜晶體管；電氣連接于所述第二電壓和所述第一存儲(chǔ)節(jié)點(diǎn)之間的、其柵極和所述第二存儲(chǔ)節(jié)點(diǎn)電氣連接的、其導(dǎo)電型為跟所述第一導(dǎo)電型相反的第二導(dǎo)電型的第一場(chǎng)效應(yīng)晶體管；電氣連接于所述第一電壓和所述第二存儲(chǔ)節(jié)點(diǎn)之間的、其柵極和所述第一存儲(chǔ)節(jié)點(diǎn)電氣連接的所述第一導(dǎo)電型的第二場(chǎng)效應(yīng)薄膜晶體管；以及電氣連接于所述第二電壓和所述第二存儲(chǔ)節(jié)點(diǎn)之間的、其柵極和所述第一存儲(chǔ)節(jié)點(diǎn)電氣連接的所述第二導(dǎo)電型的第二場(chǎng)效應(yīng)晶體管；所述第一與第二場(chǎng)效應(yīng)晶體管形成于半導(dǎo)體基片的第一層上，所述第一與第二場(chǎng)效應(yīng)薄膜晶體管形成于跟所述半導(dǎo)體基片的所述第一層不同的第二層上。
4.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述觸發(fā)器電路包含電氣連接于所述第一電壓和所述第一存儲(chǔ)節(jié)點(diǎn)之間的第一電阻元件；電氣連接于所述第二電壓和所述第一存儲(chǔ)節(jié)點(diǎn)之間的、其柵極和所述第二存儲(chǔ)節(jié)點(diǎn)電氣連接的第一場(chǎng)效應(yīng)晶體管；電氣連接于所述第一電壓和所述第二存儲(chǔ)節(jié)點(diǎn)之間的第二電阻元件；以及電氣連接于所述第二電壓和所述第二存儲(chǔ)節(jié)點(diǎn)之間的、其柵極和所述第一存儲(chǔ)節(jié)點(diǎn)電氣連接的、跟所述第一場(chǎng)效應(yīng)晶體管同一導(dǎo)電型的第二場(chǎng)效應(yīng)晶體管；所述第一與第二場(chǎng)效應(yīng)晶體管形成于半導(dǎo)體基片的第一層上，所述第一與第二電阻元件形成于跟所述半導(dǎo)體基片的所述第一層不同的第二層上。
5.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述數(shù)據(jù)讀出時(shí)，各所述位線被預(yù)充電至規(guī)定的電壓電平。
6.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述規(guī)定的電壓電平相當(dāng)于比所述第一電壓電平低的所述第二電壓電平。
7.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述規(guī)定的電壓電平相當(dāng)于在所述第一電壓電平和所述第二電壓電平之間的第三電壓電平。
8.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述第一電壓是高于所述第二電壓的電壓；所述數(shù)據(jù)讀出時(shí)和所述數(shù)據(jù)寫入時(shí)，對(duì)應(yīng)選擇存儲(chǔ)單元的所述字線跟所述第一電壓電氣連接。
9.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述數(shù)據(jù)讀出時(shí)和所述數(shù)據(jù)寫入時(shí)，對(duì)應(yīng)選擇存儲(chǔ)單元的所述字線跟第三電壓電氣連接，所述第三電壓是高于所述第一與第二電壓的電壓。
10.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述第一電壓是高于所述第二電壓的電壓；所述數(shù)據(jù)讀出時(shí)，對(duì)應(yīng)選擇存儲(chǔ)單元的所述寫入選擇線跟所述第一電壓電氣連接。
11.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述數(shù)據(jù)寫入時(shí)，對(duì)應(yīng)所述選擇存儲(chǔ)單元的所述寫入選擇線跟第三電壓電氣連接，所述第三電壓是高于所述第一電壓與第二電壓的電壓。
12.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于各所述存儲(chǔ)單元至少對(duì)應(yīng)所述第一與第二存儲(chǔ)節(jié)點(diǎn)中的一個(gè)被設(shè)置，還包含用以蓄積與對(duì)應(yīng)存儲(chǔ)節(jié)點(diǎn)電壓相應(yīng)的電荷的電容器。
全文摘要
一種半導(dǎo)體存儲(chǔ)裝置，其中設(shè)有依照存儲(chǔ)的數(shù)據(jù)，將第一與第二存儲(chǔ)節(jié)點(diǎn)(N1、N2)分設(shè)于第一與第二電位電平中的一個(gè)和另一個(gè)上的觸發(fā)器電路；以及在數(shù)據(jù)讀出時(shí)，按照一個(gè)存儲(chǔ)節(jié)點(diǎn)的電位電平跟位線電氣連接的內(nèi)部節(jié)點(diǎn)(N3)，以及跟第一電位電氣連接的開關(guān)電路(NT5)。
文檔編號(hào)G11C11/41GK1441438SQ0214825
公開日2003年9月10日 申請(qǐng)日期2002年10月28日 優(yōu)先權(quán)日2002年2月28日
發(fā)明者月川靖彥 申請(qǐng)人:三菱電機(jī)株式會(huì)社