專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲裝置，特別是涉及一種具有多種動作模式的半導體存儲裝置的動作控制電路。
背景技術：
作為可隨機訪問的半導體存儲裝置的代表，有SRAM和DRAM。SRAM與DRAM相比，讀出·寫入動作速度快，并且不象DRAM那樣需要更新動作，所以其具有如下的優(yōu)點，即操作容易，并且等待狀態(tài)下的數據保持電流小。然而另一方面，為了構成SRAM，每個存儲器單元需要6個晶體管，所以存在如下的問題，即芯片尺寸比DRAM大，并且價格高。
與此相對，DRAM的存儲器單元可由1個電容器和1個晶體管構成，所以能以小芯片尺寸構成大容量的存儲器，并且如果構成相同存儲容量的半導體存儲裝置，則DRAM比SRAM的價格便宜。但是，由于DRAM將作為地址的行地址和列地址分開來提供，所以需要作為規(guī)定這些地址的取入時序的信號的RAS(行地址選通)信號和CAS(列地址選通)信號，并且需要用于定期更新存儲器單元的控制電路，因此，與SRAM相比，其時序控制復雜、消耗電流大。
因此，以移動電話為代表的移動型電子設備所采用的半導體存儲裝置中，現狀是以SRAM為主流的。其原因是，由于SRAM的等待電流小、消耗功率低，所以適合希望盡可能延長連續(xù)通話時間、連續(xù)待機時間的移動電話，并且由于迄今為止的移動電話僅裝載簡單的功能，所以不需要這樣大容量的半導體存儲裝置，另外，在時序控制等方面，SRAM的操作容易。
另一方面，最近的移動電話也裝載了電子郵件的收發(fā)功能和訪問互聯網上的WEB服務器并簡化顯示網頁內容的功能，并且設想在將來與現有的個人計算機等同樣地能自由地訪問互聯網上的網頁等。為了實現這樣的功能，向用戶提供多樣的多媒體信息用的圖形顯示是不可缺的，為了將從公用網絡等接收的大量數據暫時存儲在移動電話內，需要具有大容量的半導體存儲裝置。
另一方面，移動型電子設備要求小型、輕量、且低消耗功率，所以希望即使半導體存儲裝置大容量化，也避免設備本身大型化、重量化和消耗功率增加。因此，作為安裝在移動型電子設備上的半導體存儲裝置，如果考慮操作的簡便性和消耗功率，則優(yōu)選SRAM，但從大容量的觀點考慮，則優(yōu)選DRAM。即，對于這些移動型電子設備，分別集中SRAM和DRAM的優(yōu)點的半導體存儲裝置是最佳的。
作為這樣的半導體存儲裝置，一種被稱為“偽SRAM”的半導體存儲裝置被提出，該偽SRAM盡管使用與DRAM所采用的相同的存儲器單元，但從外部看時的規(guī)格即從外部看時的動作與SRAM的規(guī)格即動作大致相同。該偽SRAM在例如特開昭61-5495號公報、特開昭62-188096號公報、特開昭63-206994號公報、特開平4-243087號公報或特開平6-36557平號公報等中公開。
但是，由于該偽SRAM的存儲器單元的結構與DRAM的相同，所以為了保持存儲在存儲器單元中的數據，必須定期進行更新動作。因此，雖然與SRAM同樣地動作，但也沒有特別設置現有的SRAM所采用的等待模式。除了使偽SRAM以與現有的SRAM同樣的規(guī)格動作，從使用性方面考慮，還希望其具有與通用SRAM的等待模式同等的低消耗功率模式。
從這個方面考慮，本發(fā)明人針對使用偽SRAM的半導體存儲裝置，在特愿2000-363664號(特開2002-74944號公報、WO01/41149A1國際公開公報)中提出了具有與通用SRAM的等待模式同等的等待模式和在現有的半導體存儲裝置中沒有的獨特的低消耗功率模式的半導體存儲裝置。在該發(fā)明中，設定2種不同的動作模式。第一動作模式是與通常的DRAM同等的電源供給模式，是通過向存儲器單元更新所必需的電路供給電源而保證存儲器單元的數據保持的等待模式。第二動作模式是停止向存儲器單元更新所必需的電路供給電源、不保證存儲器單元的數據保持的深度等待模式(deep standby mode)。
在該深度等待模式中，雖然不能保持存儲器單元的數據，但由于不需要更新動作，所以與等待模式相比，能降低消耗電流。該深度等待模式的前提是，在從等待模式向激活狀態(tài)切換期間變?yōu)槟軐Υ鎯ζ鲉卧嚵姓w進行寫入的狀態(tài)即可，它是適于將半導體存儲裝置用作緩沖器時的模式。
圖1是表示現有的偽SRAM主要部分的結構的一個例子的框圖。在圖1中，電壓電平控制電路1根據第一和第二基準電壓Vref1、Vref2，生成內部電壓電平控制信號A。該內部電壓電平控制信號A是用于控制施加在存儲器單元陣列2的字線上的升壓電壓(boost voltage)Vbt的電平的信號。從電壓電平控制電路1輸出的內部電壓電平控制信號A被輸入環(huán)形振蕩器3。環(huán)形振蕩器3在來自于電壓電平控制電路1的內部電壓電平控制信號A為“H”(高電平)時被激活而振蕩，輸出振蕩輸出B。從環(huán)形振蕩器3輸出的振蕩輸出B被輸入升壓電路4。
升壓電路4由電荷泵電路構成，產生作為內部電壓的升壓電壓Vbt。升壓電路4利用環(huán)形振蕩器3的振蕩輸出B，使電源電壓VDD階段性地升壓，產生升壓電壓Vbt。該升壓電壓Vbt被輸入字解碼器5，驅動字線。升壓電壓Vbt的電平被設定為被電源電壓VDD高的電壓，例如VDD+1.5V左右或VDD+2V左右。字解碼器5向根據來自于行解碼器6的輸出而被選擇的字線供給升壓電壓Vbt。存儲器單元陣列2具有與DRAM的存儲器單元陣列相同的結構。
更新時序發(fā)生電路7生成以一定時間間隔對存儲器單元陣列2中的存儲器單元進行更新用的更新信號和指定應更新的存儲器單元的地址的更新地址。從更新時序發(fā)生電路7輸出的更新信號被輸入行使能發(fā)生電路8。另一方面，從更新時序發(fā)生電路7輸出的更新地址被輸入行解碼器6。行使能發(fā)生電路8以更新時序發(fā)生電路7生成更新信號的時序而生成行使能信號LT。
此外，行使能發(fā)生電路8接收寫入使能信號WE、芯片選擇信號CS和存儲器單元陣列2的讀出/寫入地址Add的輸入，在讀出/寫入地址Add每次變化時輸出行使能信號LT。行使能信號LT被輸入電壓電平控制電路1和行解碼器6。
圖2是用于說明圖1所示的電路的等待模式的動作的時序圖。以下參照圖1和圖2，對存儲器單元更新用的升壓電壓的生成動作進行說明。
在該偽SRAM裝置被設定為等待狀態(tài)時，更新信號從更新時序發(fā)生電路7以一定的周期例如16μsec輸出，提供給行使能發(fā)生電路8。行使能發(fā)生電路8接收該更新信號的輸入，生成行使能信號LT，提供給電壓電平控制電路1。借助于該行使能信號LT，電壓電平控制電路1被激活，電壓電平控制電路1進行電源電壓和第一、第二基準電壓Vref1、Vref2的比較動作。在升壓電壓Vbt比第一基準電壓Vref1低的情況下，內部電壓電平控制信號A變?yōu)椤癏”(高電平)，環(huán)形振蕩器3開始振蕩，向升壓電路4提供振蕩輸出B。
升壓電路4使用該振蕩輸出B，使升壓電壓Vbt升壓。當升壓電壓Vbt上升，達到與第二基準電壓Vref2相同的電平時，電壓電平控制電路1使內部電壓電平控制信號A變?yōu)椤癓”(低電平)。由此，環(huán)形振蕩器的振蕩停止，升壓電路4的升壓動作停止。在該周期內，在存儲器單元陣列2中執(zhí)行存儲器單元的更新動作。
這樣，在等待模式中，在器件內部，在保證數據保持的范圍內自動地生成規(guī)則的更新時序，對電壓電平控制電路1通電，將字電平(wordlevel)保持在基準電壓Vref1以上，并且在更新時序以外的時間，使電壓電平控制電路1斷電，由此實現了數據保持的保證和消耗電流的減少。
此外，當該偽SRAM從等待狀態(tài)變?yōu)榧せ顮顟B(tài)，芯片選擇信號CS上升，然后讀出/寫入地址Add變化時，行使能發(fā)生電路8檢測出該變化，輸出信號LT，使電壓電平控制電路1激活。因此，在激活狀態(tài)下，在存儲器單元每次被訪問時，都執(zhí)行升壓電壓Vbt的升壓動作。
圖3是表示更新時序發(fā)生電路內的現有的時序周期發(fā)生電路的結構例的框圖。時序周期發(fā)生電路由以下部分構成或門11，被輸入用于切換深度等待模式和等待模式的動作模式選擇信號MODE和芯片選擇信號CS；以及定時器電路12，接收或門11的輸出信號，當該輸出信號為“H”(高電平)時動作，輸出進行更新所必需的一定周期的定時器信號TN。借助于該定時器信號TN，設定等待模式下的存儲器單元更新周期。
圖4是用于說明針對圖1所示的偽SRAM，使用圖3所示的時序周期發(fā)生電路時的偽SRAM動作的時序圖。
如圖4所示，在深度等待模式時，對圖1的偽SRAM的電源供給完全停止，從而對進行單元更新所必需的電路也停止電源供給，所以升壓電路4的升壓電壓Vbt也大致降低到接地電位。當從該深度等待模式切換為等待模式時，重新開始對圖1的偽SRAM的電源供給，對進行單元更新所必需的電路也供給電源，所以從更新時序發(fā)生電路7以一定的周期輸出更新信號，升壓電路4的升壓電壓Vbt也上升。
然后，在升壓電壓Vbt上升到第一基準電壓Vref1的時刻，向等待模式的切換完成，存儲器訪問等激活動作變?yōu)榭赡?。但是，如圖4所示，在深度等待模式下大致降低到接地電位的升壓電壓Vbt上升到等待模式狀態(tài)的第一基準電壓Vref1需要花費時間。
因此，通常存在如下問題，即作為起動該偽SRAM、使其變?yōu)榇鎯ζ髟L問可能狀態(tài)為止的等待時間，由于電壓上升而被設定為200μsec左右的時間，在該期間不能執(zhí)行激活動作。
此外，雖然考慮了將來存儲器容量進一步增大，但在該情況下可以預想到，由于升壓電路的負載進一步增大，變?yōu)榈却隣顟B(tài)需要更多的時間，在200μsec的電壓上升時間內轉換為等待狀態(tài)是困難的。

發(fā)明內容
因此，本發(fā)明就是鑒于上述問題而提出的，其目的在于提供一種可設定為完全停止對規(guī)定電路供給電源的第一動作模式和對上述規(guī)定電路供給電源的第二動作模式的半導體存儲裝置，該半導體存儲裝置能縮短從停止電源供給的第一動作模式向供給電源的第二動作模式切換所必需的時間。
此外，本發(fā)明的目的在于提供一種設在可設定為完全停止對規(guī)定電路供給電源的第一動作模式和對上述規(guī)定電路供給電源的第二動作模式的半導體存儲裝置內的時序周期發(fā)生電路，該時序周期發(fā)生電路能縮短從停止電源供給的第一動作模式向供給電源的第二動作模式切換所必需的時間。
此外，本發(fā)明的目的在于提供一種在從深度等待模式向等待模式切換時，在等待模式時動作，使用比用于向存儲器供給周期性更新電壓的定時器周期短的定時器周期，能高速地恢復為可進行更新的電壓，從而能縮短從深度等待模式向等待模式的切換時間的半導體存儲裝置。
此外，本發(fā)明的目的在于提供一種在從深度等待模式向等待模式切換時，在等待模式時動作，使用比用于向存儲器供給周期性更新電壓的定時器周期短的定時器周期，能高速地恢復為可進行更新的電壓，從而能縮短從深度等待模式向等待模式的切換時間的時序周期發(fā)生電路。
此外，本發(fā)明的目的在于，在從電源斷開狀態(tài)向電源接通狀態(tài)切換時，使用比用于該等待模式的定時器周期短的定時器周期，能高速地從電源斷開狀態(tài)恢復為等待模式，從而能縮短從電源斷開狀態(tài)向等待模式的切換時間的半導體存儲裝置。
此外，本發(fā)明的目的在于，在從電源斷開狀態(tài)向電源接通狀態(tài)切換時，使用比用于該等待模式的定時器周期短的定時器周期，能高速地從電源斷開狀態(tài)恢復為等待模式，從而能縮短從電源斷開狀態(tài)向等待模式的切換時間的時序周期發(fā)生電路。
此外，本發(fā)明的目的在于提供一種能選擇性地提供在內部電路進行某一特定動作的第一動作模式中使用的第一定時器周期和僅在從上述第一動作模式之外的狀態(tài)向第一動作模式切換動作時選擇性地使用的、比第一定時器周期短的第二定時器周期的時序周期發(fā)生電路。
此外，本發(fā)明的目的在于提供一種能選擇性地提供在內部電路進行某一特定動作的第一動作模式中使用的第一定時器周期和僅在從上述第一動作模式之外的狀態(tài)向第一動作模式切換動作時選擇性地使用的、比第一定時器周期短的第二定時器周期的時序周期發(fā)生電路。
因此，本發(fā)明提供一種具有多種動作模式的半導體存儲裝置，該半導體存儲裝置包含第一周期發(fā)生電路，生成第一周期的時序脈沖；第二周期發(fā)生電路，生成比第一周期短的第二周期的時序脈沖；內部電壓發(fā)生電路，當被輸入來自于上述第一或第二周期發(fā)生電路的時序脈沖時動作，生成規(guī)定的內部電壓；以及時序脈沖切換電路，當從上述半導體存儲裝置的上述多種動作模式內的第一動作模式切換為第二動作模式時，選擇來自于上述第二周期發(fā)生電路的時序脈沖，提供給上述內部電壓發(fā)生電路。
上述半導體存儲裝置可以被構成為，具有控制電路，根據用于選擇上述多種動作模式內的一個動作模式的動作模式選擇信號，輸出第一、第二、第三控制信號，上述第一和第二周期發(fā)生電路分別由上述第一和第二控制信號控制其動作、不動作，上述時序脈沖切換電路根據上述第三控制信號，選擇上述第一或第二周期發(fā)生電路其中一個的時序脈沖。
上述控制電路可以被構成為，包含計數器電路，用于對從上述第二周期發(fā)生電路輸出的時序脈沖進行計數，當計數值達到預先設定的值時，輸出上述第三控制信號。
在一個典型例中，上述第一動作模式是用于停止對上述半導體存儲裝置的規(guī)定電路供給電源的動作模式，上述第二動作模式是用于對上述規(guī)定電路供給電源的動作模式。
此外，在一個典型例中，上述規(guī)定電路是對上述半導體存儲裝置的存儲器單元進行更新所必需的電路。
在一個典型例中，上述第一周期是用于對上述半導體存儲裝置的存儲器單元進行更新的周期。
此外，在一個典型例中，上述第一動作模式是不保證存儲在上述半導體存儲裝置的存儲器單元中的數據的保持的動作模式，上述第二動作模式是保證存儲在上述存儲器單元中的數據的保持的動作模式。
作為一個例子，上述內部電壓發(fā)生電路可以由用于生成施加在上述半導體存儲裝置的存儲器單元的字線上的升壓電壓的升壓電壓發(fā)生電路構成。
此外，作為另一個例子，上述內部電壓發(fā)生電路可以由用于對外部電源電壓進行降壓并提供給內部電路的內部降壓電路構成。
此外，作為另一個例子，上述內部電壓發(fā)生電路可以由用于向半導體基板提供比接地電平低的反向偏置電壓的基板反向偏壓發(fā)生電路構成。
作為一個例子，上述半導體存儲裝置是偽SRAM裝置。
上述半導體存儲裝置可以有效地應用于例如移動型電子設備。
此外，根據本發(fā)明，提供一種半導體存儲裝置，該半導體存儲裝置具有可被設定為以下模式的多個存儲器單元等待模式，通過向進行存儲器單元更新所必需的電路供給電源，來保證存儲在上述存儲器單元中的數據的保持；以及深度等待模式，停止對進行上述存儲器單元更新所必需的電路供給電源，不保證存儲在上述存儲器單元中的數據的保持，上述半導體存儲裝置包含內部電壓發(fā)生電路，以與上述更新周期同步的時序動作，由此生成規(guī)定的內部電壓；以及時序周期發(fā)生電路，用于控制上述內部電壓發(fā)生電路的動作周期，上述時序周期發(fā)生電路還包含第一定時器電路，在上述等待模式時，將上述內部電壓發(fā)生電路的動作周期設定為與上述更新周期同步的時序；以及第二定時器電路，在從上述深度等待模式向上述等待模式切換時動作，用于將上述內部電壓發(fā)生電路的動作周期設定為比上述更新周期短的周期，由此使上述內部電壓在短時間內恢復為規(guī)定的電壓電平。
在一個典型例中，上述時序周期發(fā)生電路可以被構成為，還包含或門，被輸入用于切換上述深度等待模式和上述等待模式的動作模式選擇信號和芯片選擇信號；上述第一定時器電路，當上述動作模式選擇信號或上述芯片選擇信號被輸入上述或門時動作，輸出與上述更新周期同步的定時器信號；邏輯電路，被輸入上述動作模式選擇信號和來自于單觸發(fā)脈沖發(fā)生電路的輸出，當上述動作模式選擇信號從上述深度等待模式切換為上述等待模式時，輸出第一電平的信號，當來自于上述單觸發(fā)脈沖發(fā)生電路的輸出被輸入時，輸出第二電平的信號；上述第二定時器電路，當來自于上述邏輯電路的輸出為上述第一電平時動作，輸出比上述更新周期短的周期的定時器信號；計數器電路，借助于來自于上述邏輯電路的輸出上升為上述第一電平的信號而被復位，對從上述第二定時器電路輸出的定時器信號進行計數，當計數值達到預先設定的值時，輸出定時器輸出切換信號；選擇電路，接收來自于上述計數器電路的上述定時器輸出切換信號，選擇來自于上述第一和第二定時器電路的定時器信號中的一個，作為定時器信號而輸出；以及上述單觸發(fā)脈沖發(fā)生電路，接收來自于上述計數器電路的上述定時器輸出切換信號，將單觸發(fā)脈沖提供給上述邏輯電路。
此外，在另一個典型例中，上述時序周期發(fā)生電路可以被構成為，還包含或門，被輸入用于切換上述深度等待模式和上述等待模式的動作模式選擇信號和芯片選擇信號；上述第一定時器電路，當上述動作模式選擇信號或上述芯片選擇信號被輸入上述或門時動作，輸出與上述更新周期同步的定時器信號；邏輯電路，被輸入上述動作模式選擇信號和上述芯片選擇信號，當上述動作模式選擇信號從上述深度等待模式切換為上述等待模式時，輸出第一邏輯電平的信號，當上述芯片選擇信號被輸入時，輸出第二邏輯電平的信號；上述第二定時器電路，當來自于上述邏輯電路的輸出為上述第一邏輯電平時動作，輸出比上述更新周期短的周期的定時器信號；以及選擇電路，根據上述邏輯電路的輸出電平，選擇并輸出來自于上述第一和第二定時器電路的定時器信號中的一個。
作為一個例子，上述內部電壓發(fā)生電路是用于生成施加在上述半導體存儲裝置的存儲器單元的字線上的升壓電壓的升壓電壓發(fā)生電路。
此外，作為另一個例子，上述內部電壓發(fā)生電路是用于對外部電源電壓進行降壓并提供給內部電路的內部降壓電路。
此外，作為另一個例子，上述內部電壓發(fā)生電路是用于向半導體基板提供比接地電平低的反向偏置電壓的基板反向偏壓發(fā)生電路。
作為一個例子，上述半導體存儲裝置是偽SRAM裝置。
上述半導體存儲裝置可以有效地應用于例如移動型電子設備。
此外，根據本發(fā)明，提供一種半導體存儲裝置，該半導體存儲裝置具有可被設定為等待模式的多個存儲器單元，上述等待模式通過向進行存儲器單元更新所必需的電路供給電源，來保證存儲在上述存儲器單元中的數據的保持，上述半導體存儲裝置包含內部電壓發(fā)生電路，以與上述更新周期同步的時序動作，由此生成規(guī)定的內部電壓；以及時序周期發(fā)生電路，用于控制上述內部電壓發(fā)生電路的動作周期，上述時序周期發(fā)生電路還包含第一定時器電路，在上述等待模式時，將上述內部電壓發(fā)生電路的動作周期設定為與上述更新周期同步的時序；以及第二定時器電路，在上述電源從斷開狀態(tài)切換為接通狀態(tài)時動作，用于將上述內部電壓發(fā)生電路的動作周期設定為比上述更新周期短的周期，由此使其在短時間內恢復為上述規(guī)定的內部電壓。
在一個典型例中，上述時序周期發(fā)生電路被構成為，還包含或門，被輸入上述電源接通信號和芯片選擇信號；上述第一定時器電路，當上述等待模式信號或上述芯片選擇信號被輸入上述或門時動作，輸出與上述更新周期同步的定時器信號；邏輯電路，被輸入上述電源接通信號和來自于單觸發(fā)脈沖發(fā)生電路的輸出；上述第二定時器電路，當來自于上述邏輯電路的輸出為第一邏輯電平時動作，輸出比上述更新周期短的周期的定時器信號；計數器電路，借助于來自于上述邏輯電路的輸出切換為上述第一邏輯電平的信號而被復位，對從上述第二定時器電路輸出的定時器信號進行計數，當計數值達到預先設定的值時，輸出定時器輸出切換信號；選擇電路，接收來自于上述計數器電路的上述定時器輸出切換信號，選擇來自于上述第一和第二定時器電路的定時器信號中的一個，作為定時器信號而輸出；以及上述單觸發(fā)脈沖發(fā)生電路，接收來自于上述計數器電路的上述定時器輸出切換信號，將單觸發(fā)脈沖提供給上述邏輯電路。
在另一個典型例中，上述時序周期發(fā)生電路被構成為，還包含或門，被輸入上述電源接通信號和芯片選擇信號；上述第一定時器電路，當上述電源接通信號或上述芯片選擇信號被輸入上述或門時動作，輸出與上述更新周期同步的定時器信號；邏輯電路，當被輸入上述電源接通信號時，輸出第一邏輯電平的信號，當被輸入上述芯片選擇信號時，輸出第二邏輯電平的信號；上述第二定時器電路，當來自于上述邏輯電路的輸出為上述第一電平時動作，輸出比上述更新周期短的周期的定時器信號；以及選擇電路，根據上述邏輯電路的輸出電平，選擇并輸出來自于上述第一和第二定時器電路的定時器信號中的一個。
作為一個例子，上述內部電壓發(fā)生電路是用于生成施加在上述半導體存儲裝置的存儲器單元的字線上的升壓電壓的升壓電壓發(fā)生電路。
作為另一個例子，上述內部電壓發(fā)生電路是用于對外部電源電壓進行降壓并提供給內部電路的內部降壓電路。
作為另一個例子，上述內部電壓發(fā)生電路是用于向半導體基板提供比接地電平低的反向偏置電壓的基板反向偏壓發(fā)生電路。
作為一個典型例，上述半導體存儲裝置是偽SRAM裝置。
上述半導體存儲裝置可以有效地用于例如移動型電子設備。


圖1是表示現有的偽SRAM的主要部分結構的框圖。
圖2是用于說明圖1所示的電路的等待模式的動作的時序圖。
圖3是表示更新時序發(fā)生電路內的現有的時序周期發(fā)生電路的結構的一個例子的框圖。
圖4是用于說明對圖1所示的偽SRAM應用圖3所示的時序周期發(fā)生電路時的偽SRAM的動作的時序圖。
圖5是表示本發(fā)明第一實施方式的時序周期發(fā)生電路的結構的框圖。
圖6是表示可應用本發(fā)明第一實施方式的時序周期發(fā)生電路的已知的偽SRAM的主要部分結構的一個例子的框圖。
圖7是用于說明對圖6所示的偽SRAM應用圖5所示的第一實施方式的時序周期發(fā)生電路時的偽SRAM的動作的時序圖。
圖8是表示本發(fā)明第二實施方式的時序周期發(fā)生電路的結構的框圖。
圖9是用于說明對圖6所示的偽SRAM應用圖8所示的第二實施方式的時序周期發(fā)生電路時的動作的時序圖。
圖10是表示對向內部電路提供降低外部電源電壓后的降壓電壓的內部降壓電路應用本發(fā)明的時序周期發(fā)生電路的實施方式的電路圖。
圖11是用于說明對圖10所示內部降壓電路應用圖8所示的第二實施方式的時序周期發(fā)生電路時的動作的時序圖。
圖12是表示將本發(fā)明的時序周期發(fā)生電路應用于向半導體基板提供比接地電平低的反向偏置電壓的基板反向偏壓發(fā)生電路的實施方式的框圖。
圖13是表示圖12所示的反向偏壓發(fā)生電路的一個典型例的電路圖。
圖14是表示圖13所示的反向偏壓發(fā)生電路的動作概要的時序圖。
具體實施例方式
以下對本發(fā)明的實施方式進行說明。
(第一實施方式)本發(fā)明的第一實施方式提供一種設在半導體存儲裝置內的時序周期發(fā)生電路，上述半導體存儲裝置可以被設定為完全停止對規(guī)定電路的電源供給的第一等待模式和對上述規(guī)定電路供給電源的第二等待模式。圖5是表示本發(fā)明第一實施方式的時序周期發(fā)生電路的結構的框圖。
時序周期發(fā)生電路具有以下電路結構。即，時序周期發(fā)生電路包括或門11、第一定時器電路12、邏輯電路13、第二定時器電路14、計數器電路15、單觸發(fā)脈沖發(fā)生電路16和選擇電路17。
或門11接收用于切換深度等待模式和等待模式的動作模式選擇信號MODE和芯片選擇信號CS的輸入，輸出動作模式選擇信號MODE和芯片選擇信號CS的邏輯和?；蜷T11的輸出被輸入第一定時器電路12。當來自于或門11的輸出為“H”(高電平)時，第一定時器電路12動作，輸出第一周期(16μsec)的定時器信號TN。
邏輯電路13接收上述動作模式選擇信號MODE和來自于單觸發(fā)脈沖發(fā)生電路16的輸出信號的輸入，輸出邏輯輸出G。邏輯輸出G被輸入第二定時器電路14。當來自于邏輯電路13的邏輯輸出G為“H”(高電平)時，第二定時器電路14動作，輸出比上述第一周期短的第二周期的定時器信號TR。來自于第二定時器電路14的第二周期的定時器信號TR和來自于邏輯電路13的邏輯輸出G被輸入計數器電路15。當從邏輯電路13輸出的邏輯輸出G上升為“H”(高電平)時，計數器電路15被復位，對從第二定時器電路14輸出的定時器信號TR進行計數，當計數值達到預先設定的值時，使定時器輸出切換信號C變?yōu)椤癏”(高電平)并輸出。從計數器電路15輸出的定時器輸出切換信號C被提供給單觸發(fā)脈沖發(fā)生電路16和選擇電路17。
選擇電路17由例如多路復用器(MUX)構成。選擇電路17接收從計數器電路15輸出的定時器輸出切換信號C的輸入，根據定時器輸出切換信號C來選擇從第一定時器電路12輸出的、具有第一周期的定時器信號TN以及從第二定時器電路14輸出的、具有第二周期的定時器信號TR中的一個，并作為定時器輸出TO而輸出。單觸發(fā)脈沖發(fā)生電路16接收來自于計數器電路15的定時器輸出切換信號C的輸入，輸出單觸發(fā)脈沖D。該單觸發(fā)脈沖D被輸入邏輯電路13，邏輯電路13接收上述動作模式選擇信號MODE和該單觸發(fā)脈沖D的輸入，輸出邏輯輸出G。
另外，從第二定時器電路14輸出的定時器信號TR的第二周期被設定得比從第一定時器電路12輸出的定時器信號TN的第一周期短。因此，從第一定時器電路12輸出的具有第一周期的定時器信號TN是在進行通常動作時使用的定時器信號，而從第二定時器電路14輸出的、具有第二周期的定時器信號TR是僅在要求高速動作期間內選擇性地使用的定時器信號。
因此，上述本發(fā)明的新的時序周期發(fā)生電路具有可選擇性地提供以下定時器信號的新的電路結構，這些定時器信號是定時器信號TN，在內部電路進行某一特定動作例如更新動作的第一動作模式下使用，具有第一定時器周期；以及定時器信號TR，僅在進行從該第一動作模式之外的狀態(tài)向第一動作模式的切換動作時、例如升壓動作或降壓動作時選擇性地使用，具有比第一定時器周期短的第二定時器周期。該內部電路是可以變?yōu)檫M行某一特定動作的動作模式和除了該特定動作模式之外的狀態(tài)的電路，只要是存在從該特定動作模式之外的狀態(tài)向特定動作模式的切換期間的電路即可，在要求或希望縮短該切換期間的情況下，應用上述本發(fā)明的新的時序周期發(fā)生電路是有效的。
例如，作為內部電路的一個例子，在將上述新的時序周期發(fā)生電路應用于偽SRAM的情況下，為了進行等待模式中的周期性更新動作而使用從第一定時器電路12輸出的、具有第一周期的定時器信號TN，而僅在從深度等待模式向等待模式切換時或從接通電源的時刻開始向等待模式切換時，使用從第二定時器電路14輸出的、具有第二周期的定時器信號TR，由此可以高速地恢復為可進行更新的電壓，從而可以縮短從深度等待模式或接通電源的時刻開始向等待模式的切換時間。
可應用時序周期發(fā)生電路的偽SRAM的電路結構不特別限定，例如也可以應用于上述圖1所示的已知的偽SRAM。為了驗證上述本發(fā)明的新的時序周期發(fā)生電路的實用性，以下對將時序周期發(fā)生電路作為內部電路而用于已知的偽SRAM的情況下的一個典型例進行具體說明。
圖6是表示可應用本發(fā)明第一實施方式的時序周期發(fā)生電路的偽SRAM的主要部分結構的一個例子的框圖。圖6所示的偽SRAM的主要部分結構除了更新時序發(fā)生電路70的結構之外，與上述圖1所示的偽SRAM的主要部分結構大致相同。
即，在圖6中，電壓電平控制電路1根據第一和第二基準電壓Vref1、Vref2，生成內部電壓電平控制信號A。該內部電壓電平控制信號A是用于控制施加在存儲器單元陣列2的字線上的升壓電壓Vbt的電平的信號。從電壓電平控制電路1輸出的內部電壓電平控制信號A被輸入環(huán)形振蕩器3。環(huán)形振蕩器3在來自于電壓電平控制電路1的內部電壓電平控制信號A為“H”(高電平)時被激活而振蕩，輸出振蕩輸出B。從環(huán)形振蕩器3輸出的振蕩輸出B被輸入升壓電路4。
升壓電路4由電荷泵電路構成，產生作為內部電壓的升壓電壓Vbt。升壓電路4利用環(huán)形振蕩器3的振蕩輸出B，使電源電壓VDD階段性地升壓，從而生成升壓電壓Vbt。該升壓電壓Vbt被輸入字解碼器5，驅動字線。升壓電壓Vbt的電平被設定為比電源電壓VDD高的電壓，例如VDD+1.5V左右或VDD+2V左右。字解碼器5向根據來自于行解碼器6的輸出而被選擇的字線供給升壓電壓Vbt。存儲器單元陣列2具有與DRAM的存儲器單元陣列相同的結構。
更新時序發(fā)生電路70生成以一定時間間隔對存儲器單元陣列2中的存儲器單元進行更新用的更新信號和指定應更新的存儲器單元的地址的更新地址。更新時序發(fā)生電路70中包含圖5所示并且在前面已經說明的時序周期發(fā)生電路，定時器輸出(TO)作為更新信號被輸入行使能發(fā)生電路8。另一方面，從更新時序發(fā)生電路70輸出的更新地址被輸入行解碼器6。行使能發(fā)生電路8以更新時序發(fā)生電路70生成更新信號的時序而生成行使能信號LT。
此外，行使能發(fā)生電路8接收寫入使能信號WE、芯片選擇信號CS和存儲器單元陣列2的讀出/寫入地址Add的輸入，在讀出/寫入地址Add每次變化時輸出行使能信號LT。行使能信號LT被輸入電壓電平控制電路1和行解碼器6。
構成偽SRAM的上述電路根據從參照圖5已經在前面說明的、本發(fā)明的新的時序周期發(fā)生電路輸出的定時器輸出TO而動作。
圖7是用于說明針對圖6所示的偽SRAM，使用圖5所示的本實施方式的時序周期發(fā)生電路時的偽SRAM動作的時序圖。以下參照圖5至圖7，對偽SRAM的動作進行說明。
在深度等待模式中，僅對最少限度的必要電路供給電源，使時序周期發(fā)生電路動作的電源也斷開，從而升壓電壓Vbt降低到接地電位。當從該狀態(tài)切換為等待模式時，時序周期發(fā)生電路被供給電源，動作模式選擇信號MODE變?yōu)椤癏”(高電平)，邏輯電路13的邏輯輸出G變?yōu)椤癏”(高電平)，第一和第二定時器電路12和14被起動，從第一和第二定時器電路12和14分別輸出具有第一周期的定時器信號TN和具有第二周期的定時器信號TR。
另一方面，計數器電路15在動作模式選擇信號MODE變?yōu)椤癏”(高電平)的上述時刻，從計數器電路15輸出的定時器輸出切換信號C為“L”(低電平)。當邏輯電路13的邏輯輸出G切換為“H”(高電平)時，計數器電路15現在的計數值被復位，然后對從第二定時器電路14輸出的、具有第二周期的定時器信號TR進行計數。當計數器電路15的計數值與預先設定的值一致時，從計數器電路15輸出的定時器輸出切換信號C被切換為“H”(高電平)。來自于計數器電路15的定時器輸出切換信號C作為定時器切換控制信號被輸入由多路復用器構成的選擇電路17。
構成選擇電路17的多路復用器在來自于計數器電路15的定時器輸出切換信號C為“L”(低電平)時，選擇輸出從第二定時器電路14輸出的、具有第二周期的定時器信號TR，而在定時器輸出切換信號C為“H”(高電平)時，選擇輸出從第一定時器電路12輸出的、具有第一周期的定時器信號TN。因此，在從深度等待模式切換為等待模式之后，緊接著從輸出比單元更新周期短的周期的時序信號的第二定時器電路14輸出的、具有第二周期的定時器信號TR被選擇而輸出。圖6所示的升壓電路4借助于具有該具有第二周期的定時器信號TR，在比更新周期短的周期內執(zhí)行升壓動作，所以升壓電路4的輸出電壓Vbt高速地恢復為進行存儲器單元更新所必需的電壓。
然后，當計數器電路15的計數值變?yōu)轭A先設定的值，從計數器電路15輸出的定時器輸出切換信號C切換為“H”(高電平)時，構成選擇電路17的多路復用器選擇輸出從第一定時器電路12輸出的、具有第一周期的定時器信號TN。由此，在之后的等待模式中，借助于進行單元更新所必需的一定周期(16μsec)即第一周期的定時器信號TN，升壓電路4的輸出電壓被維持為規(guī)定的電壓，存儲器單元更新動作被執(zhí)行，從而保證了等待模式中的存儲器的數據保持。
此外，從計數器電路15輸出的定時器輸出切換信號C也被輸入單觸發(fā)脈沖發(fā)生電路16，單觸發(fā)脈沖發(fā)生電路16在定時器輸出切換信號C切換為“H”(高電平)的時刻輸出單觸發(fā)脈沖D。該單觸發(fā)脈沖D被輸入邏輯電路13，使邏輯電路13的邏輯輸出G切換為“L”(低電平)。通過使邏輯電路13的輸出G切換為“L”(低電平)，停止向定時器14供給動作電流，從而減小了不必要的電流消耗。
另外，在本實施方式中，對從深度等待模式切換為等待模式時的動作進行了說明，但例如在對具有該偽SRAM的裝置接通電源、升壓電壓上升時，也可以應用本發(fā)明的時序周期發(fā)生電路。在該情況下，使用電源接通信號來代替動作模式選擇信號MODE。
這樣，在本實施方式中，在從深度等待模式向等待模式切換時或在電源接通的時刻，由于在等待模式時動作，使用比用于向存儲器供給周期性更新電壓中使用的定時器周期短的定時器周期，能高速地恢復為可進行更新的電壓，所以在可以縮短從深度等待模式或電源接通時刻開始向等待模式的切換時間。
另外，也可以省略在從深度等待模式向等待模式切換時或在電源接通時刻動作的第二定時器電路14，而通過控制在等待模式時動作、用于向存儲器供給周期性更新電壓的第一定時器電路12的時序周期，僅利用第一定時器電路12來生成更新周期和比該更新周期短的周期的時序信號。但是，一般定時器發(fā)生部由模擬電路構成，到周期發(fā)生變化為止需要花費時間，所以為了進行更快的時序周期的切換，如本實施方式那樣使用分別獨立的周期發(fā)生單元更有效。
此外，在具有保證存儲器單元的數據保持的等待模式和不保證存儲器單元的數據保持的深度等待模式、預先設定從深度等待模式或電源接通時刻開始向等待模式的切換時間的裝置中，在需要進一步增加該裝置的存儲器容量而擴展功能的情況下，也可以與在上述設定的時間內向等待模式的切換對應。
為了減小功率消耗，上述等待模式和深度等待模式是有效的，所以例如具有上述等待模式和深度等待模式的半導體存儲裝置可以有效的應用于移動型電子設備。因此，上述時序周期發(fā)生電路可以有效的應用于內置在例如移動型電子設備中的半導體存儲裝置。
(第二實施方式)以下說明本發(fā)明的第二實施方式。
圖8是本發(fā)明第二實施方式的時序周期發(fā)生電路的框圖。
本實施方式的時序周期發(fā)生電路由以下部分構成或門11，被輸入用于切換深度等待模式和等待模式的動作模式選擇信號MODE和芯片選擇信號CS；第一定時器電路12，當或門11的輸出為“H”(高電平)時動作，輸出第一周期(16μsec)的定時器信號TN；邏輯電路18，被輸入動作模式選擇信號MODE和芯片選擇信號CS；第二定時器電路14，當邏輯電路18的邏輯輸出G為“H”(高電平)時動作，輸出比第一周期短的第二周期的定時器信號TR；以及選擇電路17，根據邏輯電路18的邏輯輸出G，選擇第一定時器電路12和第二定時器電路14其中一個的信號，并作為定時器輸出TO而輸出。選擇電路可以由例如多路復用器(MUX)構成。
圖9用于說明在圖6所示的偽SRAM中，將包含在更新時序發(fā)生電路70中的時序周期發(fā)生電路置換為圖8所示的本實施方式的時序周期發(fā)生電路時的動作的時序圖。以下參照圖6、圖8和圖9，對本實施方式的動作進行說明。
在深度等待模式中，僅最少限度的必要電路被供給電源，使時序周期發(fā)生電路動作的電源也被斷開，升壓電壓Vbt降低到接地電位。當從該狀態(tài)切換為等待模式時，時序周期發(fā)生電路被供給電源，動作模式選擇信號MODE變?yōu)椤癏”(高電平)，或門11的輸出和邏輯電路13的邏輯輸出G變?yōu)椤癏”(高電平)，第一和第二定時器電路12和14被起動，分別輸出具有第一周期的定時器信號TN和具有第二周期的定時器信號TR。
此外，邏輯電路18的邏輯輸出G作為定時器切換控制信號而被輸入構成選擇電路17的多路復用器，選擇電路17在邏輯電路18的邏輯輸出G為“H”(高電平)時選擇輸出從第二定時器電路14輸出的定時器輸出TR，在邏輯電路18的邏輯輸出G為“L”(低電平)時選擇輸出第一定時器電路12的具有第一周期的定時器信號TN。
因此，在從深度等待模式切換為等待模式之后，緊接著從輸出比單元更新周期短的周期的時序信號的第二定時器電路14輸出的、具有第二周期的定時器信號TR被選擇而輸出，圖6所示的升壓電路4根據該定時器信號TR，在比更新周期短的周期內執(zhí)行升壓動作，所以升壓電路4的輸出電壓Vbt高速地恢復為進行存儲器單元更新所必需的電壓。
然后，當芯片選擇信號CS切換為“H”(高電平)而變?yōu)榧せ钅Ｊ綍r，構成選擇電路17的多路復用器選擇輸出從第一定時器電路12輸出的、具有第一周期的定時器輸出TN。由于來自于邏輯電路18的邏輯輸出G僅在動作模式選擇信號MODE從“L”(低電平)變?yōu)椤癏”(高電平)時從“L”(低電平)切換為“H”(高電平)，所以即使之后芯片選擇信號CS變?yōu)椤癓”(低電平)而從激活模式切換為等待模式，來自于邏輯電路18的邏輯輸出G仍保持“L”(低電平)，因此第二定時器電路14不被起動。
因此，即使之后在等待模式和激活模式間發(fā)生了動作模式的切換，構成選擇電路17的多路復用器仍然選擇從第一定時器電路12輸出的、具有第一周期的定時器信號TN，并根據進行單元更新所必需的第一周期(16μsec)的定時器信號TN，執(zhí)行升壓電路4的升壓動作，升壓電路4的輸出電壓被升壓至規(guī)定的電壓，并保持為升壓電壓，所以之后的等待模式的單元更新動作被正常地執(zhí)行，保證了存儲器的數據保持。
另外，在本實施方式中，對從深度等待模式切換為等待模式時的動作進行了說明，但例如在對具有該偽SRAM的裝置接通電源、升壓電壓上升時，也可以應用本發(fā)明的時序周期發(fā)生電路。在該情況下，使用電源接通信號來代替動作模式選擇信號MODE。
在本實施方式中，在從深度等待模式或電源接通的時刻切換為等待模式之后，由于在最初的芯片選擇信號CS被輸入之前，第二定時器電路14保持動作狀態(tài)，在該期間動作電流被供給，所以電流消耗比上述第一實施方式略有增加，但在本實施方式中，可以縮短從深度等待模式或電源接通時刻開始向等待模式的切換時間。
此外，半導體存儲裝置具有保證存儲器單元的數據保持的等待模式和不保證存儲器單元的數據保持的深度等待模式，在預先設定從深度等待模式或電源接通時刻開始向等待模式的切換時間的情況下，通過在上述設定的時間內高速地向等待模式切換，也可以滿足進一步增加該裝置的存儲器容量而擴展功能的要求。
圖10是表示對向DRAM、偽SRAM等的內部電路供給用于使外部電源電壓下降后的降壓電壓VINT的內部降壓電路應用本發(fā)明的時序周期發(fā)生電路的實施方式的電路圖。
內部降壓電路包括差動放電器22和P溝道MOS場效應晶體管(以下稱為PMOS晶體管)23。差動放電器22的反轉輸入端被輸入基準電壓VREF，非反轉輸入端被輸入內部電壓VINT。PMOS晶體管的源電極與外部電源電壓VDD連接，柵電極被輸入來自于差動放電器22的輸出信號，并且從漏電極輸出使外部電源電壓VDD下降后的內部電壓VINT。使外部電源電壓VDD降壓后的內部電壓VINT出現在內部降壓電路的輸出線上。該內部降壓電路的輸出線與內部電路21連接，被降壓后的內部電壓VINT被供給該內部電路21。內部電路21不特別限定，但包含例如DRAM、偽SRAM等半導體存儲裝置。
差動放電器22由以下部分構成N溝道MOS場效應晶體管(以下稱為NMOS晶體管)25，其柵電極被輸入基準電壓VREF；NMOS晶體管26，其柵電極被輸入內部電壓VINT；電流源用NMOS晶體管24，被連接在這些NMOS晶體管25、26的共用源電極和接地電位之間；以及一對PMOS晶體管27、28，被連接在外部電源電壓VDD和上述NMOS晶體管25、26的各漏電極之間，構成電流鏡。NMOS晶體管25的漏電極與上述降壓用PMOS晶體管23的柵電極連接。
該差動放電器22對輸出線上的內部電壓VINT和基準電壓VREF進行比較。在例如內部電源電壓VINT比基準電壓VREF低的情況下，由于差動放電器22的輸出電壓即NMOS晶體管25的漏極電壓下降，所以PMOS晶體管23向導通方向偏移，來自于外部電源電壓VDD的電流增加，使內部電壓VINT上升。
另一方面，在內部電壓VINT比基準電壓VREF高的情況下，由于差動放電器22的輸出電壓上升，所以PMOS晶體管23向截止方向偏移，來自于外部電源電壓VDD的電流減小，使內部電壓VINT下降。即，差動放電器22具有負反饋作用，由此控制內部電壓VINT與基準電壓VREF相等。
DRAM、偽SRAM等的內部電路21，在處于不進行更新或訪問等的非激活狀態(tài)時，僅消耗器件漏電流程度的微小電流。另一方面，當內部電路21被輸入激活信號脈沖、內部電路21變?yōu)榧せ顮顟B(tài)時，內部電路21的內部電流增大，內部電壓VINT下降。與此相伴，借助于內部降壓電路的上升負反饋作用，PMOS晶體管23向導通方向偏移，來自于外部電源電壓VDD的電流增加，內部電壓VINT上升到基準電壓VREF。
時序周期發(fā)生電路20具有圖5或圖8所示的任意一種結構，其定時器輸出TO被輸入差動放電器22的電流源用NMOS晶體管24的柵電極。因此，差動放電器22借助于從時序周期發(fā)生電路20輸出的定時器輸出TO，其動作、不動作被周期性地控制。
圖11是用于說明對圖10所示的內部降壓電路應用圖8所示的第二實施方式的時序周期發(fā)生電路時的動作的時序圖。以下參照圖10和圖11，對本實施方式的動作進行說明。另外，在圖11中示出了將圖8所示的第二實施方式的電路用作時序周期發(fā)生電路20時的動作，但在使用圖5所示的第一實施方式的時序周期發(fā)生電路的情況下也可以進行同樣的動作。此外，由于時序周期發(fā)生電路20內的動作與圖7或圖9所示的動作相同，所以省略其詳細說明。
在深度等待模式中，僅最少限度的必要電路被供給電源，使時序周期發(fā)生電路20和差動放電器22動作的電源也斷開。由此，內部電壓VINT變?yōu)榻平拥仉娢?，從而處于不保證內部電路21內的存儲器單元數據保持的狀態(tài)。
當從該深度等待模式切換為等待模式時，時序周期發(fā)生電路20和差動放電器22被供給電源，動作模式選擇信號MODE變?yōu)椤癏”(高電平)，在從深度等待模式切換為等待模式之后，從上述第二定時器電路輸出且具有比單元更新周期短的周期即第二周期的定時器信號TR被選擇，并提供給差動放電器22的電流源用NMOS晶體管24的柵電極。差動放電器22在每次被輸入該較短的第二周期的定時器信號TR時都進行內部電壓VINT和基準電壓VREF的比較動作，所以內部電壓VINT高速地恢復為基準電壓VREF。
然后，當芯片選擇信號CS切換為“H”(高電平)、從等待模式切換為激活模式時，從時序周期發(fā)生電路20輸出進行單元更新所必需的、一定的第一周期的定時器信號TN。然后，差動放電器22在每次被輸入該定時器信號TN時都進行內部電壓VINT和基準電壓VREF的比較動作，將內部電壓VINT維持為基準電壓VREF。即使之后在等待模式和激活模式之間切換，由于從時序周期發(fā)生電路20輸出進行單元更新所必需的一定周期的定時器輸出TN，所以內部電壓VINT也被維持為基準電壓VREF。
此外，在等待模式中，由于內部電路21處于非激活狀態(tài)，所以內部電路21消耗的電流為漏電流程度的微小值，內部電壓VINT的降低很小。因此，通過對差動放電器22的電壓比較動作應用本發(fā)明的時序周期發(fā)生電路20，在與更新同步的、第一定時器電路12生成的具有第一周期的定時器信號TN的脈沖間的間隔時間內，差動放電器22處于不動作狀態(tài)。因此，在該期間差動放電器22與外部電源VDD的連接被切斷，降低了電流消耗。另一方面，在從深度等待模式向等待模式切換時，可以實現內部電壓上升的高速化、向等待模式恢復的高速化。
另外，在本實施方式中，對從深度等待模式切換為等待模式時的動作進行了說明，但例如在對具有該偽SRAM的裝置接通電源、升壓電壓上升時，也可以有效地應用本發(fā)明的時序周期發(fā)生電路。在該情況下，使用電源接通信號來代替動作模式選擇信號MODE。
圖12是表示將本發(fā)明的時序周期發(fā)生電路應用于對半導體基板提供比接地電平低的反向偏置電壓的基板反向偏壓發(fā)生電路的實施方式的框圖。
基板反向偏壓發(fā)生電路30是使用外部電源電壓VDD和接地電平(GND)，根據來自于時序周期發(fā)生電路20的定時器輸出TO而動作，生成作為內部基準電壓的、比GND低(例如-1V)反向偏置電壓VBBG的電路。反向偏壓發(fā)生電路30的輸出與希望施加反向偏置電壓VBBG的區(qū)域例如半導體基板連接，使半導體基板成為比接地電平低的反向偏置電壓VBBG。
圖13是表示圖12所示的反向偏壓發(fā)生電路30的一個典型例的電路圖。如圖13所示，上述反向偏壓發(fā)生電路30由以下部分構成由PMOS晶體管構成的傳輸晶體管(transfer transistor)32和2個預充電晶體管32、33；控制邏輯模塊36，被輸入來自于上述時序周期發(fā)生電路20的時序輸出TO；第一輸出驅動電路34，由上述控制邏輯模塊36控制，并且其輸出端子P1輸出外部電源電壓VDD和接地電平(GND)中的任意一個；第二輸出驅動電路35，由控制邏輯模塊36控制，其輸出端子P2輸出比外部電源電壓VDD低的電壓VBB和接地電平(GND)中的任意一個；第一電容C1，被連接在第一輸出驅動電路34的輸出端P1與傳輸晶體管31的柵電極以及預充電晶體管32的漏電極的第一連接點N1之間；以及第二電容C2，被連接在第二輸出驅動電路35的輸出端P2與傳輸晶體管31的源電極以及預充電晶體管33的漏電極的第二連接點N2之間。
電容C3是被供給反向偏置電壓VBBG的半導體基板的電容。此外，控制邏輯模塊36輸入時序周期發(fā)生電路20的定時器輸出TO，控制預充電晶體管32、33和第一、第二輸出驅動電路34、35。
圖14是表示圖13所示的反向偏壓發(fā)生電路的動作概要的時序圖。以下參照圖13和圖14，對該動作進行說明。另外，雖然圖14中示出了將圖8所示的第二實施方式的電路用作時序周期發(fā)生電路20時的動作，但使用圖5所示的第一實施方式的時序周期發(fā)生電路，也能實現同樣的動作。此外，由于時序周期發(fā)生電路20內的動作與圖7或圖9所示的動作相同，所以省略其詳細說明。
在深度等待模式中，僅最少限度的必要電路被供給電源，并且使時序周期發(fā)生電路20和反向偏壓發(fā)生電路30動作的電源也斷開。由此，反向偏置電壓VBBG變?yōu)榻平拥仉娢弧?br> 當從該狀態(tài)切換為等待模式時，時序周期發(fā)生電路20和反向偏壓發(fā)生電路30被供給電源，動作模式選擇信號MODE變?yōu)椤癏”(高電平)，在從深度等待模式切換為等待模式之后，具有比單元更新周期短的第二周期的、從第二定時器電路14輸出的定時器信號TR被選擇，提供給反向偏壓發(fā)生電路30的控制邏輯模塊36?？刂七壿嬆K36在每次被輸入該短周期的定時器信號TR時，都對傳輸晶體管31和預充電晶體管32、33和第一、第二輸出驅動電路34、35進行以下控制。
首先，使第一、第二輸出驅動電路34、35的輸出端P1、P2的各輸出電壓分別變?yōu)閂DD、VBB(VDD＞VBB)，并且使預充電晶體管32、33分別導通，使第一、第二電容C1、C2分別充電至VDD、VBB的電壓。然后，使第一、第二輸出驅動電路34、35的輸出端P1、P2的輸出電壓分別變?yōu)榻拥仉娢?，并且使預充電晶體管32、33截止。因此，利用對電容C1、C2分別進行充電的電壓VDD、VBB，連接點N1的電壓被驅動至-VDD，連接點N2的電壓被驅動至-VBB。
另一方面，此時由于-VDD＜-VBB，所以傳輸晶體管31導通，對電容C2充電的-VBB的電壓經由傳輸晶體管31而傳輸到基板電容C3。其結果是，基板電容C3被充電至負電位，并將反向偏置電壓VBBG下拉至負電位。通過在每次被輸入來自于時序周期發(fā)生電路20的時序脈沖TR時都重復以上的動作，如圖14所示，可以使反向偏壓發(fā)生電路30高速地恢復至近似-VBB的一定電壓。
然后，當芯片選擇信號CS切換為“H”(高電平)、從等待模式切換為激活模式時，從時序周期發(fā)生電路20輸出進行單元更新所必需的、具有第一一定周期的定時器信號TN，提供給反向偏壓發(fā)生電路30。利用反向偏壓發(fā)生電路30，在每次被輸入該定時器信號TN時，對電容C2充電的-VBB的電壓經由傳輸晶體管31而傳輸到基板電容C3，使反向偏置電壓VBBG維持近似-VBB的一定電壓。
即使之后在等待模式和激活模式間切換，由于從時序周期發(fā)生電路20輸出進行單元更新所必需的一定周期的定時器信號TN，所以半導體基板的反向偏置電壓VBBG都維持為近似-VBB的一定電壓。
根據本實施方式，由于在與時序周期發(fā)生電路20內的更新同步的、第一定時器電路12生成的具有第一定時器周期的定時器信號TN的脈沖間的間隔時間內，執(zhí)行使基板電容C3充電至-VBB的動作，所以可以減少消耗電流，并且在從深度等待模式向等待模式切換時，可以實現內部電壓上升的高速化、向等待模式恢復的高速化。
另外，在實施例中，對從深度等待模式切換為等待模式時的動作進行了說明，但例如在接通電源、反向偏置電壓上升時，也可以應用本發(fā)明的時序周期發(fā)生電路。在該情況下，使用電源接通信號來代替動作模式選擇信號MODE。
此外，在上述各實施方式中，對將深度等待模式和等待模式設定為半導體存儲裝置的動作模式的情況下進行了說明，但也可以對不保證存儲器單元的數據保持的深度等待模式進一步細化，例如設定僅停止對更新所必需的更新控制電路的供給電源的動作模式；使對更新控制電路、升壓電壓發(fā)生電路、基板電壓發(fā)生電路的供給電源全部停止的動作模式，在切換這些動作模式、內部電壓上升時，也能有效地應用本發(fā)明。
為了減小功率消耗，上述等待模式和深度等待模式是有效的，所以例如具有上述等待模式和深度等待模式的半導體存儲裝置可以有效的應用于移動型電子設備。因此，上述時序周期發(fā)生電路可以有效的應用于內置在例如移動型電子設備中的半導體存儲裝置。
產業(yè)上利用的可能性根據本發(fā)明，可以獲得以下效果。
根據本發(fā)明，在從電壓接通時刻或深度等待模式向等待模式切換時，利用在等待模式時動作、比用于向存儲器供給周期性更新電壓的定時器周期短的定時器周期，可高速地恢復為可進行更新的電壓，所以能縮短從電源接通時刻或深度等待模式向等待模式的切換時間。
此外，在具有保證存儲器單元的數據保持的等待模式和不保證存儲器單元的數據保持的深度等待模式、預先設定從深度等待模式或電源接通時刻向等待模式的切換時間的裝置中，在需要進一步增加該裝置的存儲器容量、擴展其功能的情況下，也能與在上述設定時間內切換為等待模式相對應。
為了減小功率消耗，上述等待模式和深度等待模式是有效的，所以例如具有上述等待模式和深度等待模式的半導體存儲裝置可以有效的應用于移動型電子設備。因此，上述時序周期發(fā)生電路可以有效的應用于內置在例如移動型電子設備中的半導體存儲裝置。
權利要求
1.一種具有多種動作模式的半導體存儲裝置，包含第一周期發(fā)生電路，生成第一周期的時序脈沖；第二周期發(fā)生電路，生成比第一周期短的第二周期的時序脈沖；內部電壓發(fā)生電路，當被輸入來自于上述第一或第二周期發(fā)生電路的時序脈沖時動作，生成規(guī)定的內部電壓；以及時序脈沖切換電路，當從上述半導體存儲裝置的上述多種動作模式內的第一動作模式切換為第二動作模式時，選擇來自于上述第二周期發(fā)生電路的時序脈沖，提供給上述內部電壓發(fā)生電路。
2.根據權利要求1所述的半導體存儲裝置，上述半導體存儲裝置具有控制電路，根據用于選擇上述多種動作模式內的一個動作模式的動作模式選擇信號，輸出第一、第二、第三控制信號，上述第一和第二周期發(fā)生電路分別由上述第一和第二控制信號控制其動作、不動作，上述時序脈沖切換電路根據上述第三控制信號，選擇上述第一或第二周期發(fā)生電路其中一個的時序脈沖。
3.根據權利要求2所述的半導體存儲裝置，上述控制電路包含計數器電路，用于對從上述第二周期發(fā)生電路輸出的時序脈沖進行計數，當計數值達到預先設定的值時，輸出上述第三控制信號。
4.根據權利要求1所述的半導體存儲裝置，上述第一動作模式是用于停止對上述半導體存儲裝置的規(guī)定電路供給電源的動作模式，上述第二動作模式是用于對上述規(guī)定電路供給電源的動作模式。
5.根據權利要求4所述的半導體存儲裝置，上述規(guī)定電路是對上述半導體存儲裝置的存儲器單元進行更新所必需的電路。
6.根據權利要求1所述的半導體存儲裝置，上述第一周期是用于對上述半導體存儲裝置的存儲器單元進行更新的周期。
7.根據權利要求1所述的半導體存儲裝置，上述第一動作模式是不保證存儲在上述半導體存儲裝置的存儲器單元中的數據的保持的動作模式，上述第二動作模式是保證存儲在上述存儲器單元中的數據的保持的動作模式。
8.根據權利要求1所述的半導體存儲裝置，上述內部電壓發(fā)生電路是用于生成施加在上述半導體存儲裝置的存儲器單元的字線上的升壓電壓的升壓電壓發(fā)生電路。
9.根據權利要求1所述的半導體存儲裝置，上述內部電壓發(fā)生電路是用于對外部電源電壓進行降壓并提供給內部電路的內部降壓電路。
10.根據權利要求1所述的半導體存儲裝置，上述內部電壓發(fā)生電路是用于向半導體基板提供比接地電平低的反向偏置電壓的基板反向偏壓發(fā)生電路。
11.根據權利要求1所述的半導體存儲裝置，上述半導體存儲裝置是偽SRAM裝置。
12.一種移動型電子設備，具有權利要求1所述的半導體存儲裝置。
13.一種半導體存儲裝置，具有可被設定為以下模式的多個存儲器單元等待模式，通過向進行存儲器單元更新所必需的電路供給電源，來保證存儲在上述存儲器單元中的數據的保持；以及深度等待模式，停止對進行上述存儲器單元更新所必需的電路供給電源，不保證存儲在上述存儲器單元中的數據的保持，上述半導體存儲裝置包含內部電壓發(fā)生電路，以與上述更新周期同步的時序動作，由此生成規(guī)定的內部電壓；以及時序周期發(fā)生電路，用于控制上述內部電壓發(fā)生電路的動作周期，上述時序周期發(fā)生電路還包含第一定時器電路，在上述等待模式時，將上述內部電壓發(fā)生電路的動作周期設定為與上述更新周期同步的時序；以及第二定時器電路，在從上述深度等待模式向上述等待模式切換時動作，用于將上述內部電壓發(fā)生電路的動作周期設定為比上述更新周期短的周期，由此使上述內部電壓在短時間內恢復為規(guī)定的電壓電平。
14.根據權利要求13所述的半導體存儲裝置，上述時序周期發(fā)生電路還包含或門，被輸入用于切換上述深度等待模式和上述等待模式的動作模式選擇信號和芯片選擇信號；上述第一定時器電路，當上述動作模式選擇信號或上述芯片選擇信號被輸入上述或門時動作，輸出與上述更新周期同步的定時器信號；邏輯電路，被輸入上述動作模式選擇信號和來自于單觸發(fā)脈沖發(fā)生電路的輸出，當上述動作模式選擇信號從上述深度等待模式切換為上述等待模式時，輸出第一電平的信號，當來自于上述單觸發(fā)脈沖發(fā)生電路的輸出被輸入時，輸出第二電平的信號；上述第二定時器電路，當來自于上述邏輯電路的輸出為上述第一電平時動作，輸出比上述更新周期短的周期的定時器信號；計數器電路，借助于來自于上述邏輯電路的輸出上升為上述第一電平的信號而被復位，對從上述第二定時器電路輸出的定時器信號進行計數，當計數值達到預先設定的值時，輸出定時器輸出切換信號；選擇電路，接收來自于上述計數器電路的上述定時器輸出切換信號，選擇來自于上述第一和第二定時器電路的定時器信號中的一個，作為定時器信號而輸出；以及上述單觸發(fā)脈沖發(fā)生電路，接收來自于上述計數器電路的上述定時器輸出切換信號，將單觸發(fā)脈沖提供給上述邏輯電路。
15.根據權利要求13所述的半導體存儲裝置，上述時序周期發(fā)生電路還包含或門，被輸入用于切換上述深度等待模式和上述等待模式的動作模式選擇信號和芯片選擇信號；上述第一定時器電路，當上述等待模式信號或上述芯片選擇信號被輸入上述或門時動作，輸出與上述更新周期同步的定時器信號；邏輯電路，被輸入上述動作模式選擇信號和上述芯片選擇信號，當上述動作模式選擇信號從上述深度等待模式切換為上述等待模式時，輸出第一邏輯電平的信號，當上述芯片選擇信號被輸入時，輸出第二邏輯電平的信號；上述第二定時器電路，當來自于上述邏輯電路的輸出為上述第一邏輯電平時動作，輸出比上述更新周期短的周期的定時器信號；以及選擇電路，根據上述邏輯電路的輸出電平，選擇并輸出來自于上述第一和第二定時器電路的定時器信號中的一個。
16.根據權利要求13所述的半導體存儲裝置，上述內部電壓發(fā)生電路是用于生成施加在上述半導體存儲裝置的存儲器單元的字線上的升壓電壓的升壓電壓發(fā)生電路。
17.根據權利要求13所述的半導體存儲裝置，上述內部電壓發(fā)生電路是用于對外部電源電壓進行降壓并提供給內部電路的內部降壓電路。
18.根據權利要求13所述的半導體存儲裝置，上述內部電壓發(fā)生電路是用于向半導體基板提供比接地電平低的反向偏置電壓的基板反向偏壓發(fā)生電路。
19.根據權利要求13所述的半導體存儲裝置，上述半導體存儲裝置是偽SRAM裝置。
20.一種移動型電子設備，具有權利要求13所述的半導體存儲裝置。
21.一種半導體存儲裝置，具有可被設定為等待模式的多個存儲器單元，上述等待模式通過向進行存儲器單元更新所必需的電路供給電源，來保證存儲在上述存儲器單元中的數據的保持，上述半導體存儲裝置包含內部電壓發(fā)生電路，以與上述更新周期同步的時序動作，由此生成規(guī)定的內部電壓；以及時序周期發(fā)生電路，用于控制上述內部電壓發(fā)生電路的動作周期，上述時序周期發(fā)生電路還包含第一定時器電路，在上述等待模式時，將上述內部電壓發(fā)生電路的動作周期設定為與上述更新周期同步的時序；以及第二定時器電路，在上述電源從斷開狀態(tài)切換為接通狀態(tài)時動作，用于將上述內部電壓發(fā)生電路的動作周期設定為比上述更新周期短的周期，由此使其在短時間內恢復為上述規(guī)定的內部電壓。
22.根據權利要求21所述的半導體存儲裝置，上述時序周期發(fā)生電路還包含或門，被輸入上述電源接通信號和芯片選擇信號；上述第一定時器電路，當上述等待模式信號或上述芯片選擇信號被輸入上述或門時動作，輸出與上述更新周期同步的定時器信號；邏輯電路，被輸入上述電源接通信號和來自于單觸發(fā)脈沖發(fā)生電路的輸出；上述第二定時器電路，當上述邏輯電路的輸出為第一邏輯電平時動作，輸出比上述更新周期短的周期的定時器信號；計數器電路，借助于上述邏輯電路的輸出切換為上述第一邏輯電平的信號而被復位，對從上述第二定時器電路輸出的定時器信號進行計數，當計數值達到預先設定的值時，輸出定時器輸出切換信號；選擇電路，接收來自于上述計數器電路的上述定時器輸出切換信號，選擇來自于上述第一和第二定時器電路的定時器信號中的一個，作為定時器信號而輸出；以及上述單觸發(fā)脈沖發(fā)生電路，接收來自于上述計數器電路的上述定時器輸出切換信號，向上述邏輯電路提供單觸發(fā)脈沖。
23.根據權利要求21所述的半導體存儲裝置，上述時序周期發(fā)生電路還包含或門，被輸入上述電源接通信號和芯片選擇信號；上述第一定時器電路，當上述電源接通信號或上述芯片選擇信號被輸入上述或門時動作，輸出與上述更新周期同步的定時器信號；邏輯電路，當被輸入上述電源接通信號時，輸出第一邏輯電平的信號，當被輸入上述芯片選擇信號時，輸出第二邏輯電平的信號；上述第二定時器電路，當上述邏輯電路的輸出為上述第一電平時動作，輸出比上述更新周期短的周期的定時器信號；以及選擇電路，根據上述邏輯電路的輸出電平，選擇并輸出來自于上述第一和第二定時器電路的定時器信號中的一個。
24.根據權利要求21所述的半導體存儲裝置，上述內部電壓發(fā)生電路是用于生成施加在上述半導體存儲裝置的存儲器單元的字線上的升壓電壓的升壓電壓發(fā)生電路。
25.根據權利要求21所述的半導體存儲裝置，上述內部電壓發(fā)生電路是用于對外部電源電壓進行降壓并提供給內部電路的內部降壓電路。
26.根據權利要求21所述的半導體存儲裝置，上述內部電壓發(fā)生電路是用于向半導體基板提供比接地電平低的反向偏置電壓的基板反向偏壓發(fā)生電路。
27.根據權利要求21所述的半導體存儲裝置，上述半導體存儲裝置是偽SRAM裝置。
28.一種移動型電子設備，具有權利要求21所述的半導體存儲裝置。
全文摘要
本發(fā)明提供一種在使用可設定為深度等待模式和等待模式的偽SRAM的裝置中，能縮短從深度等待模式向等待模式的恢復時間的動作控制電路。當從深度等待模式切換為等待模式時，第一和第二定時器電路12和14被起動，分別輸出進行單元更新所必需的一定周期的定時器輸出TN和比單元更新周期短的周期的時序信號TR。計數器電路15在從深度等待模式切換為等待模式之后，對第二定時器電路14的輸出TR進行計數，當與設定值一致時，輸出定時器輸出動作模式切換信號C。由多路復用器構成的選擇電路17借助于計數器電路15的輸出而被進行切換控制，在計數器電路的計數值與設定值一致之前，選擇TR，在之后的等待模式中選擇并輸出TN。
文檔編號G11C7/20GK1585985SQ0282229
公開日2005年2月23日 申請日期2002年10月16日 優(yōu)先權日2001年10月16日
發(fā)明者高橋弘行, 中川敦 申請人:恩益禧電子股份有限公司