專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到具有非易失存儲(chǔ)器的半導(dǎo)體集成電路。更確切地說是涉及到提高非易失存儲(chǔ)器的速度和降低其功耗方面的改進(jìn)并能夠應(yīng)用于微計(jì)算機(jī)和系統(tǒng)LSI等的一種技術(shù)。
背景技術(shù)：
日本未經(jīng)審查的專利申請(qǐng)No.Hei 1(1989)-100797、日本未經(jīng)審查的專利申請(qǐng)No.Hei 2(1990)-14495、以及日本未經(jīng)審查的專利申請(qǐng)No.Hei 10(1998)-320993，公開了一些ROM(只讀存儲(chǔ)器)。這些ROM被構(gòu)造成二個(gè)晶體管構(gòu)造的存儲(chǔ)單元被提供在位線之間，且互補(bǔ)輸出被“讀出”到互補(bǔ)位線。
日本未經(jīng)審查的專利申請(qǐng)No.Hei 10(1998)-64292公開了一種ROM，其中在初始狀態(tài)(待機(jī)狀態(tài))中，使位線對(duì)成為電路的接地電壓。日本未經(jīng)審查的專利申請(qǐng)No.Hei 11(1999)-16384公開了一種掩模ROM，其中存儲(chǔ)單元晶體管的源電極被連接到電路的接地電壓，且為存儲(chǔ)單元晶體管的位線提供下拉電路。
日本未經(jīng)審查的專利申請(qǐng)No.Hei 7(1995)-78489公開了一種掩模ROM，其中與存儲(chǔ)單元晶體管的接觸(ROM眼)被形成在存儲(chǔ)單元晶體管與源線之間。
日本未經(jīng)審查的專利申請(qǐng)No.2000-012707公開了一種ROM，其中存儲(chǔ)單元的密度被提高了。這一提高是借助于形成MOS半導(dǎo)體器件的ROM而實(shí)現(xiàn)的。它們接收存儲(chǔ)單元的漏之間(場氧化膜)區(qū)域中存儲(chǔ)單元的源電位(電路的接地電壓)，以便隔離存儲(chǔ)單元之間的數(shù)據(jù)。
本發(fā)明人考慮了配備有ROM和諸如CPU等且利用儲(chǔ)存在ROM中的信息的邏輯電路的諸如微計(jì)算機(jī)或系統(tǒng)LSI的半導(dǎo)體集成電路的性能。結(jié)果，本發(fā)明人發(fā)現(xiàn)，在提高半導(dǎo)體集成電路的工作性能方面，下列情況是有用的在ROM中達(dá)到適合于CPU運(yùn)行速度的存取速率，以及降低ROM的功耗，使可用于整個(gè)半導(dǎo)體集成電路的大部分功率能夠被分配給邏輯電路。由于邏輯電路的速度和封裝密度的提高，工作電壓趨向于降低。與此相關(guān)，從成本等的觀點(diǎn)看，芯片上ROM被要求工作于邏輯電路那樣的低電壓電源。采用降低了的工作電源，亞閾值漏電流造成的無用功耗的增大就成了問題。此外，在存儲(chǔ)器存取過程中，難以在通過大量未被選擇的存儲(chǔ)單元的亞閾值漏電流與通過被選擇要存取的存儲(chǔ)單元的電流之間進(jìn)行區(qū)分。結(jié)果，存儲(chǔ)器工作的可靠性以及借以進(jìn)行的數(shù)據(jù)處理工作的可靠性都將喪失。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種半導(dǎo)體集成電路，其中，即使芯片上非易失存儲(chǔ)器的工作電源電壓被降低，也能夠?qū)Ψ且资Т鎯?chǔ)器的讀出操作實(shí)現(xiàn)穩(wěn)定、加速、以及功耗降低。
本發(fā)明的另一目的是提供一種半導(dǎo)體集成電路，其中，即使芯片上非易失存儲(chǔ)器以及芯片上邏輯電路的工作電源電壓被降低，也能夠在ROM中達(dá)到適合于邏輯電路工作速度的存取速率，且其中，能夠降低ROM的功耗，使可用于整個(gè)半導(dǎo)體集成電路的大部分功率能夠被分配給邏輯電路。
從本說明書中的下列描述和附圖中，本發(fā)明的這些和其它目的和新穎特點(diǎn)將顯而易見。
《亞閾值漏電流的降低》根據(jù)本發(fā)明的半導(dǎo)體集成電路在半導(dǎo)體襯底上具有非易失存儲(chǔ)器和利用存儲(chǔ)在此非易失存儲(chǔ)器中的信息來執(zhí)行邏輯運(yùn)算的邏輯電路。此非易失存儲(chǔ)器包含位線、字線、以及存儲(chǔ)單元。存儲(chǔ)單元包含其柵電極與字線連接的MOS晶體管。然后，根據(jù)MOS晶體管的一個(gè)源/漏電極是與電流通路連接還是被浮置而進(jìn)行信息儲(chǔ)存。此集成電路包含如下工作的控制電路在存儲(chǔ)單元存取操作中的預(yù)定期間中，控制電路在MOS晶體管的源/漏電極之間產(chǎn)生電位差。在預(yù)定期間之外的其它期間中，控制電路使MOS晶體管源/漏電極之間的電位差為0。如上所述，在存儲(chǔ)單元存取操作中的預(yù)定期間之外的其它期間中，構(gòu)成存儲(chǔ)單元的MOS晶體管的源/漏電極之間的電位差被變成0。因此，此時(shí)亞閾值漏電流不通過存儲(chǔ)單元。在存取操作中的預(yù)定期間中，在MOS晶體管的源/漏電極之間產(chǎn)生電位差，從而借助于字線選擇能夠改變位線的電位。結(jié)果，就能夠降低待機(jī)時(shí)存儲(chǔ)器陣列處消耗的無用功率，這對(duì)半導(dǎo)體集成電路功耗的降低有貢獻(xiàn)。
在本說明書中，MOS晶體管被定義為絕緣柵場效應(yīng)晶體管的通稱。對(duì)于這種晶體管，源電極和漏電極是相對(duì)概念，決定于施加到其上的電壓電平。當(dāng)被統(tǒng)稱時(shí)，被描述為“源/漏電極”。
一個(gè)優(yōu)選實(shí)施方案被構(gòu)造如下電位差在MOS晶體管的源/漏電極之間被產(chǎn)生的時(shí)刻，與進(jìn)行字線選擇的時(shí)刻一致，或在其之后。當(dāng)在MOS晶體管的源/漏電極之間產(chǎn)生電位差時(shí)，亞閾值電流準(zhǔn)備好通過各個(gè)存儲(chǔ)單元中的MOS晶體管。但如上所述，產(chǎn)生電位差的時(shí)間與進(jìn)行字線選擇的時(shí)間一致或延遲。于是，由于電位差的產(chǎn)生而通過的亞閾值漏電流與通過被選擇的存儲(chǔ)單元的電流之間的差別，被相對(duì)地提高。結(jié)果，就能夠消除難以在亞閾值漏電流與信息電流之間進(jìn)行區(qū)分的可能性。此亞閾值漏電流通過大量未被選擇來存取的存儲(chǔ)單元，而信息電流通過被選擇來存取的存儲(chǔ)單元。這確保了半導(dǎo)體集成電路中非易失存儲(chǔ)器的存儲(chǔ)操作以及借此進(jìn)行的邏輯電路的數(shù)據(jù)處理操作的可靠性。
非易失存儲(chǔ)器和邏輯電路采用例如公共電源電壓作為其工作電源電壓。當(dāng)工作電源電壓隨著邏輯電路的加速和器件的小型化而被降低時(shí)，芯片上非易失存儲(chǔ)器也被要求工作于與邏輯電路相同的低電壓電源?？紤]到這一點(diǎn)，前述情況具有下列優(yōu)點(diǎn)在非易失存儲(chǔ)器中由于低電壓電源而變得明顯的亞閾值漏電流造成的無用功耗，被降低了。因此，大部分可用于整個(gè)半導(dǎo)體集成電路的功率，能夠被分配給邏輯電路。從能夠在邏輯電路中消耗的功率數(shù)量的觀點(diǎn)看，能夠提高邏輯電路的處理功率。于是，根據(jù)本發(fā)明的半導(dǎo)體集成電路可以被有效地應(yīng)用于例如采用電池功率的數(shù)據(jù)處理系統(tǒng)。
《位線負(fù)載的均勻化》除了上述方法之外，本發(fā)明的另一優(yōu)選實(shí)施方案可以采用下列結(jié)構(gòu)根據(jù)位線相對(duì)一側(cè)上的一個(gè)源/漏電極是否與預(yù)定的信號(hào)線連接，來確定MOS晶體管是與電流通路連接還是浮置。于是，任何存儲(chǔ)單元中的MOS晶體管與位線連接。這有助于使這些位線中一個(gè)位線的負(fù)載(位線負(fù)載)均勻。在讀出操作的穩(wěn)定和加速方面，這是有用的。
《虛擬MOS分隔結(jié)構(gòu)》除了上述方法之外，本發(fā)明的另一優(yōu)選實(shí)施方案可以采用下列結(jié)構(gòu)分別包含在沿位線排列的多個(gè)存儲(chǔ)單元中的MOS晶體管被形成在公共阱中。然后，MOS晶體管之間的公共漏等被其柵電極被饋以截止電位的虛擬MOS晶體管電學(xué)上分隔開。若采用如同分隔諸如擴(kuò)散層之類的半導(dǎo)體區(qū)的這種結(jié)構(gòu)來電學(xué)上分隔存儲(chǔ)單元的MOS晶體管，則必須在各個(gè)存儲(chǔ)單元之間確保隔離區(qū)。這導(dǎo)致芯片占據(jù)面積因而增大。而且，若每個(gè)多個(gè)信息儲(chǔ)存MOS晶體管安排隔離區(qū)，則字線間距與多個(gè)信息儲(chǔ)存MOS晶體管的排列不匹配。在最小布線間距被設(shè)定為小于光波長的情況下，相位偏移技術(shù)被用于掩模圖形產(chǎn)生過程中。在此情況下，提供具有規(guī)則性的圖形有助于使圖形均勻?？紤]到這一點(diǎn)，若信息儲(chǔ)存MOS晶體管的柵電極的布局間距不規(guī)則，則難以使其圖形均勻。結(jié)果，器件的小型化亦即圖形的小型化受到阻礙。根據(jù)上述方法，信息儲(chǔ)存MOS晶體管的柵電極和虛擬MOS晶體管的柵電極能夠被規(guī)則地布局。因此，上述方法有助于使其圖形均勻。
《互補(bǔ)位線結(jié)構(gòu)》除了上述方法之外，本發(fā)明的另一優(yōu)選實(shí)施方案可以采用下列存儲(chǔ)單元結(jié)構(gòu)為各個(gè)存儲(chǔ)單元制備二個(gè)MOS晶體管，且二個(gè)MOS晶體管的另一源/漏電極與構(gòu)成互補(bǔ)位線的各個(gè)位線連接。同時(shí)，其柵電極與公共字線連接?；パa(bǔ)位線結(jié)構(gòu)用于讀出系統(tǒng)帶來了下列優(yōu)點(diǎn)即使信號(hào)幅度由于低電壓工作而被降低，也能夠用微分放大之類來穩(wěn)定和加速儲(chǔ)存的信息的讀出及其邏輯值的判斷。例如，對(duì)互補(bǔ)位線之間的電位差進(jìn)行放大的放大器能夠被用于微分放大。
《互補(bǔ)位線結(jié)構(gòu)與位線負(fù)載的均勻化》基于互補(bǔ)位線結(jié)構(gòu)和位線負(fù)載均勻化的觀點(diǎn)的根據(jù)本發(fā)明的半導(dǎo)體集成電路如下構(gòu)成半導(dǎo)體集成電路在一個(gè)半導(dǎo)體襯底上具有非易失存儲(chǔ)器和利用存儲(chǔ)在此非易失存儲(chǔ)器中的信息來執(zhí)行邏輯運(yùn)算的邏輯電路。此非易失存儲(chǔ)器包含存儲(chǔ)單元、字線、互補(bǔ)位線、以及與互補(bǔ)位線連接的微分放大器。存儲(chǔ)單元包含其柵電極與同一個(gè)字線連接的一對(duì)MOS晶體管。二個(gè)MOS晶體管各自的一個(gè)源/漏電極與互補(bǔ)位線的相應(yīng)位線分別連接。一個(gè)MOS晶體管的另一源/漏電極與饋以預(yù)定電壓的電壓信號(hào)線連接，而另一MOS晶體管的另一源/漏電極被浮置。
此非易失存儲(chǔ)器和邏輯電路可以采用公共電源電壓作為其工作電源電壓。
《互補(bǔ)位線結(jié)構(gòu)與亞閾值泄漏的降低》基于互補(bǔ)位線結(jié)構(gòu)和亞閾值泄漏降低的觀點(diǎn)的根據(jù)本發(fā)明的半導(dǎo)體集成電路如下構(gòu)成半導(dǎo)體集成電路在一個(gè)半導(dǎo)體襯底上具有非易失存儲(chǔ)器和利用存儲(chǔ)在此非易失存儲(chǔ)器中的信息來執(zhí)行邏輯運(yùn)算的邏輯電路。此非易失存儲(chǔ)器包含存儲(chǔ)單元、字線、互補(bǔ)位線、以及與互補(bǔ)位線連接的微分放大器。存儲(chǔ)單元包含其柵電極與同一個(gè)字線連接的一對(duì)MOS晶體管。一個(gè)MOS晶體管的源/漏電極與位線和饋以預(yù)定電壓的電壓信號(hào)線連接。另一個(gè)MOS晶體管的源/漏電極相對(duì)于位線或電壓信號(hào)線被浮置。在存儲(chǔ)單元存取操作的預(yù)定期間中，電壓被施加到電壓信號(hào)線，此電壓在其與位線之間產(chǎn)生電位差。在預(yù)定期間之外的其它期間中，使電壓信號(hào)線與位線之間的電位差為0的電壓被施加。
作為本發(fā)明的優(yōu)選實(shí)施方案，非易失存儲(chǔ)器和邏輯電路可以采用公共電源電壓作為其工作電源電壓。
本發(fā)明的另一實(shí)施方案可以如下構(gòu)成在存取操作中預(yù)定期間之外的其它期間中，使電壓信號(hào)線和互補(bǔ)位線成為電源電壓。在預(yù)定期間中，電壓信號(hào)線被放電到電路的接地電壓?？梢圆捎孟喾吹臉?gòu)造。亦即，在預(yù)定期間之外的其它期間中，電壓信號(hào)線和互補(bǔ)位線可以被放電；而在預(yù)定期間中，位線可以被充電到電源電壓。但在此情況下，需要比較長的時(shí)間來將位線充電到能夠進(jìn)行操作的電平。
在本發(fā)明的另一優(yōu)選實(shí)施方案中，下列構(gòu)造是優(yōu)選的在預(yù)定期間中將電壓信號(hào)線放電到電路的接地電壓的時(shí)刻應(yīng)該與存儲(chǔ)單元通過字線被選擇的時(shí)刻一致或延遲。
《互補(bǔ)位線結(jié)構(gòu)與虛擬MOS分隔結(jié)構(gòu)》基于互補(bǔ)位線結(jié)構(gòu)和虛擬MOS分隔結(jié)構(gòu)的觀點(diǎn)的根據(jù)本發(fā)明的半導(dǎo)體集成電路如下構(gòu)成半導(dǎo)體集成電路在一個(gè)半導(dǎo)體襯底上具有非易失存儲(chǔ)器和利用存儲(chǔ)在此非易失存儲(chǔ)器中的信息來執(zhí)行邏輯運(yùn)算的邏輯電路。此非易失存儲(chǔ)器和邏輯電路采用公共電源電壓作為其工作電源電壓。非易失存儲(chǔ)器包含存儲(chǔ)單元、字線、互補(bǔ)位線、以及與互補(bǔ)位線連接的微分放大器。存儲(chǔ)單元包含其柵電極與同一個(gè)字線連接的一對(duì)MOS晶體管。一個(gè)MOS晶體管的源/漏電極與位線和饋以預(yù)定電壓的電壓信號(hào)線連接。另一個(gè)MOS晶體管的源/漏電極相對(duì)于位線或電壓信號(hào)線被浮置。分別包含在沿位線排列的多個(gè)存儲(chǔ)單元中的MOS晶體管，被形成在公共阱中。然后，這些晶體管被其柵電極饋以截止電位的虛擬MOS晶體管電學(xué)上分隔開。
《位線負(fù)載的均勻化和虛擬MOS分隔結(jié)構(gòu)》基于位線負(fù)載均勻化和虛擬MOS分隔結(jié)構(gòu)的觀點(diǎn)的根據(jù)本發(fā)明的半導(dǎo)體集成電路如下構(gòu)成半導(dǎo)體集成電路在一個(gè)半導(dǎo)體襯底上具有非易失存儲(chǔ)器和利用存儲(chǔ)在此非易失存儲(chǔ)器中的信息來執(zhí)行邏輯運(yùn)算的邏輯電路。此非易失存儲(chǔ)器和邏輯電路采用公共電源電壓作為其工作電源電壓。非易失存儲(chǔ)器包含位線、字線、以及存儲(chǔ)單元。存儲(chǔ)單元包含其柵電極與字線連接的MOS晶體管。根據(jù)MOS晶體管的一個(gè)源/漏電極是與電流通路連接還是被浮置，來進(jìn)行信息儲(chǔ)存。根據(jù)位線相對(duì)一側(cè)上的一個(gè)源/漏電極是否與預(yù)定的信號(hào)線連接，來確定MOS晶體管是與電流通路連接還是被浮置。分別包含在沿位線排列的多個(gè)存儲(chǔ)單元中的MOS晶體管，被形成在公共阱中。然后，這些MOS晶體管被其柵電極饋以截止電位的虛擬MOS晶體管電學(xué)上分隔開。
《互補(bǔ)位線結(jié)構(gòu)與位線負(fù)載的均勻化》基于互補(bǔ)位線結(jié)構(gòu)和位線負(fù)載的均勻化的觀點(diǎn)的根據(jù)本發(fā)明另一優(yōu)選實(shí)施方案的半導(dǎo)體集成電路如下構(gòu)成半導(dǎo)體集成電路包含非易失存儲(chǔ)器。此非易失存儲(chǔ)器包含互補(bǔ)位線、字線、與互補(bǔ)位線和字線連接的存儲(chǔ)單元、以及與互補(bǔ)位線連接的微分放大器。存儲(chǔ)單元包含第一MOS晶體管和第二MOS晶體管。第一MOS晶體管具有與互補(bǔ)位線的一個(gè)位線連接的一個(gè)源/漏電極以及與字線連接的柵電極。第二MOS晶體管具有與互補(bǔ)位線的另一個(gè)位線連接的一個(gè)源/漏電極以及與字線連接的柵電極。第一MOS晶體管的另一源/漏電極與饋以預(yù)定電壓的電壓信號(hào)線連接。第二MOS晶體管的另一源/漏電極被浮置。
《互補(bǔ)位線結(jié)構(gòu)與亞閾值泄漏的降低》基于互補(bǔ)位線結(jié)構(gòu)和亞閾值泄漏降低的觀點(diǎn)的根據(jù)本發(fā)明另一優(yōu)選實(shí)施方案的半導(dǎo)體集成電路如下構(gòu)成半導(dǎo)體集成電路包含非易失存儲(chǔ)器。此非易失存儲(chǔ)器包含互補(bǔ)位線、字線、與互補(bǔ)位線和字線連接的存儲(chǔ)單元、以及與互補(bǔ)位線連接的微分放大器。存儲(chǔ)單元包含第一MOS晶體管和第二MOS晶體管。第一MOS晶體管具有與互補(bǔ)位線的一個(gè)位線連接的一個(gè)源/漏電極以及與字線連接的柵電極。第二MOS晶體管具有與互補(bǔ)位線的另一個(gè)位線連接的一個(gè)源/漏電極以及與字線連接的柵電極。第一MOS晶體管的另一源/漏電極與饋以預(yù)定電壓的電壓信號(hào)線連接。在存儲(chǔ)單元存取操作中預(yù)定期間之外的期間中，使電壓信號(hào)線與一個(gè)源/漏電極之間的電位差為0的電壓，被施加到所述電壓信號(hào)線。
《互補(bǔ)位線結(jié)構(gòu)與虛擬MOS分隔結(jié)構(gòu)》基于互補(bǔ)位線結(jié)構(gòu)和虛擬MOS分隔結(jié)構(gòu)的觀點(diǎn)的根據(jù)本發(fā)明另一優(yōu)選實(shí)施方案的半導(dǎo)體集成電路如下構(gòu)成半導(dǎo)體集成電路包含非易失存儲(chǔ)器。此非易失存儲(chǔ)器包含互補(bǔ)位線、字線、與互補(bǔ)位線和字線連接的存儲(chǔ)單元、以及與互補(bǔ)位線連接的微分放大器。存儲(chǔ)單元包含第一MOS晶體管和第二MOS晶體管。第一MOS晶體管具有與互補(bǔ)位線的一個(gè)位線連接的一個(gè)源/漏電極以及與字線連接的柵電極。第二MOS晶體管具有與互補(bǔ)位線的另一個(gè)位線連接的一個(gè)源/漏電極以及與字線連接的柵電極。在各個(gè)存儲(chǔ)單元中，第一MOS晶體管和第二MOS晶體管中的任何一個(gè)的另一源/漏電極與饋以預(yù)定電壓的電壓信號(hào)線連接。第三晶體管被形成在彼此鄰近的第一MOS晶體管的另一源/漏電極之間，并共用它們之間的位線。第三晶體管被控制到截止?fàn)顟B(tài)中。第三晶體管構(gòu)成虛擬MOS晶體管。


圖1是電路圖，示出了根據(jù)本發(fā)明的半導(dǎo)體集成電路中ROM的主要部分。
圖2是方框圖，示出了根據(jù)本發(fā)明的半導(dǎo)體集成電路。
圖3是方框圖，示出了ROM的總體構(gòu)造。
圖4是定時(shí)圖，示出了ROM的讀出操作定時(shí)。
圖5是解釋圖，示出了存儲(chǔ)單元數(shù)據(jù)讀出電流(Iread)與漏電流(Ilk)之間的關(guān)系。
圖6是解釋圖，示出了在讀出操作中被選擇的存儲(chǔ)單元和未被選擇的存儲(chǔ)單元的等效電路。
圖7是特性曲線，示出了讀出電流Iread和截止漏電流Ilk特性中Vcs節(jié)點(diǎn)電壓與電流之間的關(guān)系。
圖8是定時(shí)圖，示出了字線選擇定時(shí)與公共源線放電定時(shí)的關(guān)系。
圖9是著眼于多晶硅布線層的存儲(chǔ)單元平面布局圖。
圖10是著眼于金屬布線層的存儲(chǔ)單元平面布局圖。
圖11是電路圖，示出了對(duì)應(yīng)于圖9和圖10中平面布局的存儲(chǔ)單元的電路連接。
圖12是方框圖，示出了其中應(yīng)用了根據(jù)本發(fā)明的半導(dǎo)體集成電路的數(shù)據(jù)處理系統(tǒng)。
圖13是電路圖，示出了根據(jù)本發(fā)明的半導(dǎo)體集成電路中的ROM的另一離子的主要部分。
具體實(shí)施例方式
圖2示出了根據(jù)本發(fā)明的半導(dǎo)體集成電路。圖中所示的半導(dǎo)體集成電路1被構(gòu)造成微計(jì)算機(jī)或系統(tǒng)LSI。借助于用例如眾所周知的CMOS集成電路制造技術(shù)在一個(gè)半導(dǎo)體芯片上制作下列部分而得到半導(dǎo)體集成電路1中央處理器(CPU)2、RAM 3、ROM 4、總線控制器(BSC)5、以及外圍電路6。但其構(gòu)造不局限于此。CPU 2借助于獲取指令并對(duì)獲取的指令進(jìn)行譯碼而執(zhí)行計(jì)算和控制處理。RAM 3被用作工作區(qū)，即在CPU 2執(zhí)行計(jì)算和控制處理時(shí)用來暫時(shí)儲(chǔ)存數(shù)據(jù)的區(qū)域。ROM 4保存CPU 2的操作程序和參量數(shù)據(jù)，且存儲(chǔ)在ROM4中的信息被CPU 2、外圍電路6等使用。外圍電路6包括A-D轉(zhuǎn)換器、D-A轉(zhuǎn)換器、計(jì)時(shí)器/計(jì)數(shù)器、輸入/輸出端口電路、以CPU 2的數(shù)字信號(hào)處理器(DSP)和ECC電路為典型的加速器、其它定制邏輯電路等。總線控制器5進(jìn)行CPU數(shù)據(jù)獲取和指令獲取所需的外部總線存取和相似操作的控制。
半導(dǎo)體集成電路的工作電源電壓對(duì)CPU 2、RAM 3、ROM 4、BCS 5是公共的，并具有例如1.2V的工作電源電壓。外圍電路也可以工作于相同的工作電源。若包括了要求特殊工作的高電壓的諸如快速存儲(chǔ)器之類的電路模塊，則電路模塊可以被饋以高電壓工作功率。此高電壓工作電源從外部得到，或借助于內(nèi)部倍增電壓而得到。CPU 2和ROM 4都工作于相同的低電壓電源。當(dāng)CPU 2與時(shí)鐘信號(hào)同步高速工作時(shí)，ROM 4能夠以稍后所述的那樣以適應(yīng)于此高速的高速工作。而且，雖然從存儲(chǔ)單元讀出的儲(chǔ)存信息的信號(hào)幅度由于低電壓電源而很小，但讀出操作被穩(wěn)定，且功耗被降低了。于是，ROM 4就具有對(duì)提高CPU 2的數(shù)據(jù)處理能力有貢獻(xiàn)的構(gòu)造。下面來詳細(xì)地描述ROM 4。
圖3是ROM 4的方框圖。此ROM 4包含存儲(chǔ)陣列11、行譯碼器12、列開關(guān)電路13、列譯碼器14、讀出放大器單元15、以及定時(shí)控制器16。存儲(chǔ)陣列11包含排列成矩陣圖形等的多個(gè)存儲(chǔ)單元。存儲(chǔ)單元的選擇端子與字線連接，而存儲(chǔ)單元的數(shù)據(jù)端子與位線連接。行譯碼器12對(duì)通過地址總線ABUS饋送的行地址信號(hào)進(jìn)行譯碼，并產(chǎn)生字線選擇信號(hào)。列譯碼器14對(duì)通過地址總線ABUS饋送的列地址信號(hào)進(jìn)行譯碼，并產(chǎn)生列選擇信號(hào)。列開關(guān)電路13被饋以列選擇信號(hào)，并選擇有列地址信號(hào)指定的互補(bǔ)位線。存儲(chǔ)在被字線選擇信號(hào)選擇的存儲(chǔ)單元中的信息，通過被列選擇信號(hào)選擇的互補(bǔ)位線，被傳輸?shù)交パa(bǔ)全局位線。讀出放大器單元15對(duì)傳輸?shù)交パa(bǔ)全局位線的讀出信息進(jìn)行放大，并將其輸出到數(shù)據(jù)總線DBUS。定時(shí)控制器16被饋以通過控制總線CBUS饋送的存儲(chǔ)器啟動(dòng)信號(hào)、讀出信號(hào)、寫入信號(hào)等，并產(chǎn)生內(nèi)部存取定時(shí)信號(hào)。內(nèi)部存取定時(shí)信號(hào)包括譯碼器12和14以及放大器單元15的啟動(dòng)定時(shí)信號(hào)。地址總線ABUS、數(shù)據(jù)總線DBUS、以及控制總線CBUS被構(gòu)造成連接到CPU 2等的內(nèi)部總線。
圖1示出了ROM 4的主要部分。存儲(chǔ)陣列11具有沿橫向的多組互補(bǔ)位線b1和b1b，并具有沿縱向的多組字線w1_n-w1_n+3。各個(gè)存儲(chǔ)單元20包含其柵電極與相應(yīng)字線共連的第一MOS晶體管M1和第二MOS晶體管M2。MOS晶體管M1和M2的漏電極與互補(bǔ)位線b1和b1b連接。任一MOS晶體管M1或M2的源電極與公共源線cs連接，而另一個(gè)MOS晶體管的源電極被浮置。儲(chǔ)存信息的邏輯值根據(jù)那個(gè)源電極與公共源線cs連接而被確定。如上所述，信息的儲(chǔ)存是根據(jù)是否連接到位線b1和b1b相對(duì)一側(cè)上的公共源線cs而進(jìn)行的。利用這種構(gòu)造，任何一個(gè)存儲(chǔ)單元中的MOS晶體管M1和M2與位線b1和b1b連接。這有助于使從這些位線中的位線看到的負(fù)載(位線負(fù)載)均勻。在讀出操作的穩(wěn)定和加速方面，這是有用的。
在圖1中，其上連接MOS晶體管M1和M2的源/漏的線L表示其中形成MOS晶體管M1和M2的諸如擴(kuò)散區(qū)之類的雜質(zhì)區(qū)。以電路圖的形式示出了擴(kuò)散層L通過接觸與互補(bǔ)位線b1和b1b的連接方法。采用這種表示形式的理由如下隔離MOS晶體管(也被簡稱為“虛擬MOS晶體管”)M3如何被形成在擴(kuò)散層L中，也要以電路圖的形式來表示。隔離MOS晶體管M3是將沿橫向相鄰的各個(gè)MOS晶體管彼此分隔開的虛擬MOS晶體管。稍后會(huì)描述其細(xì)節(jié)。
公共源線cs能夠通過CMOS倒相器驅(qū)動(dòng)器21被選擇性地預(yù)充電和放電?；パa(bǔ)位線b1和b1b能夠通過預(yù)充電MOS晶體管M6被選擇性地預(yù)充電。預(yù)充電的最終電平是電路的電源電壓，而放電的最終電平是電路的接地電壓Vss。預(yù)充電和放電的控制由相應(yīng)的列選擇信號(hào)ci來進(jìn)行。在列未被選擇的狀態(tài)(ci＝LOW電平)下，預(yù)充電MOS晶體管M6和CMOS倒相器驅(qū)動(dòng)器21執(zhí)行預(yù)充電操作。進(jìn)行控制，以便使位線b1和b1b與公共源線cs之間的電位差為0，且完成這一點(diǎn)時(shí)，就防止了亞閾值漏電流通過大量存儲(chǔ)單元20中的MOS晶體管M1和M2。在列被選擇的狀態(tài)(ci＝HIGH電平)下，預(yù)充電MOS晶體管M6被截止，且CMOS倒相器驅(qū)動(dòng)器21執(zhí)行放電操作。電位差被產(chǎn)生在位線b1和b1b與公共源線cs之間。于是，位線b1或b1b能夠根據(jù)存儲(chǔ)單元20(其MOS晶體管M1或M2與公共源線cs連接)中的信息儲(chǔ)存狀態(tài)而被放電。
位線b1和b1b的電位狀態(tài)通過構(gòu)成列開關(guān)電路13的MOS晶體管M4被傳輸?shù)交パa(bǔ)全局位線gb1和gb1b。全局位線gb1和gb1b與微分讀出放大器22、預(yù)充電和均衡電路23、以及輸出鎖存電路24連接。微分讀出放大器22包含其上能夠通過功率開關(guān)MOS晶體管M5饋送工作功率的CMOS靜態(tài)鎖存電路。sae是微分讀出放大器22的啟動(dòng)控制信號(hào)。微分讀出放大器22對(duì)從互補(bǔ)位線b1和b1b饋送到互補(bǔ)全局位線gb1和gb1b的互補(bǔ)信號(hào)進(jìn)行微分放大。由于來自存儲(chǔ)單元20的讀出信號(hào)被微分放大，故即使信號(hào)幅度小，也實(shí)現(xiàn)了穩(wěn)定而快速的讀出操作。預(yù)充電和均衡電路23在讀出操作開始之前對(duì)全局位線gb1和gb1b以及構(gòu)成微分讀出放大器22的n溝道MOS晶體管的公共源電極進(jìn)行預(yù)充電。這一預(yù)充電被進(jìn)行到微分讀出放大器22工作所需的電平。(在此情況下，所需的電平是電源電壓vdd)。epb是預(yù)充電和均衡電路23的操作控制信號(hào)。輸出鎖存電路24包含采用例如2輸入NAND門的靜態(tài)鎖存器，并保持微分讀出放大器23的輸出。
圖4示出了ROM 4讀出操作定時(shí)的例子。時(shí)鐘信號(hào)CLK確定了對(duì)ROM 4的存取周期。此時(shí)鐘信號(hào)CLK是一種頻率等于或等效于作為CPU 2運(yùn)行參考的時(shí)鐘信號(hào)的頻率幾分之一的高速時(shí)鐘。此處，w1通常表示字線，而yes<n:0>通常表示諸如ci和cj的列選擇信號(hào)。存取周期被定義為時(shí)鐘信號(hào)CLK的一個(gè)周期，且從時(shí)刻t到時(shí)刻ti的周期被取為一個(gè)周期。在存取周期開始時(shí)，使地址信號(hào)有效(V)。在時(shí)刻t2，列選擇操作開始，而在時(shí)間t3，字線選擇操作開始?；パa(bǔ)位線b1和b1b以及公共源線cs被預(yù)充電到電源電壓Vdd，直至到達(dá)字線選擇的時(shí)刻或剛剛在其后的時(shí)刻。在此期間中，亞閾值漏電流不通過存儲(chǔ)單元中的MOS晶體管M1或M2。對(duì)互補(bǔ)位線b1和b1b的預(yù)充電操作與時(shí)刻t2同步被停止，并在時(shí)刻t2之后的時(shí)刻t3或稍后開始公共源線cs的放電。根據(jù)圖1的構(gòu)造，借助于用倒相器25使操作延遲，來得到從位線預(yù)充電操作停止到公共源線cs放電操作開始的延遲時(shí)間。但延遲時(shí)間的構(gòu)成不局限于此。
由于位線預(yù)充電操作被停止以及公共源線cs被放電，就出現(xiàn)下列操作根據(jù)被字線選擇的存儲(chǔ)單元中的信息儲(chǔ)存狀態(tài)，亦即MOS晶體管M1或M2與公共源線cs連接，互補(bǔ)位線b1和b1b中的任何一個(gè)被放電。在時(shí)刻t4被啟動(dòng)的微分讀出放大器22對(duì)這一改變進(jìn)行探測，并互補(bǔ)地驅(qū)動(dòng)互補(bǔ)全局位線gb1和gb1b。出現(xiàn)在互補(bǔ)全局位線gb1和gb1b上的互補(bǔ)信號(hào)被鎖存到輸出鎖存電路24，并確定讀出數(shù)據(jù)qm。
在由微分讀出放大器22建立放大操作之后的時(shí)刻t5，列選擇操作結(jié)束。與此同步，互補(bǔ)位線b1和b1b以及公共源線cs被再次預(yù)充電到電源電壓Vdd。于是，防止了亞閾值漏電流通過構(gòu)成存儲(chǔ)單元的MOS晶體管M1和M2。在圖4所示的例子中，從字線被選擇的時(shí)刻(t3)到列選擇結(jié)束的時(shí)刻(t5)的周期被取為存取操作中的預(yù)定期間Tacs。在此期間中，互補(bǔ)位線b1和b1b的預(yù)充電被停止，且公共源線cs被放電。在預(yù)定期間之外的其它期間Tstb中，亞閾值漏電流不通過構(gòu)成存儲(chǔ)單元的MOS晶體管M1或M2。于是，構(gòu)成大部分待機(jī)電流的存儲(chǔ)陣列部分中的亞閾值漏電流能夠被明顯地降低。
其中公共源線cs僅僅在預(yù)定期間Tacs中被放電的公共源線控制的優(yōu)點(diǎn)，不僅僅是上述待機(jī)電流的降低。還在低電壓工作中帶來了一個(gè)優(yōu)點(diǎn)對(duì)于微處理中的低電壓運(yùn)行指標(biāo)和器件性能，閾值電壓(Vth)低，截止漏電流(亞閾值漏電流)因而大。因此，由未被選擇的存儲(chǔ)單元造成的截止漏電流的影響，雖然不完全可忽略，但在數(shù)據(jù)從ROM讀出時(shí)能夠被降低。借助于使公共源線cs在公共源控制中被放電的時(shí)刻與字線被選擇的時(shí)刻一致或延遲，來實(shí)現(xiàn)這一點(diǎn)。下面參照?qǐng)D5-圖8來描述這一點(diǎn)。
圖5示出了存儲(chǔ)單元數(shù)據(jù)讀出電流(Iread)與漏電流(Ilk)之間的關(guān)系。讀出電流Iread通過被選擇的字線(w1_255)的存儲(chǔ)單元從一個(gè)位線(b1)流到公共源線cs。漏電流Ilk通過未被選擇的字線(w1_0-w1_254)的存儲(chǔ)單元從另一個(gè)位線(b1b)流到公共源線。
以其中存儲(chǔ)單元由低閾值電壓的MOS晶體管構(gòu)成的情況作為一個(gè)例子，下面來描述由未被選擇的存儲(chǔ)單元造成的截止漏電流Ilk對(duì)讀出電流Iread的影響。低閾值電壓的MOS晶體管被定義為在漏-源電流變成10nA或以下時(shí)，其閾值電壓變成例如-130mV的負(fù)電壓。當(dāng)存儲(chǔ)單元由這種低閾值電壓的MOS晶體管構(gòu)成時(shí)，由未被選擇的存儲(chǔ)單元造成的截止漏電流的影響雖然不完全可忽略，但能夠在讀出操作中被降低。借助于將字線和公共源線cs選擇的時(shí)刻設(shè)定為在讀出操作中被選擇的存儲(chǔ)單元中的晶體管M1和M2將處于Vgs≥0的狀態(tài)且未被選擇的存儲(chǔ)單元中的晶體管M1和M2將處于Vgs≤0的狀態(tài)，來實(shí)現(xiàn)這一點(diǎn)。
圖6示出了數(shù)據(jù)被讀出時(shí)被選擇的存儲(chǔ)單元和未被選擇的存儲(chǔ)單元的等效電路的例子。vg被字線選擇施加到被選擇的存儲(chǔ)單元，且未被選擇的存儲(chǔ)單元(255個(gè)存儲(chǔ)單元)的柵電位成為0V。在這些例子中，電源電壓vdd被設(shè)定為1.2V。被選擇的MOS晶體管被構(gòu)造成柵長度為0.1微米；柵寬度為0.32微米；而閾值電壓為-130mV。未被選擇的MOS晶體管被構(gòu)造成柵長度為0.1微米；柵寬度為0.32×255微米；而閾值電壓為-130mV。
圖7示出了讀出電流Iread與截止漏電流Ilk特性中的Vcs節(jié)點(diǎn)電壓(Vds)-電流(Ids)特性。Vs是晶體管的源電壓。讀出操作中的位線幅度正比于“Iread-Ilk”。因此，讀出電流Iread與截止電流Ilk之間的差別越大，操作的裕度就越大。根據(jù)圖7，下列情況是顯然的當(dāng)vg＝1.2v時(shí)，操作裕度最大。當(dāng)vg＝0.3v時(shí)，Ilk大于Iread，且在此情況下，沒有得到位線幅度，讀出操作因而是不可能的。簡而言之，在截止漏電流流動(dòng)的狀態(tài)建立之前提高字線電位，使位線幅度增大得更多。
圖8示出了公共源線cs放電定時(shí)相對(duì)于考慮圖7結(jié)果的字線選擇定時(shí)的例子。(A)示出了公共源線cs被放電的時(shí)刻(ti)早于字線被選擇的時(shí)刻(tj)的情況。相反，(B)示出了公共源線cs被放電的時(shí)刻(tk)晚于字線被選擇的時(shí)刻(tj)的情況。與在(A)中相比，位線之間的電位差在(B)中更大且變化得更快(βa＜βb)。如(B)中所示，借助于延遲公共源線cs的放電時(shí)刻(tk)，得到了下列優(yōu)點(diǎn)即使當(dāng)采用低閾值電壓的MOS晶體管時(shí)，也降低了由未被選擇的存儲(chǔ)單元造成的截止漏電流的影響，從而能夠執(zhí)行穩(wěn)定的讀出操作。
圖9和圖10示出了存儲(chǔ)單元平面布局的例子。圖9示出了著眼于包含多晶硅布線的字線的布局。圖10示出了著眼于包含金屬布線的互補(bǔ)位線和公共源線的布局。圖11示出了對(duì)應(yīng)于圖9和圖10的平面布局的存儲(chǔ)單元的電路連接。圖9和圖10中的布局圖形各相對(duì)于X-X線對(duì)稱。點(diǎn)劃線包圍的區(qū)域被取為單元區(qū)Punt，且此區(qū)域Punt被重復(fù)排列多個(gè)以形成存儲(chǔ)陣列。圖9和圖10中被點(diǎn)劃線包圍的區(qū)域?qū)?yīng)于圖11中被點(diǎn)劃線包圍的區(qū)域。
在圖9中，符號(hào)L表示作為其中制作MOS晶體管的源-漏溝道的雜質(zhì)區(qū)的擴(kuò)散區(qū)；FG表示構(gòu)成MOS晶體管的柵電極的多晶硅布線；ML表示是為最下金屬布線層的鎢層；MLCT表示連接鎢層ML與擴(kuò)散層L的接觸；RM表示連接擴(kuò)散層L與鎢層ML以形成所謂ROM眼的接觸。此圖示出了4個(gè)RM，但它們實(shí)際上僅僅在MOS晶體管M1和M2的源被連接到公共源線cs時(shí)才形成。在圖9中，符號(hào)Gm3表示構(gòu)成隔離MOS晶體管M3的多晶硅柵電極。
在圖10中，符號(hào)ML表示是為最下金屬布線層的鎢層；MLCT表示連接鎢層ML與擴(kuò)散層L的接觸；RM表示連接擴(kuò)散層L與鎢層ML以形成所謂ROM眼的接觸。符號(hào)MT1表示第一鋁布線層(或銅布線層)；MT2表示第二鋁布線層(或銅布線層)；V0表示連接鎢層ML與布線層M1的接觸。V0被用來將MOS晶體管M1和M2的漏連接到位線b1b并將它們的源連接到公共源線cs。借助于將第二鋁布線層(或第二銅布線層)MT2連接到多晶硅柵FG，來形成字線，但接觸部分的細(xì)節(jié)在圖中被省略了。
構(gòu)成存儲(chǔ)單元的MOS晶體管M1和M2沿位線排列多個(gè)，且被形成在公共阱中。若MOS晶體管M1和M1(MOS晶體管M2和M2)此時(shí)在存儲(chǔ)單元的單元區(qū)Punt中彼此直接鄰接，則擴(kuò)散層必須在該點(diǎn)切開，以便將它們彼此分隔開。參照?qǐng)D9所述的結(jié)構(gòu)使得不必如上所述切開擴(kuò)散層。亦即，采用了下列結(jié)構(gòu)MOS晶體管M1和M1以及MOS晶體管M2和M2被其柵電極Gm3被饋以截止電位(Vss)的虛擬MOS晶體管M3彼此分別電學(xué)上分隔開。若采用使諸如擴(kuò)散層之類的半導(dǎo)體區(qū)被分隔的這種結(jié)構(gòu)來彼此分隔存儲(chǔ)單元中的各個(gè)MOS晶體管，則隔離區(qū)必須提供在各個(gè)存儲(chǔ)單元之間。這導(dǎo)致芯片占據(jù)面積相應(yīng)增大。而且，若每隔多個(gè)信息儲(chǔ)存MOS晶體管M1(M2)安置隔離區(qū)，則字線間距與多個(gè)信息儲(chǔ)存MOS晶體管M1(M2)的排列不匹配。在最小布線間距被設(shè)定為小于光波長的數(shù)值的情況下，相移技術(shù)被用于掩模圖形的產(chǎn)生中。在此情況下，提供具有規(guī)則性的圖形，有助于使圖形均勻?？紤]到這一點(diǎn)，若信息儲(chǔ)存MOS晶體管M1和M2的柵電極的布局間距不規(guī)則，則難以使其圖形均勻。結(jié)果，器件的小型化亦即圖形的小型化就受到阻礙。利用采用虛擬MOS晶體管M3的構(gòu)造，構(gòu)成信息儲(chǔ)存MOS晶體管M1(M2)的柵電極以及虛擬MOS晶體管M3的柵電極的多晶硅層能夠被規(guī)則地布局。因此，上述方法有助于使其圖形均勻。
圖12是方框圖，示出了其中應(yīng)用了根據(jù)本發(fā)明的半導(dǎo)體集成電路的數(shù)據(jù)處理系統(tǒng)的例子。圖中所示的數(shù)據(jù)處理系統(tǒng)被構(gòu)造成諸如蜂窩電話之類的移動(dòng)通信系統(tǒng)，雖然其構(gòu)造不局限于此。此移動(dòng)通信系統(tǒng)包含天線30；射頻單元(RF)31；模擬前端單元(AFE)32；操作單元33；以及半導(dǎo)體集成電路1。在此例子中，半導(dǎo)體集成電路1執(zhí)行下列處理移動(dòng)通信協(xié)議的控制，對(duì)發(fā)射數(shù)據(jù)和接收數(shù)據(jù)進(jìn)行編碼和譯碼，糾錯(cuò)，模擬前端單元32與操作單元33之間的接口控制等。此移動(dòng)通信系統(tǒng)使用電池電源34作為工作電源；因此，迫切要求降低其功耗。如上所述，在半導(dǎo)體集成電路1中，芯片上ROM 4也工作于與諸如CPU 2之類的邏輯電路相同的低電壓電源。此時(shí)，ROM 4中明顯的由亞閾值泄漏造成的無用功耗被降低了。因此，大部分可用于整個(gè)半導(dǎo)體集成電路1的功率能夠被分配給諸如CPU 2的邏輯電路。從諸如CPU 2的邏輯電路中能夠消耗的功率數(shù)量的觀點(diǎn)看，諸如CPU 2的邏輯電路的處理功率能夠被提高。因此，能夠滿足降低功耗的要求，并能夠得到高的數(shù)據(jù)處理功率。
圖13示出了ROM的另一例子。此例子與圖1的一個(gè)不同之處是存儲(chǔ)器網(wǎng)(mat)中公共源線cs被分割。為各個(gè)公共源線cs提供了CMOS倒相器驅(qū)動(dòng)器21，且這些CMOS倒相器驅(qū)動(dòng)器21被分別驅(qū)動(dòng)和控制。預(yù)充電和放電的驅(qū)動(dòng)定時(shí)與圖1所示情況相同。使對(duì)應(yīng)于被行地址信號(hào)選擇的字線的存儲(chǔ)單元的公共源線cs執(zhí)行放電操作。為此目的，對(duì)行地址信號(hào)的一些更高階位進(jìn)行譯碼的結(jié)果，被用來控制多個(gè)CMOS倒相器驅(qū)動(dòng)器21的工作。作為這種控制信號(hào)，圖中代表性地示出了dcs1和dcs2。采用這種構(gòu)造，得到了下列優(yōu)點(diǎn)當(dāng)試圖增大存儲(chǔ)器網(wǎng)以便提高速度、封裝密度、以及容量時(shí)，能夠進(jìn)一步加速讀出操作。當(dāng)網(wǎng)被精細(xì)地分割時(shí)，各個(gè)分割的網(wǎng)的列選擇操作中的級(jí)數(shù)被增大。這導(dǎo)致不利于加速的結(jié)果。
至此，根據(jù)實(shí)施方案已經(jīng)具體描述了本發(fā)明人提出的本發(fā)明。但本發(fā)明不局限于這些實(shí)施方案，而是能夠在不偏離本發(fā)明的主旨的范圍內(nèi)以各種方式加以修正。
下面考慮一些例子。若不使用微分放大器，則位線不必處于互補(bǔ)構(gòu)造中，且存儲(chǔ)單元可以由一個(gè)存儲(chǔ)單元晶體管構(gòu)成。在上面的描述中，當(dāng)執(zhí)行讀出操作時(shí)，位線被連接到電源電壓，而公共源線被連接到接地電壓。作為變通，可以采用下列構(gòu)造在待機(jī)時(shí)，位線和公共源線被連接到接地電壓，而在讀出操作中，位線被充電到電源電壓。
邏輯電路不局限于參照?qǐng)D2所述的以CPU為典型的電路模塊，而是可以被適當(dāng)?shù)匦拚?br> 如上所述，控制電路如下工作在對(duì)存儲(chǔ)單元20存取操作的預(yù)定期間Tacs中，在MOS晶體管M1和M2的源/漏電極之間產(chǎn)生電位差。在預(yù)定期間之外的其它期間Tstb中，控制電路使MOS晶體管M1和M2的源/漏電極之間的電位差為0。此控制電路包含充電/放電驅(qū)動(dòng)器21；作為延遲元件的倒相器25；產(chǎn)生諸如ci和cj的列選擇信號(hào)的列譯碼器14；以及確定列譯碼器14的列地址譯碼操作定時(shí)的定時(shí)控制器16。本發(fā)明不局限于這種構(gòu)造，而是可以如下構(gòu)成考慮到字線選擇的定時(shí)，定時(shí)控制器16產(chǎn)生直接放電公共源線的定時(shí)信號(hào)。然后，由上述各信號(hào)和列選擇信號(hào)的邏輯乘積的信號(hào)來確定充電/放電驅(qū)動(dòng)器21的放電定時(shí)。
工業(yè)應(yīng)用可能性本發(fā)明可應(yīng)用于半導(dǎo)體集成電路的廣泛范圍，例如具有非易失存儲(chǔ)器的微計(jì)算機(jī)和系統(tǒng)LSI。
權(quán)利要求
1.一種半導(dǎo)體集成電路，它在一個(gè)半導(dǎo)體襯底上具有非易失存儲(chǔ)器和利用存儲(chǔ)在所述非易失存儲(chǔ)器中的信息來執(zhí)行邏輯運(yùn)算的邏輯電路，其中，所述非易失存儲(chǔ)器包含位線、字線、以及存儲(chǔ)單元，其中，所述存儲(chǔ)單元包含其柵電極與字線連接的MOS晶體管，且根據(jù)所述MOS晶體管的一個(gè)源/漏電極是與電流通路連接還是被浮置而進(jìn)行信息儲(chǔ)存，且其中，提供控制電路，在對(duì)所述存儲(chǔ)單元存取操作中的預(yù)定期間中，此控制電路在所述MOS晶體管的源/漏電極之間產(chǎn)生電位差，而在所述預(yù)定期間之外的其它期間中，使所述MOS晶體管源/漏電極之間的電位差為0。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中，在所述MOS晶體管的源/漏電極之間產(chǎn)生電位差的時(shí)刻與字線被選擇的時(shí)刻一致或在字線被選擇的時(shí)間之后。
3.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中，所述非易失存儲(chǔ)器和邏輯電路采用公共電源電壓作為其工作電源電壓。
4.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中，MOS晶體管是與所述電流通路連接還是被浮置，根據(jù)其在位線相對(duì)一側(cè)上的一個(gè)源/漏電極是否與預(yù)定信號(hào)線連接而確定。
5.根據(jù)權(quán)利要求1或4的半導(dǎo)體集成電路，其中，分別包括在沿所述位線排列的多個(gè)存儲(chǔ)單元中的各個(gè)MOS晶體管被形成在公共阱中，并被其柵電極饋以截止電位的虛擬MOS晶體管彼此在電學(xué)上分隔開。
6.根據(jù)權(quán)利要求4的半導(dǎo)體集成電路，其中，一個(gè)存儲(chǔ)單元具有二個(gè)MOS晶體管，且二個(gè)MOS晶體管的另一源/漏電極與構(gòu)成互補(bǔ)位線的各個(gè)位線連接，而二個(gè)MOS晶體管的柵電極與公共字線連接。
7.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路，其中，一個(gè)存儲(chǔ)單元具有二個(gè)MOS晶體管，且二個(gè)MOS晶體管的另一源/漏電極與構(gòu)成互補(bǔ)位線的各個(gè)位線連接，而二個(gè)MOS晶體管的柵電極與公共字線連接。
8.根據(jù)權(quán)利要求6的半導(dǎo)體集成電路，還包含對(duì)所述互補(bǔ)位線之間的電位差進(jìn)行放大的放大器。
9.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路，還包含對(duì)所述互補(bǔ)位線之間的電位差進(jìn)行放大的放大器。
10.一種半導(dǎo)體集成電路，它在一個(gè)半導(dǎo)體襯底上具有非易失存儲(chǔ)器和利用存儲(chǔ)在所述非易失存儲(chǔ)器中的信息來執(zhí)行邏輯運(yùn)算的邏輯電路，其中，所述非易失存儲(chǔ)器包含存儲(chǔ)單元、字線、互補(bǔ)位線、以及與所述互補(bǔ)位線連接的微分放大器，且其中，所述存儲(chǔ)單元包含其柵電極與同一個(gè)字線連接的一對(duì)MOS晶體管，所述一對(duì)MOS晶體管各自的一個(gè)源/漏電極與互補(bǔ)位線的相應(yīng)位線分別連接，一個(gè)MOS晶體管的另一源/漏電極與饋以預(yù)定電壓的電壓信號(hào)線連接，而另一MOS晶體管的另一源/漏電極被浮置。
11.根據(jù)權(quán)利要求10的半導(dǎo)體集成電路，其中，所述非易失存儲(chǔ)器和邏輯電路采用公共電源電壓作為其工作電源電壓。
12.一種半導(dǎo)體集成電路，它在一個(gè)半導(dǎo)體襯底上具有非易失存儲(chǔ)器和利用存儲(chǔ)在所述非易失存儲(chǔ)器中的信息來執(zhí)行邏輯運(yùn)算的邏輯電路，其中，所述非易失存儲(chǔ)器包含存儲(chǔ)單元、字線、互補(bǔ)位線、以及與所述互補(bǔ)位線連接的微分放大器，其中，所述存儲(chǔ)單元包含其柵電極與同一個(gè)字線連接的一對(duì)MOS晶體管；一個(gè)MOS晶體管的源/漏電極與位線和饋以預(yù)定電壓的電壓信號(hào)線連接，另一個(gè)MOS晶體管的源/漏電極相對(duì)于位線或所述電壓信號(hào)線被浮置，且其中，在對(duì)所述存儲(chǔ)單元存取操作的預(yù)定期間中，電壓被施加到所述電壓信號(hào)線，此電壓在電壓信號(hào)線與所述位線之間產(chǎn)生電位差，而在所述預(yù)定期間之外的其它期間中，使電壓信號(hào)線與所述位線之間的電位差為0的電壓被施加。
13.根據(jù)權(quán)利要求12的半導(dǎo)體集成電路，其中，所述非易失存儲(chǔ)器和邏輯電路采用公共電源電壓作為其工作電源電壓。
14.根據(jù)權(quán)利要求12的半導(dǎo)體集成電路，其中，在存取操作中所述預(yù)定期間之外的其它期間中，使所述電壓信號(hào)線和互補(bǔ)位線成為電源電壓，而在所述預(yù)定期間中，所述電壓信號(hào)線被放電到電路的接地電壓。
15.根據(jù)權(quán)利要求14的半導(dǎo)體集成電路，其中，在所述預(yù)定期間中將所述電壓信號(hào)線放電到電路的接地電壓的時(shí)刻，與存儲(chǔ)單元被字線選擇的時(shí)刻一致或在存儲(chǔ)單元被字線選擇之后。
16.一種半導(dǎo)體集成電路，它在一個(gè)半導(dǎo)體襯底上具有非易失存儲(chǔ)器和利用存儲(chǔ)在所述非易失存儲(chǔ)器中的信息來執(zhí)行邏輯運(yùn)算的邏輯電路，其中，所述非易失存儲(chǔ)器和邏輯電路采用公共電源電壓作為其工作電源電壓，其中，所述非易失存儲(chǔ)器包含存儲(chǔ)單元、字線、互補(bǔ)位線、以及與所述互補(bǔ)位線連接的微分放大器，其中，所述存儲(chǔ)單元包含其柵電極與同一個(gè)字線連接的一對(duì)MOS晶體管，一個(gè)MOS晶體管的源/漏電極與位線和饋以預(yù)定電壓的電壓信號(hào)線連接，另一個(gè)MOS晶體管的源/漏電極相對(duì)于位線或所述電壓信號(hào)線被浮置，且其中，分別包括在沿所述位線排列的多個(gè)存儲(chǔ)單元中的所述MOS晶體管被形成在公共阱中，且這些MOS晶體管被其柵電極饋以截止電位的虛擬MOS晶體管在電學(xué)上彼此分隔開。
17.一種半導(dǎo)體集成電路，它在一個(gè)半導(dǎo)體襯底上具有非易失存儲(chǔ)器和利用存儲(chǔ)在所述非易失存儲(chǔ)器中的信息來執(zhí)行邏輯運(yùn)算的邏輯電路，其中，所述非易失存儲(chǔ)器和邏輯電路采用公共電源電壓作為其工作電源電壓，其中，所述非易失存儲(chǔ)器包含位線、字線、以及存儲(chǔ)單元，其中，所述存儲(chǔ)單元包含其柵電極與字線連接的MOS晶體管，且根據(jù)所述MOS晶體管的一個(gè)源/漏電極是與電流通路連接還是被浮置，來進(jìn)行信息儲(chǔ)存，其中，根據(jù)其在位線相對(duì)一側(cè)上的一個(gè)源/漏電極是否與預(yù)定的信號(hào)線連接，來確定MOS晶體管是與所述電流通路連接還是被浮置，且其中，分別包括在沿所述位線排列的多個(gè)存儲(chǔ)單元中的MOS晶體管被形成在公共阱中，并被其柵電極饋以截止電位的虛擬MOS晶體管彼此在電學(xué)上分隔開。
18.一種半導(dǎo)體集成電路，它具有非易失存儲(chǔ)器，其中，所述非易失存儲(chǔ)器包含互補(bǔ)位線、字線、與所述互補(bǔ)位線和所述字線連接的存儲(chǔ)單元、以及與所述互補(bǔ)位線連接的微分放大器，其中，所述存儲(chǔ)單元包含第一MOS晶體管和第二MOS晶體管，第一MOS晶體管具有與所述互補(bǔ)位線的一個(gè)位線連接的一個(gè)源/漏電極以及與所述字線連接的柵電極，第二MOS晶體管具有與所述互補(bǔ)位線的另一個(gè)位線連接的一個(gè)源/漏電極以及與所述字線連接的柵電極，其中，所述第一MOS晶體管的另一源/漏電極與饋以預(yù)定電壓的電壓信號(hào)線連接，且其中，所述第二MOS晶體管的另一源/漏電極被浮置。
19.一種半導(dǎo)體集成電路，它具有非易失存儲(chǔ)器，其中，所述非易失存儲(chǔ)器包含互補(bǔ)位線、字線、與所述互補(bǔ)位線和所述字線連接的存儲(chǔ)單元、以及與所述互補(bǔ)位線連接的微分放大器，其中，所述存儲(chǔ)單元包含第一MOS晶體管和第二MOS晶體管，第一MOS晶體管具有與所述互補(bǔ)位線的一個(gè)位線連接的一個(gè)源/漏電極以及與所述字線連接的柵電極，第二MOS晶體管具有與所述互補(bǔ)位線的另一個(gè)位線連接的一個(gè)源/漏電極以及與所述字線連接的柵電極，其中，所述第一MOS晶體管的另一源/漏電極與饋以預(yù)定電壓的電壓信號(hào)線連接，且其中，在對(duì)存儲(chǔ)單元存取操作中預(yù)定期間之外的期間中，使電壓信號(hào)線與所述一個(gè)源/漏電極之間的電位差為0的電壓，被施加到所述電壓信號(hào)線。
20.根據(jù)權(quán)利要求19的半導(dǎo)體集成電路，其中，在對(duì)所述存儲(chǔ)單元存取操作中的預(yù)定期間之外的期間中，使所述電壓信號(hào)線和位線成為電源電壓。
21.根據(jù)權(quán)利要求19的半導(dǎo)體集成電路，其中，在對(duì)所述存儲(chǔ)單元存取操作中的預(yù)定期間中，所述電壓信號(hào)線被放電到電路的接地電壓。
22.根據(jù)權(quán)利要求21的半導(dǎo)體集成電路，其中，在所述預(yù)定期間中將所述電壓信號(hào)線放電到電路的接地電壓的時(shí)刻，與存儲(chǔ)單元被字線選擇的時(shí)刻一致或在存儲(chǔ)單元被字線選擇的時(shí)間之后。
23.一種半導(dǎo)體集成電路，它具有非易失存儲(chǔ)器，其中，所述非易失存儲(chǔ)器包含互補(bǔ)位線、字線、與所述互補(bǔ)位線和所述字線連接的存儲(chǔ)單元、以及與所述互補(bǔ)位線連接的微分放大器，其中，所述存儲(chǔ)單元包含第一MOS晶體管和第二MOS晶體管，第一MOS晶體管具有與所述互補(bǔ)位線的一個(gè)位線連接的一個(gè)源/漏電極以及與所述字線連接的柵電極，第二MOS晶體管具有與所述互補(bǔ)位線的另一個(gè)位線連接的一個(gè)源/漏電極以及與所述字線連接的柵電極，其中，在各個(gè)存儲(chǔ)單元中，所述第一MOS晶體管或第二MOS晶體管的另一源/漏電極與饋以預(yù)定電壓的電壓信號(hào)線連接，且其中，第三晶體管被形成在彼此鄰接且共用位線的第一MOS晶體管各自的另一源/漏電極之間，且第三晶體管被控制到截止?fàn)顟B(tài)中。
24.一種半導(dǎo)體集成電路，它具有非易失存儲(chǔ)器，其中，所述非易失存儲(chǔ)器包含互補(bǔ)位線、第一字線、第二字線、與所述互補(bǔ)位線和所述第一字線連接的第一存儲(chǔ)單元、與所述互補(bǔ)位線和所述第二字線連接的第二存儲(chǔ)單元、以及與所述互補(bǔ)位線連接的微分放大器，其中，所述第一存儲(chǔ)單元包含第一MOS晶體管和第二MOS晶體管，第一MOS晶體管具有連接在饋以預(yù)定電壓的電壓信號(hào)線與所述互補(bǔ)位線的一個(gè)位線之間的源漏通路以及與所述第一字線連接的柵電極，第二MOS晶體管具有其中一個(gè)被浮置的源/漏電極以及與所述第一字線連接的柵電極，其中，所述第二存儲(chǔ)單元包含第三MOS晶體管和第四MOS晶體管，第三MOS晶體管具有連接在所述電壓信號(hào)線與所述互補(bǔ)位線的所述一個(gè)位線之間的源漏通路以及與所述第二字線連接的柵電極，第四MOS晶體管具有其中一個(gè)被浮置的源/漏電極以及與所述第二字線連接的柵電極，其中，提供了第五晶體管，它具有與所述第一MOS晶體管的一個(gè)源/漏電極和所述第三MOS晶體管的一個(gè)源/漏電極連接的源/漏電極，并被控制在截止?fàn)顟B(tài)，且其中，提供了第六晶體管，它具有與所述第二MOS晶體管的一個(gè)源/漏電極和所述第四MOS晶體管的一個(gè)源/漏電極連接的源/漏電極，并被控制在截止?fàn)顟B(tài)。
25.根據(jù)權(quán)利要求24的半導(dǎo)體集成電路，其中，所述第二MOS晶體管的另一所述源/漏電極與另一所述互補(bǔ)位線連接，且其中，所述第四MOS晶體管的另一所述源/漏電極與另一所述互補(bǔ)位線連接。
26.根據(jù)權(quán)利要求25的半導(dǎo)體集成電路，其中，在對(duì)所述非易失存儲(chǔ)單元的存取操作的預(yù)定期間之外的其它期間中，使所述第一和第三MOS晶體管的源/漏電極之間的電位差基本上為0的電壓，被施加到所述電壓信號(hào)線。
27.根據(jù)權(quán)利要求25的半導(dǎo)體集成電路，其中，提供了一種電路，在對(duì)所述非易失存儲(chǔ)器的存取操作的第一期間中，此電路使所述第一MOS晶體管的源/漏電極之間的電位差以及所述第三MOS晶體管的源/漏電極之間的電位差基本上為0，且在對(duì)所述非易失存儲(chǔ)器的存取操作的第二期間中，此電路在所述第一MOS晶體管的源/漏電極之間以及在所述第三MOS晶體管的源/漏電極之間產(chǎn)生預(yù)定的電位差。
28.根據(jù)權(quán)利要求24的半導(dǎo)體集成電路，其中，提供了一種電路，在對(duì)所述非易失存儲(chǔ)器的存取操作的第一期間中，此電路使所述第一MOS晶體管的源/漏電極之間的電位差以及所述第三MOS晶體管的源/漏電極之間的電位差基本上為0，且在對(duì)所述非易失存儲(chǔ)器的存取操作的第二期間中，此電路在所述第一MOS晶體管的源/漏電極之間以及在所述第三MOS晶體管的源/漏電極之間產(chǎn)生電位差。
29.一種半導(dǎo)體集成電路，它具有非易失存儲(chǔ)器，其中，所述非易失存儲(chǔ)器包含位線、第一字線、第二字線、與所述位線和所述第一字線連接的第一存儲(chǔ)單元、與所述位線和所述第二字線連接的第二存儲(chǔ)單元、以及與所述位線連接的放大器，其中，所述第一存儲(chǔ)單元包含第一MOS晶體管，它具有與饋以預(yù)定電壓的電壓信號(hào)線和所述位線連接的源/漏電極以及與所述第一字線連接的柵電極，其中，所述第二存儲(chǔ)單元包含第二MOS晶體管，它具有其中之一被浮置而另一與所述位線連接的源/漏電極以及與所述第二字線連接的柵電極，且其中，提供了一種電路，在對(duì)所述非易失存儲(chǔ)器的存取操作的第一期間中，此電路使所述第一MOS晶體管的源/漏電極之間的電位差基本上為0，且在對(duì)所述非易失存儲(chǔ)器的存取操作的第二期間中，此電路在所述第一MOS晶體管的源/漏電極之間產(chǎn)生預(yù)定的電位差。
30.根據(jù)權(quán)利要求29的半導(dǎo)體集成電路，其中，提供了第三晶體管，它具有與所述第一MOS晶體管的一個(gè)源/漏電極和所述第二MOS晶體管的一個(gè)源/漏電極連接的源/漏電極，并被控制到截止?fàn)顟B(tài)。
31.一種半導(dǎo)體集成電路，它具有非易失存儲(chǔ)器，其中，所述非易失存儲(chǔ)器包含位線、第一字線、第二字線、與所述位線和所述第一字線連接的第一存儲(chǔ)單元、與所述位線和所述第二字線連接的第二存儲(chǔ)單元、以及與所述位線連接的放大器，其中，所述第一存儲(chǔ)單元包含第一MOS晶體管，它具有與饋以預(yù)定電壓的電壓信號(hào)線和所述位線連接的源/漏電極以及與所述第一字線連接的柵電極，其中，所述第二存儲(chǔ)單元包含第二MOS晶體管，它具有其中之一被浮置而另一與所述位線連接的源/漏電極以及與所述第二字線連接的柵電極，且其中，提供了第三晶體管，它具有與所述第一MOS晶體管的一個(gè)源/漏電極和所述第二MOS晶體管的另一源/漏電極連接的源/漏電極，并被控制到截止?fàn)顟B(tài)。
全文摘要
一種半導(dǎo)體集成電路，它在一個(gè)半導(dǎo)體襯底上具有非易失存儲(chǔ)器和利用存儲(chǔ)在所述非易失存儲(chǔ)器中的信息來執(zhí)行邏輯運(yùn)算的邏輯電路。此非易失存儲(chǔ)器包含位線(b1和b1b)、字線(w1_n)、以及存儲(chǔ)單元(20)。此存儲(chǔ)單元包含其柵電極與字線連接的MOS晶體管(M1和M2)。根據(jù)MOS晶體管的一個(gè)源/漏電極是與源線(cs)連接還是被浮置而進(jìn)行信息儲(chǔ)存。在對(duì)存儲(chǔ)單元存取操作的預(yù)定期間之外的其它期間中，使構(gòu)成存儲(chǔ)單元的MOS晶體管的源/漏電極之間的電位差為0。因此，防止了亞閾值漏電流在待機(jī)時(shí)通過存儲(chǔ)單元。在存取操作中的預(yù)定期間中，在MOS晶體管的源/漏電極之間產(chǎn)生電位差。因此，位線電位能夠由于字線的選擇而變化。
文檔編號(hào)G11C17/14GK1615527SQ02827348
公開日2005年5月11日 申請(qǐng)日期2002年2月20日 優(yōu)先權(quán)日2002年2月20日
發(fā)明者宮崎晉也, 加藤圭, 山內(nèi)宏道 申請(qǐng)人:株式會(huì)社瑞薩科技, 日立超大規(guī)模集成電路系統(tǒng)株式會(huì)社