專利名稱：半導體存儲裝置及其測試方法和測試電路的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲裝置及其測試方法和測試電路。
背景技術：
作為可隨機存取的半導體存儲裝置，最具代表性的是SRAM(靜態(tài)隨機存儲器)以及DRAM(動態(tài)隨機存儲器)。與DRAM相比，一般情況下SRAM速度快，并且只要提供電源并輸入地址，就可以捕捉該地址的變化，內部的順序電路開始動作，進行讀出、寫入。和DRAM相比，由于只要施加單純的輸入信號波形SRAM就可動作，所以生成該輸入信號波形的電路的構成也可是簡單的。
此外，SRAM不需要象DRAM進行刷新，以持續(xù)保持存儲單元中被存儲的數(shù)據(jù)，所以其處理比較容易，同時由于不需要刷新，還具有在備用狀態(tài)下的保持數(shù)據(jù)的電流較小的優(yōu)點?；谝陨显?，SRAM被廣泛應用于各種用途。但是，一般情況下SRAM每一個存儲單元需要6個晶體管，和DRAM相比其芯片尺寸較大，所以其缺點是和DRAM相比價格較高。
另一方面，DRAM作為地址，要通過行地址和列地址分二次提供，規(guī)定這些地址的取入時序的信號需要RAS(行地址選通信號)信號以及CAS(列地址選通信號)信號，并且需要用于定期刷新存儲單元的控制電路，所以和SRAM相比，DRAM的時序控制比較復雜。
并且，DRAM在不存在來自外部訪問的時候，仍然需要刷新存儲單元，存在消耗電力過大的問題。但是另一方面，DRAM存儲單元可以由一個電容器和一個晶體管構成，比較易于實現(xiàn)小芯片尺寸的大容量化。因此，如果構成相同存儲容量的半導體存儲裝置，和SRAM相比DRAM的價格較低。
但是，以移動電話為代表的移動設備所采用的半導體存儲裝置中，到目前為止SRAM是主流。這是因為既存的移動電話只能搭載簡單的功能，并不需要很大容量的半導體存儲裝置，并且和DRAM相比，SRAM在時序控制等方面易于處理，以及SRAM的備用電流較小從而消耗電力少，基于以上原因，SRAM趨向于需要盡量延長連續(xù)通話時間、連續(xù)待機時間的移動電話。
然而在最近，出現(xiàn)了可搭載非常豐富功能的移動電話，實現(xiàn)了電子郵件收發(fā)功能、訪問各種站點取得距離最近的餐館等市區(qū)信息的功能。并且在最近的移動電話中還搭載了如下的功能訪問因特網上的WEB站點，將其主頁內容簡略化顯示。因此可以想象，移動電話在將來可以實現(xiàn)和現(xiàn)在的桌上型個人電腦一樣的功能，可以自由訪問因特網上的主頁等。
為了實現(xiàn)這些功能，象以往的移動電話一樣只能單純進行文本顯示就不可行了，向用戶提供多樣的多媒體信息的圖示顯示就必不可少了。這樣就需要將從公眾網等接收到的大量的數(shù)據(jù)臨時存儲到移動電話內的半導體存儲裝置中。也就是說，可以認為，在今后的移動電話中所搭載的半導體存儲裝置，必須是象DRAM一樣大容量的裝置。但是，移動設備的小型化和輕量化又是作為移動設備的絕對條件，所以即使在半導體存儲裝置大容量化，也需要避免設備自身的大型化、重量化。
如同以上所說明的，移動電話中所搭載的半導體存儲裝置，從處理的簡便以及消耗電力來考慮最好使用SRAM，從大容量化的觀點出發(fā)最好使用DRAM。即，可以說，對這些移動設備而言，同時取SRAM和DRAM之長的半導體裝置是最佳的選擇。作為這種半導體存儲裝置的一種，已經提出有“準SRAM”，該裝置使用和DRAM所采用的存儲單元相同的存儲單元，但從外部看，和SRAM具有幾乎同樣的使用方法。
準SRAM不需要和DRAM一樣將地址分為行地址和列地址，因此也不需要RAS、CAS這樣的時序信號。準SRAM和通用的SRAM一樣，只需輸入一次地址，以相當于時鐘同步型半導體存儲裝置的時鐘的片選信號作為觸發(fā)，將地址取入內部進行讀出、寫入。
但是，準SRAM由于和DRAM具有同樣的存儲單元構造，所以需要進行定期的刷新動作。因此準SRAM中具有一個啟動單元，該啟動單元和來自裝置外部的動作控制無關，而是通過裝置內部的定時器，在一定的時間間隔內啟動刷新動作。此時的刷新動作稱為自刷新動作。該生成時序無法從裝置外部進行控制。
另一方面，準SRAM中具有進行非同步動作的單元。也就是說存在響應不定期生成的控制信號和地址信號的變化，進行讀出、寫入的單元。這種準SRAM中，通過裝置內部的定時器控制的自刷新動作，和響應從裝置外部輸入的信號而不定期生成的讀出、寫入動作，互相獨立地生成，所以兩者的時間間隔無法從裝置外部控制。
自刷新動作和讀出、寫入動作重疊時，會生成誤動作。例如自刷新動作中，應保持的數(shù)據(jù)被破壞等誤動作。以及，讀出、寫入動作中，進行了錯誤的數(shù)據(jù)、地址的讀出、寫入。
為了防止這樣的誤動作，采取了如下的對策，例如在其中一個動作進行過程中生成另外一個動作的情況下，到已經啟動的一個動作結束為止，使另一個動作不開始，保持待機。也就是說，在自刷新動作中生成讀出要求時，不立即進行讀出動作，而是在自刷新動作結束后，再進行讀出動作。
但是通過以上對策仍然存在無法充分保證電路動作的情況。例如，在自刷新動作和讀出、寫入動作的生成時序接近的時候，由于動作之間的干擾有可能會生成誤動作。例如由于字線之間的干擾、動作之間的時間間隔短引起預充電不足，或者，其中一個動作生成的脈沖信號導致的對另一個動作的干擾等。
因此，在產品出廠前，需要對自刷新動作和讀出、寫入動作之間的時間間隔接近時的動作進行確認。
作為和刷新動作相關的測試模式的現(xiàn)有技術，存在例如特開平1-125796、特開平4-74379等，但是這些只是對刷新動作本身進行確認，并不是對生成讀出、寫入動作和刷新動作之間的時間間隔接近時的動作進行確認。
因此，本發(fā)明的目的是提供一種使刷新動作和讀出、寫入動作之間的時間間隔強制接近時可以進行動作確認的測試方法。
進一步，本發(fā)明的目的是提供一種使刷新動作和讀出、寫入動作之間的時間間隔強制接近時可以進行動作確認的半導體存儲裝置。
進一步，本發(fā)明的目的是提供一種使刷新動作和讀出、寫入動作之間的時間間隔強制接近時可以進行動作確認的測試電路。

發(fā)明內容
本發(fā)明為了解決上述課題，提供了一種控制方法，在具有需要刷新的多個存儲單元的半導體存儲裝置的控制方法中，通常動作模式以及測試動作模式中的讀出、寫入動作的時序，以用于檢測從外部輸入的信號的狀態(tài)的變化的外部輸入信號狀態(tài)變化檢測信號設置為觸發(fā)；通常動作模式下的刷新動作的時序，以上述半導體存儲裝置內部生成的刷新控制信號的生成時序設置為觸發(fā)；測試動作模式下的刷新動作的時序，以上述外部輸入信號狀態(tài)變化檢測信號作為觸發(fā)，而上述讀出、寫入動作的時序的時間間隔被設置為在外部設定的時間間隔。
上述外部輸入信號狀態(tài)變化檢測信號由地址轉換檢測信號構成，該地址轉換檢測信號至少依存于外部輸入的地址變化時序和外部輸入的將上述半導體存儲裝置選擇性地激活的信號的狀態(tài)轉換時序中的至少一個。上述將半導體存儲裝置選擇性地激活的信號可以是片選信號。
通過以上述地址轉換檢測信號的狀態(tài)轉換時序作為觸發(fā)，在預先設定的第一規(guī)定時間后，生成測試用刷新脈沖信號，可以在讀出、寫入動作結束后，相隔第一時間間隔后開始刷新動作的第一時序條件下進行測試。上述第一時間間隔可設置為電路構成上可達到的最小的時間間隔。
上述地址轉換檢測信號由單能發(fā)脈沖構成，以單能發(fā)脈沖的后沿作為觸發(fā)時，上述第一規(guī)定時間可設置為維持字線激活狀態(tài)的時間和上述第一時間間隔的時間之和，并附加預先設置的各信號之間的延遲時間所確定的時間。
上述地址轉換檢測信號由單能發(fā)脈沖構成，以單能發(fā)脈沖的前沿作為觸發(fā)時，上述第一規(guī)定時間可設置為上述地址轉換檢測信號的脈沖寬度和維持字線激活狀態(tài)的時間以及上述第一時間間隔的時間之和，并附加預先設定的各信號之間的延遲時間所確定的時間。
上述地址轉換檢測信號由單能發(fā)脈沖構成，通過以單能發(fā)脈沖的前沿作為觸發(fā)，在預先設定的第二規(guī)定時間后，生成測試用刷新脈沖信號，可以在刷新動作結束后，在相隔第二時間間隔后開始讀出、與入動作的第二時序條件下進行測試。上述第二時間間隔設置為電路構成上可達到的最小的時間間隔。
上述第二規(guī)定時間可設定為在從地址轉換檢測信號上升沿開始，到用于讀出、寫入動作的字線上升為止的時間中，扣除自刷新動作中的字脈沖寬度和上述第二時間間隔的時間，并附加預先設定的各信號之間的延遲時間所確定的時間。
上述第一時序條件下的測試和上述第二時序條件下的測試，可以在測試動作模式中通過切換測試模式切換信號來進行。
上述測試動作模式下的刷新動作，可以根據(jù)上述半導體存儲裝置內部生成的地址進行，也可以根據(jù)上述外部輸入的地址進行。
進一步，本發(fā)明提供一種測試方法，該方法是具有需要刷新的多個存儲單元的半導體存儲裝置的測試方法，其中，測試動作模式下的刷新動作的時序被設定為，以用于檢測外部輸入的信號的狀態(tài)變化的外部輸入信號狀態(tài)變化檢測信號作為觸發(fā)，上述讀出、寫入動作的時序之間的時間間隔則變?yōu)橛赏獠吭O定的時間間隔。
上述外部輸入信號狀態(tài)變化檢測信號可由地址轉換檢測信號構成，上述地址轉換檢測信號依存于外部輸入的地址變化的時序和外部輸入的將上述半導體存儲裝置選擇性地激活的信號的狀態(tài)轉換時序中的至少一個而生成。將上述半導體存儲裝置選擇性地激活的信號可以是片選信號。
通過以上述地址轉換檢測信號的狀態(tài)轉換時序作為觸發(fā)，在預先設定的第一規(guī)定時間后，生成測試用刷新脈沖信號，可以在讀出、寫入動作結束后，在相隔第一時間間隔后開始刷新動作的第一時序條件下進行測試。上述第一時間間隔可設置為電路構成上可達到的最小的時間間隔。
上述地址轉換檢測信號由單能發(fā)脈沖構成，以單能發(fā)脈沖的后沿作為觸發(fā)時，上述第一規(guī)定時間可設置為維持字線激活狀態(tài)的時間和上述第一時間間隔的時間之和，并附加預先設定的各信號之間的延遲時間所確定的時間。
上述地址轉換檢測信號由單能發(fā)脈沖構成，以單能發(fā)脈沖的前沿作為觸發(fā)時，上述第一規(guī)定時間可設置為上述地址轉換檢測信號的脈沖寬度和維持字線激活狀態(tài)的時間以及上述第一時間間隔的時間之和，并附加預先設定的各信號之間的延遲時間所確定的時間。
上述地址轉換檢測信號由單能發(fā)脈沖構成，通過以單能發(fā)脈沖的前沿作為觸發(fā)，在預先設定的第二規(guī)定時間后，生成測試用刷新脈沖信號，可以在刷新動作結束后，在相隔第二時間間隔后開始讀出、與入動作的第二時序條件下進行測試。上述第二時間間隔設置為電路構成上可達到的最小的時間間隔。
上述第二規(guī)定時間是在從地址轉換檢測信號上升沿開始，到用于讀出、寫入動作的字線上升為止的時間中，扣除自刷新動作中的字脈沖寬度和上述第二時間間隔的時間，并附加預先設定的各信號之間的延遲時間所確定的時間。
上述第一時序條件下的測試和上述第二時序條件下的測試，可以在測試動作模式中通過切換測試模式切換信號來進行。
上述測試動作模式下的刷新動作，可以根據(jù)上述半導體存儲裝置內部生成的地址進行。
上述測試動作模式下的刷新動作，可以根據(jù)上述外部輸入的地址進行。
進一步，本發(fā)明提供一種半導體存儲裝置，該裝置是具有需要刷新的多個存儲單元的半導體存儲裝置，該裝置具有訪問控制裝置，以用于檢測外部輸入信號的狀態(tài)變化的外部輸入信號狀態(tài)檢測信號的狀態(tài)轉換時序作為觸發(fā)，控制對存儲單元的訪問；刷新地址生成裝置，自動生成刷新地址；第一刷新時序控制信號生成裝置，自動生成第一刷新時序控制信號，所述信號用于決定通常動作模式下的刷新時序；第二刷新時序控制信號生成裝置，以上述外部輸入信號狀態(tài)變化檢測信號的狀態(tài)轉換時序作為觸發(fā)，在預先設定的規(guī)定時間后，生成第二刷新時序控制信號，所述信號用于決定測試動作模式下的刷新時序；刷新時序切換裝置，在上述通常動作模式下，選擇上述第一刷新時序控制信號，提供給上述訪問控制裝置，在上述測試動作模式下，選擇上述第二刷新時序控制信號，提供給上述訪問控制裝置。測試動作模式下的刷新動作的時序，以上述外部輸入信號狀態(tài)變化檢測信號的狀態(tài)轉換時序作為觸發(fā)，上述讀出、寫入動作的時序的時間間隔則變?yōu)橛赏獠吭O定的時間間隔。
上述刷新時序切換裝置由動作模式切換信號生成裝置和第一切換切換裝置構成，上述動作模式切換信號生成裝置生成用于根據(jù)外部輸入信號切換上述通常動作模式和上述測試模式的動作模式切換信號；上述第一切換裝置根據(jù)上述動作模式切換信號，在上述通常動作模式下選擇上述第一刷新時序控制信號，在上述測試模式下選擇上述第二刷新時序控制信號，提供給上述訪問控制裝置。
上述外部輸入信號狀態(tài)變化檢測信號具有生成地址轉換檢測信號的地址轉換檢測電路，上述地址轉換檢測電路依存于外部輸入的地址變化的時序和外部輸入的將上述半導體存儲裝置選擇性地激活的信號的狀態(tài)轉換時序中的至少一個而生成地址轉換檢測信號。將上述半導體存儲裝置選擇性地激活的信號可以是片選信號。
上述第二刷新時序控制信號生成裝置以上述地址轉換檢測信號的狀態(tài)轉換時序作為觸發(fā)，在預先設定的第一規(guī)定時間后，生成測試用刷新脈沖信號，可以在讀出、寫入動作結束后，在相隔第一時間間隔后開始刷新動作的第一時序條件下進行測試。上述第一時間間隔可設置為電路構成上可達到的最小的時間間隔。
上述第二刷新時序控制信號生成裝置以由單能發(fā)脈沖構成的上述地址轉換檢測信號的后沿作為觸發(fā)，只延遲第一規(guī)定時間，并生成上述第二刷新時序控制信號，上述第一規(guī)定時間相當于維持字線激活狀態(tài)的時間和上述第一時間間隔的時間之和，并附加預先設定的各信號之間的延遲時間所確定的時間。
上述第二刷新時序控制信號生成裝置以由單能發(fā)脈沖構成的上述地址轉換檢測信號的前沿作為觸發(fā)，上述第一規(guī)定時間可設置為上述地址轉換檢測信號的脈沖寬度和維持字線激活狀態(tài)的時間以及上述第一時間間隔的時間之和，并附加預先設定的各信號之間的延遲時間所確定的時間。
上述第二刷新時序控制信號生成裝置以作為上述地址轉換檢測信號的單能發(fā)脈沖的前沿作為觸發(fā)，在預先設定的第二規(guī)定時間后，生成測試用刷新脈沖信號，可以在刷新動作結束后，在相隔第二時間間隔后開始讀出、與入動作的第二時序條件下進行測試。上述第二時間間隔可設置為電路構成上可達到的最小的時間間隔。
上述第二規(guī)定時間是在從地址轉換檢測信號上升沿開始，到用于讀出、寫入動作的字線上升為止的時間中，扣除自刷新動作中的字脈沖寬度和上述第二時間間隔的時間，并附加預先設定的各信號之間的延遲時間所確定的時間。
上述第二刷新時序控制信號生成裝置進一步輸入由上述刷新時序切換裝置提供的測試模式切換信號，在上述測試模式切換信號指定了第一時序條件下的測試時，以上述地址轉換檢測信號的狀態(tài)轉換時序作為觸發(fā)，在預先設定的第一規(guī)定時間后，通過生成第一測試用刷新脈沖信號，可以在讀出、寫入動作結束后，在間隔第一時間間隔后開始刷新動作的第一時序條件下進行測試；在上述測試模式切換信號指定了第二時序條件下的測試時，以作為上述地址轉換檢測信號的單能發(fā)脈沖的前沿作為觸發(fā)，在預先設定的第二規(guī)定時間后，通過生成第二測試用刷新脈沖信號，可以在刷新動作結束后，在間隔第二時間間隔后開始讀出、寫入動作的第二時序條件下進行測試。
上述第一時序條件下的測試和上述第二時序條件下的測試，可以在測試動作模式中通過切換測試模式切換信號來進行。
上述第二刷新時序控制信號生成裝置具有第一測試用刷新脈沖信號發(fā)生電路和第二測試用刷新脈沖信號發(fā)生電路，其中上述第一測試用刷新脈沖信號發(fā)生電路生成上述第一測試用刷新脈沖信號，第二測試用刷新脈沖信號發(fā)生電路生成上述第二測試用刷新脈沖信號。在上述測試模式中，上述刷新時序切換裝置根據(jù)上述測試模式切換信號選擇上述第一測試用刷新脈沖信號或者上述第二測試用刷新脈沖信號的任意一個，提供給上述訪問控制裝置。
上述第一測試用刷新脈沖信號發(fā)生電路以由單能發(fā)脈沖構成的上述地址轉換檢測信號的后沿作為觸發(fā)，只延遲上述第一規(guī)定時間來生成上述第一測試用刷新脈沖信號，其中上述第一規(guī)定時間相當于維持字線激活狀態(tài)的時間和上述第一時間間隔的時間之和，并加上預先設定的各信號之間的延遲時間##。
上述第一測試用刷新脈沖信號發(fā)生電路以由單能發(fā)脈沖構成的上述地址轉換檢測信號的前沿作為觸發(fā)，只延遲上述第一規(guī)定時間來生成上述第一測試用刷新脈沖信號，其中上述第一規(guī)定時間相當于上述地址轉換檢測信號的脈沖寬度、維持字線激活狀態(tài)的時間和上述第一時間間隔的時間之和，并加上預先設定的各信號之間的延遲時間##。
上述第二測試用刷新脈沖信號發(fā)生電路以作為上述地址轉換檢測信號的單能發(fā)脈沖的前沿作為觸發(fā)，在第二規(guī)定時間后，生成上述第二測試用刷新脈沖信號，其中上述第二規(guī)定時間相當于在從地址轉換檢測信號上升沿開始，到用于讀出、寫入動作的字線上升為止的時間中，扣除自刷新動作中的字脈沖寬度和上述第二時間間隔的時間，并加上預先設定的各信號之間的延遲時間。
上述半導體存儲裝置進一步具有保持外部輸入的地址的外部輸入地址保持裝置和刷新地址切換裝置，其中刷新地址切換裝置是在上述通常動作模式下，選擇由上述刷新地址生成裝置提供的第一刷新地址，在上述測試動作模式下，選擇由上述外部輸入地址保持裝置提供的第二刷新地址。
進一步，本發(fā)明還提供了一種測試電路，該電路用于測試具有需要刷新的多個存儲單元的半導體裝置。通過具有測試用刷新時序控制信號生成裝置和刷新時序切換裝置，測試動作模式下的刷新動作的時序被設定為，以上述外部輸入信號狀態(tài)變化檢測信號作為觸發(fā)，則上述讀出、寫入動作的時序的時間間隔變?yōu)橛赏獠吭O定的時間間隔。上述測試用刷新時序控制信號生成裝置是以用于檢測外部輸入信號的狀態(tài)變化的外部輸入信號狀態(tài)變化檢測信號作為觸發(fā)，在預先設定的規(guī)定時間后，生成用于決定測試動作模式下的刷新時序的測試用刷新時序控制信號；上述刷新時序切換裝置是在通常動作模式中，選擇通常動作刷新時序控制信號提供給上述半導體存儲裝置的訪問控制裝置，在上述測試動作模式下，選擇上述測試用刷新時序控制信號提供給上述訪問控制裝置。
上述刷新時序切換裝置由動作模式切換信號生成裝置和第一切換切換裝置構成，上述動作模式切換信號生成裝置生成用于根據(jù)外部輸入信號切換上述通常動作模式和上述測試模式的動作模式切換信號；上述第一切換裝置根據(jù)上述動作模式切換信號，在上述通常動作模式下選擇上述第一刷新時序控制信號，在上述測試模式下選擇上述第二刷新時序控制信號，提供給上述訪問控制裝置。
上述外部輸入信號狀態(tài)變化檢測信號由地址轉換檢測信號構成，上述地址轉換檢測信號依存于外部輸入的地址變化的時序和外部輸入的將上述半導體存儲裝置選擇性地激活的信號的狀態(tài)轉換時序中的至少一個而生成。將上述半導體存儲裝置選擇性地激活的信號可以是片選信號。
上述測試用刷新時序控制信號生成裝置以上述地址轉換檢測信號的狀態(tài)轉換時序作為觸發(fā)，在預先設定的第一規(guī)定時間后，通過生成測試用刷新脈沖信號，可以在讀出、寫入動作結束后，在相隔第一時間間隔后開始刷新動作的第一時序條件下進行測試。上述第一時間間隔為電路構成上可達到的最小的時間間隔。
上述測試用刷新時序控制信號生成裝置以由單能發(fā)脈沖構成的上述地址轉換檢測信號的后沿作為觸發(fā)，只延長上述第一規(guī)定時間來生成上述測試用刷新時序控制信號，其中上述第一規(guī)定時間相當于維持字線激活狀態(tài)的時間和上述第一時間間隔的時間之和，并加上預先設置的各信號之間的延遲時間。
上述測試用刷新時序控制信號生成裝置以由單能發(fā)脈沖構成的上述地址轉換檢測信號的前沿作為觸發(fā)，上述第一規(guī)定時間可設置為上述地址轉換檢測信號的脈沖寬度和維持字線激活狀態(tài)的時間以及上述第一時間間隔的時間之和，并加上預先設定的各信號之間的延遲時間。
上述測試用刷新時序控制信號生成裝置以作為上述地址轉換檢測信號的單能發(fā)脈沖的前沿作為觸發(fā)，在預先設定的第二規(guī)定時間后，通過生成測試用刷新脈沖信號，可以在刷新動作結束后，在相隔第二時間間隔后開始讀出、與入動作的第二時序條件下進行測試。上述第二時間間隔為電路構成上可達到的最小的時間間隔。
上述第二規(guī)定時間是在從地址轉換檢測信號上升沿開始，到用于讀出、寫入動作的字線上升為止的時間中，扣除自刷新動作中的字脈沖寬度和上述第二時間間隔的時間，并附加預先設定的各信號之間的延遲時間所確定的時間。
上述測試用刷新時序控制信號生成裝置進一步輸入由上述刷新時序切換裝置提供的測試模式切換信號，在上述測試模式切換信號指定了第一時序條件下的測試時，以上述地址轉換檢測信號的狀態(tài)轉換時序作為觸發(fā)，在預先設定的第一規(guī)定時間后，通過生成第一測試用刷新脈沖信號，可以在讀出、寫入動作結束后，在間隔第一時間間隔后開始刷新動作的第一時序條件下進行測試；在上述測試模式切換信號指定了第二時序條件下的測試時，以作為上述地址轉換檢測信號的單能發(fā)脈沖的前沿作為觸發(fā)，在預先設定的第二規(guī)定時間后，通過生成第二測試用刷新脈沖信號，可以在刷新動作結束后，在間隔第二時間間隔后開始讀出、寫入動作的第二時序條件下進行測試。
上述第一時序條件下的測試和上述第二時序條件下的測試，可以在測試動作模式中通過切換測試模式切換信號來進行。
上述測試用刷新時序控制信號生成裝置具有生成上述第一測試用刷新脈沖信號的第一測試用刷新脈沖信號發(fā)生電路和生成上述第二測試用刷新脈沖信號的第二測試用刷新脈沖信號發(fā)生電路。在上述測試模式中，上述刷新時序切換裝置根據(jù)上述測試模式切換信號，選擇上述第一測試用刷新脈沖信號或者上述第二測試用刷新脈沖信號的任意一個，提供給上述訪問控制裝置。
上述第一測試用刷新脈沖信號發(fā)生電路以由單能發(fā)脈沖構成的上述地址轉換檢測信號的后沿作為觸發(fā)，只延遲上述第一規(guī)定時間來生成上述第一測試用刷新脈沖信號，其中上述第一規(guī)定時間相當于維持字線激活狀態(tài)的時間和上述第一時間間隔的時間之和，并加上預先設定的各信號間的延遲時間。
上述第一測試用刷新脈沖信號發(fā)生電路以由單能發(fā)脈沖構成的上述地址轉換檢測信號的前沿作為觸發(fā)，只延遲上述第一規(guī)定時間來生成上述第一測試用刷新脈沖信號，其中上述第一規(guī)定時間相當于上述地址轉換檢測信號的脈沖寬度、維持字線激活狀態(tài)的時間和上述第一時間間隔的時間之和，并加上預先設定的各信號間的延遲時間。
上述第二測試用刷新脈沖信號發(fā)生電路以作為上述地址轉換檢測信號的單能發(fā)脈沖的前沿作為觸發(fā)，在第二規(guī)定時間后，生成上述第二測試用刷新脈沖信號，其中上述第二規(guī)定時間相當于在從地址轉換檢測信號上升沿開始，到用于讀出、寫入動作的字線上升為止的時間中，扣除自刷新動作中的字脈沖寬度和上述第二時間間隔的時間，并加上預先設定的各信號間的延遲時間。
上述測試電路進一步具有保持外部輸入的地址的外部輸入地址保持裝置和刷新地址切換裝置，其中刷新地址切換裝置用于在上述通常動作模式下，選擇由上述刷新地址生成裝置提供的第一刷新地址，在上述測試動作模式下，選擇由上述外部輸入地址保持裝置提供的第二刷新地址。
上述測試電路內置于上述半導體存儲裝置內。并且上述測試電路與上述半導體存儲裝置分離，搭載在同一芯片上。


圖1是表示本發(fā)明第一實施方式中的半導體存儲裝置(準SRAM)的電路構成的框圖。
圖2是表示圖1所示的半導體存儲裝置的通常動作的時序圖。
圖3是表示圖1所示的半導體存儲裝置的測試動作的時序圖。
圖4是表示圖1所示的半導體存儲裝置的測試步驟的流程圖。
圖5是表示本發(fā)明第二實施方式中的半導體存儲裝置在測試模式下的動作的時序圖。
圖6是表示本發(fā)明第三實施方式中的半導體存儲裝置(準SRAM)的電路構成的框圖。
圖7是表示圖6所示的半導體存儲裝置在測試模式下的動作的時序圖。
圖8是表示圖6所示的半導體存儲裝置的測試順序的流程圖。
圖9是表示本發(fā)明的第四實施方式中的半導體存儲裝置(準SRAM)的電路構成的框圖。
圖10是表示圖9所示半導體存儲裝置在測試模式下的動作的時序圖。
圖11是表示圖9所示半導體存儲裝置在測試模式下的動作的時序圖。
圖12是表示圖9所示半導體存儲裝置的測試步驟的流程圖。
圖13是表示本發(fā)明第五實施方式的半導體存儲裝置(準SRAM)的電路構成的框圖。
圖14是表示圖13所示半導體存儲裝置在測試模式下的動作的時序圖。
圖15是表示圖13所示半導體存儲裝置在測試模式下的動作的時序圖。
具體實施例方式
(第一實施方式)以下參照附圖對本發(fā)明的第一實施方式進行說明。
圖1是表示該實施方式下的半導體存儲裝置(準SRAM)的電路構成的框圖。圖2是表示圖1所示的半導體存儲裝置的通常動作的時序圖。首先參照圖1對半導體存儲裝置(SRAM)的電路構成，并參照圖2對本申請的半導體存儲裝置中的通常動作進行如下說明。
讀出/寫入地址信號Add自外部輸入到地址緩沖電路21。地址轉換檢測電路(ATD電路)25連接到該地址緩沖電路21，接收讀出/寫入地址信號Add的輸入，只要該地址數(shù)據(jù)Add之中有至少1比特發(fā)生變化，就檢測出該變化并輸出地址轉換檢測信號ATD。
行控電路26連接到地址轉換檢測電路(ATD電路)25的輸出端，根據(jù)從地址轉換檢測電路(ATD電路)25輸出的地址轉換檢測信號ATD，生成并輸出行選通信號RE、讀出允許信號SE以及列控信號CC。此時的行選通信號RE，如圖2所示，是一種響應地址轉換檢測信號ATD的下降而上升、從這些時間點開始到一時序間后下降的脈沖信號。并且，讀出允許信號SE是將行選通信號RE延遲一時序間后的信號。并且，在圖中未圖示，列控信號CC是將基于地址轉換檢測信號ATD的下降的脈沖信號延遲一時序間后的信號。
列控電路27連接到行控電路26，接收由行控電路26輸出的列控信號CC，將該行控信號CC進一步延遲，作為列選通信號CE輸出。
存儲單元陣列30具有與DRAM的存儲單元陣列同樣的構成。和存儲單元陣列30的字線連接的行解碼電路31也和行控電路26相連接，在從該行控電路26輸出的行選通信號RE變?yōu)楦唠娖?H)的時序下，選擇性地將存儲單元陣列30對應于從第二切換電路(MUX2)42輸出的行地址數(shù)據(jù)MAdd的字線激活。
和存儲單元陣列30的各位線連接的讀出放大器電路33也和行控電路26相連接，在從該行控電路26輸出的讀出允許信號SE變?yōu)楦唠娖降臅r序下，將存儲單元陣列30的各位線激活。
列解碼電路35連接到上述地址緩沖電路21以及列控電路27，在從列控電路27輸出的列選通信號CE變?yōu)楦唠娖降臅r序下，將地址數(shù)據(jù)Add中包含的列地址數(shù)據(jù)AddC解碼，將與該解碼結果對應的讀出放大器通過I/O緩沖器36連接到輸入/輸出數(shù)據(jù)端子37。
定時電路50以一定的時間間隔輸出時序信號TM，將該時序信號TM提供到刷新脈沖發(fā)生電路60。
刷新脈沖發(fā)生電路60是通常動作下生成刷新時序的電路，連接到定時電路50的輸出端，以時序信號TM為輸入。刷新脈沖發(fā)生電路60的出入端連接到第一切換電路(MUX1)41。也就是說，刷新脈沖發(fā)生電路60根據(jù)以一時序間間隔輸出的時序信號TM，將通常刷新用脈沖信號REF提供到第一切換電路(MUX1)41。
第一測試用刷新脈沖發(fā)生電路62是動作檢驗測試中用于生成測試用刷新時序的電路，連接到地址轉換檢測電路(ATD電路)25的輸出端，以地址轉換檢測信號ATD為輸入，生成第一測試用刷新脈沖信號TREF1。第一測試用刷新脈沖發(fā)生電路62的輸出端連接到上述第一切換電路(MUX1)41。也就是說，第一測試用刷新脈沖發(fā)生電路62根據(jù)地址轉換檢測信號ATD，將第一測試用刷新脈沖信號TREF1提供到第一切換電路(MUX1)41。
測試模式輸入電路53是將通常動作模式和測試模式之間的切換從裝置外部進行控制的電路。測試模式輸入信號TE為輸入，輸出第一動作模式切換信號TE1提供到第一切換電路(MUX1)41。
上述第一切換電路(MUX1)41是對應動作模式(通常動作模式或者測試模式)切換刷新時序的電路。第一切換電路(MUX1)41的輸入端連接到測試模式輸入電路53的輸出端、上述刷新脈沖發(fā)生電路60的輸出端，以及第一測試用刷新脈沖發(fā)生電路62的輸出端，被輸入第一動作模式切換信號TE1、標準刷新用脈沖信號REF以及第一測試用刷新脈沖信號TREF1，生成刷新時序控制信號RF。
第一切換電路(MUX1)41的輸出端連接到上述行控電路26、刷新地址發(fā)生電路66、以及上述第二切換電路(MUX2)42，將刷新時序控制信號RF提供到行控電路26、刷新地址發(fā)生電路66、以及第二切換電路(MUX2)42。也就是說，第一切換電路(MUX1)41響應第一動作模式切換信號TE1，選擇基于標準刷新用脈沖信號REF的時序控制信號，或者基于第一測試用刷新脈沖信號TREF1的時序控制信號中的任意一個，作為RF輸出。
上述刷新地址發(fā)生電路66連接到第一切換電路(MUX1)41的輸出端，以刷新時序控制信號RF為輸入，將其輸出端連接到第二切換電路(MUX2)42，將刷新地址RAdd提供到第二切換電路(MUX2)42。刷新地址發(fā)生電路66將刷新時序控制信號RF作為觸發(fā)，使刷新地址上(遞增)計數(shù)，提供給第二切換電路(MUX2)42。
上述第二切換電路(MUX2)42連接到地址緩沖電路21、刷新地址發(fā)生電路66的輸出端、以及第一切換電路(MUX1)41的輸出端，輸入行地址數(shù)據(jù)AddR、刷新地址RAdd以及刷新時序控制信號RF，生成指定要訪問的存儲單元的行地址MAdd。第二切換電路(MUX2)42的輸出端連接到行解碼電路31，提供行地址MAdd。具體而言，當根據(jù)刷新時序控制信號RF的邏輯電平(0或1) 判斷自刷新動作已經啟動時，也就是刷新時序控制信號RF的邏輯電平從低電平(L)切換到高電平時，第二切換電路(MUX2)42輸出刷新地址RAdd，在此以外的時候，輸出行地址數(shù)據(jù)AddR。
上述測試模式輸入電路53是從裝置外部控制通常動作模式和測試模式的切換的電路。以測試模式輸入信號TE為輸入，輸出第一動作模式切換信號TE1，提供到第一切換電路(MUX1)41。
以下對上述半導體存儲裝置的測試模式動作以及通常動作分開進行說明。
首先，對通常動作參照圖2進行說明。此時，測試模式輸入信號TE被設定為低電平，因此，從測試模式輸入電路53輸出的第一動作模式切換信號TE1變?yōu)榈碗娖?。TE＝0的時候，也就是說，由于通常動作時測試電路不動作，所以實質上和沒有內置測試電路的半導體存儲裝置的動作相同。
首先，對讀出、寫入動作進行說明。在時刻T1，讀出/寫入地址信號Add從“A0”變?yōu)椤癆1”后，地址轉換檢測電路(ATD電路)25檢測到地址變化，在時刻T2，使地址轉換檢測信號ATD上升，作為正的單能發(fā)脈沖信號提供到行控電路26和第二切換電路(MUX2)42。在這里，上述地址A0、A1作為一系列行地址，對只有一系列行地址變化時的情況舉例進行說明。
并且，隨著上述讀出/寫和地址信號Add的變化，在時刻T3，行地址MAdd從“A0”切換為“A1”。此時的第二切換電路(MUX2)42由于作為第一切換電路(MUX1)41的輸出信號的刷新時序控制信號RF為低電平，判斷出自刷新動作沒有啟動，所以將行地址數(shù)據(jù)AddR作為行地址MAdd提供給行解碼電路31。
接收到地址轉換檢測信號ATD的行控電路26以時刻T4的地址轉換檢測信號ATD的下降沿作為觸發(fā)，在時刻T5時，使行選通信號RE上升，將具有規(guī)定脈沖長度的行選通信號RE提供給行解碼電路31。此時在行解碼電路31中，由于從第二切換電路(MUX2)42輸入了行地址MAdd，所以和行選通信號RE同步，由行地址MAdd(AddR＝A1)所指定的字線Word在時刻T6被激活。
上述行控電路26以時刻T4中的地址轉換檢測信號ATD的下降沿作為觸發(fā)，在時刻T7，使放大允許信號SE上升，提供到讀出放大器電路33，使讀出放大器電路33被激活。進一步，行控電路26以時刻T4的地址轉換檢測信號ATD的下降沿作為觸發(fā)，使列控信號CC上升，提供到列控電路27。并且列控電路27在基于列控信號CC(最終是基于行選通信號RE)的時序，使列選通信號CE在時刻T8上升，提供到列解碼電路35。列解碼電路35中輸入有列系列地址AddC。
列解碼電路35接收該列選通信號CE，對列地址數(shù)據(jù)AddC進行解碼，將對應該解碼結果的讀出放大器33通過I/O緩沖器36連接到輸入/輸出數(shù)據(jù)端子37。這樣，在進行讀出動作時，在由存儲單元陣列30中的行地址A1所指定的單元中所存儲的數(shù)據(jù)，通過讀出放大器33、I/O緩沖器36，發(fā)送到輸入/輸出數(shù)據(jù)端子37；在進行寫入動作時，輸入/輸出數(shù)據(jù)端子37的數(shù)據(jù)被寫入到由存儲單元陣列30中的行地址A1所指定的單元中。
從時刻T4的地址轉換檢測信號ATD的下降沿開始經過規(guī)定的時間后，行選通信號RE、列選通信號CE以及列選通信號CE分別下降。以上是通常模式下的讀出、寫入動作。
以下，就通常模式下的自刷新動作進行說明。自刷新動作是和從裝置外部輸入的信號無關的、根據(jù)裝置內部生成的時序以及地址以一時序間間隔啟動的刷新動作。
自刷新動作的啟動時序由定時電路50生成。在時刻T10，從定時電路50輸出具有規(guī)定脈沖寬度的單能發(fā)脈沖信號TM后，接收到信號TM的刷新脈沖發(fā)生電路60中，根據(jù)信號TM的上升沿，輸出作為單能發(fā)脈沖信號的標準刷新用脈沖信號REF，提供到第一切換電路(MUX1)41，上述單能發(fā)脈沖信號的脈沖寬度相當于進行一次刷新動作所需時間。
另一方面，刷新地址Radd由刷新地址發(fā)生電路66生成。在以下說明中，在信號TM被輸出的時刻T10，刷新地址發(fā)生電路66生成“R0”作為刷新地址RAdd，提供到第二切換電路(MUX2)42。
第一切換電路(MUX1)41在通常動作下，根據(jù)標準刷新用脈沖信號REF，輸出刷新時序控制信號RF。接受比時刻T10稍有些延遲的刷新時序控制信號RF的上升，第二切換電路(MUX2)42判斷自刷新已經啟動，行地址MAdd切換為RAdd＝R0。
接受到刷新時序控制信號RF的上升，在時刻T11，行選通信號RE上升。行解碼電路3 1中，由于提供了刷新地址RAdd，所以和行選通信號RE同步，由RAdd＝R0所指定的字線Word在時刻T12被激活。
進一步，在時刻T13，通過讀出允許信號SE上升，讀出放大器電路33被激活，和上述被激活的字線Word相連接的存儲單元進行刷新。這樣，完成了由刷新地址RAdd(R0)所指定的存儲單元的刷新動作。
在時刻T14，刷新時序控制信號RF一下降，第二切換電路(MUX2)42判斷自刷新動作結束，將行地址MAdd從刷新地址RAdd(R0)切換到行地址數(shù)據(jù)AddR(A1)。并且，刷新時序控制信號RF的下降沿被輸入到刷新地址發(fā)生電路66后，以此作為觸發(fā)，刷新地址RAdd被上計數(shù)，刷新地址Radd切換為R1。
進一步，時刻T15，讀出/寫入地址信號Add從(A1)變化為(A2)時，接受到這一變化，在時刻T16，行地址數(shù)據(jù)MAdd從(A1)變化為(A2)。之后，將由行地址MAdd(AddR＝A2)所指定的字線Word激活，進行通常動作模式下的讀出、寫入。
如上所述，由于讀出、寫入動作和自刷新動作獨立地生成，所以為了使兩個動作時序不發(fā)生沖突，需要相應的對策。
作為對策1，可以考慮進行動作控制，使其中一個動作進行時另一個動作不啟動。
作為對策2，需要在兩個動作的時序鄰近生成時保證不會發(fā)生由于干擾而引起的誤動作。也就是說，進行動作檢驗，以確認強制施加電路構成中可預料的最小的時間間隔后使之動作而不發(fā)生誤動作。
本發(fā)明中采用了上述第2對策，具體而言是對圖2中的“t1”、“t2”的時間間隔進行動作檢驗。這里的“t1”是讀出、寫入動作結束后，被上述第1對策所禁止的自刷新動作被解除之后，自刷新動作被啟動時的時間間隔?！皌2”和“t1”一樣，是通過內部定時電路50自刷新動作啟動之后，讀出/寫入地址信號“Add”有變化，自刷新動作和讀出、寫入動作臨近生成時的時間間隔。“t1”、“t2”是由電路構成決定的值，在圖1所示的第一實施方式中，“t1”的條件由第一測試用刷新脈沖發(fā)生電路62生成，圖6所示的第二實施方式中，“t2”的條件由第二測試用刷新脈沖發(fā)生電路64生成。
以下參照圖1對本實施方式的半導體存儲裝置的測試模式的動作概要進行說明，具體內容在之后連同參照圖3進行說明。
測試模式輸入信號TE被激活，TE＝高電平被輸入至測試模式輸入電路53時，半導體存儲裝置識別認為存在對測試模式的輸入。即，半導體存儲裝置被設置為測試模式。
在前述的通常動作模式下，讀出、寫入動作和自刷新動作互相獨立地被施以動作時序，而在測試模式下，這些動作時序互相關連，以下針對讀出、寫入動作進行后，以規(guī)定的時間間隔，進行自刷新動作的情況進行說明。
測試模式輸入信號TE變?yōu)門E＝1時，從測試模式輸入電路53輸出的第一動作模式切換信號TE1也變?yōu)門E1＝1。以該第一動作模式切換信號TE1(TE1＝1)為輸入的第一切換電路(MUX1)41，判斷此為測試模式，根據(jù)來自定時電路50的時序信號TM，使刷新脈沖發(fā)生電路60輸出的標準刷新用脈沖信號REF為非選擇，而選擇第一測試用刷新脈沖發(fā)生電路62輸出的第一測試用刷新脈沖信號TREF1，作為刷新時序控制信號RF輸出。
并且，第一測試用刷新脈沖信號TREF1的脈沖寬度需要和標準刷新用脈沖信號REF一致。因為在通常動作模式和測試模式下，如果要確認的參數(shù)以外的動作條件產生變化，若不考慮多余的參數(shù)的影響，則無法進行正確的動作確認。
這里的第一測試用刷新脈沖信號TREF1是檢測從外部輸入的讀出/寫入地址信號Add的變化，從地址轉換檢測電路(ATD電路)25輸出的地址轉換檢測信號ATD的下降沿開始，延遲規(guī)定時間(TA1’)后上升的信號。因此，從第一切換電路(MUX1)41輸出的刷新時序控制信號RF，變?yōu)閺牡刂忿D換檢測信號ATD的下降沿開始延遲規(guī)定時間(TA1)上升的信號。上述規(guī)定時間(TA1’)相當于從圖3所示的規(guī)定時間“TA1”中扣除刷新時序控制信號RF和第一測試用刷新脈沖信號TREF1之間的信號延遲的時間。
第一測試用刷新脈沖信號TREF1的上升時序也就是上述規(guī)定時間(TA1’)要將自刷新動作根據(jù)對讀出、寫入動作延遲多久來預先設定。這是本實施方式中測試模式動作的主題。
具體而言，上述規(guī)定時間(TA1’)是維持上述字線激活狀態(tài)(選擇狀態(tài))的時間即字線的脈沖寬度和圖3的“t1”所表示的在電路構成上可達到的最小的時間間隔的時間之和，并加上各信號之間的延遲時間。
第一測試用刷新脈沖發(fā)生電路62中，檢測從地址轉換檢測電路(ATD電路)25輸出的地址轉換檢測信號ATD的下降，在從該檢測出的下降時序開始經過上述規(guī)定的時間(TA1’)的時間點下，具有生成第一測試用刷新脈沖信號TREF1的功能，由含有已知的下降沿檢測電路、對已知的規(guī)定時間進行計時的電路的電路構成。
并且，第一測試用刷新脈沖發(fā)生電路62也可以是如下的構成檢測從地址轉換檢測電路(ATD電路)25輸出的地址轉換檢測信號ATD的上升，從該檢測出的上升時序開始，在經過上述規(guī)定時間(TA1’)與地址轉換檢測信號ATD的脈沖寬度的時間之和的時間點，生成第一測試用刷新脈沖信號TREF1。此時，第一測試用刷新脈沖發(fā)生電路62由包含已知的上升沿檢測電路、對已知的規(guī)定時間進行計時的電路的電路構成。
接下來，參照圖3中的時序圖，對上述測試模式動作進行說明。在時刻T31，讀出/寫入地址信號Add從“A0”一變化為“A1”，地址轉換檢測電路(ATD電路)25就檢測到地址變化，在時刻T32，使地址轉換檢測信號ATD上升，作為正的單能發(fā)脈沖信號將轉換檢測信號ATD提供給行控電路26。
并且，隨著上述讀出/寫入地址信號Add的變化，在時刻T33，行地址MAdd從“A0”’切換為“A1”。此時第二切換電路(MUX2)42由于作為第一切換電路(MUX1)41的輸出信號的刷新時序控制信號RF為低電平，判斷出自刷新動作沒有啟動，所以將行地址數(shù)據(jù)AddR作為行地址MAdd提供給行解碼電路31。
接受了地址轉換檢測信號ATD的行控電路26以時刻T34的地址轉換檢測信號ATD的下降沿作為觸發(fā)，在時刻T35時，使行選通信號RE上升，將具有規(guī)定脈沖長度的行選通信號RE提供給行解碼電路31。此時行解碼電路31中，由于從第二切換電路(MUX2)42輸入了行地址MAdd，所以和行選通信號RE同步，由行地址MAdd(AddR＝A1)所指定的字線Word在時刻T36下激活。
上述行控電路26以時刻T34的地址轉換檢測信號ATD的下降沿作為觸發(fā)，在時刻T7，使放大允許信號SE上升，提供到讀出放大器電路33，使讀出放大器電路激活。進一步，行控電路26以時刻T34的地址轉換檢測信號ATD的下降沿作為觸發(fā)，使列控信號CC上升，提供到列控電路27。并且列控電路27在基于列控信號CC(最終是基于行選通信號RE)的時序，使列選通信號CE在時刻T38上升，提供到列解碼電路35。列解碼電路35中輸入有列系列地址AddC。
列解碼電路35接受該列選通信號CE，對列地址數(shù)據(jù)AddC進行解碼，將對應該解碼結果的讀出放大器33通過I/O緩沖器36連接到輸入/輸出數(shù)據(jù)端子37。這樣，在進行讀出動作時，在由存儲單元陣列30中的行地址A1所指定的單元中所存儲的數(shù)據(jù)，通過讀出放大器33、I/O緩沖器36，發(fā)送到輸A/輸出數(shù)據(jù)端子37；在進行寫入動作時，輸入/輸出數(shù)據(jù)端子37的數(shù)據(jù)被寫入到由存儲單元陣列30中的行地址A1所指定的單元中。
從時刻T34的地址轉換檢測信號ATD的下降沿開始經過規(guī)定的時間后，行選通信號RE、列選通信號CE以及列選通信號CE分別下降。以上是測試模式下的讀出、寫入動作。
以下就測試模式下的自刷新動作進行說明。自刷新動作是和從裝置外部輸入的信號相關的、根據(jù)裝置內部生成的時序以及地址，而啟動的刷新動作。
第一測試用刷新脈沖發(fā)生電路62檢測出時刻T34的地址轉換檢測信號ATD的下降沿，從時刻T34開始在經過了規(guī)定時間(TA1’)的時刻，第一測試用刷新脈沖發(fā)生電路62生成作為單能發(fā)脈沖信號的第一測試用刷新脈沖信號TREF1，上述單能發(fā)脈沖信號的脈沖寬度相當于一次刷新動作所需時間。如上所述，第一測試用刷新脈沖信號TREF1的脈沖寬度的設定和上述標準刷新用脈沖信號REF相同。
因此，通過第一測試用刷新脈沖信號TREF1提供給第一切換電路(MUX1)41，在時刻T40，第一測試用刷新脈沖信號TREF1作為具有和上述標準刷新用脈沖信號REF相同脈沖寬度的刷新時序控制信號RF，提供給第二切換電路(MUX2)42。
另一方面，刷新地址Radd由刷新地址發(fā)生電路66生成。以下說明中，刷新地址發(fā)生電路66生成“R0”’作為刷新地址RAdd，提供到第二切換電路(MUX2)42。
第一切換電路(MUX1)41在測試模式動作下，根據(jù)第一測試用刷新脈沖信號TREF1，輸出刷新時序控制信號RF。接受在時刻T40的刷新時序控制信號RF的上升，在時刻T41，第二切換電路(MUX2)42判斷自刷新動作已經啟動，行地址MAdd切換為RAdd＝R0。
進一步，接受到時刻T40的刷新時序控制信號RF的上升，在時刻T42使行選通信號RE上升，將具有規(guī)定脈沖長度的行選通信號RE提供給行解碼電路31。此時的行解碼電路31中，由于從第二切換電路(MUX2)輸入了行地址MAdd，所以和行選通信號RE同步，由行地址MAdd(AddR＝R0)所指定的字線Word在時刻T43被激活。
上述行控電路26以時刻T40的刷新時序控制信號RF的上升沿作為觸發(fā)，在時刻T44，使讀出允許信號SE上升，提供到讀出放大電路33，將讀出放大電路33激活，進行由刷新地址RAdd(R0)所指定的存儲單元的刷新動作。
之后，在時刻T45，刷新時序控制信號RF一下降，第二切換電路(MUX2)42判斷自刷新動作結束，將行地址MAdd從刷新地址RAdd(R0)切換到行地址數(shù)據(jù)AddR(A1)。并且，刷新時序控制信號RF的下降被輸入到刷新地址發(fā)生電路66后，以此作為觸發(fā)，刷新地址Radd上計數(shù)，刷新地址Radd切換為R1。
上述規(guī)定時間(TA1)是時刻T36和時刻T39之間表示的既定的字線的脈沖寬度和時刻T39和時刻T43之間表示的時間間隔“t1”的時間之和，加上各信號之間的延遲時間。該延遲時間依存于各個電路構成，是不同的，但是是可以依據(jù)電路構成預先計算的，所以，時刻T39和時刻T43之間表示的時間間隔“t1”可以將上述規(guī)定時間(TA1)設定為電路構成上可預計的最小的時間間隔。
因此可以使讀出、寫入動作和自刷新動作的時間間隔為電路構成上可預計的最小的時間間隔“t1”這個條件強制生成，從而進行測試。
以下參照圖4的流程圖，對上述半導體裝置的測試步驟進行說明。
首先，如果芯片本身就具有缺陷、或者存儲單元的保持性較差的話，就喪失了實施刷新動作測試的意義，所以需要在事前進行保持性測試(步驟S1)。保持性測試本身按照通用的DRAM中所實施的測試一樣的既有的測試順序進行即可。
也就是說，進行對存儲單元陣列30的存儲單元的數(shù)據(jù)寫入，將禁止刷新的狀態(tài)在持續(xù)規(guī)定的時間后，在進行從該存儲單元的數(shù)據(jù)讀出時，通過對該規(guī)定時間(即刷新周期)的調整，以使讀出的數(shù)據(jù)和寫入的數(shù)據(jù)一致，確定該存儲單元的保持時間。該測試針對所有存儲單元進行，以確定和保持時間最短的存儲單元相匹相的刷新周期的值。
然后，為了在測試后判斷存儲單元的刷新動作以及讀出/寫入動作是否正確進行，在存儲單元陣列30內預先寫入測試形式(testpattern)(步驟S2)。
然后，設定任意的保持時間(步驟S3)，接著通過輸入TE＝1，或者通過將第一動作模式切換信號TE1上升為高電平，將電路設定為測試模式(測試S4)。
然后，將任意的讀出/寫入地址信號Add施加到地址端子(步驟S5)。刷新地址使用裝置內部設置的刷新地址發(fā)生電路66所生成的刷新地址RAdd。
通過以上過程，圖3所示的行地址“A1”的讀出、寫入動作，以及相隔最小時間間隔“t1”后，行地址“R0”的自刷新動作依次進行。
然后，讀出和由上述地址所指定的字線相連接的存儲單元的數(shù)據(jù)，進行數(shù)據(jù)檢驗(步驟S6)。并且，如果檢驗結果為“未通過”時，結束測試并廢棄該芯片(步驟S8)。如果檢驗結果為“通過”時，判斷所有測試是否結束(步驟S7)，該判斷結果為“否”時，返回到步驟S5。
之后，直到所有測試是否結束的判斷結果為“是”時止，反復執(zhí)行步驟S5-S7，當判斷為需要確認的所有形式相關的測試已經結束時，TE＝0，離開測試模式，結束測試。
并且，實際上如果對取得的全部形式進行測試需要花費大量的時間，因此也可以找出規(guī)律性進行測試。即，最開始對全部形式進行調查，如果出現(xiàn)某種傾向的話，可以以省略的形式進行測試。不只限于DRAM，在一般的內存測試技術中，都有稱之為易于發(fā)現(xiàn)缺陷的形式的存在，所以也可以組合匹配(matching)、快速(gallop)這樣的測試方法進行測試。當然最好還是對所有的形式進行測試。
如以上說明所述，根據(jù)本發(fā)明的第一實施方式，由于半導體存儲裝置的讀出、寫入動作和自刷新動作獨立發(fā)生，為了保證兩個動作時序鄰近發(fā)生時也不會由于干擾導致誤動作，通過從地址轉換檢測信號ATD的變化的時序開始延遲規(guī)定的時間(TA1’)，使第一測試用刷新脈沖信號TREF1上升，將自刷新動作開始的時序設定為和其之前進行的讀出、寫入動作的時間間隔最小，從而可以進行動作檢驗，以確認強制施加電路構成上可預計的最小的時間間隔并使之動作后不生成誤動作。
(第二實施方式)以下參照附圖對本發(fā)明的第二實施方式進行說明。
本實施方式中的半導體存儲裝置的電路構成和上述第一實施方式中的半導體存儲裝置的電路構成是相同的。進一步，本實施方式中的半導體存儲裝置的通常模式動作和上述第一實施方式下的半導體存儲裝置也相同，只是測試模式動作不同。因此，將省略對本實施方式下的半導體存儲裝置的電路構成的說明以及對通常模式動作的說明，對測試模式動作的說明參照圖5進行如下的說明。圖5是表示本實施方式相關的半導體存儲裝置的測試模式下的動作的時序圖。
并且，在上述第一實施方式下，測試用刷新脈沖信號表記為“第一測試用刷新脈沖信號TREF1”，但在本實施方式下，將其表記為“第二測試用刷新脈沖信號TREF2”。
在上述第一實施方式中，從地址轉換檢測信號ATD的變化的時序開始延遲規(guī)定時間(TA1’)，使第一測試用刷新脈沖信號TREF1上升，將自刷新動作開始的時序，設定和其之前進行的讀出、寫入動作的時間間隔為最小。與此相對，本實施方式中，從地址轉換檢測信號ATD的上升開始延遲規(guī)定時間(TA2’)，使第二測試用刷新脈沖信號TREF2上升，設定自刷新動作和其之后進行的讀出、寫入動作的時間間隔為最小。并且，上述規(guī)定時間(TA2’)相當于從圖5所示的規(guī)定時間“TA2”中扣除刷新時序控制信號RF和第二測試用刷新脈沖信號TREF2之間的信號延遲的時間。
第二測試用刷新脈沖信號TREF2的上升時序，即上述規(guī)定時間(TA2’)，根據(jù)要將讀出、寫入動作對刷新動作延遲多久來預先設定。這是本實施方式的測試模式動作的主題。
具體而言，將從地址轉換檢測信號ATD的上升開始到用于讀出、寫入動作的字線上升為止的時間，設定為以下時間上述規(guī)定時間(TA2’)和自刷新動作中的字脈沖寬度和圖5的“t2”表示的電路構成上可預計的最小的時間間隔的時間之和，加上各信號之間的延遲時間。也就是說，考慮到以上條件，來設定上述規(guī)定時間(TA2’)。
第一測試用刷新脈沖發(fā)生電路62具有檢測從地址轉換檢測電路(ATD電路)25輸出的地址轉換檢測信號ATD的上升，在從該檢測出的上升時序起經過上述規(guī)定時間(TA2’)的時間點，生成第二測試用刷新脈沖信號TREF2的功能。并且第一測試用刷新脈沖發(fā)生電路62由包含已知的上升沿檢測電路、對已知的規(guī)定時間進行計時的電路的電路構成。
以下參照圖5對測試模式動作進行說明。時刻T51下，讀出/寫入地址信號Add從“A0”一變?yōu)椤癆1”，地址轉換檢測電路(ATD電路)25就檢測到地址變化，在時間T52，使地址轉換檢測信號ATD上升，作為正的單能發(fā)脈沖信號將地址轉換檢測信號ATD提供給行控電路26。
并且，隨著上述讀出/寫入地址信號Add的變化，行地址MAdd從“A0”切換為“A1”。此時的第二切換電路(MUX2)42由于作為第一切換電路(MUX1)41的輸出信號的刷新時序控制信號RF為低電平，判斷出自刷新動作沒有啟動，所以將行地址數(shù)據(jù)AddR作為行地址MAdd提供給行解碼電路31。
進一步，第一測試用刷新脈沖發(fā)生電路62檢測時刻T52的地址轉換檢測信號ATD的上升沿，在從該時刻T52開始經過上述規(guī)定時間(TA2’)的時刻，生成作為單能發(fā)脈沖信號的第二測試用刷新脈沖信號TREF2，上述單能發(fā)脈沖信號的脈沖寬度相當于一次刷新動作所需時間。第二測試用刷新脈沖信號TREF2的脈沖寬度的設定和上述標準刷新用脈沖信號REF相同。
因此，通過把第二測試用刷新脈沖信號TREF2提供給第一切換電路(MUX1)41，在時刻T53，第二測試用刷新脈沖信號TREF2作為具有和上述標準刷新用脈沖信號REF相同脈沖寬度的刷新時序控制信號RF，提供給第二切換電路(MUX2)42。
接受在時刻T53的刷新時序控制信號RF的上升，第二切換電路(MUX2)42判斷自刷新動作已經啟動，行地址MAdd切換為RAdd＝R0。
進一步，接受到時刻T53下的刷新時序控制信號RF的上升，在時刻T54，使行選通信號RE上升，將具有規(guī)定脈沖長度的行選通信號RE提供給行解碼電路31。此時的行解碼電路31中，由于從第二切換電路(MUX2)輸入了行地址MAdd，所以和行選通信號RE同步，由行地址MAdd(AddR＝R0)所指定的字線Word在時刻T55被激活。
上述行控電路26接受到時刻T53的刷新時序控制信號RF的上升沿，使讀出允許信號SE上升，提供到讀出放大電路33，使讀出放大電路激活，進行由刷新地址RAdd(R0)所指定的存儲單元的刷新動作。
之后，在時刻T57，刷新時序控制信號RF一下降，第二切換電路(MUX2)42就判斷自刷新動作結束，將行地址MAdd從刷新地址RAdd(R0)切換到行地址數(shù)據(jù)AddR(A1)。并且，刷新時序控制信號RF的下降被輸入到刷新地址發(fā)生電路66時，以此作為觸發(fā)，刷新地址RAdd被上計數(shù)，刷新地址Radd切換為R1。
進一步，規(guī)定時間后(T58)行選通信號RE下降，由刷新地址RAdd(R0)所指定的存儲單元的刷新動作結束。
之后，以時刻T59的地址轉換檢測信號ATD的下降沿作為觸發(fā)，在時刻T60，使行選通信號RE上升，將具有規(guī)定脈沖長度的行選通信號RE提供到行解碼電路31。此時的行解碼電路31中，由于從第二切換電路(MUX2)42輸入了行地址MAdd，所以由行地址MAdd(AddR＝A1)所指定的字線Word和行選通信號RE同步，在時刻T61，被激活。之后和實施例1一樣，實施寫入、讀出動作。
從時刻T52的地址轉換檢測信號ATD的上升開始到時刻T61的用于讀出、寫入動作的字線的上升為止的時間設定為如下時間上述規(guī)定時間(TA2)、相當于時刻T55和時刻T58之間的自刷新動作中的字脈沖寬度、“t2”所表示的電路構成中可預計的最小的時間間隔的時間之和，加上各信號之間的延遲時間。該延遲時間依存于各個電路構成，是不同的，但是是可以依據(jù)電路構成預先計算的，所以，時刻T58和時刻T61之間表示的時間間隔“t2”可以設定為上述規(guī)定時間(TA2)，以使之成為電路構成上可預計的最小的時間間隔。
因此可以使讀出、寫入動作和自刷新動作的時間間隔為電路構成上可預計的最小的時間間隔“t2”這個條件強制生成，從而進行測試。
上述半導體存儲裝置的測試步驟和上述第一實施方式的測試步驟是相同的，所以在此省略對其的說明。
如以上說明所述，根據(jù)本發(fā)明的第二實施方式，由于半導體存儲裝置的讀出、寫入動作和自刷新動作獨立生成，為了保證兩個動作時序鄰近生成時也不會由于干擾導致誤動作，通過從地址轉換檢測信號ATD的變化的時序開始，延遲規(guī)定的時間(TA2’)，使第二測試用刷新脈沖信號TREF2上升，將讀出、寫入動作開始的時序設定得使和其之前進行刷新動作的時間間隔為最小(t2)，從而可以進行動作檢驗，以確認強制施加電路構成上可預計的最小的時間間隔并使之動作后不生成誤動作。
(第三實施方式)以下參照附圖對本發(fā)明的第三實施方式進行說明。
上述第一實施方式下，從地址轉換檢測信號ATD的變化的時序開始延遲規(guī)定時間(TA1’)后生成第一測試用刷新脈沖信號TREF1，將自刷新動作開始的時序，設定得使和其之前進行的讀出、寫入動作的時間間隔“t1”為最小，進行了最差時序條件(以下稱為第一最差時序條件)下的測試。并且，上述第二實施方式中，從地址轉換檢測信號ATD的上升開始延遲規(guī)定時間(TA2’)后生成第二測試用刷新脈沖信號TREF2，設定得使自刷新動作和在其之后進行的讀出、寫入動作的時間間隔“t2”為最小，進行了最差時序條件(以下稱為第二最差時序條件)下的測試。
在本實施方式中，為了使半導體裝置在上述第一以及第二最差時序條件下都可進行測試動作，變更上述第一以及第二實施方式下的半導體存儲裝置的電路構成的一部分。關于電路構成的變更部分，將參照圖6進行說明。圖6是表示第三實施方式下的半導體存儲裝置構成的框圖。
具體而言該電路由第一以及第二測試用刷新脈沖發(fā)生電路62、64和第三切換電路(MUX3)43構成，其中第一以及第二測試用刷新脈沖發(fā)生電路62、64以由地址轉換檢測電路(ATD電路)25輸出的地址轉換檢測信號ATD為輸入；上述第三切換電路(MUX3)43接受測試模式選擇信號TS的輸入，根據(jù)從測試模式輸入電路53輸出的第二動作模式切換信號TE2，選擇從上述第一以及第二測試用刷新脈沖發(fā)生電路62、64輸出的第一以及第二測試用刷新脈沖信號TREF1、TREF2中的任意一個，提供給上述第一切換電路(MUX1)41。測試模式輸入電路53，以測試模式輸入信號TE為輸入，將第一動作模式切換信號TE1輸出，同時以測試模式選擇信號TS為輸入，將第二測試模式切換信號TE2輸出，將第一動作模式切換信號TE1提供到第一切換電路(MUX1)41，將第二測試模式切換信號TE2提供到第三切換電路(MUX3)43。
本實施方式中，在設定為TE＝高電平的測試模式下，在TS＝低電平時選擇第一測試用刷新脈沖信號TREF1，在TS＝高電平時選擇第二測試用刷新脈沖信號TREF2。并且，如果TS＝低電平，變?yōu)楹蜏y試模式選擇信號TS無關的通常動作模式。此外，通常動作和上述第一以及第二實施方式下相同。
在這里，第一測試用刷新脈沖發(fā)生電路62中預先設定了上述時間間隔“t1”，以由地址轉換檢測電路(ATD電路)25輸出的地址轉換檢測信號的下降沿作為觸發(fā)，在從該下降沿開始經過了規(guī)定時間(TA1’)的時間點，將第一測試用刷新脈沖信號TREF1提供到第三切換電路(MUX3)43。
第二測試用刷新脈沖發(fā)生電路62中預先設定了上述時間間隔“t2”，以由地址轉換檢測電路(ATD電路)25輸出的地址轉換檢測信號的上升沿作為觸發(fā)，在從該上升沿開始經過了規(guī)定時間(TA2’)的時間點，生成第二測試用刷新脈沖信號TREF2，提供到第三切換電路(MUX3)43。
如上所述，是使用上述第一測試用刷新脈沖信號TREF1在上述第一最差時序條件“t1”下進行測試，還是使用上述第二測試用刷新脈沖信號TREF2在上述第二最差時序條件“t2”下進行測試，可以通過測試模式選擇信號TS進行控制。例如，在第一最差時序條件下進行測試后，也可在第二最差時序條件下進行測試，或者按相反的順序進行也可。并且，不需要在兩種最差時序條件下進行測試時，根據(jù)需要也可以只使用一個測試用刷新脈沖信號。
本實施方式中的半導體存儲裝置的通常模式動作，和上述第一實施方式中所說明的通常模式動作相同。測試模式動作，如上所述，在上述第一最差時序條件“t1”下進行測試時，除了第三切換電路(MUX3)43選擇由第一測試用刷新脈沖發(fā)生電路62提供的第一測試用刷新脈沖信號TREF1，提供給第一切換電路(MUX2)41以外，和第一實施方式中參照圖3所說明的測試模式動作相同。另一方面，在上述第二最差時序條件“t2”下進行測試時，其動作除了第三切換電路(MUX3)43選擇由第二測試用刷新脈沖發(fā)生電路64提供的第二測試用刷新脈沖信號TREF2，提供給第一切換電路(MUX2)41以外，和第一實施方式中參照圖3所說明的測試模式動作相同。
圖7是表示本實施方式下的半導體存儲裝置的測試動作的時序圖。圖7是表示上述測試模式輸入信號TE、測試模式選擇信號TS、第1及第2動作模式切換信號TE1、TE2與各測試動作之間的關系的一個例子的圖。如同圖7所示，TE＝1、TS＝0時，在上述第一最差時序條件下進行測試，在TE＝1、TS＝1時在上述第二最差時序條件下進行測試。
接著參照圖8的流程圖，對上述半導體裝置的測試步驟進行說明。在以下說明中，以在第一最差時序條件下進行測試后，在第二最差條件下進行測試的情況為例進行說明。
首先，以和實施例1、2一樣的步驟進行保持性測試(S1)內存寫入(S2)。
然后設定任意的保持時間(步驟S3)，接著通過輸入TE＝1，將第一動作模式切換信號TE1上升為“高電平”，同時輸入測試模式選擇信號TS＝0，使第二動作模式切換信號TE2作為低電平，進行設定，使第三切換電路(MUX3)43選擇從第一測試用刷新脈沖發(fā)生電路62輸出的第一測試用刷新脈沖信號TREF1。(步驟S4)以下和實施例1一樣，進行讀出地址設定(S5)、內存檢驗(S6)，檢驗結果為“未通過”時，結束測試，并廢棄該芯片(步驟S8)。檢驗結果為“通過”時，判斷使用時間間隔“t1”的測試是否全部結束(步驟S7)，該判斷結果為“否”時，返回到步驟S5。
之后，直到判斷所有測試是否結束的判斷結果是“是”時為止，反復執(zhí)行步驟S5-S7。
上述判斷結果變?yōu)椤笆恰睍r，接著將測試模式選擇信號TS從低電平切換為高電平，使第二動作模式切換信號TE2上升為高電平，進行設定，使第三切換電路(MUX3)43選擇由第二測試用刷新脈沖發(fā)生電路64輸出的第二測試用刷新脈沖信號TREF2。(步驟9)以下和實施例1(2)一樣，進行讀出地址設定(S 10)、內存檢驗(S11)，檢驗結果為“未通過”時，結束測試并廢棄該芯片(步驟S13)。檢驗結果為“通過”時，判斷使用時間間隔“t2”的測試是否全部結束(步驟S12)，該判斷結果為“否”時返回到步驟S10。
之后，直到判斷所有測試是否結束的判斷結果是“是”時為止，反復執(zhí)行步驟S10-S12。
如以上說明所述，根據(jù)本發(fā)明的第三實施方式，可以同時獲得上述第一實施方式所獲得的效果以及上述第二實施方式所獲得的效果。也就是說，從地址轉換檢測信號ATD的變化的時序開始延遲規(guī)定時間(TA1’)后，生成第一測試用刷新脈沖信號TREF1，將自刷新動作開始的時序設定為和其之前進行的讀出、寫入動作的時間間隔“t1”為最小，可以進行在第一最差時序條件下的測試和第二最差時序條件下的測試，其中第二最差時序條件下的測試是從地址轉換檢測信號ATD的上升開始延遲規(guī)定時間(TA2’)后，生成第二測試用刷新脈沖信號TREF2，將自刷新動作和在其之后進行的讀出、寫入動作的時間間隔“t2”設為為最小。
(第四實施方式)以下參照附圖對本發(fā)明的第四實施方式進行說明。
上述第1至第3實施方式中，著眼于讀出、寫入動作和自刷新動作之間的時間間隔，強制性地生成最差時序條件以進行測試，在本實施方式中，除了時間間隔(時序)，也著眼于讀出、寫入動作的行地址和自刷新的行地址之間的關系，強制性地生成最差地址條件，以進行測試。
因此，本實施方式中的半導體存儲裝置在作為測試模式下的刷新動作的行地址，使用外部輸入的行地址，這與上述第一、第二以及第三實施方式不同。其電路構成可以通過變更圖1或圖6所示的電路構成的一部分來實現(xiàn)，在本實施方式中，以改變圖6所示電路構成的一部分為例進行說明。
圖9是表示本實施方式中的半導體存儲裝置構成的框圖。與圖6所示電路構成的不同點在于，進一步設置了數(shù)據(jù)存儲電路70和第四切換電路(MUX4)44。測試模式輸入電路53以測試模式輸入信號TE為輸入，而輸出第一動作模式切換信號TE1，提供給第一切換電路(MUX1)41。進一步，測試模式輸入電路53以測試模式選擇信號TS為輸入，而輸出第二動作模式切換信號TE2，提供給第三切換電路(MUX3)43。進一步，測試模式輸入電路53以測試模式選擇信號TA為輸入而輸出第三動作模式切換信號TE3，提供給數(shù)據(jù)存儲電路70，同時輸出第四動作模式切換信號TE4，提供給第四切換電路(MUX4)44。
以下對本實施方式中的半導體存儲裝置的通常動作進行說明。通常動作模式中，測試模式輸入信號TE被設定為低電平，變?yōu)榈谝粍幼髂Ｊ角袚Q信號TE1＝低電平，所以第一切換電路(MUX1)41設定為選擇刷新脈沖發(fā)生電路60生成的標準刷新用脈沖信號REF。并且，測試模式選擇信號TA設定為高電平的狀態(tài)，通過設定第三動作模式切換信號TE3＝低電平以及第四動作模式切換信號TE4＝低電平，數(shù)據(jù)存儲電路70不進行行地址數(shù)據(jù)AddR的取入，第四切換電路(MUX4)44也被定設為，使來自數(shù)據(jù)存儲電路70的測試用行地址數(shù)據(jù)TAdd為非選擇，而選擇刷新地址發(fā)生電路66生成的內部刷新地址CAdd。
因此，和上述第一實施方式所說明的通常動作一樣，通常動作模式下，根據(jù)外部輸入的讀出/寫入地址信號Add以及地址轉換檢測信號ATD的狀態(tài)變化的時序，進行讀出/寫入動作，刷新動作根據(jù)裝置內部的刷新脈沖發(fā)生電路60所生成的標準刷新用脈沖信號REF的時序和刷新地址發(fā)生電路66所生成的內部刷新地址CAdd來進行。
以下對測試模式動作進行說明。該測試模式動作同上述第三實施方式中說明的一樣，具有在第一最差時序條件下進行測試的動作和在第二最差時序條件下進行測試的動作。圖10是用于說明在第一最差時序條件下進行的測試動作的時序圖。圖11是用于說明在第二最差時序條件下進行的測試動作的時序圖。首先參照圖10，對于在第一最差時序條件下進行的測試動作進行說明，然后參照圖11，對在第二最差時序條件下進行的測試動作進行說明。
根據(jù)圖10，在時刻T70下，測試模式輸入信號TE被設定為高電平，測試模式輸入電路53變?yōu)闇y試模式，之后，將從輸入第一測試模式選擇信號TS＝低電平所生成的TE2識別為動作模式切換信號，提供給第三切換電路(MUX3)43。并且在時刻T71下，將第二測試模式選擇信號TA下降為低電平時，測試模式輸入電路53檢測到這一變化，將第三動作模式切換信號TE3上升為高電平。接受到第三動作模式切換信號TE3上升，測試存儲電路70取入行地址數(shù)據(jù)AddR“A0”，將該地址數(shù)據(jù)“A0”作為測試用行地址數(shù)據(jù)TAdd提供給第四切換電路(MUX4)44，其中上述行地址數(shù)據(jù)AddR“A0”是通過地址緩沖器電路21從外部輸入的。
在時刻T73下，測試模式選擇信號TA一上升為高電平，測試模式輸入電路53就檢測到這一變化，將第四動作模式切換信號TE4上升為高電平。接受到第四動作模式切換信號TE4的上升，第四切換電路(MUX4)44被設定為使刷新地址發(fā)生電路66所生成的刷新地址CAdd“R0”為非選擇，而選擇從數(shù)據(jù)存儲電路70輸出的測試用行地址數(shù)據(jù)TAdd“A0”，作為刷新地址RAdd“A0”提供給第二切換電路(時刻T74)。
在時刻T75下，外部輸入的讀出/寫入地址信號Add從“A0”變化為“A1”時，地址轉換檢測電路(ATD電路)25檢測到地址變化，在時刻T76，使地址轉換檢測信號ATD上升，作為正的單能發(fā)脈沖信號將地址轉換檢測信號ATD提供給行控電路26。以下，執(zhí)行和實施例1-3相同的由地址A0所指定的存儲單元的讀出、寫入動作。
以下對測試模式下的刷新動作進行說明。刷新動作是，使之和裝置外部輸入的信號相關連，根據(jù)裝置內部所生成的時序以及地址來啟動的動作。
第一測試用刷新脈沖發(fā)生電路62檢測出時刻T78的地址轉換檢測信號ATD的下降沿，在從時刻T78開始經過規(guī)定時間(TA1’)的時刻下，第一測試用刷新脈沖發(fā)生電路62生成作為單能發(fā)脈沖信號的第一測試用刷新脈沖信號TREF1，上述單能發(fā)脈沖信號的脈沖寬度和進行一次刷新動作所需時間相當。如上所述，第一測試用刷新脈沖信號TREF1的脈沖寬度設定為和上述標準刷新用脈沖信號REF相同。
第一測試用刷新脈沖信號TREF1通過第三切換電路(MUX3)43提供給第一切換電路(MUX1)41，通過這一動作，在時刻T81下，第一測試用刷新脈沖信號TREF1作為刷新時序控制信號RF提供給第二切換電路(MUX2)，其中上述刷新時序控制信號RF的脈沖寬度和上述標準刷新用脈沖信號REF相同。
第四切換電路(MUX4)44由于選擇了從數(shù)據(jù)存儲電路70提供的測試用行地址數(shù)據(jù)TAdd，所以測試用行地址數(shù)據(jù)TAdd“A0”作為刷新地址RAdd“A0”提供給第二切換電路(MUX2)42。第二切換電路(MUX2)42使時刻T81下的刷新時序控制信號RF的上升作為觸發(fā)，通過以行地址數(shù)據(jù)AddR＝A1為非選擇、而選擇刷新地址RAdd“A0”，在時刻T82下，行地址MAdd從“A1”切換為“A0”。
進一步，接受到時刻T81下的刷新時序控制信號RF上升，使行選通信號RE(沒有圖示)上升，將具有規(guī)定脈沖長度的行選通信號RE提供給行解碼電路31。此時的行解碼電路31中，由于從第二切換電路(MUX2)42輸入了行地址MAdd＝A0，所以在時刻T79由TAdd＝A0所指定的字線Word被激活，進行存儲單元的刷新動作。
之后，在時刻T84，刷新時序控制信號RF下降后，第二切換電路(MUX2)42判斷自刷新動作的結束，將行地址MAdd從TAdd＝A0切換為行地址數(shù)據(jù)AddR(A1)。
和實施例1、3一樣，上述規(guī)定時間(TA1)是時刻T79和時刻T80之間表示的既定字線的脈沖寬度、時刻T80和時刻T83之間表示的時間間隔“t1”的時間之和，加上各信號間的延遲時間。所以讀出、寫入動作和自刷新動作之間的時間間隔可以強制生成為電路構成上可預計的最小的時間間隔“t1”的條件，從而進行測試。
然后，參照圖11對第二最差時序條件下進行的測試動作進行說明。從輸入測試模式(T85)開始到測試用行地址數(shù)據(jù)TAdd“A0”的取入(T89)為止，和在第一最差時序條件下的測試動作相同。
在時刻T90下，讀出/寫入地址信號Add從“A0”一變化為“A1”，地址轉換檢測電路(ATD電路)25就檢測到地址變化，在時刻T91，使地址轉換檢測信號ATD上升，作為正的單能發(fā)脈沖信號將地址轉換檢測信號ATD提供到行控電路26。
進一步，第二測試用刷新脈沖發(fā)生電路64檢測出在時刻T91時的地址轉換檢測信號ATD的上升沿，在從時刻T91開始經過規(guī)定時間(TA2’)的時刻，生成作為單能發(fā)脈沖信號的第二測試用刷新脈沖信號TREF2，上述單能發(fā)脈沖信號的脈沖寬度和進行一次刷新動作所需時間相當。
第二測試用刷新脈沖信號TREF2通過第三切換電路(MUX3)43提供給第一切換電路(MUX1)41，通過這一動作，在時刻T92，第二測試用刷新脈沖信號TREF2作為刷新時序控制信號RF提供給第二切換電路(MUX2)，其中上述刷新時序控制信號RF的脈沖寬度和上述標準刷新用脈沖信號REF相同。
接受到時刻T92的刷新時序控制信號RF上升，第二切換電路(MUX2)42判斷刷新動作已被啟動，通過由數(shù)據(jù)存儲電路70輸出的第四切換電路(MUX4)44，選擇作為刷新地址RAdd提供的測試用行地址數(shù)據(jù)TAdd＝0，行地址MAdd切換為A0。
進一步，接受到時刻T92下的刷新時序控制信號RF上升，使行選通信號RE(沒有圖示)上升，將行選通信號RE提供給行解碼電路31。此時的行解碼電路31中，由于從第二切換電路(MUX2)42輸入了MAdd，所以在時刻T94，由MAdd(TAdd＝A0)所指定的字線Word被激活。
之后和實施例1-3一樣，進行由測試用行地址Tadd(A0)所指定的存儲單元的刷新動作。
然后，以在時刻T98的地址轉換檢測信號ATD的下降沿作為觸發(fā)，行選通信號RE上升，提供給行解碼電路31。此時的行解碼電路31中，由于從第二切換電路(MUX2)42輸入了行地址MAdd，所以在時刻T99，由MAdd(AddR＝A1)所指定的字線Word被激活。以下和實施例1-3一樣，執(zhí)行讀出/寫入動作。
和實施例2、3一樣，從時刻T91的地址轉換檢測信號ATD的上升開始到時刻T99的用于讀出、寫入動作的字線的上升為止的時間是上述規(guī)定時間(TA2)、相當于時刻T94和時刻T96間的自刷新動作中的字脈沖寬度、由“t2”所表示的電路構成上可預計的最小的時間間隔的時間之和，加上各信號間的延遲時間。
所以，自刷新動作和讀出、寫入動作之間的時間間隔可以強制生成為電路構成上可預計的最小的時間間隔“t2”的條件，從而進行測試。
如上所述，在測試模式下，不只是讀出、寫入動作，自刷新動作也根據(jù)從裝置外部輸入的刷新地址進行，所以讀出、寫入動作和自刷新動作之間的行地址的關系可以由裝置外部任意進行控制。即，圖3及圖5中的讀出、寫入地址“A1”以及刷新地址“R0”可以由裝置外部任意控制。
本實施方式中的半導體存儲裝置的動作和上述第三實施方式下的半導體存儲裝置動作之間的主要不同點是，本實施方式中的測試模式下的自刷新動作根據(jù)從裝置外部輸入、通過數(shù)據(jù)存儲電路70輸入的測試用刷新地址TAdd，也就是根據(jù)從裝置外部輸入的刷新地址來進行。因此，將讀出、寫入地址“A1”以及刷新地址“A0”的關系設為最差地址條件，例如指定相鄰的兩個字線的行地址，可以在最差時序條件的基礎上在最差地址條件下進行測試。
以下參照圖12的流程圖，對上述半導體存儲裝置的測試步驟進行說明。在以下的說明中，以第一最差時序條件的進行測試后，在第二最差時序條件下進行測試為例進行說明。
首先和實施例1、2一樣，進行保持性測試(S1)、內存寫入(S2)，和實施例3一樣進行第一最差時序條件下的測試模式輸入(S4)。
然后將TA從高電平切換為低電平，通過將第三動作模式切換信號TE3上升為高電平，數(shù)據(jù)存儲電路70取入從地址緩沖器電路21輸出的行地址AddR(測試用刷新地址數(shù)據(jù))，作為測試用行地址數(shù)據(jù)TAdd提供給第四切換電路(MUX4)44。(步驟S5)然后將任意的讀出/寫入地址信號Add施加到地址端子(步驟S6)。
通過以上過程，依次進行圖3所示的行地址“A1”的讀出、寫入動作，以及相隔最小時間間隔“t1”后，依次進行在行地址“R0”的自刷新動作。
然后，讀出上述地址所指定的與字線連接的存儲單元數(shù)據(jù)，進行數(shù)據(jù)檢驗(步驟S7)。并且，如果檢驗結果為“未通過”時，結束測試并廢棄該芯片(步驟S9)。如果檢驗結果為“通過”時，判斷所有測試是否結束(步驟S8)，該判斷結果為“否”時，返回到步驟S5。
之后，直到所有測試是否結束的判斷結果為“是”時止，反復執(zhí)行步驟S5一S8。
上述判斷結果為“是”時，接著，將測試模式選擇信號TS從低電平切換為高電平，將第二動作模式切換信號TE2上升為高電平，第三切換電路(MUX3)43被設定為，選擇第二測試用刷新脈沖信號TREF2，其中第二測試用刷新脈沖信號TREF2是從第二測試用刷新脈沖發(fā)生電路64輸出的(步驟S10)。
然后和步驟S5一樣，將測試用刷新地址數(shù)據(jù)AddR作為測試用行地址數(shù)據(jù)TAdd提供給第四切換電路(MUX4)44。(步驟S11)
然后，將任意的讀出/寫入地址信號Add施加到地址端子(步驟S12)。
通過以上過程，依次進行圖5所示的行地址“R0”下的自刷新動作，以及相隔最小時間間隔“t2”后依次進行在行地址“A1”的讀出、寫入動作。
然后，讀出上述地址所指定的與字線連接的存儲單元數(shù)據(jù)，進行數(shù)據(jù)檢驗(步驟S13)。并且，如果檢驗結果為“未通過”時，結束測試并廢棄該芯片(步驟S15)。如果檢驗結果為“通過”時，判斷所有測試是否結束(步驟S14)，該判斷結果為“否”時，返回到步驟S11。
之后，直到所有測試是否結束的判斷結果為“是”時止，反復執(zhí)行步驟S11一S14。
如以上說明，根據(jù)本發(fā)明的第四實施方式，除了上述第一至第三實施方式下所取得的效果，也著眼于讀出、寫入動作的行地址和自刷新動作的行地址的關系，強制生成最差地址條件，從而可以進行測試。也就是說，在最差時序條件的基礎上可以強制生成最差地址條件。
(第五實施方式)以下參照附圖對本發(fā)明的第五實施方式進行說明。圖13是表示本發(fā)明的第五實施方式中的半導體存儲裝置的構成的框圖。圖14是表示圖13所示半導體存儲裝置的第一最差條件下的測試動作的時序圖。圖15是圖13所示半導體存儲裝置在第二最差條件下的測試動作的時序圖。
根據(jù)上述第一至第四實施方式，在確定測試模式下刷新動作的時序時，通過以檢測外部輸入的地址變化的信號、即地址轉換檢測電路(ATD電路)25所生成的地址轉換檢測信號為觸發(fā)，生成測試用刷新脈沖，從而可以將讀出、寫入動作和刷新動作強制地靠近生成。
但是在準SRAM中，不只是地址的變化，也存在依存于從外部輸入的芯片或者存儲體等被選擇的區(qū)域選擇性地激活的信號，例如片選信號等，來生成ATD信號的情況。由于片選信號/CS的輸入不一定和內部計時電路50所生成的時序信號TM同步，所以有時也需要對通常動作模式下的刷新動作和基于片選信號/CS的激活時序的讀出、寫入動作的時間間隔進行測試。
即，上述第一至第四實施方式的說明中是以片選信號/CS處在激活狀態(tài)下為前提進行的說明，以下的說明的前提是不存在地址的變化，片選信號/CS從非激活狀態(tài)轉換到激活狀態(tài)。并且，本實施例的半導體存儲裝置在/CS＝1時，設定為非激活狀態(tài)，在/CS＝低電平時設定為激活狀態(tài)。隨著/CS的下降，地址轉換檢測電路(ATD電路)25生成地址轉換檢測信號ATD，以該地址轉換檢測信號ATD作為觸發(fā)，在上述第一最差時序條件和第二最差時序條件下進行測試動作。
以下，對測試模式動作進行說明。該測試模式動作如上所述，存在第一最差時序條件下進行的測試動作和在第二最差時序條件下進行的測試動作。圖14是用于說明第一最差時序條件下進行的測試動作的時序圖。圖15是用于說明第二最差時序條件下進行的測試動作的時序圖。
實施例5和實施例1～4的不同點只是隨著/CS的下降(從非激活狀態(tài)切換到激活狀態(tài))生成地址轉換檢測信號ATD。
即，在圖14所示的第一最差條件下的測試動作中，接受到T102下/CS的下降，生成地址轉換檢測信號ATD(T103)。以下和實施例1～4一樣，以規(guī)定的時間間隔t1生成由地址A0所指定的存儲單元的讀出、寫入動作和由地址A1所指定的和字線相關的刷新動作。并且，圖14是以從外部輸入刷新地址的測試動作(實施例)為例的，所以測試模式輸入(T101)、刷新地址的取入等和實施例4一樣進行。
進一步，關于圖15所示的第二最差時序條件下的測試動作，接受到/CS下降(T105)，生成地址轉換檢測信號ATD(105)，此外，和實施例1～4是一樣的，以規(guī)定的時間間隔t2生成由地址A2所指定與字線相關的刷新動作和由地址A0所指定的存儲單元的讀出、寫入動作。測試模式輸入(T104)、刷新地址的取入等，都和圖14一樣與實施例4相同的步驟進行。
進一步，上述第一至第五實施方式中，列舉了測試模式下進行動作的測試電路部內置在半導體存儲裝置內的一個例子，根據(jù)需要，由存儲單元陣列和周邊電路構成的半導體存儲裝置的全體電路安裝到單一的芯片上，這樣的形態(tài)也可以，或者，全體電路分割為幾個功能塊，將各功能塊安裝到不同的芯片上，這樣的形態(tài)也可以。如果是后者，將存儲單元陣列和周邊線路搭載到不同的芯片上，封裝到一個封裝內，這樣的混載IC也可。也就是說，將來自設置在存儲芯片外部的控制芯片的各種控制信號提供給存儲芯片，這樣的構成也屬于本發(fā)明的范疇。
并且，本發(fā)明并不僅限于上述實施方式中的構造，在不脫離本發(fā)明主旨的范圍內，可以有各種變形。
在產業(yè)上的使用可能性根據(jù)本發(fā)明，可以對以下確認動作進行檢驗為了保證獨立發(fā)生的半導體存儲裝置的讀出、寫入動作和自刷新動作鄰近發(fā)生時也不會由于干擾導致誤動作，通過強制施加規(guī)定的時間間隔使之動作，不發(fā)生誤動作。
并且，也著眼于讀出、寫入動作的行地址和自刷新動作的行地址的關系，通過進行強制生成最差地址條件的測試，也可以在最差時序條件的基礎上進行強制生成最差地址條件的測試。
權利要求
1.一種半導體存儲裝置，包括需要刷新的多個存儲單元；對與輸入地址信號相對應的存儲單元進行訪問、讀出或者寫入的訪問控制電路；刷新控制電路，在通常動作模式下，以與所述訪問動作獨立地發(fā)生的刷新時序，進行刷新；在測試模式下，以響應于所述訪問動作所發(fā)生的刷新時序，進行刷新。
2.根據(jù)權利要求1所述的半導體存儲裝置，其中，所述訪問動作響應于所述輸入地址信號的變化而發(fā)生。
3.根據(jù)權利要求1所述的半導體存儲裝置，其中，所述訪問動作響應于將所述半導體存儲裝置從非激活狀態(tài)切換到激活狀態(tài)的激活控制信號的變化而生成。
4.根據(jù)權利要求1所述的半導體存儲裝置，其中，所述刷新控制電路在所述測試模式下，控制所述訪問和響應于所述訪問所發(fā)生的刷新之間的時間間隔。
5.根據(jù)權利要求1所述的半導體存儲裝置，其中，所述刷新控制電路在所述測試模式下控制所述刷新時序，以使在所述訪問結束后，相隔規(guī)定的時間后開始刷新。
6.根據(jù)權利要求1所述的半導體存儲裝置，其中，所述刷新控制電路在所述測試模式下控制所述刷新時序，以使刷新結束后，相隔規(guī)定的時間后開始所述訪問。
7.根據(jù)權利要求1所述的半導體存儲裝置，在所述測試模式中被刷新的字線按外部輸入的地址被指定。
8.一種半導體存儲裝置，包括需要刷新的多個存儲單元；響應于輸入地址信號，生成地址轉換檢測信號的地址轉換檢測電路；刷新時序發(fā)生電路，在通常動作模式下，生成和所述地址轉換檢測信號獨立的通常動作用刷新時序信號；在測試模式下，響應于所述地址轉換檢測信號，生成測試用刷新時序信號。
9.根據(jù)權利要求8所述的半導體存儲裝置，包括存儲單元控制電路，所述存儲單元控制電路在響應于所述地址轉換檢測信號，對與所述輸入地址信號相對應的存儲單元，進行訪問、讀出或者寫入的同時，響應于所述刷新時序發(fā)生電路的輸出信號，進行刷新，所述刷新時序發(fā)生電路在所述測試模式下，生成所述測試用刷新時序信號，以使得響應于所述輸入地址信號變化的訪問和刷新在規(guī)定的時間間隔內進行。
10.根據(jù)權利要求9所述的半導體存儲裝置，其中，設定所述測試用刷新時序信號，以使在所述訪問結束后，間隔所述規(guī)定的時間后開始刷新。
11.根據(jù)權利要求8所述的半導體存儲裝置，其中，設定所述測試用刷新時序信號，以使在所述刷新結束后，間隔所述規(guī)定的時間后開始所述訪問。
12.根據(jù)權利要求8所述的半導體存儲裝置，響應于輸入的測試模式輸入信號，設置為所述通常動作模式和所述測試模式的任意一種模式。
13.根據(jù)權利要求12所述的半導體存儲裝置，該半導體存儲裝置進一步包含刷新時序切換電路，所述刷新時序切換電路響應于所述測試模式輸入信號，選擇所述通常動作用刷新時序信號和所述測試用刷新時序信號中的任意一信號，提供給所述存儲單元控制電路。
14.根據(jù)權利要求13所述的半導體存儲裝置，該半導體存儲裝置進一步包含地址切換電路，所述地址切換電路響應于所述刷新時序切換電路的輸出信號，選擇所述輸入地址信號和刷新地址信號的任意一信號，提供給所述存儲單元電路。
15.根據(jù)權利要求9所述的半導體存儲裝置，其中所述刷新時序發(fā)生電路生成第一測試用刷新時序信號和第二測試用刷新時序信號，所述第一測試用刷新時序信號被設定為使得在對存儲單元的所述訪問結束后，間隔第一規(guī)定時間后，開始刷新；所述第二測試用刷新時序信號被設定為使得在所述刷新結束后，間隔第二規(guī)定時間后，開始訪問。
16.根據(jù)權利要求15所述的半導體存儲裝置，該半導體存儲裝置進一步包含測試用刷新時序切換電路，所述測試用刷新時序切換電路響應于輸入的測試用刷新時序選擇信號，選擇所述第一測試用刷新時序信號和所述第二測試用刷新時序信號的任意一信號，提供給所述刷新時序切換電路。
17.根據(jù)權利要求14所述的半導體存儲裝置，其中所述刷新地址信號是內部生成的地址信號。
18.根據(jù)權利要求14所述的半導體存儲裝置，其中所述半導體存儲裝置進一步包含測試用刷新地址切換電路，所述測試用刷新地址切換電路響應于輸入的測試用刷新地址選擇信號，選擇內部生成的地址信號和外部輸入的地址信號的任意一信號，提供給所述地址切換電路。
19.根據(jù)權利要求8所述的半導體存儲裝置，其中所述通常動作用刷新時序信號基于和所述地址轉換檢測信號獨立動作的定時電路的輸出信號而生成。
20.根據(jù)權利要求8所述的半導體存儲裝置，其中所述地址轉換檢測信號響應于將所述半導體裝置從非激活狀態(tài)切換到激活狀態(tài)的激活控制信號的變化而生成。
21.一種測試電路，包括刷新時序發(fā)生電路和刷新時序切換電路，所述刷新時序發(fā)生電路生成和對應于輸入地址信號對存儲單元的訪問相獨立的通常動作用刷新時序，以及，響應于對存儲單元的訪問的測試用刷新時序；所述刷新時序切換電路響應輸入的測試模式輸入信號，選擇出所述通常動作用刷新時序信號和所述測試用刷新時序信號的任意一信號后輸出。
22.根據(jù)權利要求21所述的測試電路，其中，控制所述測試用刷新時序，使得所述訪問和對應所述訪問的刷新在規(guī)定的時間間隔內生成。
23.根據(jù)權利要求21所述的測試電路，其中，設定所述測試用刷新時序，使得所述訪問結束后，間隔規(guī)定的時間后開始刷新。
24.根據(jù)權利要求21所述的測試電路，其中，設定所述測試用刷新時序，使得刷新結束后，間隔規(guī)定的時間后開始所述訪問。
25.根據(jù)權利要求21所述的測試電路，具有測試用刷新地址切換電路，所述測試用刷新地址切換電路響應于輸入的測試用刷新地址選擇信號，選擇內部生成的地址信號和外部輸入的地址信號的任意一信號后輸出。
26.一種半導體存儲裝置的測試方法，該半導體存儲裝置具有需要刷新的多個存儲單元，該方法包括向所述存儲單元寫入規(guī)定的測試形式的步驟；不選擇和對應于輸入地址信號對存儲單元的訪問相獨立的刷新時序，而選擇響應于所述訪問的刷新時序的步驟；所述訪問和與所述訪問對應的刷新在預先設定的時間間隔內進行的步驟；判斷步驟，將從所述存儲單元讀出的數(shù)據(jù)和所述測試形式進行對照，以此判斷所述半導體裝置是合格品還是不合格品。
27.根據(jù)權利要求26所述的半導體存儲裝置的測試方法，所述測試方法進一步包括通過外部輸入地址信號指定進行刷新的字線的步驟。
28.一種生成存儲單元的刷新時序的刷新時序發(fā)生電路，生成通常動作用刷新時序，該時序是和對應于輸入地址信號對存儲單元的訪問相獨立的通常動作用刷新時序，和測試用刷新時序，響應于對存儲單元的訪問。
29.根據(jù)權利要求28所述的半導體存儲裝置的測試方法，其中，控制所述測試用刷新時序，使得所述訪問和與所述訪問對應的刷新在規(guī)定的時間間隔內發(fā)生。
30.一種存儲單元的刷新時序控制方法，在通常動作模式下，根據(jù)與對應于輸入地址信號對存儲單元的訪問相獨立生成的時序進行刷新；在測試模式下，根據(jù)響應于所述訪問所生成的時序進行刷新。
31.根據(jù)權利要求30所述的刷新時序控制方法，在所述測試模式下進行刷新，使得所述訪問和與所述訪問相對應的刷新在規(guī)定的時間間隔內發(fā)生。
全文摘要
提供一種測試方法以及測試電路，可以對刷新動作和讀出、寫入動作的時間間隔強制接近時的動作進行確認。通常動作模式以及測試模式下的讀出、寫入動作的時序根據(jù)地址轉換檢測信號ATD設定。通常動作模式下的刷新動作的時序響應于定時電路(50)所生成的時序信號TM，根據(jù)刷新脈沖發(fā)生電路(60)所生成的標準刷新用脈沖信號REF來設定。測試模式下的刷新動作的時序響應于地址轉換檢測信號ATD，根據(jù)第一測試用刷新脈沖發(fā)生電路(62)所生成的第一測試用刷新脈沖生成信號TREF1來設定。通過對第一測試用刷新脈沖生成信號TREF1的生成時序的控制，可以將讀出、寫入動作和刷新動作在規(guī)定的時間間隔內生成。
文檔編號G11C29/08GK1703759SQ0282801
公開日2005年11月30日 申請日期2002年12月10日 優(yōu)先權日2001年12月11日
發(fā)明者高橋弘行, 稻葉秀雄, 內田祥三 申請人:恩益禧電子股份有限公司