專利名稱：：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，更具體地說，涉及對(duì)不良數(shù)據(jù)線進(jìn)行補(bǔ)償用的具有改良的冗余結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
：在近年來的高集成的半導(dǎo)體存儲(chǔ)裝置中，已經(jīng)普及了用冗余單元置換不良單元的冗余技術(shù)的使用。特別是在混載DRAM中，使用著對(duì)數(shù)據(jù)輸入輸出線動(dòng)態(tài)地切換數(shù)據(jù)線的連接的技術(shù)(參考非專利文獻(xiàn)1，即NamekawaT.，etal，“Dynamicallyshift-switcheddatalineredundancysuitableforDRAMmacrowithwidedatabus”，1999SymposiumonVLSICircuits.DigestofPapers，P.P.149-52.)。圖13概略表示上述文獻(xiàn)中公開的混載DRAM。如圖13所示，該DRAM的陣列區(qū)域10包含分別排列多個(gè)存儲(chǔ)單元的多個(gè)存儲(chǔ)單元陣列塊11。各存儲(chǔ)單元陣列塊11與移位開關(guān)塊12和連接塊13組合，形成存儲(chǔ)塊單元15。陣列區(qū)域10上連接k條(k為自然數(shù))數(shù)據(jù)輸入輸出線(IO線)21。陣列區(qū)域10內(nèi)配有在多個(gè)存儲(chǔ)單元陣列塊11共同配設(shè)的k條共同內(nèi)部數(shù)據(jù)線(RWD線)23。RWD線23與IO線21成一整體形成。另一方面，在多個(gè)存儲(chǔ)單元陣列塊11的各個(gè)上分別配設(shè)k+2條的分立內(nèi)部數(shù)據(jù)線(DQ線)25。其中k條DQ線25通過移位開關(guān)塊12及連接塊13連接于k條RWD線23。在讀出存儲(chǔ)單元的數(shù)據(jù)時(shí)，數(shù)據(jù)從DQ線25通過移位開關(guān)12及連接塊13傳送到RWD線23，由IO線21讀出。這樣的數(shù)據(jù)線多層結(jié)構(gòu)是根據(jù)下述理由采用的。(1)隨著混載DRAM要求的工作頻率的上升，有必要使其在小存儲(chǔ)塊(block)內(nèi)工作。(2)多層配線成為可能，容易采取分層結(jié)構(gòu)。(3)能夠?qū)γ恳淮鎯?chǔ)塊單元實(shí)施冗余技術(shù)，所以可以利用相同數(shù)目的備用陣列部分以提高成品率(提高救濟(jì)效率)。在圖13所示的DRAM中，在工作時(shí)選擇具有多個(gè)的存儲(chǔ)塊單元15中的某一個(gè)。存儲(chǔ)單元15內(nèi)的DQ線25具有冗余性，有選擇地連接于存儲(chǔ)塊單元15外的RWD線23。這種具有冗余功能的選擇性連接利用連接塊13以及移位開關(guān)塊12實(shí)現(xiàn)。移位開關(guān)塊12根據(jù)內(nèi)部ROM存儲(chǔ)的不良信息，將RWD線23與DQ線25加以連接，以避開不良的DQ線25。所需要的IO線21為k條，RWD線23也配設(shè)k條。由于相對(duì)于IO線21及RWD線23具有2條冗余DQ線，DQ線25配設(shè)k+2條。移位開關(guān)塊12在不使用冗余功能的情況下設(shè)定為將全部RWD線23連接于存儲(chǔ)單元陣列塊11內(nèi)的左側(cè)的DQ線25(參照?qǐng)D13的下側(cè)的存儲(chǔ)塊單元15)。因此，在存儲(chǔ)單元陣列塊11內(nèi)如符號(hào)16所示，右側(cè)的與兩條DQ線對(duì)應(yīng)的部分為冗余用的備用部分。
發(fā)明內(nèi)容本發(fā)明的目的在于，提供一種用于補(bǔ)償不良數(shù)據(jù)線的具有改良的冗余結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)裝置。本發(fā)明的第1種是一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備包含分別排列多個(gè)存儲(chǔ)單元的多個(gè)存儲(chǔ)單元陣列塊，同時(shí)連接于k條數(shù)據(jù)輸入輸出線的陣列區(qū)域、共同配設(shè)于上述多個(gè)存儲(chǔ)單元陣列塊的k+m條共同的內(nèi)部數(shù)據(jù)線、在每一所述多個(gè)存儲(chǔ)單元陣列塊配設(shè)的k+m+n條分立的內(nèi)部數(shù)據(jù)線、根據(jù)第1不良信息信號(hào)，將所述k+m+n條分立的內(nèi)部數(shù)據(jù)線中的k+m條分別連接于所述k+m條共同的內(nèi)部數(shù)據(jù)線的數(shù)據(jù)線冗余用的分立線連接電路、以及根據(jù)第2不良信息信號(hào)，將所述k+m條共同的內(nèi)部數(shù)據(jù)線中的k條分別連接于所述k條數(shù)據(jù)輸入輸出線的數(shù)據(jù)線冗余用的共同線連接電路；其中k、m、n分別為自然數(shù)。本發(fā)明的第2種是一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備包含分別排列多個(gè)存儲(chǔ)單元的多個(gè)存儲(chǔ)單元陣列塊，同時(shí)連接于k條數(shù)據(jù)輸入輸出線的陣列區(qū)域、共同配設(shè)于上述多個(gè)存儲(chǔ)單元陣列塊的k+m條共同的內(nèi)部數(shù)據(jù)線、在每一所述多個(gè)存儲(chǔ)單元陣列塊配設(shè)的k+m條分立的內(nèi)部數(shù)據(jù)線、根據(jù)第1不良信息信號(hào)，將所述k+m條分立的內(nèi)部數(shù)據(jù)線中的k～k+m條分別連接于所述k+m條共同的內(nèi)部數(shù)據(jù)線中的k～k+m條的數(shù)據(jù)線冗余用的分立線連接電路、以及根據(jù)第2不良信息信號(hào)，將所述k～k+m條共同的內(nèi)部數(shù)據(jù)線中的k條分別連接于所述k條數(shù)據(jù)輸入輸出線的數(shù)據(jù)線冗余用的共同線連接電路；其中k、m分別為自然數(shù)。本發(fā)明的第3種是一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備包含分別排列多個(gè)存儲(chǔ)單元的多個(gè)存儲(chǔ)單元陣列塊，同時(shí)連接于k條數(shù)據(jù)輸入輸出線的陣列區(qū)域、共同配設(shè)于上述多個(gè)存儲(chǔ)單元陣列塊的k+m條共同的內(nèi)部數(shù)據(jù)線、在每一所述多個(gè)存儲(chǔ)單元陣列塊配設(shè)的k+n條分立的內(nèi)部數(shù)據(jù)線、在所述共同的內(nèi)部數(shù)據(jù)線與所述分立的內(nèi)部數(shù)據(jù)線之間，在所述多個(gè)存儲(chǔ)單元陣列塊每一個(gè)配設(shè)的k條中間連接線、根據(jù)第1不良信息信號(hào)，將所述k+n條分立的內(nèi)部數(shù)據(jù)線中的k條分別連接于所述k條中間連接線的數(shù)據(jù)線冗余用的分立線連接電路、根據(jù)第2不良信息信號(hào)，將所述k+m條共同的內(nèi)部數(shù)據(jù)線中的k條分別連接于所述k條數(shù)據(jù)輸入輸出線的數(shù)據(jù)線冗余用的第1共同線連接電路、以及根據(jù)第2不良信息信號(hào)，將所述k條共同的內(nèi)部數(shù)據(jù)線分別連接于所述k條中間連接線的數(shù)據(jù)線冗余用的第2共同線連接電路；其中k、m、n分別為自然數(shù)。本發(fā)明的第4種，是本發(fā)明的第3種的半導(dǎo)體存儲(chǔ)裝置中，其特征在于，還具備分別連接于所述共同內(nèi)部數(shù)據(jù)線兩端的，發(fā)生用于檢查所述共同內(nèi)部數(shù)據(jù)線的測(cè)試信號(hào)的測(cè)試信號(hào)發(fā)生電路、以及判斷所述共同的內(nèi)部數(shù)據(jù)線是否良好的測(cè)試判定電路；所述測(cè)試判定電路包含保持測(cè)試判定結(jié)果同時(shí)據(jù)此生成所述第2不良信息信號(hào)的電路部。最好是所述測(cè)試信號(hào)發(fā)生電路及所述測(cè)試判定電路設(shè)定為在所述半導(dǎo)體存儲(chǔ)裝置起動(dòng)時(shí)工作。還有，本發(fā)明的實(shí)施形態(tài)中包含各種階段性發(fā)明，利用所公開的多個(gè)結(jié)構(gòu)要件的合適的組合，可以得出各種發(fā)明。例如從實(shí)施形態(tài)所示的全部結(jié)構(gòu)要件中省略某些結(jié)構(gòu)要件以得出發(fā)明的情況下，在實(shí)施該得出的發(fā)明時(shí)，省略的部分可以適當(dāng)用眾所周知的慣用技術(shù)補(bǔ)充。圖1是本發(fā)明第1實(shí)施形態(tài)的混載的DRAM的概略圖。圖2抽象表示圖1所示的DRAM的要部的關(guān)系。圖3是表示圖1所示的DRAM的，RWD線、DQ線以及存儲(chǔ)單元陣列塊的關(guān)系的詳細(xì)電路圖。圖4是圖3所示的電路的工作波形例圖。圖5是本發(fā)明第2實(shí)施形態(tài)的混載的DRAM的概略圖。圖6抽象表示圖5所示的DRAM的要部的關(guān)系。圖7是本發(fā)明第3實(shí)施形態(tài)的混載的DRAM的概略圖。圖8抽象表示圖7所示的DRAM的要部的關(guān)系。圖9是本發(fā)明第4實(shí)施形態(tài)的混載的DRAM的概略圖。圖10是表示圖9所示的DRAM的初始測(cè)試矢量發(fā)生塊的具體例的電路圖。圖11是表示圖9所示的DRAM的初始測(cè)試判定塊的具體例的電路圖。圖12是表示控制圖10及圖11所示的電路的信號(hào)的起動(dòng)時(shí)的波形圖。圖13是已有的混載DRAM的概略圖。圖14是比較例的混載DRAM的概略圖。具體實(shí)施形態(tài)發(fā)明人在本發(fā)明的開發(fā)研究過程中對(duì)參照?qǐng)D13敘述的DRAM結(jié)構(gòu)的冗余結(jié)構(gòu)中發(fā)生的問題加以研究。其結(jié)果是，本發(fā)明人得到如下所述的結(jié)果。在上述文獻(xiàn)中，NamekawaT.，等人在圖13所示的結(jié)構(gòu)中為了提高救濟(jì)效率，采取對(duì)每一訪問的地址動(dòng)態(tài)地改變連接的方式。在該方式中寫時(shí)的訪問速度由于受制于移位速度，因此被認(rèn)是高速動(dòng)作的妨礙。與此相對(duì)，在圖13所示的結(jié)構(gòu)中，也可以不動(dòng)態(tài)移位，而對(duì)于各存儲(chǔ)塊單元15，使其靜態(tài)移位。這樣做就可以對(duì)于每一移位開關(guān)塊12決定冗余，因此可以同樣動(dòng)態(tài)地提高救濟(jì)效率。但是在這種情況下，存在以下所述的問題，即在RWD線23存在OPEN-SHORT系的不良時(shí)不能夠救濟(jì)(由于沒有準(zhǔn)備RWD的冗余)。為了避免這樣的情況，考慮了如圖14所示的結(jié)構(gòu)所示，在RWD線23和IO線21之間使移位開關(guān)塊12移動(dòng)。在這種情況下，在動(dòng)態(tài)移位時(shí)速度受到限制，在靜態(tài)移位時(shí)救濟(jì)效率低下。因此，在圖14所示的結(jié)構(gòu)中要得到與圖13所示的結(jié)構(gòu)相同的成品率需要許多備用單元塊。下面參照附圖對(duì)根據(jù)這樣的理解構(gòu)成的本發(fā)明的實(shí)施形態(tài)加以說明。還有，在下面的說明中，對(duì)于具有大致相同的功能和結(jié)構(gòu)的構(gòu)成要素標(biāo)以相同的符號(hào)，并且只有在必要的情況下才進(jìn)行重復(fù)說明。第1實(shí)施形態(tài)圖1是本發(fā)明第1實(shí)施形態(tài)的混載的DRAM的概略圖。如圖1所示，該DRAM的陣列區(qū)域30包含分別排列多個(gè)存儲(chǔ)單元的多個(gè)存儲(chǔ)單元陣列塊31。各存儲(chǔ)單元陣列塊31與移位開關(guān)塊(分立線連接電路)32及連接塊33組合，形成存儲(chǔ)塊單元35。陣列區(qū)域30上連接有k條(k為自然數(shù))輸入輸出線(IO線)41。陣列區(qū)域30內(nèi)配有在多個(gè)存儲(chǔ)單元陣列塊31上共同配設(shè)的k+2(k+mm＝2)條共同內(nèi)部數(shù)據(jù)線(RWD線)43。其中k條RWD線43通過在多個(gè)存儲(chǔ)單元陣列塊31上共同配設(shè)的移位開關(guān)塊(共同線連接電路)34連接于k條IO線41。另一方面，在多個(gè)存儲(chǔ)單元陣列塊31的各個(gè)上配設(shè)k+4條(k+m+nn＝2)分立內(nèi)部數(shù)據(jù)線(DQ線)45。其中k+4條DQ線45通過移位開關(guān)塊32及連接塊33連接于k+m條RWD線43。在讀出存儲(chǔ)單元的數(shù)據(jù)時(shí)，數(shù)據(jù)從DQ線45通過移位開關(guān)塊32及連接塊33傳送到RWD線43，再通過移位開關(guān)塊34由IO線41讀出。在圖1所示的DRAM中，工作時(shí)選擇存在多個(gè)的存儲(chǔ)塊單元35中的某一個(gè)。存儲(chǔ)塊單元35內(nèi)的DQ線45具有冗余性，有選擇地連接于存儲(chǔ)塊單元35外的RWD線43。掌管該冗余功能的選擇性連接利用連接塊33及移位開關(guān)塊32實(shí)現(xiàn)。移位開關(guān)塊32根據(jù)內(nèi)部ROM存儲(chǔ)的不良信息，將RWD線43與DQ線45連接，以避開不良DQ線45。陣列區(qū)域30內(nèi)的RWD線43也具有冗余性，并選擇性地連接于陣列區(qū)域外的IO線41。掌管該冗余功能的選擇性連接利用移位開關(guān)塊34實(shí)現(xiàn)。移位開關(guān)塊34根據(jù)內(nèi)部ROM存儲(chǔ)的不良信息，將IO線41與RWD線連接，以避開不良RWD線條43。需要的IO線41為k條。RWD線43由于相對(duì)于IO線41具有2條冗余RWD線，所以配設(shè)k+2條。DQ線45由于相對(duì)于RWD線43還具有2條冗余DQ線，所以配設(shè)k+4條移位開關(guān)塊32在不使用冗余功能的情況下設(shè)定為將全部的RWD線43連接于存儲(chǔ)單元陣列塊31內(nèi)的左側(cè)的DQ線45上。同樣，移位開關(guān)塊34在不使用冗余功能的情況下設(shè)定為將全部的IO線41連接于陣列區(qū)域30內(nèi)的左側(cè)的RWD線43上。因此，在移位開關(guān)塊31內(nèi)，如符號(hào)31f所示，與右側(cè)的4條DQ線對(duì)應(yīng)的部分成了冗余用的備用部分。圖3是表示圖1所示的DRAM的，RWD線43、DQ線45以及存儲(chǔ)單元陣列塊31的關(guān)系的詳細(xì)電路圖。存儲(chǔ)單元陣列塊31的存儲(chǔ)單元上連接著互補(bǔ)型的位線對(duì)BLt<n>、BLc<n>。位線對(duì)BLt<n>、BLc<n>連接于讀出放大器51。在讀出存儲(chǔ)單元的數(shù)據(jù)之際，選擇對(duì)應(yīng)的字線(未圖示)，將來自選擇的存儲(chǔ)單元的信號(hào)輸出到位線對(duì)BLt<n>、BLc<n>的一方。向位線對(duì)的另一方輸出來自非選擇存儲(chǔ)單元的參照信號(hào)。利用讀出放大器將兩個(gè)信號(hào)加以比較及放大，以判斷選擇的存儲(chǔ)單元的數(shù)據(jù)值。位線對(duì)BLt<n>、BLc<n>通過列(column)選擇門(gate)52分別連接于互補(bǔ)型(true-complementary)的DQ線對(duì)DQt<m>、DQc<m>。DQ線對(duì)DQt<m>、DQc<m>相當(dāng)于圖1所示的DQ線45。但是在圖1中，DQ線對(duì)(2條配線)以1條線45表示。各列選擇門52由NMOS晶體管構(gòu)成。對(duì)列選擇門52的晶體管的柵極(gate)提供選擇信號(hào)CSL<j>。位線對(duì)及DQ線對(duì)在讀和寫時(shí)都動(dòng)作。DQ線對(duì)DQt<m>、DQc<m>連接于DQ緩存器53。DQ緩存器53具有來自外部的數(shù)據(jù)輸入線LWD<m>和往外部的數(shù)據(jù)輸出線LRD<m>。在讀時(shí)DQ線對(duì)DQt<m>、DQc<m>的數(shù)據(jù)傳送到數(shù)據(jù)輸出線LRD<m>，在寫時(shí)數(shù)據(jù)輸入線LWD<m>的數(shù)據(jù)傳送到DQ線對(duì)DQt<m>、DQc<m>。數(shù)據(jù)輸入線LWD<m>及數(shù)據(jù)輸出線LRD<m>通過移位開關(guān)塊54分別連接于RWD線RD<j>及RWD線WD<j>。移位開關(guān)塊54相當(dāng)于圖1所示的移位開關(guān)塊32。RWD線RD<j>、WD<j>相當(dāng)于圖1所示的RWD線43。但是在圖1中RD及WD兩條信號(hào)線以1條線43表示。圖4是圖3所示的電路的工作波形例圖。在這里，表示進(jìn)行寫“1”、寫“0”、讀“1”、讀“0”的動(dòng)作的情況。從圖4可知，WD線/LWD線、RD線/LRD線的信號(hào)不是互補(bǔ)信號(hào)，DQ線對(duì)、BL線對(duì)的信號(hào)是互補(bǔ)信號(hào)。圖2抽象表示圖1所示的DRAM的IO線41、移位開關(guān)塊34、RWD線43、移位開關(guān)塊32、以及DQ線45的關(guān)系。在這里所示的是k＝4的情況。RWD線配設(shè)k+2＝6條，DQ線45配設(shè)k+4＝8條。移位開關(guān)塊32、34的各開關(guān)元件能夠在正面及左右總共3個(gè)端子間切換。移位開關(guān)塊32、34的移位狀態(tài)分別由信號(hào)RDCNT1及RDCNT2決定。信號(hào)RDCNT1、RDCNT2以分別存儲(chǔ)于兩個(gè)內(nèi)部ROM的冗余信息為依據(jù)。具體地說，移位開關(guān)塊32根據(jù)DQ線45的不良信息信號(hào)RDCNT1選擇除不良DQ線以外的正常的k+m(4+2＝6)條DQ線45，連接于k+m條RWD線43工作。又，移位開關(guān)塊34根據(jù)DQ線43的不良信息信號(hào)RDCNT2選擇除不良RWD線以外的正常的k(4)條RWD線43，連接于k條IO線41工作。從而通過正常的k條RWD線43能夠?qū)O線41與正常的k條DQ線45加以連接。采用圖1所示的DRAM，與圖13所示的DRAM相比，在存儲(chǔ)單元陣列塊31內(nèi)需要較多的冗余用的備用部分。但是，能夠救濟(jì)在RWD線43發(fā)生兩處不良，還在DQ線45發(fā)生兩處不良的全部狀態(tài)。第2實(shí)施形態(tài)圖5是本發(fā)明第2實(shí)施形態(tài)的混載的DRAM的概略圖。如圖5所示，在該DRAM的陣列區(qū)域30連接著k條(k為自然數(shù))數(shù)據(jù)輸入輸出線(IO線)41。陣列區(qū)域30內(nèi)配設(shè)了共同配設(shè)于多個(gè)存儲(chǔ)單元陣列塊31的k+2(k+mm＝2)條共同的內(nèi)部數(shù)據(jù)線(RWD線)43。在多個(gè)存儲(chǔ)單元陣列塊31的的各塊上分別配設(shè)k+2(k+m)條分立內(nèi)部數(shù)據(jù)線(DQ線)45。k+2條RWD線43中的k條通過共同配設(shè)于多個(gè)多個(gè)存儲(chǔ)單元陣列塊31的移位開關(guān)塊(共同線連接電路)34連接于IO線41。另一方面，k+2條的DQ線45中的k～k+2條，通過配設(shè)于多個(gè)存儲(chǔ)單元陣列塊31的各個(gè)上的移位開關(guān)塊32(共同線連接電路)及連接塊33與k～k+2條RWD線43連接。在存儲(chǔ)單元陣列塊31內(nèi)，如符號(hào)31t所示，與右側(cè)的兩條DQ線對(duì)應(yīng)的部分成為冗余用的備用部分。圖6抽象表示圖5所示的DRAM的IO線41、移位開關(guān)塊34、RWD線43、移位開關(guān)塊32、以及DQ線45的關(guān)系。在這里所示的是k＝4的情況。RWD線43配設(shè)k+2＝6條，DQ線45配設(shè)k+2＝6條。移位開關(guān)塊32、34的各開關(guān)元件能夠在正面及左右總共3個(gè)端子間切換。移位開關(guān)塊32、34的移位狀態(tài)分別由信號(hào)RDCNT11及RDCNT12決定。信號(hào)RDCNT11、RDCNT12以分別存儲(chǔ)于兩個(gè)內(nèi)部ROM的冗余信息為依據(jù)。具體地說，移位開關(guān)塊32根據(jù)DQ線45的不良信息信號(hào)RDCNT11選擇除不良DQ線以外的正常的k(4)～k+m(4+2＝6)條DQ線45，連接于k～k+m條RWD線43工作。又，移位開關(guān)塊34根據(jù)RWD線43的不良信息信號(hào)RDCNT12從上述k～k+m條RWD線43中選擇除不良RWD線以外的正常的k(4)條RWD線43，連接于k條IO線41工作。從而通過正常的k條RWD線43能夠?qū)O線41與正常的k條DQ線45加以連接。采用圖5所示的DRAM，與圖1所示的DRAM相比，在存儲(chǔ)單元陣列塊31內(nèi)只要較少的冗余用的備用部分即可(在本實(shí)施形態(tài)中與圖13所示的DRAM相同數(shù)目)。又如圖6所示，能夠救濟(jì)在RWD線43發(fā)生兩處不良，還在DQ線45發(fā)生兩處不良幾種狀態(tài)。另一方面，在圖5所示的DRAM中，存在著與移位開關(guān)塊32的各開關(guān)元件的功能有關(guān)，在RWD線4發(fā)生兩處不良，還在DQ線45發(fā)生兩處不良的狀態(tài)下不能夠救濟(jì)的情況。這一存在問題可以利用將移位開關(guān)塊32的各開關(guān)元件的可切換范圍擴(kuò)展到正面及左右以外的端子的方法消除。第3實(shí)施形態(tài)圖7是本發(fā)明第3實(shí)施形態(tài)的混載的DRAM的概略圖。如圖7所示，在該DRAM的陣列區(qū)域30連接著k條(k為自然數(shù))數(shù)據(jù)輸入輸出線(IO線)41。陣列區(qū)域30內(nèi)配設(shè)了共同配設(shè)于多個(gè)存儲(chǔ)單元陣列塊31的k+2(k+mm＝2)條共同的內(nèi)部數(shù)據(jù)線(RWD線)43。在多個(gè)存儲(chǔ)單元陣列塊31的各塊上分別配設(shè)k+2(k+nn＝2)條分立內(nèi)部數(shù)據(jù)線(DQ線)45。在RWD線43與DQ線45之間，在多個(gè)存儲(chǔ)單元陣列塊的各個(gè)上配設(shè)k條分立的內(nèi)部RWD線(中間連接線)47。k+2條RWD線43中的k條通過共同配設(shè)于多個(gè)存儲(chǔ)單元陣列塊31的移位開關(guān)塊(第1共同線連接電路)34連接于k條IO線41。這k條RWD線43又通過分別配設(shè)于多個(gè)存儲(chǔ)單元陣列塊31的各個(gè)上的連接塊33及移位開關(guān)塊(第2共同線連接電路)36連接于k條中間連接線47。另一方面，k+2條DQ線45中的k條，通過配設(shè)于多個(gè)存儲(chǔ)單元陣列塊31的各個(gè)上的移位開關(guān)塊(分立線連接電路)32與k條中間連接線47連接。在存儲(chǔ)單元陣列塊31內(nèi)，如符號(hào)31t所示，與右側(cè)的兩條DQ線對(duì)應(yīng)的部分成為冗余用的備用部分。圖8抽象表示圖7所示的DRAM的IO線41、移位開關(guān)塊34、RWD線43、移位開關(guān)塊36、中間連接線47、移位開關(guān)塊32、以及DQ線45的關(guān)系。在這里所示的是k＝4的情況。RWD線43配設(shè)k+2＝6條，中間連接線47配設(shè)k＝4條，DQ線45配設(shè)k+2＝6條。作為k+2＝6條共同RWD線43的起作用的兩端的IO線41一側(cè)的連接端以及陣列塊35一側(cè)的連接端上，分別配設(shè)移位開關(guān)塊34、36。即在RWD線43的起作用的入口和出口上，以作為對(duì)象的狀態(tài)配設(shè)移位開關(guān)塊34、36。移位開關(guān)塊36具有與圖1所示的移位開關(guān)塊32、34相同的結(jié)構(gòu)。即移位開關(guān)塊32、34、36的各開關(guān)元件能夠在正面及左右總共3個(gè)端子間切換。移位開關(guān)塊32的移位狀態(tài)由信號(hào)RDCNT21決定。移位開關(guān)塊34、36的移位狀態(tài)由信號(hào)RDCNT22決定。信號(hào)RDCNT21、RDCNT22以分別存儲(chǔ)于兩個(gè)內(nèi)部ROM的冗余信息為依據(jù)。具體地說，移位開關(guān)塊32根據(jù)每一陣列塊35的不良信息信號(hào)RDCNT21選擇除不良DQ線以外的正常的k(4)條DQ線45，連接于中間連接線47工作。又，移位開關(guān)塊34、36根據(jù)RWD線43的不良信息信號(hào)RDCNT22選擇除不良RWD線以外的正常的k(4)條RWD線43，連接于IO線41及中間連接線(分立RWD線)47工作。從而通過正常的k條RWD線43能夠?qū)O線41與正常的k條DQ線45加以連接。采用圖7所示的DRAM，與圖5所示的DRAM相比，需要在共同RWD線43與DQ線45之間增設(shè)移位開關(guān)塊36及中間連接線(分立RWD線)47。但是，能夠救濟(jì)在RWD線43發(fā)生兩處不良，還在DQ線45發(fā)生兩處不良的全部狀態(tài)。又能夠分別救濟(jì)RWD線43及DQ線45的不良，因此容易導(dǎo)出救濟(jì)解。還有，最好是中間連接線47的長度盡可能短。從而，例如各中間連接線47能夠在移位開關(guān)塊32、36上作為共同端子形成。第4實(shí)施形態(tài)圖9是本發(fā)明第4實(shí)施形態(tài)的混載的DRAM的概略圖。在如圖7所示的DRAM中，組裝有在DRAM起動(dòng)時(shí)測(cè)試RWD線的不良情況并且進(jìn)行置換的結(jié)構(gòu)，以此可實(shí)現(xiàn)救濟(jì)效率高的冗余功能。在這種情況下，救濟(jì)解的導(dǎo)出只要原封不動(dòng)地使用已有的方式于存儲(chǔ)單元陣列塊31。圖9所示的DRAM是根據(jù)這樣的觀點(diǎn)構(gòu)成的。如圖9所示，該DRAM的陣列區(qū)域30上連接著k條(k為自然數(shù))數(shù)據(jù)輸入輸出線(IO線)41。陣列區(qū)域30內(nèi)配設(shè)了共同配設(shè)于多個(gè)存儲(chǔ)單元陣列塊31的k+2(k+mm＝2)條共同的內(nèi)部數(shù)據(jù)線(RWD線)43。在多個(gè)存儲(chǔ)單元陣列塊31的各塊上分別配設(shè)k+2(k+nn＝2)條分立內(nèi)部數(shù)據(jù)線(DQ線)45。在RWD線43與DQ線45之間，在多個(gè)存儲(chǔ)單元陣列塊的各個(gè)上配設(shè)k條分立的內(nèi)部RWD線(中間連接線)47。k+2條RWD線43中的k條通過共同配設(shè)于多個(gè)存儲(chǔ)單元陣列塊31的移位開關(guān)塊(第1共同線連接電路)34連接于k條IO線41。這k條RWD線43又通過分別配設(shè)于多個(gè)存儲(chǔ)單元陣列塊31的各個(gè)上的連接塊33及移位開關(guān)塊(第2共同線連接電路)36連接于k條中間連接線47。另一方面，k+2條DQ線45中的k條，通過配設(shè)于多個(gè)存儲(chǔ)單元陣列塊31的各個(gè)上的移位開關(guān)塊(分立線連接電路)32與k條中間連接線47連接。作為k+2條共同RWD線43的結(jié)構(gòu)上的兩端的IO線條41一側(cè)的連接端以及離IO線41最遠(yuǎn)的塊單元35一側(cè)的連接端上，分別配設(shè)初始測(cè)試判定塊(測(cè)試判定電路)38及初始測(cè)試矢量發(fā)生塊(測(cè)試信號(hào)發(fā)生電路)37。具體地說，初始測(cè)試矢量發(fā)生塊37在離IO線最遠(yuǎn)的塊單元35內(nèi)配設(shè)于連接塊33與移位開關(guān)塊36之間。又，初始測(cè)試判定塊38配設(shè)于移位開關(guān)塊34與RWD線43之間。初始測(cè)試矢量發(fā)生塊37使用于在DRAM起動(dòng)時(shí)檢查RWD線43的測(cè)試圖案的發(fā)生。例如這種測(cè)試圖案設(shè)定為能夠?qū)WD線進(jìn)行兩次測(cè)試，第1次按照配線排列的順序發(fā)生「10101010…」，第2次發(fā)生「010101…」。另一方面，初始測(cè)試判定塊38使用于將如上所述發(fā)生的圖案加以比較，判定RWD線是否良好。在接收的圖案與上述圖案相同的情況下，配線狀態(tài)良好，結(jié)果保持寄存器39輸入“0”。在接收的圖案與上述圖案不相同的情況下，配線狀態(tài)不良，結(jié)果保持寄存器39輸入“1”。結(jié)果保持寄存器39的輸出在測(cè)試后有效，根據(jù)該輸出，移位開關(guān)塊34、36選擇除不良RWD線以外的正常的k條RWD線43工作。從而在起動(dòng)結(jié)束時(shí)能夠自動(dòng)通過正常的k條RWD線43將IO線41與中間連接線(分立RWD線)47加以連接。還有移位開關(guān)塊32根據(jù)來自內(nèi)部ROM的每一陣列塊35的不良信息信號(hào)RDCNT21選擇除不良DQ線以外的正常的k條DQ線45，連接于中間連接線47工作。圖10是表示初始測(cè)試矢量發(fā)生塊37的具體例的電路圖。如圖10所示，該電路包含倒相器71、72、73及同步脈沖倒相器(clockedinverter)74、75。在不是初始測(cè)試的情況下，INITESTp為“L”，同步脈沖倒相器74、75為輸出Hi-Z(高阻抗?fàn)顟B(tài))，不妨礙通常的動(dòng)作。在初始測(cè)試時(shí)，INITESTp為“H”，DFLGp及其反轉(zhuǎn)分別被輸出到作為RWD線的RWD〔k+1〕、RWD〔k〕。圖11是表示初始測(cè)試判定塊38的具體例的電路圖。如圖11所示，該電路包含倒相器81、85、多路復(fù)用器(multiplexer)82、86、NOR門83、87以及DFF電路部94、88。多路復(fù)用器82、86在s輸入為“H”時(shí)將來自輸入端子1的輸入加以輸出，在s輸入為“L”時(shí)將來自輸入端子0的輸入加以輸出。DFF電路部84、88在時(shí)鐘脈沖信號(hào)上升沿閂鎖輸入端子D，輸出到輸出端子Q。DFF電路部84、88相當(dāng)于圖9所示的結(jié)果保持寄存器39。關(guān)于RWD〔k〕，在DFLGp為“H”時(shí)，RWD〔k〕被原封不動(dòng)輸入到DFF電路部84，在DFLGp為“L”時(shí)，RWD〔k〕被反轉(zhuǎn)后輸入到DFF電路部84。如果Qp〔k〕為“H”，則NOR門83使用于將其保持“H”。因此在DFF電路部84，需要將Qp〔k〕初始化為“L”。RWD〔k+1〕一方，期待對(duì)輸入為RWD〔k〕一方反轉(zhuǎn)，因此逆變器85的位置與逆變器81的位置不同。但是RWD〔k+1〕一方的動(dòng)作形態(tài)基本上與RWD〔k〕一方的動(dòng)作形態(tài)相同。圖12是表示控制圖10及圖11所示的電路的信號(hào)INITESTp、DFLGp、INITCLKp的起動(dòng)時(shí)的波形圖。利用圖12所示的波形控制圖10及圖11所示的電路，以此在RWD線具有不良的情況下在對(duì)應(yīng)的DFF電路部(結(jié)果保持寄存器)84、88保持“H”，其后，一旦使該輸出有效，則移位開關(guān)塊34(參照?qǐng)D9)就進(jìn)行連接動(dòng)作，以避開不良的RWD線43。又，該結(jié)果也傳送到各塊單元35內(nèi)的移位開關(guān)塊36，移位開關(guān)塊36進(jìn)行同樣的連接動(dòng)作。從而，采用圖9所示的DRAM，則在起動(dòng)時(shí)能夠自動(dòng)救濟(jì)RWD線43的不良。在這種情況下，導(dǎo)出救濟(jì)解只限于各塊單元35內(nèi)的DQ線45不良。因此。以與以往相同的方式導(dǎo)出救濟(jì)解是可能的。采用第1～第4實(shí)施形態(tài)，則可以利用改變移位開關(guān)塊32、34、36的結(jié)構(gòu)的方法分別得到具有各種特征的冗余功能。這些實(shí)施形態(tài)的特征可以相應(yīng)于需要的技術(shù)條件分開使用。還有，在本發(fā)明的思想范疇中，對(duì)于本行業(yè)的技術(shù)人員，各種變更例及修正例是能夠想到的，應(yīng)該認(rèn)為，這些變更例和修正例也是本發(fā)明的范圍。采用本發(fā)明能夠提供用于補(bǔ)償不良數(shù)據(jù)線的具有改良的冗余結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)裝置。權(quán)利要求1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備包含分別排列多個(gè)存儲(chǔ)單元的多個(gè)存儲(chǔ)單元陣列塊，同時(shí)連接于k條數(shù)據(jù)輸入輸出線的陣列區(qū)域、共同配設(shè)于上述多個(gè)存儲(chǔ)單元陣列塊的k+m條共同的內(nèi)部數(shù)據(jù)線、在每一所述多個(gè)存儲(chǔ)單元陣列塊配設(shè)的k+m+n條分立的內(nèi)部數(shù)據(jù)線、根據(jù)第1不良信息信號(hào)，將所述k+m+n條分立的內(nèi)部數(shù)據(jù)線中的k+m條分別連接于所述k+m條共同的內(nèi)部數(shù)據(jù)線的數(shù)據(jù)線冗余用的分立線連接電路、以及根據(jù)第2不良信息信號(hào)，將所述k+m條共同的內(nèi)部數(shù)據(jù)線中的k條分別連接于所述k條數(shù)據(jù)輸入輸出線的數(shù)據(jù)線冗余用的共同線連接電路；其中k、m、n分別為自然數(shù)。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述分立的內(nèi)部數(shù)據(jù)線具備對(duì)所述共同的內(nèi)部數(shù)據(jù)線的k+m條配線配設(shè)的，具備k+m+n組具有互補(bǔ)關(guān)系的配線對(duì)。3.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備包含分別排列多個(gè)存儲(chǔ)單元的多個(gè)存儲(chǔ)單元陣列塊，同時(shí)連接于k條數(shù)據(jù)輸入輸出線的陣列區(qū)域、共同配設(shè)于上述多個(gè)存儲(chǔ)單元陣列塊的k+m條共同的內(nèi)部數(shù)據(jù)線、在每一所述多個(gè)存儲(chǔ)單元陣列塊配設(shè)的k+m條分立的內(nèi)部數(shù)據(jù)線、根據(jù)第1不良信息信號(hào)，將所述k+m條分立的內(nèi)部數(shù)據(jù)線中的k～k+m條分別連接于所述k+m條共同的內(nèi)部數(shù)據(jù)線中的k～k+m條的數(shù)據(jù)線冗余用的分立線連接電路、以及根據(jù)第2不良信息信號(hào)，將所述k～k+m條共同的內(nèi)部數(shù)據(jù)線中的k條分別連接于所述k條數(shù)據(jù)輸入輸出線的數(shù)據(jù)線冗余用的共同線連接電路；其中k、m分別為自然數(shù)。4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述分立的內(nèi)部數(shù)據(jù)線具備對(duì)所述共同的內(nèi)部數(shù)據(jù)線的k+m條配線配設(shè)的，具備k+m組具有互補(bǔ)關(guān)系的配線對(duì)。5.根據(jù)權(quán)利要求2或4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具備各存儲(chǔ)單元陣列塊上連接的多條互補(bǔ)位線對(duì)、以及為讀出各存儲(chǔ)單元的數(shù)據(jù)而連接于各互補(bǔ)位線的讀出放大器；所述共同的內(nèi)部數(shù)據(jù)線的配線對(duì)的各配線，分別連接于所述互補(bǔ)位線對(duì)的各配線。6.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述分立線連接電路具備將所述分立的內(nèi)部數(shù)據(jù)線與各所述共同的內(nèi)部數(shù)據(jù)線的連接，從不良的配線切換到相鄰的正常配線的移位開關(guān)。7.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述共同線連接電路具備將所述共同的內(nèi)部數(shù)據(jù)線與所述各數(shù)據(jù)輸入輸出線的連接，從不良的配線切換到相鄰的正常配線的移位開關(guān)。8.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備包含分別排列多個(gè)存儲(chǔ)單元的多個(gè)存儲(chǔ)單元陣列塊，同時(shí)連接于k條數(shù)據(jù)輸入輸出線的陣列區(qū)域、共同配設(shè)于上述多個(gè)存儲(chǔ)單元陣列塊的k+m條共同的內(nèi)部數(shù)據(jù)線、在每一所述多個(gè)存儲(chǔ)單元陣列塊配設(shè)的k+n條分立的內(nèi)部數(shù)據(jù)線、在所述共同的內(nèi)部數(shù)據(jù)線與所述分立的內(nèi)部數(shù)據(jù)線之間，在所述多個(gè)存儲(chǔ)單元陣列塊每一個(gè)配設(shè)的k條中間連接線、根據(jù)第1不良信息信號(hào)，將所述k+n條分立的內(nèi)部數(shù)據(jù)線中的k條分別連接于所述k條中間連接線的數(shù)據(jù)線冗余用的分立線連接電路、根據(jù)第2不良信息信號(hào)，將所述k+m條共同的內(nèi)部數(shù)據(jù)線中的k條分別連接于所述k條數(shù)據(jù)輸入輸出線的數(shù)據(jù)線冗余用的第1共同線連接電路、以及根據(jù)第2不良信息信號(hào)，將所述k條共同的內(nèi)部數(shù)據(jù)線分別連接于所述k條中間連接線的數(shù)據(jù)線冗余用的第2共同線連接電路；其中k、m、n分別為自然數(shù)。9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具備分別連接于所述共同內(nèi)部數(shù)據(jù)線兩端的，發(fā)生用于檢查所述共同內(nèi)部數(shù)據(jù)線的測(cè)試信號(hào)的測(cè)試信號(hào)發(fā)生電路、以及判斷所述共同的內(nèi)部數(shù)據(jù)線是否良好的測(cè)試判定電路；所述測(cè)試判定電路包含保持測(cè)試判定結(jié)果同時(shí)據(jù)此生成所述第2不良信息信號(hào)的電路部。10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述測(cè)試信號(hào)發(fā)生電路及所述測(cè)試判定電路設(shè)定為在所述半導(dǎo)體存儲(chǔ)裝置起動(dòng)時(shí)工作。11.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述中間連接線從共同端子起實(shí)質(zhì)上形成于所述第2共同線連接電路及所述分立線連接電路。12.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述分立的內(nèi)部數(shù)據(jù)線具備對(duì)所述中間連接線的k條配線配設(shè)的，k+n組的具有互補(bǔ)關(guān)系的配線對(duì)。13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述還具備連接于各存儲(chǔ)單元陣列塊的多對(duì)互補(bǔ)位線對(duì)、以及為讀出存儲(chǔ)單元的數(shù)據(jù)而連接于各互補(bǔ)位線對(duì)的讀出放大器；所述共同內(nèi)部數(shù)據(jù)線的配線對(duì)的各配線分別連接于所述互補(bǔ)位線對(duì)的各配線。14.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述分立線連接電路具備將所述分立的內(nèi)部數(shù)據(jù)線與各所述共同的內(nèi)部數(shù)據(jù)線的連接，從不良的配線切換到相鄰的正常配線的移位開關(guān)。15.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第1共同線連接電路具備將所述共同的內(nèi)部數(shù)據(jù)線與所述各數(shù)據(jù)輸入輸出線的連接，從不良的配線切換到相鄰的正常配線的移位開關(guān)。16.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第2共同線連接電路具備將所述共同的內(nèi)部數(shù)據(jù)線與所述各中間連接線的連接，從不良的配線切換到相鄰的正常配線的移位開關(guān)。全文摘要本發(fā)明的目的在于提供一種用于補(bǔ)償不良數(shù)據(jù)線的具有改良的冗余結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)裝置。該裝置包含多個(gè)存儲(chǔ)單元陣列塊(31)，同時(shí)包含連接于k條數(shù)據(jù)輸入輸出線的陣列區(qū)域(30)。在存儲(chǔ)單元陣列塊(30)共同配設(shè)k+m條共同的內(nèi)部數(shù)據(jù)線(43)。在每一存儲(chǔ)單元陣列塊(31)配設(shè)k+m+n條分立的內(nèi)部數(shù)據(jù)線。根據(jù)第1不良信息信號(hào)，為了將k+m+n條分立的內(nèi)部數(shù)據(jù)線(45)中的k+m條分別連接于k+m條共同的內(nèi)部數(shù)據(jù)線(43)，配設(shè)了分立線連接電路。根據(jù)第2不良信息信號(hào)，為了將所述k+m條共同的內(nèi)部數(shù)據(jù)線(43)中的k條分別連接于k條數(shù)據(jù)輸入輸出線(41)，配設(shè)共同線連接電路(34)。其中k、m、n分別為自然數(shù)。文檔編號(hào)G11C29/04GK1485856SQ03107730公開日2004年3月31日申請(qǐng)日期2003年3月31日優(yōu)先權(quán)日2002年9月25日發(fā)明者福田良申請(qǐng)人:株式會(huì)社東芝