專利名稱：存儲3值數(shù)據(jù)信號的半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及半導體存儲裝置，特別涉及設置在字線與第一及第二位線交叉部的半導體存儲裝置。
寫入時，字線WL成為H(高)電平(選擇電平)，N溝道MOS晶體管95、96導通。根據(jù)寫入數(shù)據(jù)信號使位線BL，/BL中的一個位線(例如BL)成為H電平，同時使另一個位線(此時為/BL)成為L(低)電平，則在MOS晶體管91、94導通的同時MOS晶體管92、93截止，存儲節(jié)點N91、N92的電平被鎖住。若使字線WL成為L電平(非選擇電平)，則N溝道MOS晶體管95、96截止，數(shù)據(jù)信號存儲在存儲單元90上。
讀出時，將位線BL，/BL預充電成H電平后，使字線WL成為H電平(選擇電平)。這樣，使電流從位線(此時為/BL)通過N溝道MOS晶體管96、94流向地線GND，位線/BL的電位下降。通過比較位線BL與/BL的電位可以讀出存儲單元90的存儲數(shù)據(jù)。
圖25是常規(guī)的可尋址存儲器(以下稱CAM)的存儲單元100的結構電路圖。圖25所示的該存儲單元100在圖24的存儲單元90上增加了N溝道MOS晶體管101～103。在CAM中，每個字都設置了匹配線ML，與每個字相對應的多個存儲單元100接在1根匹配線ML上。N溝道MOS晶體管101、102分別接在位線BL，/BL與節(jié)點N101之間，它們的柵極分別接在存儲節(jié)點N91、N92上。N溝道MOS晶體管103接在匹配線ML與地線GND之間，其柵極接在N溝道MOS晶體管101與102之間的節(jié)點N101上。
數(shù)據(jù)的寫入/讀出利用字線WL及位線對BL，/BL進行，與圖24的SRAM一樣。檢索數(shù)據(jù)時，將匹配線ML預充電成H電平后，向位線BL，/BL提供應檢索的數(shù)據(jù)信號的反向數(shù)據(jù)信號。存儲數(shù)據(jù)為“0”，“1”時，存儲節(jié)點(N91，N92)分別為(0，1)，(1，0)。應檢索的數(shù)據(jù)為“0”，“1”時，位線(BL，/BL)分別為(1，0)，(0，1)。
例如，存儲數(shù)據(jù)為“0”、檢索數(shù)據(jù)為“0”時，因存儲節(jié)點(N91，N92)為(0，1)，所以在N溝道MOS晶體管101截止的同時N溝道MOS晶體管102導通，又因位線(BL，/BL)為(1，0)，所以節(jié)點N101成為L電平。所以，N溝道MOS晶體管103截止，匹配線ML在H電平上不變。
還有，存儲數(shù)據(jù)為“1”、檢索數(shù)據(jù)為“0”時，因存儲節(jié)點(N91，N92)為(1，0)，所以在N溝道MOS晶體管101導通的同時N溝道MOS晶體管102截止，又因位線(BL，/BL)為(1，0)，所以節(jié)點N101成為H電平。所以，N溝道MOS晶體管103導通，匹配線ML降至L電平。
即，只要包含在1個字中的多個數(shù)據(jù)中有一個位與檢索字不匹配，則與該字相應的匹配線ML就會降至L電平(“0”)，只有與所有的位都與檢索字匹配的字相應的匹配線ML保持在H電平(“1”)上。
這樣，常規(guī)的存儲單元90、100各自只有兩種數(shù)據(jù)保持狀態(tài)，當數(shù)據(jù)信號有“0”、“1”、“x”3個值時，需要將兩個存儲單元(保持“0”或“1”的存儲單元和保持顯示數(shù)據(jù)是否有效的“x”的存儲單元)組成一組來使用。因此，存在存儲器的占有面積過大、耗電過多的問題。
本發(fā)明的半導體存儲裝置包括
第一及第二反相器，輸出節(jié)點分別接在第一及第二存儲節(jié)點上；第一轉換電路，在向第一及第二存儲節(jié)點分別提供了第一及第二電位時，使第一存儲節(jié)點與第二反相器的輸入節(jié)點之間導通，同時向第一反相器的輸入節(jié)點提供第二電位；在向第一及第二存儲節(jié)點分別提供了第二及第一電位時，使第二存儲節(jié)點與第一反相器的輸入節(jié)點之間導通，同時向第二反相器的輸入節(jié)點提供第二電位；在向第一及第二存儲節(jié)點分別提供了第一電位時，向第一及第二反相器的輸入節(jié)點分別提供第二電位；第二轉換電路，當字線的電平成為選擇電平時，使第一位線與第一存儲節(jié)點之間導通，同時使第二位線與第二存儲節(jié)點之間導通。
所以，此半導體存儲裝置具有三種存儲保持狀態(tài)，即，第一及第二存儲節(jié)點分別存儲第一及第二電位的狀態(tài)、第一及第二存儲節(jié)點分別存儲第二及第一電位的狀態(tài)、以及第一及第二存儲節(jié)點分別存儲第一電位的狀態(tài)。所以與過去需要用兩個包含兩個反相器的半導體存儲裝置(存儲單元)來保持三種數(shù)據(jù)信號相比，能夠減少晶體管的個數(shù)。這樣可以減少占有面積。另外還可以減少位線數(shù)，所以可以減少位線的充放電的電量，進而節(jié)約電能。
圖14是圖13所示存儲單元的數(shù)據(jù)檢索方法的說明圖；圖15是本發(fā)明實施方案6的SRAM的存儲單元結構的電路圖；圖16是本發(fā)明實施方案7的雙端口SRAM的存儲單元結構的電路圖；圖17是本發(fā)明實施方案8的CAM的存儲單元結構的電路圖；圖18是圖17所示存儲單元的數(shù)據(jù)檢索方法的說明圖；圖19是本發(fā)明實施方案9的CAM的存儲單元結構的電路圖；圖20是圖19所示存儲單元的數(shù)據(jù)檢索方法的說明圖；圖21是實施方案9的變形例；圖22是本發(fā)明實施方案10的CAM的存儲單元結構的電路圖；圖23是圖22所示存儲單元的數(shù)據(jù)檢索方法的說明圖；圖24是常規(guī)的SRAM的存儲單元結構的電路圖；圖25是常規(guī)的CAM的存儲單元結構的電路圖。
還有，此SRAM包括預充電電路2，分別對應位線BL，/BL而設，將相應的位線BL或/BL預充電至指定的電位；均壓器3，對應各位線對BL，/BL而設，讀出時平衡相應的位線對BL，/BL之間的電平；列選擇柵極4，針對各位線對BL，/BL而設，連接相應的位線對BL，/BL與數(shù)據(jù)輸入輸出線對IO，/IO。
預充電電路2具有P溝道MOS晶體管，該晶體管接在電源電位VDD線與相應的位線BL或/BL的一端之間，其柵極接受位線均壓信號/BLEQ。均壓器3也具有P溝道MOS晶體管，該晶體管接在相應的位線對BL，/BL之間，其柵極接受位線均壓信號/BLEQ。列選擇柵極4具有兩個N溝道MOS晶體管，一個接在相應的位線BL的另一端與數(shù)據(jù)輸入輸出線IO的一端之間，另一個接在相應的位線/BL的另一端與數(shù)據(jù)輸入輸出線/IO的一端之間，兩個晶體管的柵極接在列選擇線CSL的一端。
另外，此SRAM還包括行譯碼器5、控制電路6、列譯碼器7、寫入電路8以及讀出電路9。行譯碼器5根據(jù)由外部提供的行地址信號使多個字線WL中的某個字線WL上升至H電平(選擇電平)?？刂齐娐?根據(jù)由外部提供的控制信號控制整個SRAM。列譯碼器7根據(jù)由外部提供的列地址信號使多個列選擇線CSL中的某個列選擇線CSL上升至H電平(選擇電平)。
寫入電路8及讀出電路9共同接在數(shù)據(jù)輸入輸出線對IO，/IO的另一端。寫入電路8在信號WE成為H電平(激活電平)時激活，將外部提供的數(shù)據(jù)信號WD，/WD寫入由行譯碼器5及列譯碼器7選擇的存儲單元1中。讀出電路9在信號SE成為H電平(激活電平)時激活，向外部輸出來自行譯碼器5及列譯碼器7選擇的存儲單元1的讀出數(shù)據(jù)信號RD，/RD。數(shù)據(jù)信號WD，/WD及RD，/RD分別為0，1；1，0或1，1即“0”，“1”或“x”。
下面說明圖1所示SRAM的工作原理。寫入時，行譯碼器5使行地址信號指定的行的字線WL上升至H電平(選擇電平)，該行的各存儲單元1激活。接著，列譯碼器7使列地址信號指定的列的列選擇線CSL上升至H電平(選擇電平)，該列的列選擇柵極4導通，激活的存儲單元1通過位線對BL，/BL及數(shù)據(jù)輸入輸出線對IO，/IO與寫入電路8連接。
寫入電路8接到由外部提供的數(shù)據(jù)信號WD，/WD后使數(shù)據(jù)輸入輸出線IO，/IO分別成為L電平及H電平、H電平及L電平、或H電平及H電平后向存儲單元1寫入數(shù)據(jù)。字線WL及列選擇線CSL降為L電平時數(shù)據(jù)就會存儲在存儲單元1中。
讀出時，由列地址信號指定的列的列選擇線CSL上升至H電平(選擇電平)，該列的列選擇柵極4導通，位線對BL，/BL通過數(shù)據(jù)輸入輸出線對IO，/IO與讀出電路9相連。接著，位線均壓信號/BLEQ成為L電平(激活電平)，各預充電電路2和各均壓器3導通，各位線對BL，/BL的電位平衡。位線均壓信號/BLEQ成為H電平(不激活電平)、各預充電電路2及各均壓器3截止后，行譯碼器5使行地址信號指定的行的字線WL上升至H電平(選擇電平)，該行的各存儲單元1激活。這樣，存儲單元1的位線BL，/BL和數(shù)據(jù)輸入輸出線IO，/IO的電位根據(jù)存儲數(shù)據(jù)成為L電平及H電平、H電平及L電平或H電平及H電平。讀出電路9將數(shù)據(jù)輸入輸出線IO，/IO的各電位與參考電位VR進行比較，向外部輸出與比較結果相應的邏輯數(shù)據(jù)信號RD，/RD。
圖2是存儲單元1的結構電路圖。在圖2中，此存儲單元1具有P溝道MOS晶體管11～14和N溝道MOS晶體管15～20。P溝道MOS晶體管(負載晶體管)11、12分別接在電源電位VDD線與存儲節(jié)點N1、N2之間，它們的柵極分別接在節(jié)點N3、N4上。P溝道MOS晶體管(傳輸門)13接在節(jié)點N2與N3之間，其柵極接在存儲節(jié)點N1上。P溝道MOS晶體管(傳輸門)14接在節(jié)點N1與N4之間，其柵極接在存儲節(jié)點N2上。
N溝道MOS晶體管(驅動晶體管)15、16分別接在存儲節(jié)點N1、N2與地線GND之間，它們的柵極分別接在節(jié)點N3、N4上。P溝道MOS晶體管11和N溝道MOS晶體管15構成了向存儲節(jié)點N1提供出現(xiàn)在節(jié)點3的信號的反相信號的反相器。P溝道MOS晶體管12和N溝道MOS晶體管16構成了向存儲節(jié)點N2提供出現(xiàn)在節(jié)點N4的信號的反相信號的反相器。
N溝道MOS晶體管(下拉晶體管)17接在節(jié)點N3與地線GND之間，其柵極接在存儲節(jié)點N1上。N溝道MOS晶體管(下拉晶體管)18接在節(jié)點N4與地線GND之間，其柵極接在存儲節(jié)點N2上。N溝道MOS晶體管(存取晶體管)19接在位線BL與存儲節(jié)點N1之間，其柵極接在字線WL上。N溝道MOS晶體管(存取晶體管)20接在位線/BL與存儲節(jié)點N2之間，其柵極接在字線WL上。
寫入時，字線WL成為H電平(選擇電平)，N溝道MOS晶體管19、20導通。位線BL，/BL分別為H電平及L電平時，在P溝道MOS晶體管13截止的同時N溝道MOS晶體管17導通，節(jié)點N3成為L電平，存儲節(jié)點N1被鎖在H電平上。另外，在P溝道MOS晶體管14導通的同時N溝道MOS晶體管18截止，節(jié)點N4成為H電平，存儲節(jié)點N2被鎖在L電平上。
位線BL，/BL分別為L電平及H電平時，在P溝道MOS晶體管14截止的同時N溝道MOS晶體管18導通，節(jié)點N4成為L電平，存儲節(jié)點N2被鎖在H電平上。另外，在P溝道MOS晶體管13導通的同時N溝道MOS晶體管17截止，節(jié)點N3成為H電平，存儲節(jié)點N1被鎖在L電平上。
位線BL，/BL同為H電平時，在P溝道MOS晶體管13、14截止的同時N溝道MOS晶體管17、18導通，節(jié)點N3、N4成為L電平，存儲節(jié)點N1、N2被鎖在H電平上。字線WL成為L電平(非選擇電平)時，N溝道MOS晶體管19、20導通，3值數(shù)據(jù)信號存儲在存儲單元1中。設存儲節(jié)點N1、N2分別為L電平、H電平(即0，1)時為“0”，存儲節(jié)點N1、N2分別為H電平、L電平(即1，0)時為“1”，存儲節(jié)點N1、N2分別為H電平、H電平(即1，1)時為“x”。
讀出時，字線WL成為H電平(選擇電平)，N溝道MOS晶體管19、20導通。存儲節(jié)點N1、N2分別為H電平及L電平時，電流從位線/BL通過N溝道MOS晶體管20，16流進地線GND中使位線/BL的電位下降，而因N溝道MOS晶體管15截止，故位線BL的電位不變，仍在預充電的電位上。
存儲節(jié)點N1、N2分別為L電平及H電平時，電流從位線BL通過N溝道MOS晶體管19、15流向地線GND使位線BL的電位下降，而因N溝道MOS晶體管16截止，故位線/BL的電位不變，仍在預充電的電位上。
存儲節(jié)點N1、N2同為H電平時，N溝道MOS晶體管15、16同時截至，故位線BL，/BL的電位不變，仍在預充電的電位上。
圖3是寫入電路8的結構電路圖。在圖3所示的寫入電路8具有三態(tài)反相器21、22。反相器21在寫入許可信號/WE為H電平(激活電平)時激活，向數(shù)據(jù)輸入輸出線IO輸出寫入數(shù)據(jù)信號/WD的反相信號。反相器22在信號WE為H電平(激活電平)時激活，向數(shù)據(jù)輸入輸出線/IO輸出寫入數(shù)據(jù)信號WD的反相信號。信號WE為L電平(非激活電平)時，反相器21、22的輸出節(jié)點為高阻抗狀態(tài)。
寫入時，信號WE在指定的時刻成為H電平，激活反相器21、22。寫入數(shù)據(jù)信號WD，/WD為0，1；1，0；1，1時，數(shù)據(jù)輸入輸出線IO，/IO分別成為0，1；1，0；1，1后進行數(shù)據(jù)信號WD，/WD的寫入。讀出時，將信號WE固定在L電平(非激活電平)上，反相器21、22的輸出節(jié)點維持在高阻抗狀態(tài)。
讀出時，通過將位線BL，/BL的各電位與某個參考電位VR進行比較可以讀出存儲單元1的存儲數(shù)據(jù)“0”，“1”或“x”。圖4是讀出電路9的結構電路圖。圖4所示的讀出電路9具有兩個差動放大器23、24。差動放大器23包含P溝道MOS晶體管31、32及N溝道MOS晶體管33～35。P溝道MOS晶體管31、32接在電源電位VDD線與節(jié)點N31、N32之間，它們的柵極分別接在節(jié)點N32、N31上。N溝道MOS晶體管33、34分別接在節(jié)點N31、N32與節(jié)點N33之間，它們的柵極分別接受數(shù)據(jù)輸入輸出線IO的電位及參考電位VR。出現(xiàn)在節(jié)點N32的信號為此差動放大器23的輸出信號RD。參考電位VR為電源電位VDD與接地電位GND之間的指定電位(例如為VDD/2)。N溝道MOS晶體管35接在節(jié)點N33與接地電位GND線之間，其柵極接受信號SE。
差動放大器24與差動放大器23的結構相同，具有P溝道MOS晶體管31、32以及N溝道MOS晶體管33～35。但是，N溝道MOS晶體管33的柵極不接受數(shù)據(jù)輸入輸出線IO的電位而接受數(shù)據(jù)輸入輸出線/IO的電位。另外，節(jié)點N32不出現(xiàn)數(shù)據(jù)信號RD而出現(xiàn)數(shù)據(jù)信號/RD。
讀出時，信號SE在指定的時刻成為H電平，N溝道MOS晶體管35導通，差動放大器23、24激活。數(shù)據(jù)輸入輸出線IO，/IO分別為H電平及L電平時，在差動放大器23中MOS晶體管32、33的導通阻值比MOS晶體管31、34的導通阻值小，信號RD成為H電平，在差動放大器24中，MOS晶體管32、34的導通阻值比MOS晶體管31、34的導通阻值大，信號/RD成為L電平。同樣，數(shù)據(jù)輸入輸出線IO，/IO分別為L電平及H電平時，信號RD，/RD分別成為L電平及H電平，數(shù)據(jù)輸入輸出線IO，/IO同為H電平時，信號RD，/RD同時成為H電平。寫入時，信號SE固定在L電平(非激活電平)上，信號RD，/RD同時維持在H電平上。
此實施方案1能夠保持“0”，“1”，“x”三種數(shù)據(jù)信號。所以與過去相比(需要用兩個存儲單元來保持3種數(shù)據(jù)信號)，存儲單元的數(shù)量減少了一半，減少了芯片的面積和耗電量。
另外，在此實施方案中，用兩個PMOS互耦型差動放大器23、24構成了讀出電路9，但也可以用兩個電流鏡像差動放大器構成讀出電路9。在電流鏡像差動放大器中，P溝道MOS晶體管31、32的柵極共同接在節(jié)點N32上，出現(xiàn)在節(jié)點N31的信號在反相器反向后成為數(shù)據(jù)信號RD和/RD。
另外，可以用圖5的讀出電路40替代讀出電路9。讀出電路40在讀出電路9中增加了參考電位發(fā)生電路41。參考電位發(fā)生電路41包含串聯(lián)連接在電源電位VDD線與接地電位GND線之間的P溝道MOS晶體管42及N溝道MOS晶體管43、44。P溝道MOS晶體管42的柵極接受預充電信號/PC。N溝道MOS晶體管43的柵極接在其漏極(節(jié)點N42)上。出現(xiàn)在節(jié)點42的電位為參考電位VR。參考電位VR提供給差動放大器23、24的N溝道MOS晶體管34的柵極。N溝道MOS晶體管44的柵極接受信號SE。
讀出時，首先，預充電信號/PC只在指定的時間里成為L電平，P溝道MOS晶體管42導通，將節(jié)點N42充電至電源電位VDD。接著，信號SE成為H電平，N溝道MOS晶體管44導通，節(jié)點N42的電位下降至N溝道MOS晶體管43的閾值電位Wth。此閾值電位Wth作為參考電位提供給差動放大器23、24。但是需要設定N溝道MOS晶體管43、44的規(guī)格，使節(jié)點N42的電位的下降速度比數(shù)據(jù)輸入輸出線IO，/IO的電位的下降速度慢。用此變形例可以輕易地獲得參考電位VR。
N溝道MOS晶體管19接在寫入位線WBL與存儲節(jié)點N1之間，其柵極接在寫入字線WWL上。N溝道MOS晶體管20接在寫入位線/WBL與存儲節(jié)點N2之間，其柵極接在寫入字線WWL上。N溝道MOS晶體管51、52串聯(lián)連接在讀出位線RBL與地線GND之間，N溝道MOS晶體管53、54串聯(lián)連接在讀出位線/RBL與地線GND之間。N溝道MOS晶體管51、53的柵極同時接在讀出字線RWL上，N溝道MOS晶體管52、54的柵極分別接在節(jié)點N3、N4上。
寫入時，利用寫入字線WWL及寫入位線對WBL，/WBL，與實施方案1一樣，將數(shù)據(jù)信號“0”，“1”，和“x”寫入存儲單元50中。
讀出時，將讀出位線RBL，/RBL充電至H電平，同時讀出字線RWL成為H電平(選擇電平)，N溝道MOS晶體管51、53導通。存儲節(jié)點N1、N2分別為H電平及L電平時，節(jié)點N3、N4分別成為L電平及H電平，N溝道MOS晶體管52截止，同時N溝道MOS晶體管54導通，讀出位線RBL，/RBL分別成為H電平及L電平。
存儲節(jié)點N1、N2分別為L電平及H電平時，節(jié)點N3、N4分別成為H電平及L電平，N溝道MOS晶體管52導通，同時N溝道MOS晶體管54截止，讀出位線RBL，/RBL分別成為L電平及H電平。
讀出節(jié)點N1、N2同為H電平時，節(jié)點N3、N4同時成為L電平，N溝道MOS晶體管52、54同時截止，讀出位線RBL，/RBL在H電平上不變。讀出字線RWL成為L電平(非選擇電平)時，N溝道MOS晶體管51、53截止，讀出結束。
在此實施方案2中，因存儲單元5O的存儲節(jié)點N1～N4不與位線RBL，/RBL直接相連，所以讀出時存儲數(shù)據(jù)不會被破壞。所以存儲單元50能夠穩(wěn)定地保持存儲數(shù)據(jù)。
如圖8所示，匹配線ML與預充電電路65及電位檢測電路66相連。檢索數(shù)據(jù)時，用預充電電路65將匹配線ML充電至H電位，向位線對BL，/BL提供應檢索的數(shù)據(jù)信號的反相信號，通過電位檢測電路66檢測匹配線ML的電位。預充電電路65包含P溝道MOS晶體管65a，該晶體管例如接在電源電位VDD線與匹配線ML之間，其柵極接受預充電信號/PCm。預充電信號/PCm成為L電平時P溝道MOS晶體管65a導通，匹配線ML充電至H電平。電位檢測電路66包含反相器65a，該反相器例如在匹配線ML的電位比其閾值電位低時使打擊信號φH成為H電平，在匹配線ML的電位比其閾值電位高時使打擊信號φH成為L電平。數(shù)據(jù)信號的寫入/讀出利用字線WL與位線對BL，/BL進行，與實施方案1的SRAM一樣。
圖9表示存儲單元60的存儲數(shù)據(jù)D1、檢索數(shù)據(jù)D2、以及匹配線ML的邏輯電平之間的關系。存儲數(shù)據(jù)D1有“0”，“1”，“x”三種。存儲數(shù)據(jù)D1為“0”，“1”，“x”時存儲節(jié)點(N1，N2)分別為(0，1)，(1，0)，(1，1)。檢索數(shù)據(jù)D2也有“0”，“1”，“x”三種。檢索數(shù)據(jù)D2為“0”，“1”，“x”時位線(BL，/BL)分別成為(1，0)，(0，1)，(0，0)。
存儲數(shù)據(jù)D1與檢索數(shù)據(jù)D2一致時，在N溝道MOS晶體管61、62中至少有一個截止，同時在N溝道MOS晶體管63、64中也至少有一個截止，匹配線ML在H電平(“1”)上保持不變。
存儲數(shù)據(jù)D1與檢索數(shù)據(jù)D2不一致時，除檢索數(shù)據(jù)D2為“x”時外，N溝道MOS晶體管61、62或N溝道MOS晶體管63、64導通，匹配線ML成為L電平(“0”)。檢索數(shù)據(jù)D2為“x”時，N溝道MOS晶體管61、63截止，匹配線ML在H電平(“1”)上保持不變。電位檢測電路66檢測匹配線ML的電位是L電平還是H電平，匹配線ML是H電平時，使打擊信號φH成為L電平，表示存儲數(shù)據(jù)D1與檢索數(shù)據(jù)D2一致。
所以，屏蔽檢索數(shù)據(jù)列中的一部分數(shù)據(jù)作為“x”時，通過屏蔽一致檢索功能，不論存儲數(shù)據(jù)怎樣，對成為“x”的位都看作是一致的，以此可以實現(xiàn)3值數(shù)據(jù)的檢索。
圖10所示的此存儲單元67將圖7的存儲單元60的N溝道MOS晶體管62、64的柵極分別接在節(jié)點N3、N4上。
圖11示出了存儲單元67的存儲數(shù)據(jù)D1、檢索數(shù)據(jù)D2以及匹配線ML的邏輯電平之間的關系。存儲數(shù)據(jù)D1為“0”，“1”，“x”時，存儲節(jié)點(N1，N2)分別為(0，1)，(1，0)，(1，1)，節(jié)點(N3，N4)分別為(1，0)，(0，1)，(0，0)。檢索數(shù)據(jù)D2為“0”，“1”，“x”時，位線(BL，/BL)分別成為(0，1)，(1，0)，(1，1)。
存儲數(shù)據(jù)D1與檢索數(shù)據(jù)D2一致時，N溝道MOS晶體管61、62中至少有一個截止，同時N溝道MOS晶體管63、64中也至少有一個截止，匹配線ML在H電平(“1”)上保持不變。
存儲數(shù)據(jù)D1與檢索數(shù)據(jù)D2不一致時，除存儲數(shù)據(jù)D1為“x”時外，N溝道MOS晶體管61、62或N溝道MOS晶體管63、64導通，匹配線ML成為L電平(“0”)。存儲數(shù)據(jù)D1為“x”時，N溝道MOS晶體管62、64截止，匹配線ML在H電平(“1”)上保持不變。
所以，存儲數(shù)據(jù)列的一部分數(shù)據(jù)中有“x”時，通過屏蔽一致檢索功能，不論數(shù)據(jù)怎樣，對“x”的位都看作是一致的，以此可以實現(xiàn)3值數(shù)據(jù)的檢索。
圖12是實施方案4的變形例。在圖12所示的此變形例中，檢索數(shù)據(jù)D2為“x”時，位線(BL，/BL)成為(0，0)。位線(BL，/BL)成為(0，0)時，N溝道MOS晶體管61、63截止，匹配線ML不論存儲數(shù)據(jù)D1如何都成為H電平。所以，在檢索數(shù)據(jù)D2及存儲數(shù)據(jù)D1中至少有一個數(shù)據(jù)為“x”時，可以通過屏蔽匹配檢索功能而將該位的看作是匹配的，由此來實現(xiàn)3值數(shù)據(jù)檢索。
圖13所示的此存儲單元70在圖2的存儲單元1上增加了N溝道MOS晶體管71～74。在此SRAM中，針對各存儲單元行設置了字線WL，在每個字上設置了x檢測線XL，針對各存儲單元列設置了位線對BL，/BL。N溝道MOS晶體管71、72并聯(lián)連接在x檢測線XL與節(jié)點N71之間，它們的柵極分別接在位線BL，/BL上。N溝道MOS晶體管73、74串聯(lián)連接在節(jié)點N71與地線GND之間，它們的柵極分別接在存儲節(jié)點N1、N2上。
x檢測線XL與圖8所示的預充電電路65及電位檢測電路66相連。數(shù)據(jù)信號的寫入/讀出利用字線WL和位線BL，/BL進行，與實施方案1一樣。檢測數(shù)據(jù)時，用預充電電路65將x檢測線XL充電至H電平，向位線對BL，/BL提供應比較的數(shù)據(jù)信號D2的反相數(shù)據(jù)或只將應比較的數(shù)據(jù)D2中的“x”反相的數(shù)據(jù)，利用電位檢測電路66檢測x檢測線XL的電位。
圖14表示存儲單元70的存儲數(shù)據(jù)D1、比較數(shù)據(jù)D2、以及x檢測線XL的邏輯電平之間的關系。存儲數(shù)據(jù)D1為“0”，“1”，“x”時，存儲節(jié)點(N1，N2)分別為(0，1)，(1，0)，(1，1)。比較數(shù)據(jù)D2為“0”，“1”，“x”時，位線(BL，/BL)分別為(0，1)，(1，0)，(1，1)或(1，0)，(0，1)，(0，0)。
存儲數(shù)據(jù)D1為“0”或“1”時，存儲節(jié)點N1或N2成為L電平，N溝道MOS晶體管73或74截止，不論比較數(shù)據(jù)D2怎樣x檢測線XL都在H電平(“1”)上保持不變。
存儲數(shù)據(jù)D1為“x”時，存儲節(jié)點N1、N2同時成為H電平，N溝道MOS晶體管73、74都導通。所以，除比較數(shù)據(jù)D2為“x”時外，N溝道MOS晶體管71或72導通，x檢測線XL成為L電平(“0”)。比較數(shù)據(jù)D2為“x”時，N溝道MOS晶體管71、72同時截止，x檢測線XL在H電平(“1”)上保持不變。
所以，只要1個字的數(shù)據(jù)中的1個位是“x”，x檢測線XL就會降至L電平，只有與所有位都不是“x”的字相應的x檢測線XL保持在H電平上。比較數(shù)據(jù)D2為“0”或“1”、存儲數(shù)據(jù)D1為“x”時，將檢測結果看作是“x”。將實施方案5的N溝道MOS晶體管60～64及匹配線ML組合起來就能夠判斷在匹配后的存儲數(shù)據(jù)列中是否含有“x”。
寫入時，字線WL成為H電平(選擇電平)，N溝道MOS晶體管19，20導通。位線BL，/BL分別為H電平及L電平時，在N溝道MOS晶體管84截止的同時P溝道MOS晶體管82導通，節(jié)點N4成為H電平，存儲節(jié)點N2被鎖在L電平上。還有，在N溝道MOS晶體管83導通的同時P溝道MOS晶體管81截止，節(jié)點N3成為L電平，存儲節(jié)點N1被鎖在H電平上。
位線BL，/BL分別為L電平及H電平時，在N溝道MOS晶體管83截止的同時P溝道MOS晶體管81導通，節(jié)點N3成為H電平，存儲節(jié)點N1被鎖在L電平上。還有，在N溝道MOS晶體管84導通的同時P溝道MOS晶體管82截止，節(jié)點N4成為L電平，存儲節(jié)點N2被鎖在H電平上。
位線BL，/BL同為L電平時，在N溝道MOS晶體管83、84截止的同時P溝道MOS晶體管81、82導通，節(jié)點N3、N4成為H電平，存儲節(jié)點N1、N2被鎖在L電平上。字線WL成為L電平(非選擇電平)時，N溝道MOS晶體管19、20截止，3值數(shù)據(jù)信號存儲在存儲單元80中。設存儲節(jié)點N1，N2為L電平，H電平時即0，1時為“0”，存儲節(jié)點N1，N2為H電平，L電平即1，0時為“1”，存儲節(jié)點N1，N2為L電平，L電平時即0，0時為“x”。
讀出時，字線WL成為H電平(選擇電平)，N溝道MOS晶體管19、20導通。存儲節(jié)點N1、N2分別為H電平及L電平時，電流從位線/BL通過N溝道MOS晶體管20、16流向地線GND使位線/BL的電位下降，而因N溝道MOS晶體管15截止，故位線BL的電位仍在預充電電位上保持不變。
存儲節(jié)點N1、N2分別為L電平及H電平時，電流從位線BL通過N溝道MOS晶體管19、15流向地線GND使位線BL的電位下降，而因N溝道MOS晶體管16截止，故位線/BL的電位仍在預充電電位上不變。存儲節(jié)點N1、N2同為L電平時，N溝道MOS晶體管15、16同時導通，位線BL，/BL都成為L電平。所以，通過分別比較位線BL，/BL的電位與參考電位VR，可以讀出存儲單元80的存儲數(shù)據(jù)“0”，“1”或“x”。
此實施方案6能夠獲得與實施方案1相同的效果。
寫入時，利用寫入字線WL與寫入位線對WBL，/WBL，與實施方案6一樣，將數(shù)據(jù)信號“0”，“1”或“x”寫入存儲單元85中。
讀出時，讀出字線RWL成為H電平(選擇電平)，N溝道MOS晶體管51、53導通。存儲節(jié)點N1，N2分別為1，0時，在N溝道MOS晶體管52導通的同時N溝道MOS晶體管54截止，讀出位線RBL，/RBL分別成為0，1。
讀出節(jié)點N1，N2分別為0，1時，在N溝道MOS晶體管52截止的同時N溝道MOS晶體管54導通，讀出位線RBL，/RBL分別成為1，0。存儲節(jié)點N1，N2分別為0，0時，N溝道MOS晶體管52、54同時截止，讀出位線RBL，/RBL分別成為1，1。所以，在此實施方案7中，讀出位線RBL，/RBL讀出的是讀出數(shù)據(jù)的反向數(shù)據(jù)。讀出字線RWL成為L電平(非選擇電平)時，N溝道MOS晶體管51、53截止，讀出結束。
此實施方案7也可以獲得與實施方案2相同的效果。
匹配線ML與圖8所示的預充電電路65及電位檢測電路66相連。數(shù)據(jù)信號的寫入/讀出利用字線WL及位線對BL，/BL進行，與實施方案6的SRAM一樣。檢索數(shù)據(jù)時，用預充電電路65將匹配線ML充電至H電平，向位線對BL，/BL提供應檢索的數(shù)據(jù)信號，用電位檢測電路66檢測匹配線ML的電位。
圖18表示存儲單元86的存儲數(shù)據(jù)D1、檢索數(shù)據(jù)D2、以及匹配線ML的邏輯電平之間的關系。存儲數(shù)據(jù)D1為“0”，“1”，“x”時，存儲節(jié)點(N1，N2)分別為(0，1)，(1，0)，(0，0)，節(jié)點(N3，N4)分別為(1，0)，(0，1)，(1，1)。檢索數(shù)據(jù)D2為“0”，“1”，“x”時，位線(BL，/BL)分別成為(0，1)，(1，0)，(0，0)。
存儲數(shù)據(jù)D1與檢索數(shù)據(jù)D2匹配時，N溝道MOS晶體管61、62中至少有一個截止，同時N溝道MOS晶體管63、64中至少也有一個截止，匹配線ML在H電平(“1”)上不變。
存儲數(shù)據(jù)D1與檢索數(shù)據(jù)D2不匹配時，除檢索數(shù)據(jù)D2為“x”時外，N溝道MOS晶體管61、62或N溝道MOS晶體管64、65導通，匹配線ML成為L電平((“0”)。檢索數(shù)據(jù)D2為“x”時，N溝道MOS晶體管61、63截止，匹配線ML在H電平(“1”)上不變。電位檢測電路66檢測匹配線ML的電位是L電平還是H電平，在匹配線ML為H電平時使打擊信號φH成為H電平，顯示存儲數(shù)據(jù)D1與檢索數(shù)據(jù)D2匹配。
所以，被屏蔽的檢索數(shù)據(jù)列中的一部分數(shù)據(jù)為“x”時，通過屏蔽匹配檢索功能，不論存儲數(shù)據(jù)如何都對作為“x”的位看作是匹配的，以此可以實現(xiàn)3字數(shù)據(jù)的檢索。
圖19所示的此存儲單元87將圖17的存儲單元86的N溝道MOS晶體管62、64的柵極分別接在了存儲節(jié)點N1、N2上。
圖20表示存儲單元87的存儲數(shù)據(jù)D1和檢索數(shù)據(jù)D2以及匹配線ML的邏輯電平之間的關系。存儲數(shù)據(jù)D1為“0”，“1”，“x”時，存儲節(jié)點(N1，N2)分別為(0，1)，(1，0)，(0，0)。檢索數(shù)據(jù)D2為“0”，“1”，“x”時，向位線(BL，/BL)提供檢索數(shù)據(jù)D2的反向數(shù)據(jù)，位線(BL，/BL)分別成為(1，0)，(0，1)，(1，1)。
存儲數(shù)據(jù)D1與檢索數(shù)據(jù)D2匹配時，N溝道MOS晶體管61、62中至少有一個截止，同時N溝道MOS晶體管63、64中至少也有一個截止，匹配線ML在H電平(“1”)上不變。存儲數(shù)據(jù)D1與檢索數(shù)據(jù)D2不匹配時，除存儲數(shù)據(jù)D1為“x”時外，N溝道MOS晶體管61、62或N溝道MOS晶體管63、64導通，匹配線ML成為L電平(“0”)。存儲數(shù)據(jù)D1為“x”時，N溝道MOS晶體管62、64截止，匹配線ML在H電平(“1”)上保持不變。
所以，存儲數(shù)據(jù)列中的一部分數(shù)據(jù)有“x”時，通過屏蔽匹配檢索功能，不論存儲數(shù)據(jù)如何都將作為“x”的位看作是匹配的，以此可以實現(xiàn)3字數(shù)據(jù)的檢索。
圖21是實施方案9的變形例。在圖21所示的此變形例中，在檢索數(shù)據(jù)D2為“x”時，位線(BL，/BL)成為(0，0)。位線(BL，/BL)為(0，0)時，N溝道MOS晶體管61、63截止，不論存儲數(shù)據(jù)D1如何匹配線ML都成為H電平。所以在檢索數(shù)據(jù)D2與存儲數(shù)據(jù)D1中至少有一個數(shù)據(jù)為“x”時，通過屏蔽匹配檢索功能，而將該位看作是匹配的，以此可以實現(xiàn)3值的數(shù)據(jù)檢索。
x檢測線XL與圖8所示的預充電電路65及電位檢測電路66相連。數(shù)據(jù)信號的寫入/讀出利用字線WL及位線對BL，/BL進行，與實施方案6一樣。檢索數(shù)據(jù)時，用預充電電路65將x檢測線XL充電至H電平，向位線對BL，/BL提供應比較的數(shù)據(jù)D2或應比較的數(shù)據(jù)D2中的只將“0”，“1”反相的數(shù)據(jù)，用電位檢測電路66檢測x檢測線XL的電位。
圖23表示存儲單元88的存儲數(shù)據(jù)D1、比較數(shù)據(jù)D2、及x檢測線XL的邏輯電平之間的關系。存儲數(shù)據(jù)D1為“0”，“1”，“x”時，存儲節(jié)點(N1，N2)分別為(0，1)，(1，0)，(0，0)，節(jié)點(N3，N4)分別為(1，0)，(0，1)，(1，1)。比較數(shù)據(jù)D2為“0”，“1”，“x”時，位線(BL，/BL)分別為(0，1)，(1，0)，(0，0)或(1，0)，(0，1)，(0，0)。
存儲數(shù)據(jù)D1為“0”或“1”時，節(jié)點N3或N4成為L電平，N溝道MOS晶體管73或74截止，不論比較數(shù)據(jù)D2如何x檢測線XL都在H電平(“1”)上不變。
存儲數(shù)據(jù)D1為“x”時，節(jié)點N3、N4都成為H電平，N溝道MOS晶體管73、74同時導通。所以，除比較數(shù)據(jù)D2為“x”外，N溝道MOS晶體管71或72導通，x檢測線XL成為L電平(“0”)。比較數(shù)據(jù)D2為“x”時，N溝道MOS晶體管70、72同時截止，x檢測線XL在H電平(“1”)上保持不變。
所以，只要在1個字的數(shù)據(jù)中有一個位是“x”，x檢測線就會降至L電平，只有與所有位都不是“x”的字相應的x檢測線XL保持在H電平上。只有比較數(shù)據(jù)D2為“0”或“1”、存儲數(shù)據(jù)D1為“x”時將檢測結果看作是“x”。將實施方案9的N溝道MOS晶體管61～64及匹配線ML組合，可以判斷匹配的存儲數(shù)據(jù)列中是否含有“x”。
應該認為這些說明的實施方案的所有方面都是示例性的，而不是用作限制。本發(fā)明的范圍不是由上述說明的范圍限定的而是由權利要求范圍所揭示的及與權利要求范圍等同的內(nèi)容及范圍內(nèi)的所有變形內(nèi)容共同限定的。
權利要求
1.一種設置在字線與第一及第二位線交叉部的半導體存儲裝置，具有第一及第二反相器，其輸出節(jié)點分別接在第一及第二存儲節(jié)點上；第一轉換電路，在向第一及第二存儲節(jié)點分別提供了第一及第二電位時，使上述第一存儲節(jié)點和上述第二反相器的輸入節(jié)點之間導通，同時向上述第一反相器的輸入節(jié)點提供上述第二電位；在向上述第一及第二存儲節(jié)點分別提供了第二及第一電位時，使上述第二存儲節(jié)點與上述第一反相器的輸入節(jié)點之間導通，同時向上述第二反相器的輸入節(jié)點提供上述第二電位；在向上述第一及第二存儲節(jié)點分別提供了上述第一電位時，向上述第一及第二反相器的輸入節(jié)點分別提供上述第二電位；第二轉換電路，在上述字線設定為選擇電平時，使上述第一位線與上述第一存儲節(jié)點之間導通，同時使上述第二位線與上述第二存儲節(jié)點之間導通。
2.如權利要求1所述的半導體存儲裝置，其特征在于，上述第一及第二電位分別為電源電位及接地電位；上述第一轉換電路包括第一P溝道MOS晶體管，接在上述第一存儲節(jié)點與上述第二反相器的輸入節(jié)點之間，其柵極電極接在上述第二存儲節(jié)點上；第二P溝道MOS晶體管，接在上述第二存儲節(jié)點與上述第一反相器的輸入節(jié)點之間，其柵極電極接在上述第一存儲節(jié)點上；第一N溝道MOS晶體管，接在上述第一反相器的輸入節(jié)點與上述接地電位的連接線之間，其柵極電極接在上述第一存儲節(jié)點上；以及第二N溝道MOS晶體管，接在上述第二反相器的輸入節(jié)點與上述接地電位的連接線之間，其柵極電極接在上述第二存儲節(jié)點上。
3.如權利要求1所述的半導體存儲裝置，其特征在于，上述第一及第二電位分別為接地電位及電源電位；上述第一轉換電路包括第一N溝道MOS晶體管，接在上述第一存儲節(jié)點與上述第二反相器的輸入節(jié)點之間，其柵極電極接在上述第二存儲節(jié)點上；第二N溝道MOS晶體管，接在上述第二存儲節(jié)點與上述第一反相器的輸入節(jié)點之間，其柵極電極接在上述第一存儲節(jié)點上；第一P溝道MOS晶體管，接在上述第一反相器的輸入節(jié)點與上述接地電位的連接線之間，其柵極電極接在上述第一存儲節(jié)點上；以及第二P溝道MOS晶體管，接在上述第二反相器的輸入端與上述接地電位的連接線之間，其柵極電極接在上述第二存儲節(jié)點上。
4.如權利要求1所述的半導體存儲裝置，其特征在于，還具有讀出字線、第一及第二讀出位線、以及讀出電路，該讀出電路在上述讀出字線成為選擇電平時激活，讀出保持在上述第一及第二存儲節(jié)點中的數(shù)據(jù)信號后提供給上述第一及第二讀出位線。
5.如權利要求4所述的半導體存儲裝置，其特征在于，預先將上述第一及第二讀出位線充電至電源電位；上述讀出電路包括第一及第二N溝道MOS晶體管，串聯(lián)連接在上述第一讀出位線與接地電位的連接線之間，其中的一個晶體管的柵極電極接在上述讀出字線上，另一個晶體管的柵極電極接在上述第一反相器的輸入節(jié)點上；第三及第四N溝道MOS晶體管，串聯(lián)連接在上述第二讀出位線與上述接地電位的連接線之間，其中的一個晶體管的柵極電極接在上述讀出字線上，另一個晶體管的柵極電極接在上述第二反相器的輸入節(jié)點上。
6.如權利要求4所述的半導體存儲裝置，其特征在于，預先將上述第一及第二讀出位線充電至電源電位；上述讀出電路包括第一及第二N溝道MOS晶體管，串聯(lián)連接在上述第一讀出位線與接地電位的連接線之間，其中的一個晶體管的柵極電極接在上述讀出字線上，另一個晶體管的柵極電極接在上述第一存儲節(jié)點上；第三及第四N溝道MOS晶體管，串聯(lián)連接在上述第二讀出位線與上述接地電位的連接線之間，其中的一個晶體管的柵極電極接在上述讀出字線上，另一個晶體管的柵極電極接在上述第二存儲節(jié)點上。
7.如權利要求1所述的半導體存儲裝置，其特征在于，還具有匹配線和匹配/不匹配判斷電路，該匹配/不匹配判斷電路判斷保持在上述第一及第二存儲節(jié)點的數(shù)據(jù)信號與提供給上述第一及第二位線的數(shù)據(jù)信號是否匹配，并將與判斷結果相應的電平信號提供給上述匹配線。
8.如權利要求7所述的半導體存儲裝置，其特征在于，上述第一及第二存儲節(jié)點的電位相同時及/或上述第一及第二位線的電位相同時，上述匹配/不匹配判斷電路判斷為保持在上述第一及第二存儲節(jié)點的數(shù)據(jù)信號與提供給上述第一及第二位線的數(shù)據(jù)信號匹配。
9.如權利要求7所述的半導體存儲裝置，其特征在于，預先將上述匹配線充電至電源電位；上述匹配/不匹配判斷電路包括第一及第二N溝道MOS晶體管，串聯(lián)連接在上述匹配線與接地電位的連接線之間，其中的一個晶體管的柵極電極接在上述第一位線上，另一個晶體管的柵極電極接在上述第一存儲節(jié)點上；第三及第四N溝道MOS晶體管，串聯(lián)連接在上述匹配線與上述接地電位的連接線之間，其中的一個晶體管的柵極電極接在上述第二位線上，另一個晶體管的柵極電極接在上述第二存儲節(jié)點上。
10.如權利要求7所述的半導體存儲裝置，其特征在于，預先將上述匹配線充電至電源電位；上述匹配/不匹配判斷電路包括第一及第二N溝道MOS晶體管，串聯(lián)連接在上述匹配線與接地電位的連接線之間，其中的一個晶體管的柵極電極接在上述第一位線上，另一個晶體管的柵極電極接在上述第一反相器的輸入節(jié)點上；第三及第四N溝道MOS晶體管，串聯(lián)連接在上述匹配線與上述接地電位的連接線之間，其中的一個晶體管的柵極電極接在上述第二位線上，另一個晶體管的柵極電極接在上述第二反相器的輸入節(jié)點上。
11.如權利要求1所述的半導體存儲裝置，其特征在于，還具有數(shù)據(jù)檢測線和數(shù)據(jù)檢測電路，該數(shù)據(jù)檢測電路判斷上述第一及第二存儲節(jié)點是否同時保持在上述第一電位上，并將與判斷結果相應的電平信號提供給上述數(shù)據(jù)檢測線。
12.如權利要求11所述的半導體存儲裝置，其特征在于，上述第一及第二電位分別為電源電位及接地電位；預先將上述數(shù)據(jù)檢測線充電至電源電位；上述數(shù)據(jù)檢測電路包括第一及第二N溝道MOS晶體管，其第一電極共同接在上述數(shù)據(jù)檢測線上，第二電極相互連接，柵極電極分別接在第一及第二位線上；第三及第四N溝道MOS晶體管，串聯(lián)連接在上述第一及第二N溝道MOS晶體管的第二電極與上述接地電位的連接線之間，其柵極電極分別接在上述第一及第二存儲節(jié)點上。
13.如權利要求11所述的半導體存儲裝置，其特征在于，上述第一及第二電位分別為接地電位與電源電位；預先將上述數(shù)據(jù)檢測線充電至電源電位；上述數(shù)據(jù)檢測電路包括第一及第二N溝道MOS晶體管，其第一電極共同接在上述數(shù)據(jù)線上，第二電極相互連接，柵極電極分別接在第一及第二位線上；第三及第四N溝道MOS晶體管，串聯(lián)連接在上述第一及第二N溝道MOS晶體管的第二電極與上述接地電位的連接線之間，其柵極電極分別接在上述第一及第二反相器的輸入節(jié)點上。
14.如權利要求1所述的半導體存儲裝置，其特征在于，還具有寫入電路，該寫入電路接在上述第一及第二位線上，將數(shù)據(jù)信號寫入上述半導體存儲裝置的上述第一及第二存儲節(jié)點上；該寫入電路包括第一三態(tài)反相器，在寫入許可信號處在激活電平時，向上述第一位線提供第一輸入信號的反相信號，在上述寫入許可信號處在非激活電平時，使其輸出節(jié)點成高阻抗狀態(tài)；第二三態(tài)反相器，在寫入許可信號在激活電平時，向上述第二位線提供第二輸入信號的反相信號，在上述寫入許可信號處在非激活電平時，使其輸出節(jié)點成高阻抗狀態(tài)。
15.如權利要求1所述的半導體存儲裝置，其特征在于，還具有讀出電路，該讀出電路接在上述第一及第二位線上，讀出保持在上述半導體存儲裝置的上述第一及第二存儲節(jié)點的數(shù)據(jù)信號；該讀出電路包括第一比較電路，將上述第一位線的電位與上述第一及第二電位間的參考電位進行比較，輸出與比較結果相應的電平信號；第二比較電路，將上述第二位線的電位與上述參考電位進行比較，輸出與比較結果相應的電平信號。
全文摘要
本發(fā)明的SRAM的存儲單元(1)具有三種存儲保持狀態(tài)，即，在兩個存儲節(jié)點(N1，N2)上存儲0，1的狀態(tài)、在兩個存儲節(jié)點(N1，N2)上存儲1，0的狀態(tài)、以及在兩個存儲節(jié)點(N1，N2)上存儲1，1的狀態(tài)。所以與過去需要用兩個存儲單元來存儲3種數(shù)據(jù)信號的情況相比存儲單元數(shù)減少了一半。
文檔編號G11C15/00GK1477642SQ0311060
公開日2004年2月25日 申請日期2003年4月14日 優(yōu)先權日2002年8月22日
發(fā)明者野谷宏美 申請人:三菱電機株式會社