專利名稱：在內(nèi)部產(chǎn)生內(nèi)部數(shù)據(jù)讀出時序的半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器件，特別涉及使用讀出放大器來讀出選擇存儲器的數(shù)據(jù)的半導(dǎo)體存儲器件。本發(fā)明還特別涉及讀出放大器的激活時序的最佳化結(jié)構(gòu)。
背景技術(shù)：
在半導(dǎo)體存儲器件中，有內(nèi)部電路靜態(tài)地工作的靜態(tài)式存儲器(SRAM靜態(tài)隨機(jī)存取存儲器)。這種SRAM的內(nèi)部電路靜態(tài)地工作，而且存儲器單元的行和列大致同時被選擇，所以可進(jìn)行高速存取，在高速處理用途中被廣泛使用。
圖34是概略地表示現(xiàn)有的SRAM的主要部分的結(jié)構(gòu)。在圖34中，在存儲器陣列中，SRAM單元MC行列狀地排列。在圖34中，SRAM單元MC被配置成(m+1)行(n+1)列。對應(yīng)于SRAM單元MC的各行，配置字線WL0至WLm，對應(yīng)于SRAM單元MC的各列，配置位線對BL0、ZBL0至BLn、ZBLn。
分別對應(yīng)于字線WL0至WLm配置字線驅(qū)動器WD0至WDm，分別對應(yīng)于位線對BL0、ZBL0-BLn、ZBLn配置列選擇門電路CSG0-CSGn。
字線驅(qū)動器WD0-WDm分別由反向器構(gòu)成，分別根據(jù)基于X地址信號生成的字線選擇信號WX0-WXm，將字線WL-WLm驅(qū)動到選擇狀態(tài)。因此，選擇字線選擇信號WX0至WXn時，為L電平(邏輯低電平)，選擇字線被H電平(邏輯高電平)驅(qū)動。
列選擇門電路CSG0-CSGn分別根據(jù)基于Y地址信號生成的列選擇信號Y0-Yn來導(dǎo)通，在導(dǎo)通時，將對應(yīng)的位線對BL0、ZBL0-BLn、ZBLn與內(nèi)部數(shù)據(jù)總線DB耦合。內(nèi)部數(shù)據(jù)總線DB包含輸送互補(bǔ)數(shù)據(jù)信號的內(nèi)部數(shù)據(jù)總線DBL和ZDBL。
對于內(nèi)部數(shù)據(jù)總線DB，設(shè)置將該內(nèi)部數(shù)據(jù)總線的互補(bǔ)數(shù)據(jù)線DBL和ZDBL的信號進(jìn)行差動放大的讀出放大器SA。讀出放大器SA響應(yīng)來自延遲調(diào)整元件DLE的讀出起動信號SE的激活，將從選擇位線傳送到內(nèi)部數(shù)據(jù)總線DB的互補(bǔ)數(shù)據(jù)信號進(jìn)行差動放大，生成內(nèi)部讀出數(shù)據(jù)DO。
作為一例，延遲調(diào)整元件DLE由串聯(lián)連接的延遲反向器構(gòu)成，調(diào)整讀出觸發(fā)信號SATR的延遲時間，生成讀出起動信號SE。在數(shù)據(jù)讀出時，根據(jù)位線預(yù)充電信號或字線激活信號來生成提供給該延遲調(diào)整元件DLE的讀出觸發(fā)信號SATR。
讀出放大器SA按規(guī)定數(shù)的每個位線對來設(shè)置。即，按照內(nèi)部讀出數(shù)據(jù)位線數(shù)，該存儲器陣列被分割成多個列塊。對于各列塊，配置讀出放大器SA，對于與這些各列塊對應(yīng)配置的讀出放大器，共用地提供來自延遲調(diào)整元件DLE的讀出起動信號SE。下面，簡單地說明圖34所示的SRAM的數(shù)據(jù)讀出時的動作。
根據(jù)X地址信號，將一個字線選擇信號WX0-WXm驅(qū)動到選擇狀態(tài)。通過字線驅(qū)動器WD0-WDm，將該X地址信號指定的字線WL驅(qū)動到選擇狀態(tài)，連接到該選擇字線的SRAM單元MC的存儲數(shù)據(jù)被讀出到對應(yīng)的位線對BL0、ZBL0-BLn、ZBLn。SRAM單元MC的其結(jié)構(gòu)將在后面說明，互補(bǔ)數(shù)據(jù)被存儲在內(nèi)部的存儲節(jié)點(diǎn)上，在位線對BL0、ZBL0-BLn、ZBLn中，一方的位線隨著L電平數(shù)據(jù)而低于預(yù)充電電位。這里，位線對BL0、ZBL0-BLn、ZBLn在備用時都被預(yù)充電到電源電壓。
在SRAM中，X地址信號和Y地址信號被并行提供。與字線選擇并行地進(jìn)行列選擇動作，根據(jù)Y地址信號，將一個列選擇信號Y0-Yn驅(qū)動到選擇狀態(tài)，使對應(yīng)列選擇柵極CSG0-CSGn中的對應(yīng)于選擇列的列選擇門電路導(dǎo)通，選擇列的位線對與內(nèi)部數(shù)據(jù)總線DB的數(shù)據(jù)總線DBL和ZDBL耦合。
從字線選擇經(jīng)過某個時間后，選擇位線的電位差變大，內(nèi)部數(shù)據(jù)總線DB的電位差也相應(yīng)地變大，達(dá)到在讀出放大器SA中可感知的電位差。延遲調(diào)整元件DLE對讀出放大器SA的讀出時序進(jìn)行調(diào)整，如果內(nèi)部數(shù)據(jù)總線DB的電位差充分大，則使讀出起動信號SE激活，使讀出放大器SA開始讀出動作。讀出放大器SA將內(nèi)部數(shù)據(jù)總線DB上的互補(bǔ)數(shù)據(jù)信號進(jìn)行差動放大，并生成內(nèi)部讀出數(shù)據(jù)DO。
圖35是表示圖34所示的讀出放大器SA結(jié)構(gòu)一例的圖。在圖35中，讀出放大器SA包括交叉耦合的P溝道MOS晶體管(絕緣柵型場效應(yīng)晶體管)PQa和PQb；交叉耦合的N溝道MOS晶體管NQa和NQb；根據(jù)讀出起動信號SE將讀出節(jié)點(diǎn)SNa與內(nèi)部數(shù)據(jù)總線DBL耦合的P溝道MOS晶體管PQc；響應(yīng)讀出起動信號SE并將讀出節(jié)點(diǎn)SNb與內(nèi)部數(shù)據(jù)總線ZDBL耦合的P溝道MOS晶體管PQd；以及根據(jù)讀出起動信號SE，將MOS晶體管NQa和NQb的源極與接地節(jié)點(diǎn)耦合的N溝道MOS晶體管NQc。
P溝道MOS晶體管PQa連接在電源節(jié)點(diǎn)和讀出節(jié)點(diǎn)SNa之間，并且其柵極連接到讀出節(jié)點(diǎn)SNb。P溝道MOS晶體管PQb連接在電源節(jié)點(diǎn)和讀出節(jié)點(diǎn)SNb之間，并且其柵極連接到讀出節(jié)點(diǎn)SNb。N溝道MOS晶體管NQa連接到讀出節(jié)點(diǎn)SNa和MOS晶體管NQc之間，并且其柵極連接到讀出節(jié)點(diǎn)SNb。N溝道MOS晶體管NQb連接到讀出節(jié)點(diǎn)SNb和MOS晶體管NQc之間，并且其柵極連接到讀出節(jié)點(diǎn)SNa。
內(nèi)部數(shù)據(jù)總線DBL和ZDBL是包含在圖34所示的數(shù)據(jù)總線DB中的一比特?cái)?shù)據(jù)總線，在數(shù)據(jù)讀出時，通過列選擇門電路與選擇位線對耦合。
該讀出放大器SA還包含對讀出節(jié)點(diǎn)SNa和SNb的信號進(jìn)行鎖存，并生成內(nèi)部讀出數(shù)據(jù)DO的保持電路HK。下面，參照圖36所示的時序圖來說明圖35所示的讀出放大器SA的工作。
在數(shù)據(jù)讀出時，位線BL和ZBL通過未圖示的位線負(fù)載電路被預(yù)充電到電源電壓。根據(jù)X地址信號，對應(yīng)于指定地址的行的字線WL的電位上升到H電平，將連接到該選擇字線的存儲器單元的數(shù)據(jù)讀出到位線BL和ZBL中。在SRAM單元MC中，在一對存儲節(jié)點(diǎn)中，存儲H電平數(shù)據(jù)和L電平數(shù)據(jù)的互補(bǔ)數(shù)據(jù)，連接到存儲了該L電平數(shù)據(jù)的存儲節(jié)點(diǎn)的位線通過存儲器單元的驅(qū)動晶體管進(jìn)行放電，其電壓電平下降。
與該字線選擇并行進(jìn)行列選擇，對應(yīng)于選擇列的位線BL和ZBL被連接到內(nèi)部數(shù)據(jù)總線DBL和ZDBL。由于讀出起動信號SE為L電平，所以MOS晶體管PQc和PQd為導(dǎo)通狀態(tài)，該位線BL和ZBL的電位變化被傳送到讀出節(jié)點(diǎn)SNa和SNb。如在時刻ta那樣，在讀出節(jié)點(diǎn)SNa和SNb的電位差小時，讀出范圍變小，讀出放大器SA有可能產(chǎn)生誤動作。
但是，在時刻tb，如果位線BL和ZBL的電位差被充分?jǐn)U大，讀出節(jié)點(diǎn)SNa和SNb的電位差也相應(yīng)地充分增大，則讀出起動信號SE被激活。相應(yīng)地，在讀出放大器SA中，MOS晶體管PQc和PQd變?yōu)榉菍?dǎo)通狀態(tài)，而MOS晶體管NQc的柵極的讀出起動信號SE變?yōu)镠電平，讀出放大器SA被激活。
在讀出放大器SA激活時，讀出放大器SA將讀出節(jié)點(diǎn)SNa和SNb從內(nèi)部數(shù)據(jù)總線DBL和ZDBL中分離，根據(jù)‘電荷吸持’方式高速進(jìn)行讀出動作，對讀出節(jié)點(diǎn)SNa和SNb上產(chǎn)生的電位差進(jìn)行差動放大，高電平的讀出節(jié)點(diǎn)被驅(qū)動至電源電壓電平，低電平的讀出節(jié)點(diǎn)被驅(qū)動至接地電壓電平。讀出放大器SA在讀出起動信號SE的有源狀態(tài)期間，鎖存讀出節(jié)點(diǎn)SNa和SNb上分別放大的數(shù)據(jù)。
保持電路HK對讀出節(jié)點(diǎn)SNa和SNb的數(shù)據(jù)進(jìn)行鎖存，生成內(nèi)部讀出數(shù)據(jù)DO。該保持電路HK例如也可響應(yīng)讀出起動信號等的定時信號，對讀出節(jié)點(diǎn)SNa和SNb的數(shù)據(jù)進(jìn)行鎖存，此外，也可由反相鎖存器等鎖存器電路簡單地構(gòu)成。通過使用該保持電路，可調(diào)整數(shù)據(jù)輸出時序和確保輸出數(shù)據(jù)的確定期間。
讀出放大器SA在激活期間，將放大的數(shù)據(jù)鎖存在讀出節(jié)點(diǎn)SNa和SNb上，被稱為鎖存型讀出放大器。通過將這種鎖存型讀出放大器取代通常的電流鏡型讀出放大器，可獲得以下優(yōu)點(diǎn)。即，在半導(dǎo)體集成電路中，隨著加工技術(shù)的微細(xì)化及集成度的增大，從防止因發(fā)熱造成的誤動作的觀點(diǎn)來說，十分需要削減消耗電力。在SRAM等的存儲器中也不例外。在利用電流鏡型讀出放大器時，電流源是必需的，在數(shù)據(jù)保持時，流過恒定電流，消耗電流增大?？墒牵阪i存型讀出放大器SA的情況下，在對讀出節(jié)點(diǎn)SNa和SNb的電壓進(jìn)行差動放大的讀出動作時，僅臨時流過電流，在讀出節(jié)點(diǎn)SNa和SNb被驅(qū)動到電源電壓VCC和接地電壓電平后，沒有電流流過。因此，與電流鏡型讀出放大器相比，可以大幅度地降低消耗電力。
此外，在讀出動作時，通過將讀出節(jié)點(diǎn)SNa和SNb與內(nèi)部數(shù)據(jù)總線分離，讀出放大器SA僅需要驅(qū)動讀出節(jié)點(diǎn)SNa和SNb，可以高速驅(qū)動小負(fù)載，可以在高速并且消耗電流低方式下進(jìn)行讀出動作。
為了將該讀出放大器SA的工作時序最佳化，在充分的讀出范圍內(nèi)，以盡快的時序進(jìn)行讀出動作，設(shè)置了圖34所示的延遲調(diào)整元件DLE。
鎖存型讀出放大器SA除了數(shù)據(jù)的放大動作后，不流過直流電流的優(yōu)點(diǎn)以外，還具有增益大的特征。讀出放大器SA的增益越大，即使位線間電位差微小，也可以檢測該電位差。但是，在鎖存型讀出放大器SA中，一旦檢測并放大數(shù)據(jù)時，就成為鎖存狀態(tài)，不能對該檢測/放大數(shù)據(jù)進(jìn)行校正。
因此，在位線間即讀出節(jié)點(diǎn)SNa和SNb的電位差不充分大時，例如在圖36所示的時刻ta就開始讀出動作時，因構(gòu)成該讀出放大器SA的晶體管特性偏差和位線上產(chǎn)生的噪聲的影響等，有不能正確地檢測數(shù)據(jù)的可能性。為了防止這樣的誤讀出，通過延遲調(diào)整元件DLE，在充分?jǐn)U大位線間的電位差的時刻tb，使讀出起動信號SE激活。但是，在開始進(jìn)行該讀出動作的時刻tb延遲的情況下，讀出速度下降，不能進(jìn)行高速的數(shù)據(jù)讀出。
因此，一般采用使用圖34所示的延遲調(diào)整元件DLE，對讀出起動信號SE的激活時序進(jìn)行微調(diào)的方法。但是，在使用該延遲調(diào)整元件DLE時，在存儲器單元制造后的因晶體管特性偏差而產(chǎn)生位線電位變化偏差的情況下，不能設(shè)定正確的讀出時序。在考慮這樣的偏差的情況下，假設(shè)最差的情況后，需要確定讀出起動信號SE的激活時序。因此，在假設(shè)這樣的最差情況的情況下，讀出激活時序延遲，不能進(jìn)行高速的數(shù)據(jù)讀出。
作為解決這樣的問題的方法，例如在(日本)特開平9-259589號公報(bào)公開的那樣，利用虛擬單元，將存儲器單元的晶體管特性的偏差反映在讀出起動激活時序的生成中的方法。在該現(xiàn)有技術(shù)中，將虛擬單元與正規(guī)存儲器單元行對應(yīng)配置，將相對于該虛擬單元設(shè)置的位線的負(fù)載(寄生電容)作為正規(guī)存儲器單元連接的位線負(fù)載。對于正規(guī)存儲器單元和虛擬單元，字線是共用的。
因此，虛擬位線單元的電位變化速度與正規(guī)位線的電位變化速度相同，對虛擬位線的電位進(jìn)行檢測，將讀出放大器激活。虛擬單元和正規(guī)存儲器單元共有字線，直至該字線選擇所需要的延遲時間是相同的。因此，在讀出放大器的讀出動作開始時，在正規(guī)位線對中，與虛擬位線同樣，其電位差例如變?yōu)閂DD/2，并傳送到讀出放大器，可充分確保讀出范圍并進(jìn)行讀出動作。
但是，在使用鎖存型讀出放大器SA時，由于其增益大，即使位線間電位差在VCC/2以下，也可以正確地進(jìn)行讀出動作。因此，在該現(xiàn)有技術(shù)的情況下，讀出范圍超出需要以上，不能高速生成內(nèi)部讀出數(shù)據(jù)。此外，增大需要以上的位線振幅，位線充電電流增大，消耗電流增大。
因此，為了設(shè)定最佳讀出時序，需要根據(jù)存儲器單元的陣列結(jié)構(gòu)，來調(diào)整讀出起動信號SE的激活時序。字線和位線的數(shù)目(字位結(jié)構(gòu))被變更時，對于各種各樣的位-字結(jié)構(gòu)，需要分別調(diào)整讀出放大器的激活時序。在使用存儲器編譯程序等自動生成手段時，假設(shè)最差情況來進(jìn)行電路設(shè)計(jì)，所以不能將讀出時序最佳化，需要分別調(diào)整讀出激活的時序，產(chǎn)生設(shè)計(jì)效率下降的問題。
在特表平5-504648中，公開了以下結(jié)構(gòu)除了正規(guī)字線以外，還設(shè)置虛擬字線，通過該虛擬字線，將多個虛擬單元同時驅(qū)動到選擇狀態(tài)并將虛擬位線的電位進(jìn)行放電。在該結(jié)構(gòu)中，通過多個虛擬單元來驅(qū)動虛擬位線，與正規(guī)位線相比，可以增大虛擬位線的電位變化速度，在正規(guī)位線的電位差小時，可以將讀出放大器激活。
但是，在該現(xiàn)有技術(shù)的情況下，除了正規(guī)字線以外，還另外設(shè)置虛擬字線，按與正規(guī)字線解碼器相同的時序?qū)⑻摂M字線解碼器激活，并將虛擬字線驅(qū)動到選擇狀態(tài)。因此，不能使虛擬字線和正規(guī)字線的選擇驅(qū)動時序相同，在虛擬單元被驅(qū)動到選擇狀態(tài)的延遲時間和正規(guī)存儲器單元被驅(qū)動到選擇狀態(tài)的延遲時間上產(chǎn)生偏差，產(chǎn)生不能正確地設(shè)定讀出時序的問題。
此外，虛擬字線的位置無論選擇正規(guī)字線的位置如何都被固定，該虛擬位線的電位變化速度也始終相同。因此，在靠近讀出放大器的正規(guī)字線被選擇，該位線的電位變化被比較快地傳送到讀出放大器的情況下，不能進(jìn)行讀出放大器激活時序的調(diào)整，這種情況下，產(chǎn)生位線間電位差變大狀態(tài)下將讀出放大器激活的問題。
特別是在這種情況下，按照選擇正規(guī)字線的位置，以讀出放大器的讀出節(jié)點(diǎn)的電位差不同的時序來使讀出放大器激活。因此，為了充分確保讀出范圍，需要將讀出時序設(shè)定為以最小電位差將讀出放大器激活的時序，產(chǎn)生在靠近讀出放大器的正規(guī)字線選擇時位線電位差超過必要以上的問題。
因此，在該現(xiàn)有技術(shù)中，也需要調(diào)整各個電路制造后的偏差。此外，虛擬字線與正規(guī)字線在同一方向上延長，在該虛擬字線上連接與正規(guī)字線不同數(shù)目的虛擬單元，正規(guī)字線和虛擬字線的字線負(fù)載有所不同，產(chǎn)生不能按相同時序正確地驅(qū)動虛擬位線和正規(guī)位線，不能正確地檢測讀出時序的問題。
因此，在該現(xiàn)有技術(shù)中，在位線數(shù)目、即位結(jié)構(gòu)不同，正規(guī)字線的負(fù)載變更的情況下，產(chǎn)生需要分別調(diào)整虛擬字線驅(qū)動時序的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體存儲器件，可以容易地在內(nèi)部正確并且自動地生成讀出動作激活時序。
本發(fā)明的另一目的在于提供一種半導(dǎo)體存儲器件，無論位/字結(jié)構(gòu)如何，都能夠自動地生成最佳的讀出起動時序。
本發(fā)明的再一目的在于提供一種半導(dǎo)體存儲器件，無論制造后的晶體管特性偏差如何，都能夠按最佳時序正確地將讀出放大器激活。
本發(fā)明第1觀點(diǎn)的半導(dǎo)體存儲器件包括行列狀排列的多個正規(guī)存儲器單元；多個正規(guī)字線，與各正規(guī)存儲器單元的行對應(yīng)配置，分別連接到對應(yīng)行的正規(guī)存儲器單元；多個虛擬單元，與各正規(guī)字線對應(yīng)，并與對應(yīng)的正規(guī)字線分離配置，而且在列方向上至少一列地整列配置。各個虛擬單元存儲預(yù)定的邏輯電平的數(shù)據(jù)。
本發(fā)明第1觀點(diǎn)的半導(dǎo)體存儲器件還包括虛擬位線，與多個虛擬單元對應(yīng)配置，連接多個虛擬單元；多個虛擬單元選擇電路，各個虛擬單元選擇電路與規(guī)定數(shù)目的正規(guī)字線對應(yīng)配置，在選擇對應(yīng)的規(guī)定數(shù)目的正規(guī)字線的某一個正規(guī)字線時，各個虛擬單元選擇電路將對應(yīng)配置的規(guī)定數(shù)目的虛擬單元驅(qū)動到選擇狀態(tài)；以及虛擬讀出電路，檢測虛擬位線的電位，生成提供選擇正規(guī)存儲器單元的數(shù)據(jù)的讀出時序的讀出激活信號。
本發(fā)明第2觀點(diǎn)的半導(dǎo)體存儲器件可通過多個端口進(jìn)行存取，其中，該半導(dǎo)體存儲器件包括分別行列狀排列的多個正規(guī)存儲器單元；多個第1虛擬單元，與各存儲器單元行對應(yīng)配置，包括分別連接對應(yīng)行的正規(guī)存儲器單元的多個第1端口正規(guī)字線。在通過多個端口中的第1端口的存取時，根據(jù)地址信號來選擇這些多個第1端口正規(guī)字線的各個正規(guī)字線。
本發(fā)明第2觀點(diǎn)的半導(dǎo)體存儲器件還包括與各存儲器單元行對應(yīng)配置，包括分別連接對應(yīng)行的正規(guī)存儲器單元的多個第2端口正規(guī)字線。在通過多個端口的第2端口的存取時，根據(jù)提供的地址信號來選擇這些多個第2端口正規(guī)字線。
本發(fā)明第2觀點(diǎn)的半導(dǎo)體存儲器件還包括多個第1虛擬單元，對應(yīng)于第1端口正規(guī)字線并且與第1端口正規(guī)字線分離，在列方向上至少整列配置1列；多個第2虛擬單元，對應(yīng)于第2端口正規(guī)字線并且與第2端口正規(guī)字線分離，在列方向上至少整列配置1列；第1虛擬位線，與第1虛擬單元對應(yīng)配置，共用地連接第1虛擬單元；第2虛擬位線，與第2虛擬單元對應(yīng)配置，共用地連接第2虛擬單元；多個第1虛擬單元選擇電路，分別與規(guī)定數(shù)目的第1端口正規(guī)字線對應(yīng)配置，響應(yīng)選擇端口正規(guī)字線的任何一個第1端口正規(guī)字線，將對應(yīng)的第1虛擬單元組驅(qū)動到選擇狀態(tài)并驅(qū)動第1虛擬位線；多個第2虛擬單元選擇電路，分別與規(guī)定數(shù)目的第2端口正規(guī)字線對應(yīng)配置，在選擇端口正規(guī)字線的任何一個第2端口正規(guī)字線時，將對應(yīng)的第2虛擬單元組驅(qū)動到選擇狀態(tài)并驅(qū)動第2虛擬位線；第1虛擬讀出電路，響應(yīng)第1虛擬位線的電壓，生成第1讀出放大器激活信號，用于激活通過第1端口進(jìn)行被存取的存儲器單元的數(shù)據(jù)讀出的第1讀出放大器；以及第2虛擬讀出電路，響應(yīng)第2虛擬位線的電壓，生成第2讀出放大器激活信號，用于激活通過第2端口進(jìn)行被存取的存儲器單元的數(shù)據(jù)讀出的第2讀出放大器。
在每個規(guī)定數(shù)目的正規(guī)字線中設(shè)置虛擬單元組，根據(jù)選擇對應(yīng)的正規(guī)字線，將對應(yīng)的虛擬單元組驅(qū)動到選擇狀態(tài)并驅(qū)動虛擬位線。因此，在虛擬位線中，可以始終產(chǎn)生對應(yīng)于該陣列結(jié)構(gòu)的電壓變化，無論陣列結(jié)構(gòu)如何，都可以穩(wěn)定地設(shè)定讀出動作開始時序。特別是由于虛擬位線的電壓變化速度比正規(guī)位線的電壓變化速度快，所以可以按更快的時序激活讀出放大器，實(shí)現(xiàn)高速存取。
此外，可以將對應(yīng)于選擇正規(guī)字線位置的虛擬單元驅(qū)動到選擇狀態(tài)，將虛擬位線和正規(guī)位線的電壓變化設(shè)定為對應(yīng)的電壓變化狀態(tài)，可以在虛擬位線中生成與讀出放大器的電壓變化對應(yīng)的電壓變化，生成該讀出激活時序。
此外，在多端口存儲器中，還對各端口在規(guī)定數(shù)的每個正規(guī)字線中配置虛擬單元，還通過對應(yīng)于各端口來配置虛擬位線，可以對各端口正確地設(shè)定讀出時序。
本發(fā)明的上述和其他目的、特征、局面和優(yōu)點(diǎn)，從附圖和關(guān)聯(lián)理解的有關(guān)本發(fā)明的以下詳細(xì)說明中將變得更明顯。


圖1是概略地表示本發(fā)明的半導(dǎo)體存儲器件的主要部分結(jié)構(gòu)的圖。
圖2是概略地表示本發(fā)明實(shí)施方式1的虛擬電路結(jié)構(gòu)的圖。
圖3是表示正規(guī)存儲器單元結(jié)構(gòu)一例的圖。
圖4是表示圖2所示的虛擬單元結(jié)構(gòu)一例的圖。
圖5是表示圖2所示的虛擬電路工作的信號波形圖。
圖6是表示本發(fā)明實(shí)施方式2的虛擬電路結(jié)構(gòu)的圖。
圖7是表示本發(fā)明實(shí)施方式3的虛擬電路結(jié)構(gòu)的圖。
圖8是表示產(chǎn)生圖7所示的一例字線組選擇信號的部分結(jié)構(gòu)的圖。
圖9是表示本發(fā)明實(shí)施方式4的虛擬電路結(jié)構(gòu)的圖。
圖10是表示接收圖9所示的一例預(yù)充電信號的位線負(fù)載電路結(jié)構(gòu)的圖。
圖11是表示圖9所示的預(yù)充電信號和字線驅(qū)動信號及位線電位變化的信號波形圖。
圖12是表示本發(fā)明實(shí)施方式5的虛擬電路結(jié)構(gòu)的圖。
圖13是表示本發(fā)明實(shí)施方式6的虛擬電路結(jié)構(gòu)的圖。
圖14是概略地表示本發(fā)明實(shí)施方式7的半導(dǎo)體存儲器件的整體結(jié)構(gòu)的圖。
圖15是概略地表示本發(fā)明實(shí)施方式7的半導(dǎo)體存儲器件的陣列部結(jié)構(gòu)的圖。
圖16是表示圖15所示的一例雙端口存儲器單元結(jié)構(gòu)的圖。
圖17是概略地表示本發(fā)明實(shí)施方式7的產(chǎn)生讀出起動信號的部分結(jié)構(gòu)的圖。
圖18是表示圖17所示的A端口虛擬電路結(jié)構(gòu)的圖。
圖19是表示圖18所示的一例雙端口虛擬單元結(jié)構(gòu)的圖。
圖20是表示圖19所示的B端口虛擬電路結(jié)構(gòu)的圖。
圖21是表示圖20所示的一例雙端口虛擬單元結(jié)構(gòu)的圖。
圖22是表示本發(fā)明實(shí)施方式7的半導(dǎo)體存儲器件動作的信號波形圖。
圖23是表示單端口存取時的位線電流的圖。
圖24是表示同一行同時選擇時的位線電流的圖。
圖25是表示本發(fā)明實(shí)施方式7的半導(dǎo)體存儲器件的同一行同時選擇時的動作的信號波形圖。
圖26是表示本發(fā)明實(shí)施方式8的虛擬電路結(jié)構(gòu)的圖。
圖27是表示本發(fā)明實(shí)施方式9的B端口虛擬電路結(jié)構(gòu)的圖。
圖28是表示本發(fā)明實(shí)施方式10的B端口虛擬電路結(jié)構(gòu)的圖。
圖29是表示本發(fā)明實(shí)施方式11的B端口虛擬電路結(jié)構(gòu)的圖。
圖30是表示本發(fā)明實(shí)施方式11的B端口虛擬電路變更例的圖。
圖31是表示本發(fā)明實(shí)施方式11的變更例的A端口虛擬電路結(jié)構(gòu)的圖。
圖32是概略地表示本發(fā)明實(shí)施方式12的半導(dǎo)體存儲器件的主要部分結(jié)構(gòu)的圖。
圖33是表示圖32所示的半導(dǎo)體存儲器件動作的信號波形圖。
圖34是概略地表示現(xiàn)有的SRAM的主要部分結(jié)構(gòu)的圖。
圖35是表示圖34所示的一例鎖存型讀出放大器結(jié)構(gòu)的圖。
圖36是表示圖34所示的半導(dǎo)體存儲器件動作的信號波形圖。
具體實(shí)施例方式圖1是概略地表示本發(fā)明實(shí)施方式1的半導(dǎo)體存儲器件的主要部分結(jié)構(gòu)的圖。在圖1中，在正規(guī)存儲器陣列10中，行列狀地排列正規(guī)存儲器單元MC。對應(yīng)于正規(guī)存儲器單元MC的各行來設(shè)置字線WL0-WLm，分別對應(yīng)于正規(guī)存儲器單元的列來設(shè)置位線對BL0、ZBL0-BLn、ZBLn。
對應(yīng)于規(guī)定數(shù)目的位線對，分別設(shè)置多路轉(zhuǎn)換器MUX0-MUXk。各個多路轉(zhuǎn)換器MUX0-MUXk分別包括與位線對BL、ZBL分別對應(yīng)設(shè)置的列選擇門電路(CSG)。這些列選擇門電路CSG根據(jù)未圖示的列選擇信號Y選擇性地導(dǎo)通，將與選擇列對應(yīng)配置的位線對與對應(yīng)的讀出放大器SA0-SAk進(jìn)行耦合。
讀出放大器SA0-SAk與多路轉(zhuǎn)換器MUX0-MUXk分別對應(yīng)設(shè)置。這些讀出放大器SA0-SAk響應(yīng)讀出起動信號SE的激活，檢測放大并鎖存通過多路轉(zhuǎn)換器MUX0-MUXk傳送的選擇列的存儲器單元數(shù)據(jù)，生成內(nèi)部讀出數(shù)據(jù)DO0-Dok。這些讀出放大器SA0-SAk具有圖35所示的鎖存型讀出放大器的結(jié)構(gòu)，在激活時，將從對應(yīng)的選擇列的位線對傳送的電位差進(jìn)行差動放大。
對應(yīng)于各個字線WL0-WLm，設(shè)置根據(jù)字線選擇信號WX0-WXm將對應(yīng)的字線WL0-WLm驅(qū)動到選擇狀態(tài)的字線驅(qū)動器WD0-WDm。在規(guī)定數(shù)目的每個字線上，設(shè)置虛擬電路1。在圖1中，示出對應(yīng)于4個字線組，配置虛擬電路的一例結(jié)構(gòu)。虛擬電路1a對應(yīng)于字線WL0至WL3來設(shè)置，虛擬電路1b對應(yīng)于字線WL4至WL7來設(shè)置，虛擬電路1c對應(yīng)于字線WLm-3至WLm來設(shè)置。
在這些虛擬電路1a-1c中共用地設(shè)置虛擬位線DBL。該虛擬位線DBL與虛擬讀出放大器DSA耦合。虛擬讀出放大器DSA根據(jù)虛擬位線DBL的電壓電平來生成讀出起動信號SE。
該虛擬讀出放大器DSA在虛擬位線DBL達(dá)到規(guī)定的電位時激活讀出起動信號SE。因此，虛擬讀出放大器DSA最好具有電壓電平檢測功能，由輸入邏輯閾值被設(shè)定為規(guī)定電壓電平的反向器，或比較規(guī)定電壓和虛擬位線DBL的電壓的比較電路構(gòu)成。該比較電路也可以是與讀出放大器SA相同的鎖存型讀出放大器的結(jié)構(gòu)。通過利用鎖存型讀出放大器的結(jié)構(gòu)，可以降低消耗電流。而作為產(chǎn)生規(guī)定電壓的電路，通過利用二極管連接的MOS晶體管，可以將晶體管特性的偏差反映在該規(guī)定電壓的電壓電平中，在虛擬位線DBL的電位達(dá)到規(guī)定電壓電平時，可以正確地激活讀出起動信號SE。
虛擬電路1a-1c在各自對應(yīng)的字線組中字線被驅(qū)動到選擇狀態(tài)時，將該虛擬位線DBL以比正規(guī)位線對BL或ZBL的放電速度快的速度進(jìn)行放電。將這些虛擬電路1a-1c的各個電路由具有與正規(guī)存儲器單元MC相同結(jié)構(gòu)的虛擬單元構(gòu)成，通過將它們連接到虛擬位線DBL，虛擬位線DBL的寄生電容與正規(guī)位線BL后ZBL的寄生電容相同。因此，無論制造工序的偏差如何，該偏差都被反映在虛擬電路1a-1c的工作特性中，不會受到處理參數(shù)偏差的影響，可以按正確的時序激活讀出起動信號SE。
此外，在各個虛擬電路1a-1c中配置多個虛擬單元，通過用這些多個虛擬單元來驅(qū)動虛擬位線DBL，在正規(guī)位線的電位振幅小時，可根據(jù)虛擬位線DBL的電位來激活讀出起動信號SE。因此，對于讀出放大器SA的激活時序，可以確保充分的范圍。
為了激活與選擇字線對應(yīng)的虛擬電路，可以將從虛擬位線DBL至虛擬讀出放大器的電位變化的傳播距離與從正規(guī)位線到讀出放大器SA的電位變化傳播距離大致相等，可以在虛擬位線上正確地產(chǎn)生模擬正規(guī)位線的電位變化的電位變化，而與選擇字線的位置無關(guān)。
圖2是概略地表示圖1所示的虛擬電路結(jié)構(gòu)的圖。圖1所示的虛擬電路1a-1c具有相同結(jié)構(gòu)，所以在圖2中代表性地表示與字線WLa-WLd對應(yīng)配置的虛擬電路1的結(jié)構(gòu)。分別對應(yīng)于這些字線WLa-WLd，作為一例，設(shè)置由反向器構(gòu)成的字線驅(qū)動器WDa-WDd。這些字線驅(qū)動器WDa-WDd分別接收字線選擇信號WXa-WXd，在對應(yīng)的字線選擇信號WXa-WXd為選擇狀態(tài)(L電平)時，將對應(yīng)的字線WLa-WLd驅(qū)動到H電平。因此，字線選擇信號WXa-WXd在選擇時為L電平，另一方面，來自字線驅(qū)動器WDa-WDd的字線驅(qū)動信號在選擇時為H電平。
在正規(guī)存儲器陣列10中，對應(yīng)于正規(guī)存儲器單元MC來設(shè)置位線對BL和ZBL。這些位線對BL和ZBL通過包含于多路轉(zhuǎn)換器MUX中的列選擇門電路CSG與讀出放大器SA耦合。
虛擬電路1包括與字線WLa-WLd分別對應(yīng)配置的虛擬單元DM；與虛擬單元DM共用地耦合的虛擬字線DWL；以及根據(jù)字線WLa-WLd上的信號來驅(qū)動字線DWL的邏輯電路LG0。作為一例，該邏輯電路LG0由OR電路構(gòu)成，在字線WLa-WLd上的字線驅(qū)動信號變?yōu)檫x擇狀態(tài)的H電平時，將虛擬字線DWL驅(qū)動到選擇狀態(tài)。
虛擬單元DM具有與正規(guī)存儲器單元MC相同的結(jié)構(gòu)，與虛擬位線DBL共用地耦合。這些虛擬單元DM通過布線來存儲固定數(shù)據(jù)，在選擇虛擬字線DWL時，將虛擬位線DBL放電。
與以往同樣，讀出放大器SA為鎖存型讀出放大器，而虛擬讀出放大器DSA具有可檢測該虛擬位線DBL的電壓電平低于規(guī)定電壓以下的結(jié)構(gòu)就可以，如上所述，可以由將該輸入邏輯閾值例如設(shè)定為VCC/2的反向器構(gòu)成，或可由比較基準(zhǔn)電壓和虛擬位線DBL的電位的比較多路，以及對該比較電路的輸出信號進(jìn)行緩沖處理的緩沖電路構(gòu)成。在以下的說明中，將虛擬讀出放大器DSA在虛擬位線DBL的電位達(dá)到中間電壓VCC/2的電壓電平時，作為進(jìn)行將該輸出信號驅(qū)動到H電平的動作的讀出放大器來說明。
圖3是表示圖2所示的一例正規(guī)存儲器單元MC結(jié)構(gòu)的圖。在圖3中，正規(guī)存儲器單元MC包括連接到電源節(jié)點(diǎn)和存儲節(jié)點(diǎn)3a之間，并且其柵極連接到存儲節(jié)點(diǎn)3b的P溝道MOS晶體管2a；連接到電源節(jié)點(diǎn)和存儲節(jié)點(diǎn)3b之間，并且其柵極連接到存儲節(jié)點(diǎn)3a的P溝道MOS晶體管2b；連接到存儲節(jié)點(diǎn)3a和接地節(jié)點(diǎn)之間，并且其柵極連接到存儲節(jié)點(diǎn)3b的N溝道MOS晶體管2c；以及連接到存儲節(jié)點(diǎn)3b和接地節(jié)點(diǎn)之間，并且其柵極連接到存儲節(jié)點(diǎn)3a的N溝道MOS晶體管2d。
在存儲節(jié)點(diǎn)3a和3b中，存儲H電平(VCC電平)和L電平(接地電壓VSS電平)的互補(bǔ)數(shù)據(jù)。
正規(guī)存儲器單元MC還包括響應(yīng)字線WL上的信號并選擇性地導(dǎo)通，在導(dǎo)通時將存儲節(jié)點(diǎn)3a連接到位線BL的N溝道MOS晶體管2e；以及響應(yīng)字線WL上的信號并選擇性地導(dǎo)通，在導(dǎo)通時將存儲節(jié)點(diǎn)3b連接到位線ZBL的N溝道MOS晶體管2f。
在圖3所示的正規(guī)存儲器單元MC的結(jié)構(gòu)中，互補(bǔ)數(shù)據(jù)被存儲在節(jié)點(diǎn)3a和3b中。位線BL和ZBL在備用時被預(yù)充電到電源電壓VCC電平。在選擇字線WL時，MOS晶體管2e和2f導(dǎo)通，使存儲節(jié)點(diǎn)3a和3b分別與位線BL和ZBL電連接。在存儲節(jié)點(diǎn)3a存儲L電平的數(shù)據(jù)，存儲節(jié)點(diǎn)3b存儲H電平的情況下，通過MOS晶體管2e和2f從位線BL向接地節(jié)點(diǎn)流過電流，位線BL的電位下降。存儲節(jié)點(diǎn)3b為電源電壓VCC電平，位線ZBL的其電壓電平不下降。讀出放大器SA差動放大這些位線BL和ZBL的電位差。
圖4是表示圖2所示的一例虛擬單元DM結(jié)構(gòu)的圖。在圖4中，虛擬單元DM包括連接在電源節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)3c之間，并且其柵極連接到內(nèi)部節(jié)點(diǎn)3d的P溝道MOS晶體管4a；連接在電源節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)3d之間，并且其柵極連接到內(nèi)部節(jié)點(diǎn)3c的P溝道MOS晶體管4b；連接在內(nèi)部節(jié)點(diǎn)3c和接地節(jié)點(diǎn)之間，并且其柵極連接到內(nèi)部節(jié)點(diǎn)3d的N溝道MOS晶體管4c；以及連接在內(nèi)部節(jié)點(diǎn)3d和接地節(jié)點(diǎn)之間，并且其柵極連接到內(nèi)部節(jié)點(diǎn)3d的N溝道MOS晶體管4d。P溝道MOS晶體管4b的柵極連接到電源節(jié)點(diǎn)。
虛擬單元DM還包括響應(yīng)虛擬字線DWL上的信號并選擇性地導(dǎo)通，在導(dǎo)通時將內(nèi)部節(jié)點(diǎn)3d連接到虛擬位線DBL的N溝道MOS晶體管4f；以及連接到內(nèi)部節(jié)點(diǎn)3c，并且其柵極連接到接地節(jié)點(diǎn)的N溝道MOS晶體管4e。
虛擬單元DM的MOS晶體管4a-4f的尺寸與正規(guī)存儲器單元MC的MOS晶體管2a-2f的尺寸相同。因此，對于虛擬位線DBL，該虛擬單元DM產(chǎn)生的寄生電容與正規(guī)存儲器單元MC分別對位線BL和ZBL產(chǎn)生的寄生電容相同。此外，正規(guī)存儲器單元MC和虛擬單元DMC的工作特性實(shí)質(zhì)上也相同。
在虛擬單元DM中，MOS晶體管4b的柵極和內(nèi)部節(jié)點(diǎn)3c被固定為電源電壓VCC電平。相應(yīng)地，通過MOS晶體管4d，內(nèi)部節(jié)點(diǎn)3d被固定為接地電壓VSS電平。因此，在選擇虛擬字線DWL時，虛擬位線DBL通過MOS晶體管4f和4d放電。在備用時，虛擬位線DBL通過未圖示的虛擬位線負(fù)載電路被預(yù)充電至電源電壓。
MOS晶體管4e的其柵極接受接地電壓，始終為非導(dǎo)通狀態(tài)。但是，該MOS晶體管4e也可以構(gòu)成為其柵極接受電源電壓，將內(nèi)部節(jié)點(diǎn)3c連接到傳送電源電壓VCC的電源線上。因此，作為虛擬單元DM的結(jié)構(gòu)，該虛擬單元DM對于虛擬位線DBL產(chǎn)生的寄生電容與正規(guī)存儲器單元MC對位線BL和ZBL產(chǎn)生的寄生電容相同就可以。而且，虛擬單元DM的內(nèi)部連接是任意的。但是，內(nèi)部節(jié)點(diǎn)3d被固定為接地電平。
虛擬單元DM對應(yīng)于各字線WL來配置，連接到虛擬位線DBL的虛擬單元DM的數(shù)目與連接到位線BL和ZBL的正規(guī)存儲器單元MC的數(shù)目相同。因此，可以使連接到該虛擬位線DBL的寄生電容與正規(guī)位線BL和ZLB的寄生電容相同。在正規(guī)存儲器單元MC10中，因制造參數(shù)的偏差，正規(guī)存儲器單元MC的特性產(chǎn)生偏差，位線BL和ZBL的寄生電容也產(chǎn)生偏差，該偏差同樣反映到虛擬位線DBL中。因此，因正規(guī)存儲器單元MC的晶體管特性的偏差，位線BL和ZBL的放電速度也產(chǎn)生偏差，該偏差通過虛擬單元DM 反映到虛擬位線DBL中。
因此，即使因制造參數(shù)的偏差而產(chǎn)生該正規(guī)存儲器陣列10的位線BL和ZBL的放電速度的偏差，該偏差也可以正確地反映在虛擬位線DBL的放電速度上。由此，無論制造工序的參數(shù)偏差如何，都可以正確地按期望的時序激活讀出起動信號SE。
圖5是表示圖1至圖4所示結(jié)構(gòu)的數(shù)據(jù)讀出時動作的時序圖。以下，參照圖5，說明圖1至圖4所示結(jié)構(gòu)的數(shù)據(jù)讀出時動作。
在備用循環(huán)中，位線BL和ZBL及虛擬位線DBL通過來圖示的預(yù)充電電路被預(yù)充電到電源電壓VCC電平。開始選擇存儲器單元的激活循環(huán)時，根據(jù)提供的X地址信號，字線選擇信號WX0-WXm的一個被驅(qū)動到選擇狀態(tài)，通過對應(yīng)的字線驅(qū)動器WD，對應(yīng)的字線WL被驅(qū)動到H電平。
該選擇字線WL被驅(qū)動到H電平時，如圖3所示，在正規(guī)存儲器單元MC中，MOS晶體管2e和2f導(dǎo)通，位線BL和ZBL與正規(guī)存儲器MC的存儲節(jié)點(diǎn)3a和3b電連接。根據(jù)該正規(guī)存儲器單元MC的存儲數(shù)據(jù)，位線BL和ZBL的一方被放電，其電壓電平下降。
另一方面，字線WL被驅(qū)動到選擇狀態(tài)時，圖2所示的邏輯電路LG0的輸出信號變?yōu)镠電平，對應(yīng)的虛擬字線也被驅(qū)動到H電平。相應(yīng)地，在圖4所示的虛擬單元DM中，MOS晶體管4f導(dǎo)通，虛擬位線DBL被放電。這種情況下，在一個虛擬電路1中，配置4位的虛擬單元，這些虛擬單元DM與虛擬字線DWL共用地耦合。因此，虛擬位線DBL通過四個虛擬單元DM放電，所以虛擬位線DBL的放電速度為位線BL和ZBL的放電速度的約4倍。
如圖5所示，假設(shè)虛擬讀出放大器DSA在虛擬位線DBL達(dá)到VCC/2的電壓電平時將其輸出信號上升到H電平，則此時的位線BL或ZBL的電壓下降量為VCC/8。在讀出放大器SA最好按該VCC/8的電壓差適當(dāng)?shù)毓ぷ鲿r，在該時序中，通過激活讀出起動信號SE，可高速放大傳送到讀出放大器SA內(nèi)的讀出節(jié)點(diǎn)的位線BL和ZBL的電位差，生成內(nèi)部讀出數(shù)據(jù)DO。
這里，關(guān)鍵在于位線BL和ZBL及虛擬位線DBL的電壓下降速度的比(在本實(shí)施方式1中為1比4)即使在取得任何位-字結(jié)構(gòu)的情況下都被保持。即，位線BL和ZBL及虛擬位線DBL的負(fù)載相同，虛擬單元DM和正規(guī)存儲器單元MC的工作特性也相同。此外，虛擬字線DWL的激活時序與選擇字線的激活時序相同。它們的關(guān)系即使是位線的數(shù)目和字線的數(shù)目變更也被維持。因此，在一個陣列結(jié)構(gòu)中，如果調(diào)整讀出放大器激活時序，則無論位-字結(jié)構(gòu)(存儲器單元的行和列的結(jié)構(gòu))如何，都可始終按合適的時序來激活讀出放大器SA。
再有，在上述結(jié)構(gòu)中，在虛擬電路1中，配置四個虛擬單元DM，將四個虛擬單元DM同時驅(qū)動到選擇狀態(tài)，使虛擬位線DBL放電。但是，一個虛擬電路中包含的虛擬單元的數(shù)目是任意的，可以按期望的時序來構(gòu)成虛擬電路1，相應(yīng)地將虛擬位線DBL和位線BL及ZBL的放電速度的比設(shè)定為期望的值。相應(yīng)地，可以按讀出放大器SA在靈敏度最高的區(qū)域中進(jìn)行讀出動作的方式，來設(shè)定讀出放大器激活時的位線間電位差。
此外，由于讀出放大器激活時序的微調(diào)整，在虛擬讀出放大器DSA之前或之后，還可以插入延遲元件。
如以上那樣，根據(jù)本發(fā)明實(shí)施方式1，在每個規(guī)定數(shù)目的字線中，配置具有分別與字線對應(yīng)配置的虛擬單元的虛擬電路，響應(yīng)對應(yīng)的字線選擇，并以多個虛擬單元來驅(qū)動虛擬位線。因此，無論正規(guī)存儲器單元陣列的結(jié)構(gòu)如何，都可以按最佳時序來激活讀出放大器，可以實(shí)現(xiàn)高速動作。
特別是在如利用存儲器編譯程序等自動生成規(guī)則情況那樣，不必假設(shè)最差情況、即最大陣列結(jié)構(gòu)來設(shè)計(jì)時序，可以減小讀出時序的開銷。
由于讀出時序被最佳化，所以可以防止位線在需要以上被放電，可相應(yīng)地減小位線的電壓振幅，可以降低消耗電流。
圖6是概略地表示本發(fā)明實(shí)施方式2的虛擬電路1結(jié)構(gòu)的圖。存儲器陣列10、虛擬讀出放大器DSA和讀出放大器SA的結(jié)構(gòu)與前面的實(shí)施方式1相同。
在圖6中，虛擬電路1與實(shí)施方式1同樣，包括分別對應(yīng)于字線WLa-WLd配置的虛擬單元DM、以及與這些虛擬單元DM共用地耦合的虛擬字線DWL。字線WLa-WLd分別由接受字線選擇信號WXa-WXd的字線驅(qū)動器WDa-WDd驅(qū)動。
虛擬電路1還包括接受字線選擇信號WXa-WXd的邏輯電路12；根據(jù)邏輯電路12的輸出信號選擇性導(dǎo)通，導(dǎo)通時將信號線13充電到電源電壓VCC電平的P溝道MOS晶體管14；以及根據(jù)信號線13上的信號電壓來驅(qū)動虛擬字線DWL的反轉(zhuǎn)電路15。邏輯電路12例如由NAND電路構(gòu)成，字線選擇信號WXa-WXd的其中一個信號變?yōu)檫x擇狀態(tài)(L電平)時，將MOS晶體管14設(shè)定為非導(dǎo)通狀態(tài)。
虛擬電路1還包括分別與字線WLa-WLd對應(yīng)設(shè)置的、在選擇對應(yīng)的字線時將信號線13放電到接地電壓的N溝道MOS晶體管16a-16d。該信號線13被設(shè)置在每個虛擬電路中。信號線13的充放電按虛擬電路1為單位來進(jìn)行，相應(yīng)地虛擬字線的選擇/非選擇按虛擬電路為單位來進(jìn)行。
在圖6所示的虛擬電路1的結(jié)構(gòu)中，在字線WLa-WLd的其中其中一個被選擇時，邏輯電路12的輸出信號就變?yōu)镠電平，MOS晶體管14變?yōu)榉菍?dǎo)通狀態(tài)，信號線13在電源電壓VCC電平下成為浮置狀態(tài)。另一方面，來自字線驅(qū)動器WDa-WDd的字線驅(qū)動信號的其中一個信號上升到H電平，MOS晶體管16a-16d的其中一個導(dǎo)通，信號線13被放電到接地電平。因此，此時，通過反轉(zhuǎn)電路15，將虛擬字線DWL驅(qū)動到H電平，通過4位的虛擬單元DM，進(jìn)行虛擬位線DBL的放電。
在字線WLa-WLd都為非選擇狀態(tài)時，邏輯電路12的輸出信號維持L電平。字線WLa-WLd上的字線驅(qū)動信號都為L電平，晶體管16a-16d都維持非導(dǎo)通狀態(tài)，將信號線13維持在電源電壓VCC電平。在該狀態(tài)中，反轉(zhuǎn)電路15的輸出信號為L電平，虛擬字線DWL被維持在L電平，虛擬單元DM維持非選擇狀態(tài)。
因此，在圖6所示的虛擬電路1中，對于虛擬位線DBL，連接與正規(guī)存儲器單元的位線相同數(shù)目的虛擬單元，可以獲得與實(shí)施方式1同樣的效果。
因此，在圖6所示的虛擬電路結(jié)構(gòu)中，在字線選擇時，虛擬位線DBL比正規(guī)存儲器陣列的位線高速放電，可以獲得與實(shí)施方式1同樣的作用效果。
而且，分別對于字線WLa-WLd設(shè)置MOS晶體管16a-16d。僅要求這些MOS晶體管16a-16d驅(qū)動相對于虛擬電路1配置的信號線13，可以充分減小它們的規(guī)模(柵極寬度和柵極長度之比)。因此，邏輯電路接受字線WLa-WLd上的字線驅(qū)動信號，與檢測選擇狀態(tài)的結(jié)構(gòu)相比，可以減輕字線WLa-WLd的負(fù)載。
即，通常在為了字線的選擇檢測而使用OR電路等邏輯電路的情況下，分別對于字線WLa-WLd至少連接兩個MOS晶體管。因此，可以減輕字線WLa-WLd的負(fù)載，可以高速進(jìn)行字線的充放電。
如以上那樣，根據(jù)本發(fā)明實(shí)施方式2，在對規(guī)定數(shù)目的字線設(shè)置的虛擬電路中，為了字線的選擇檢測而在各字線上連接一個MOS晶體管，可以減輕字線的負(fù)載，可以高速地進(jìn)行字線的充放電，實(shí)現(xiàn)高速動作。
圖7是概略地表示本發(fā)明實(shí)施方式3的虛擬電路1結(jié)構(gòu)的圖。圖7所示的虛擬電路1的結(jié)構(gòu)與圖6所示的虛擬電路1有以下不同點(diǎn)。即，向?qū)π盘柧€13預(yù)充電的MOS晶體管14的柵極提供指定4條字線WLa-WLd的組的預(yù)解碼信號(字線組選擇信號)Xp。圖7所示的虛擬電路1的其他結(jié)構(gòu)與圖6所示的結(jié)構(gòu)相同，對應(yīng)的部分附一同一參考標(biāo)號，并省略其詳細(xì)說明。
在圖7所示的虛擬電路1中，使用指定字線WLa-WLd的組的預(yù)解碼信號Xp來設(shè)定信號線13的充電維持/充電停止。因此，不需要圖6所示的邏輯電路12，可以進(jìn)一步降低該虛擬電路1的占有面積。此外，還可減輕傳送字線選擇信號WXa-WXd的信號線的負(fù)載，可以對字線選擇信號WXa-WXd高速充放電。
圖8概略地表示產(chǎn)生字線選擇信號WXa-WXd和字線組選擇信號Xp的行選擇信號發(fā)生部結(jié)構(gòu)的圖。在圖8中，行選擇信號發(fā)生部包括對字線組地址信號ADWG進(jìn)行解碼，生成預(yù)解碼信號(字線組選擇信號)Xp的解碼器組17；以及解碼器組17的輸出信號Xp的激活時起動、提供的進(jìn)行字線地址信號ADWL解碼的字線解碼器18a至18e。
字線解碼器18a至18e分別在激活時根據(jù)其解碼結(jié)果來生成字線選擇信號WXa-WXd。字線地址信號ADWL是兩位的地址信號，指定四條字線中的一條字線。
提供到解碼器組17的字線組地址信號ADWG規(guī)定四條字線的組。因此，在該字線組選擇信號(預(yù)解碼信號)Xp為選擇狀態(tài)時，選擇對應(yīng)四條字線中的一條。這些字線組地址信號ADWG和字線地址信號ADWL分別共用地提供給與四條字線的各組對應(yīng)設(shè)置的解碼器組17和與各字線對應(yīng)配置的字線解碼器。
如圖8所示的結(jié)構(gòu)那樣，在對四條字線配置虛擬電路的結(jié)構(gòu)中，字線地址信號ADWL是兩位的地址信號而與正規(guī)存儲器陣列結(jié)構(gòu)無關(guān)，另一方面，字線組地址信號ADWG根據(jù)該正規(guī)存儲器陣列中包含的正規(guī)字線的數(shù)目(字結(jié)構(gòu))來確定其位數(shù)。
根據(jù)字線組地址信號ADWG，在指定一個字線組的字線預(yù)解碼方式的情況下，如果字線地址信號ADWL是三位的地址信號，則由字線組地址信號ADWG來指定8條字線的組。因此，這種情況下，相對于8條字線來設(shè)置虛擬電路1，在選擇對應(yīng)的字線時，通過8個虛擬單元，來驅(qū)動虛擬位線。
再有，字線地址信號ADWL被預(yù)解碼，作為4位的字線指定信號，分別提供給它們的字線解碼器18a-18d就可以。在對字線地址信號進(jìn)行預(yù)解碼時，根據(jù)字線預(yù)解碼信號(字線指定信號)和字線組選擇信號，生成字線選擇信號WXa-WXd。
對于提供給解碼器組17的字線組地址信號ADWG也是同樣，字線組地址信號ADWG被預(yù)先預(yù)解碼為多位的信號，作為字線組預(yù)解碼信號提供給各對應(yīng)的解碼器組17就可以。
如以上那樣，根據(jù)本發(fā)明的實(shí)施方式3，根據(jù)指定包含選擇字線的規(guī)定數(shù)的字線組的字線組選擇信號，來驅(qū)動虛擬字線，可以減小虛擬電路的占有面積。此外，可以獲得與實(shí)施方式2同樣的效果。
圖9是概略地表示本發(fā)明實(shí)施方式4的虛擬電路1結(jié)構(gòu)的圖。在圖9所示的虛擬電路1的結(jié)構(gòu)中，向?qū)π盘柧€13進(jìn)行預(yù)充電的MOS晶體管14的柵極提供預(yù)充電信號PRC，來取代字線組選擇信號Xp。在信號線13和電源節(jié)點(diǎn)之間，設(shè)置根據(jù)反轉(zhuǎn)電路15的輸出信號選擇性導(dǎo)通的P溝道MOS晶體管20。圖9所示的虛擬電路1的其他結(jié)構(gòu)與圖7所示的虛擬電路的結(jié)構(gòu)相同，在對應(yīng)的部分上附以同一參考標(biāo)號，并省略其詳細(xì)說明。
預(yù)充電信號PRC例如在與時鐘信號同步并進(jìn)行數(shù)據(jù)存取時，在時鐘信號的H電平期間形成H電平。在此期間，將字線驅(qū)動到選擇狀態(tài)的字線起動信號被維持激活狀態(tài)。因此，在進(jìn)行數(shù)據(jù)存取時，預(yù)充電信號PRC變?yōu)镠電平時，MOS晶體管14變成非導(dǎo)通狀態(tài)。在根據(jù)字線選擇信號WXa-WXd選擇字線WLa-WLd的某一個時，信號線13通過MOS晶體管16a-16d的某一個放電，虛擬字線DWL相應(yīng)地通過反轉(zhuǎn)電路15被驅(qū)動到H電平，虛擬位線DBL通過4位的虛擬單元DM放電。
另一方面，在該預(yù)充電信號PRC為H電平時，字線WLa-WLd都為非選擇狀態(tài)的情況下，MOS晶體管14和16a至16b都為非導(dǎo)通狀態(tài)。此時，反轉(zhuǎn)電路15的輸出信號為L電平，MOS晶體管20變?yōu)閷?dǎo)通狀態(tài)，信號線13被維持在電源電壓VCC電平。由此，防止信號線13在數(shù)據(jù)存取循環(huán)時成為浮置狀態(tài)。使相對于選擇字線配置的虛擬電路1正確地為激活狀態(tài)，可以對虛擬位線DBL放電。
再有，根據(jù)動作循環(huán)快或MOS晶體管16a至16b的閾值電壓充分高等理由，在該信號線13為浮置狀態(tài)時其漏泄電流等造成的電壓下降也十分小，信號線13的浮置狀態(tài)的影響小時，不需要特別設(shè)置MOS晶體管20。
圖10是表示位線負(fù)載電路和虛擬位線負(fù)載電路的一例結(jié)構(gòu)的圖。在圖10中，對于位線BL和ZBL，設(shè)置位線負(fù)載電路22，對于虛擬位線DBL設(shè)置虛擬位線負(fù)載電路23。位線負(fù)載電路22包括在預(yù)充電信號PRC為L電平時導(dǎo)通，在導(dǎo)通時，分別向位線BL和ZBL供給電源電壓VCC的P溝道MOS晶體管22a和22b；以及在預(yù)充電信號PRC為L電平時導(dǎo)通，在導(dǎo)通時，將位線BL和ZBL短路的P溝道MOS晶體管22c。
虛擬位線負(fù)載電路23由P溝道MOS晶體管構(gòu)成，在預(yù)充電信號PRC為L電平時，將虛擬位線DBL預(yù)充電到電源電壓VCC電平。
如圖11所示，預(yù)充電信號PRC確定字線WL的選擇期間。在字線WL被驅(qū)動到選擇狀態(tài)時，預(yù)充電信號PRC為H電平，將位線和電源節(jié)點(diǎn)分離。
在數(shù)據(jù)讀出后進(jìn)行外部數(shù)據(jù)讀出的情況下，預(yù)充電信號PRC變?yōu)長電平。通過該預(yù)充電信號PRC，來確定對存儲器單元進(jìn)行數(shù)據(jù)存取的循環(huán)。
在該半導(dǎo)體存儲器件與時鐘同步動作時，預(yù)充電信號PRC與時鐘信號同步變化。例如，在時鐘信號為H電平時，預(yù)充電信號PRC被設(shè)定為H電平。
字線WL被驅(qū)動到選擇狀態(tài)，位線BL和ZBL的電位差被放大，進(jìn)行內(nèi)部數(shù)據(jù)的讀出和外部數(shù)據(jù)讀出。如果預(yù)充電信號PRC低于L電平，則位線負(fù)載電路22被激活，位線BL和ZBL被分別預(yù)充電到電源電壓VCC電平。而如果該預(yù)充電信號PRC低于L電平，則字線WL也從選擇狀態(tài)被驅(qū)動到非選擇狀態(tài)。此時，虛擬位線DBL的放電結(jié)束，虛擬位線DBL被預(yù)充電到電源電壓電平。選擇狀態(tài)的虛擬字線也被驅(qū)動到非選擇狀態(tài)。
在圖11所示的工作波形中，通過預(yù)充電信號PRC來確定存取循環(huán)。這是因?yàn)榘雽?dǎo)體存儲器件與時鐘信號同步動作。但是，對于與時鐘信號非同步動作，內(nèi)部動作時序確定基于檢測地址信號變化的地址變化檢測信號來進(jìn)行的結(jié)構(gòu)，預(yù)充電信號PRC同樣在數(shù)據(jù)存取時(讀出時)維持H電平。因此，作為位線負(fù)載電路22和23的結(jié)構(gòu)，使用與圖10所示結(jié)構(gòu)相同的結(jié)構(gòu)。
在為了減小位線振幅，在數(shù)據(jù)讀出時將位線負(fù)載電路22維持激活狀態(tài)的半導(dǎo)體存儲器件的情況下，圖9所示的信號線例如根據(jù)地址變化檢測信號生成的信號來控制其預(yù)充電動作。
通過利用該預(yù)充電信號PRC，可以對虛擬電路共用地傳送預(yù)充電信號，與使用字線組選擇信號的情況相比，可簡化布線的布局。此外，可以獲得與實(shí)施方式3同樣的效果。
如以上那樣，根據(jù)本發(fā)明的實(shí)施方式4，在虛擬電路中，使用預(yù)充電信號PRC，對檢測對應(yīng)的字線的選擇/非選擇的信號線進(jìn)行充電，可簡化布線布局。
圖12是概略地表示本發(fā)明實(shí)施方式5的虛擬電路1結(jié)構(gòu)的圖。在圖12中，虛擬電路1包括與字線WLa-WLd分別對應(yīng)配置的虛擬單元DM；共用地連接到這些虛擬單元DM的虛擬字線DWL；接受字線組選擇信號(預(yù)解碼信號)的反轉(zhuǎn)電路24；響應(yīng)反轉(zhuǎn)電路24的輸出信號，選擇性地見虛擬字線DWL驅(qū)動到接地電壓電平的N溝道MOS晶體管26；與字線WLa-WLd分別對應(yīng)設(shè)置，響應(yīng)字線選擇信號WXa-WXd，并選擇性地導(dǎo)通，在導(dǎo)通時，將虛擬字線DWL驅(qū)動到電源電壓VCC電平的P溝道MOS晶體管28a至28d。
字線WLa-WLd分別由接受字線選擇信號WXa-WXd的字線驅(qū)動器WDa-WDd驅(qū)動。
在字線選擇信號Xp為L電平的非選擇狀態(tài)時，反轉(zhuǎn)電路24的輸出信號是H電平，MOS晶體管26導(dǎo)通，虛擬字線DWL維持接地電壓電平。這種情況下，字線選擇信號WXa-WXd都為非選擇狀態(tài)，字線WLa-WLd都為非選擇狀態(tài)。MOS晶體管28a-28d都為非導(dǎo)通狀態(tài)。
在字線組選擇信號Xp被驅(qū)動到H電平時，字線WLa-WLd的某一個被驅(qū)動到選擇狀態(tài)。這種情況下，反轉(zhuǎn)電路24的輸出信號變?yōu)長電平，MOS晶體管26成為非導(dǎo)通狀態(tài)。此外，字線選擇信號WXa-WXd的某一個變?yōu)長電平，MOS晶體管28a-28d的某一個導(dǎo)通。因此，虛擬字線DWL被驅(qū)動到H電平，虛擬位線DBL由4位的虛擬單元DM驅(qū)動，其電位迅速下降。
因此，在圖12所示的結(jié)構(gòu)中，使用字線選擇信號WXa-WXd，進(jìn)行虛擬字線DWL的向選擇狀態(tài)的驅(qū)動。在字線WLa-WLd中僅設(shè)置字線驅(qū)動器WDa-WDd，可以減輕字線WLa-WLd的負(fù)載，可以高速進(jìn)行字線WLa-WLd的充放電。
根據(jù)對應(yīng)字線的選擇/非選擇來驅(qū)動虛擬字線DWL，不需要用于虛擬字線選擇的信號線，可以降低虛擬電路的占有面積。此外，也不需要該信號線的充放電，可以降低消耗電流。
此外，虛擬字線DWL僅對四個虛擬單元DM的存取晶體管的柵極進(jìn)行充放電，使用MOS晶體管28a-28d，可以將虛擬字線DWL驅(qū)動高速驅(qū)動到電源電壓VCC電平。
再有，也可以使用預(yù)充電信號PRC或字線選擇信號WXa-WXd的OR信號來取代字線組選擇信號Xp。此外，在字線驅(qū)動器WDa-WDd的驅(qū)動力足夠大時，也可以使用該字線WLa-WLd上的信號的邏輯和信號來取代該字線組選擇信號Xp。
如以上那樣，根據(jù)本發(fā)明第5實(shí)施方式，對于規(guī)定數(shù)的字線，設(shè)置根據(jù)字線驅(qū)動信號選擇性地導(dǎo)通并將虛擬字線驅(qū)動到選擇狀態(tài)的MOS晶體管，與虛擬字線DWL有所不同，不需要用于檢測字線選擇的信號線，可以進(jìn)一步降低虛擬電路的布局面積和消耗電流。
圖13是概略地表示本發(fā)明實(shí)施方式6的虛擬電路1結(jié)構(gòu)的圖。圖13所示的虛擬電路1與圖12所示的虛擬電路1在以下方面結(jié)構(gòu)不同。即，設(shè)置根據(jù)字線選擇信號WXa-WXd，向虛擬字線DWL分別與字線WLa-WLd電耦合的P溝道MOS晶體管30a-30d，來取代圖12所示的虛擬字線驅(qū)動用的MOS晶體管28a-28d。圖13所示的虛擬電路1的其他結(jié)構(gòu)與圖12所示的虛擬電路1的結(jié)構(gòu)相同，在對應(yīng)的部分上附以同一參考標(biāo)號，并省略其詳細(xì)說明。
在圖13所示的虛擬電路1的結(jié)構(gòu)中，字線選擇信號WXa-WXd的某一個被驅(qū)動到選擇狀態(tài)時，MOS晶體管30a-30d的某一個導(dǎo)通。這種情況下，選擇字線與虛擬字線DWL耦合，所以虛擬字線DWL的電位變化與選擇字線WL(WLa-WLd的某一個)的電位變化相同。因此，即使陣列結(jié)構(gòu)不同，字線WLa-WLd的電位變化速度變化，也可以在虛擬字線DWL上正確地產(chǎn)生與該選擇字線的電位變化相同的電位變化。
相應(yīng)地，與陣列結(jié)構(gòu)無關(guān)，可以使基于字線選擇的對正規(guī)存儲器單元的位線BL和ZBL的數(shù)據(jù)讀出與從虛擬字線DWL的選擇至虛擬位線DBL的虛擬單元DM的數(shù)據(jù)讀出的期間相等。因此，例如即使在位線數(shù)目不同，選擇字線的電壓電平的上升速度變化的情況下，也可以將其變化正確地反映在虛擬字線DWL的電位變化上，可以按正確的時序來起動讀出動作。
再有，在圖13所示的結(jié)構(gòu)中，也可以使用P溝道MOS晶體管和N溝道MOS晶體管構(gòu)成的CMOS傳輸門電路來取代P溝道MOS晶體管30a-30d。
此外，為了虛擬字線DWL的非選擇狀態(tài)的驅(qū)動，可使用字線組選擇信號Xp。但是，在實(shí)施方式6中，也可用字線選擇信號WXa-WXd的邏輯積信號或字線WLa-WLd上的字線驅(qū)動信號的邏輯和信號來取代該字線組選擇信號Xp。
此外，也可以對MOS晶體管30a-30d的柵極提供字線驅(qū)動器WDa-WDd的輸出信號的反轉(zhuǎn)信號。
如以上那樣，根據(jù)本發(fā)明實(shí)施方式6，形成將與規(guī)定數(shù)的字線對應(yīng)設(shè)置的虛擬單元共用地連接的虛擬字線結(jié)構(gòu)，以在選擇對應(yīng)的字線時，將該選擇字線與虛擬字線進(jìn)行電耦合，無論陣列結(jié)構(gòu)如何，都可以對選擇字線和虛擬字線線按同一速度來改變電壓，可以按正確的時序激活讀出動作，而與陣列結(jié)構(gòu)無關(guān)。
圖14是概略地表示本發(fā)明實(shí)施方式7的半導(dǎo)體存儲器件的整體結(jié)構(gòu)的圖。在圖14中，本發(fā)明的半導(dǎo)體存儲器件包括存儲數(shù)據(jù)的存儲器電路35；對該存儲器電路35從一個端口(A端口)進(jìn)行存取的端 A接口(AIF)部40a；以及對存儲器電路35從另一端口(B端口)進(jìn)行存取的端口BIF部40b。
即，圖14所示的半導(dǎo)體存儲器件是具有兩個端口的雙端口SRAM。通過端口AIF部40a和端口BIF部40b，可以分別對存儲器電路35進(jìn)行存取。存儲器電路35包括存儲器單元陣列和進(jìn)行存儲器單元選擇及數(shù)據(jù)的寫入/讀出的存儲器周邊電路。端口AIF部40a和端口BIF部40b分別包括信號和數(shù)據(jù)的輸入輸出電路。
端口AIF部40a和端口BIF部40b可以分別與不同的處理器耦合，可以構(gòu)筑高效率的存儲器系統(tǒng)。
圖15是概略地表示圖14所示的包含存儲器電路35的存儲器陣列部結(jié)構(gòu)的圖。在圖15中，在正規(guī)存儲器陣列50中，將雙端口SRAM單元TMC排列成行列狀。該雙端口SRAM單元TMC可從端口A和端口B分別進(jìn)行存取。
為了從A端口進(jìn)行存取，分別對應(yīng)于該雙端口SRAM單元(以下，簡稱為存儲器單元)TMC的行，配置A端口字線WLA0-WLAn，而且分別對應(yīng)于存儲器單元列，設(shè)置A端口位線BLA0、ZBLA0至BLAn、ZBLAn。
此外，為了從B端口進(jìn)行存取，對應(yīng)于存儲器單元TMC的各行，配置B端口字線WLB0-WLBm，而且對應(yīng)于存儲器單元TMC的列，設(shè)置B端口位線BLB0、ZBLB0至BLBn、ZBLBn。
存儲器單元TMC被分割成多個列塊，對應(yīng)于各列塊，設(shè)置多路轉(zhuǎn)換器MUX0-MUXk。多路轉(zhuǎn)換器MUX0-MUXk分別包括與存儲器單元列對應(yīng)設(shè)置的列選擇門電路，根據(jù)A端口列選擇信號YA和B端口列選擇信號YB，將選擇列分別通過內(nèi)部數(shù)據(jù)總線與讀出放大器耦合。
分別對于多路轉(zhuǎn)換器MUX0至MUXk配置A端口讀出放大器和B端口讀出放大器。在圖15所示的結(jié)構(gòu)中，對應(yīng)于多路轉(zhuǎn)換器MUX0設(shè)置A端口讀出放大器SAA和B端口讀出放大器SAB0，對應(yīng)于多路轉(zhuǎn)換器MUXk，設(shè)置A端口讀出放大器SAAk和B端口讀出放大器SABk。
A端口讀出放大器SAA0至SAAk響應(yīng)A端口讀出起動信號SAE的激活而被激活，B端口讀出放大器SAB0至SABk響應(yīng)B端口讀出起動信號SEB的激活而被激活。這些讀出放大器SAA0至SAAk和SAB0至SABk分別配有圖35所示的鎖存型讀出放大器的結(jié)構(gòu)。通過這些讀出放大器SAA0或SAAk，分別輸出內(nèi)部讀出數(shù)據(jù)QA0至QAk，分別從B端口讀出放大器SAB0至SABk輸出內(nèi)部讀出數(shù)據(jù)QB0至QBk。
這些讀出起動信號SEA和SEB分別在來自對應(yīng)的端口的數(shù)據(jù)存取時被激活。因此，讀出放大器SAA0至SAAk和SAB0至SABk分別在來自A端口的存取時和來自B端口的存取時被激活。因此，在數(shù)據(jù)讀出時，可從A端口和B端口同時對同一地址的存儲器單元TMC進(jìn)行存取。但是，在對于同一地址的存儲器單元同時進(jìn)行數(shù)據(jù)的寫入和數(shù)據(jù)的讀出時，進(jìn)行仲裁處理，通常對于存取快的端口，提供存取許可。這種情況下，對于同一地址從端口A和端口B同時進(jìn)行數(shù)據(jù)讀出時，也可以進(jìn)行仲裁處理。
圖16是表示存儲器單元TMC的一例結(jié)構(gòu)的圖。在圖16中，存儲器單元TMC包括被連接在電源節(jié)點(diǎn)和存儲節(jié)點(diǎn)59之間，并且其柵極連接到存儲節(jié)點(diǎn)60的P溝道MOS晶體管51；被連接在電源節(jié)點(diǎn)和存儲節(jié)點(diǎn)59之間，并且其柵極連接到存儲節(jié)點(diǎn)59的P溝道MOS晶體管52；被連接在存儲節(jié)點(diǎn)59和接地節(jié)點(diǎn)之間，并且其柵極連接到存儲節(jié)點(diǎn)60的N溝道MOS晶體管53，以及被連接在存儲節(jié)點(diǎn)60和接地節(jié)點(diǎn)之間，并且其柵極連接到存儲節(jié)點(diǎn)59的N溝道MOS晶體管54。在存儲節(jié)點(diǎn)59和60上存儲互補(bǔ)數(shù)據(jù)，可以從端口A和端口B進(jìn)行存取。
存儲器單元TMC還包括響應(yīng)A端口字線WLA上的信號，并將存儲節(jié)點(diǎn)59和60分別連接到A端口位線BLA和ZBLA的N溝道MOS晶體管57和58；以及響應(yīng)B端口字線WLB上的信號，并將存儲節(jié)點(diǎn)59和60分別連接到B端口位線BLB和ZBLB的N溝道MOS晶體管55和56。
在從端口A進(jìn)行數(shù)據(jù)存取時，將A端口字線WLA驅(qū)動到選擇狀態(tài)，MOS晶體管57和58導(dǎo)通，存儲節(jié)點(diǎn)59和60分別與A端口位線BLA和ZBLA進(jìn)行電耦合。在從端口B進(jìn)行存取時，將B端口字線WLB驅(qū)動到選擇狀態(tài)，MOS晶體管55和56導(dǎo)通，存儲節(jié)點(diǎn)59和60分別與B端口位線BLB和ZBLB進(jìn)行電耦合。
圖17是概略地表示生成讀出起動信號SEA和SEB的部分結(jié)構(gòu)的圖。在圖17中，對于A端口字線WLA0-WLA3和B端口字線WLB0-WLB3，設(shè)置A端口虛擬電路70A0和B端口虛擬電路70B0，而對于A端口字線WLAi-WLAi+3和B端口字線WLBi-WLAi+3，設(shè)置A端口虛擬電路70Ah和B端口虛擬電路70Bh。A端口虛擬電路70A(集中地表示A端口虛擬電路70A0和70Ah等)與虛擬位線DBLA和ZDBLA耦合，B端口虛擬電路70B(集中地表示B端口虛擬電路70B0和70Bh等)與虛擬位線DBLB和ZDBLB耦合。
A端口字線WLA0-WLA3分別由接受字線選擇信號WXA0-WXA3的字線驅(qū)動器WDA驅(qū)動，而B端口字線WLB0-WLB3分別由接受各字線選擇信號WX1-WXB3的字線驅(qū)動器WDB驅(qū)動。
此外，A端口字線WLAi-WLAi+3分別由接受字線選擇信號WXAi-WXAi+3的字線驅(qū)動器WDA驅(qū)動，而B端口字線WLBi-WLBi+3分別由接受各字線選擇信號WXBi-WXBi+3的字線驅(qū)動器WDB驅(qū)動。
A端口虛擬電路70A0根據(jù)A端口字線選擇信號WXA0-WXA3和B端口字線選擇信號WXB0-WXB3來驅(qū)動虛擬位線DBLA和ZDBLA。A端口虛擬電路70Ah同樣根據(jù)字線選擇信號WXAi-WXAi+3、WXBi+3和WXBi-WXBi+3來驅(qū)動虛擬位線DBLA和ZDBLA。
將A端口虛擬位線DBLA和ZDBLA共用地設(shè)置在A端口虛擬電路70A中，通過未圖示的預(yù)充電電路預(yù)充電到備用時電源電壓電平。
B端口虛擬電路70B0同樣根據(jù)字線選擇信號WXA0-WXA3和WXB0-WXB3來驅(qū)動虛擬位線DBLB和ZDBLB，而B端口虛擬電路70Bh根據(jù)字線選擇信號WXAi-WXAi+3來驅(qū)動虛擬位線DBLB和ZDBLB。將這些B端口虛擬位線DBLB和ZDBLB共用地設(shè)置在B端口虛擬電路70B中，通過未圖示的預(yù)充電電路預(yù)充電到備用時電源電壓電平。
分別對于虛擬位線DBLA和DBLB，設(shè)置虛擬讀出放大器DSAA和DSAB。從這些虛擬讀出放大器DSAA和DSAB中，輸出讀出起動信號SEA和SEB。虛擬位線ZDBLA和ZDBLB的其一端被設(shè)定為斷路狀態(tài)。在從A端口和B端口進(jìn)行對同一行的存取時，這些虛擬位線ZDBLA和ZDBLB分別由A端口虛擬電路70A和B端口虛擬電路70B驅(qū)動。在數(shù)據(jù)存取時，即使對同一地址的存取進(jìn)行仲裁，也許可進(jìn)行對同一行不同列的存取。因此，對于同一行，產(chǎn)生從A端口和B端口同時進(jìn)行存取的狀態(tài)。
這種情況下，在圖16所示的存儲器單元TMC的結(jié)構(gòu)中，在存儲節(jié)點(diǎn)59中存儲L電平數(shù)據(jù)時，位線BLA和BLB兩者由MOS晶體管53放電。因此，在同一行的A端口字線和B端口字線被同時選擇時，位線BLA和BLB的放電速度由MOS晶體管53進(jìn)行限速。因此，與對不同行的存取時相比，其位線的電位速度變化速度慢。為了反映向同一行同時存取時的位線電位變化速度的變化，對于字線A端口虛擬電路70A和B端口虛擬電路70B，設(shè)置虛擬位線ZDBLA和ZDBLB，使虛擬位線DBLA和DBLB的電位變化速度下降。
即，將用于檢測A端口存取時的讀出時序的A端口虛擬電路70A和用于確定來自B端口的存取時的讀出時序的B端口虛擬電路70B分別與4行的存儲器單元TMC對應(yīng)配置。因此，分別在A端口虛擬電路70A和B端口虛擬電路70B中，以每4行1列來排列虛擬單元。
圖18是表示圖17所示的A端口虛擬電路70A的一例結(jié)構(gòu)的圖。在圖18中，表示與4行的存儲器單元對應(yīng)配置的字線WLAa至WLAd和與WLBa至WLBd對應(yīng)配置的A端口虛擬電路70A的結(jié)構(gòu)。
A端口字線WLAa-WLAd通過分別接受A端口字線選擇信號WXAa-WXAd的字線驅(qū)動器WDAa和WDAd被選擇性地驅(qū)動到選擇狀態(tài)。B端口字線WLBa-WLBd通過分別接受B端口字線選擇信號WXBa-WXBd的字線驅(qū)動器WDBa和WDBd被選擇性地驅(qū)動到選擇狀態(tài)。
A端口虛擬電路70A包括對應(yīng)于4行存儲器單元，以每4行1列配置的雙端口虛擬單元TDM；接受A端口字線選擇信號WXAa-WXAd的邏輯電路81a；接受B端口字線選擇信號WXBa-WXBd的邏輯電路80a；被串聯(lián)連接在信號線82a和電源節(jié)點(diǎn)之間，在各自柵極上接受邏輯電路80a和81a的輸出信號的P溝道MOS晶體管83a和84a；根據(jù)邏輯電路81a的輸出信號，選擇性地導(dǎo)通，在導(dǎo)通時，將信號線87a預(yù)充電到電源電壓VCC的P溝道MOS晶體管88a；共用地連接到4行的虛擬單元TDM的虛擬字線DWLA0和DWLA1；根據(jù)信號線82a上的電位來驅(qū)動虛擬字線DWLA1的反轉(zhuǎn)電路90a；以及根據(jù)信號線87a上的信號，來驅(qū)動虛擬字線DWLA0的反轉(zhuǎn)電路91a。
邏輯電路80a和81a分別由NAND電路或與其等效的電路構(gòu)成，在字線驅(qū)動信號WXBa-WXBb的某一個和字線選擇信號WXAa-WXAd的某一個被驅(qū)動到選擇狀態(tài)時，分別輸出H電平的信號。
而且，A端口虛擬電路70A包括在與同一行的存儲器單元對應(yīng)配置的字線組WLAa、WLBa-WLAd、WLBd都變成選擇狀態(tài)時，以及與字線WLAa-WLAd分別對應(yīng)配置的對應(yīng)的A端口字線的選擇時，將信號線87a放電到接地電壓電平的N溝道MOS晶體管89aa-89ad。
同一行選擇檢測電路85aa-85ad分別包括串聯(lián)連接在信號線82a和接地節(jié)點(diǎn)之間的N溝道MOS晶體管，字線MOS晶體管的柵極分別與對應(yīng)的A端口字線和B端口字線耦合。因此，信號線82a在與同一行的存儲器單元對應(yīng)配置的A端口字線和B端口字線都被驅(qū)動到選擇狀態(tài)時，被放電到接地電壓電平。信號線87a在該A端口字線WLAa-WLAd的某一個被驅(qū)動到選擇狀態(tài)時，被放電到接地電壓電平。
圖19是表示圖18所示的包含于A端口虛擬電路70A中的雙端口虛擬單元TDM的一例結(jié)構(gòu)。在圖19中，雙端口虛擬單元TDM包括被連接在電源節(jié)點(diǎn)和節(jié)點(diǎn)104a之間，并且其柵極連接到節(jié)點(diǎn)105a的P溝道MOS晶體管100a；被連接在電源節(jié)點(diǎn)和節(jié)點(diǎn)105a之間，并且其柵極連接到節(jié)點(diǎn)104a再連接到電源節(jié)點(diǎn)的P溝道MOS晶體管101a；被連接在節(jié)點(diǎn)104a和接地節(jié)點(diǎn)之間，并且其柵極連接到節(jié)點(diǎn)105a的N溝道MOS晶體管102a；以及被連接在節(jié)點(diǎn)105a和接地節(jié)點(diǎn)之間，并且其柵極連接到節(jié)點(diǎn)104a的N溝道MOS晶體管103a。
將MOS晶體管101a和103a的柵極通過布線連接到電源節(jié)點(diǎn)，從而可將節(jié)點(diǎn)105a固定為接地電壓電平，作為固定數(shù)據(jù)，可以存儲L電平數(shù)據(jù)。
雙端口虛擬單元TDM還包括響應(yīng)虛擬字線DWLA0上的信號，將節(jié)點(diǎn)105a與虛擬位線DBLA電連接的N溝道MOS晶體管107a；響應(yīng)虛擬字線DWLA1上的信號，將節(jié)點(diǎn)105a與互補(bǔ)的虛擬位線(子虛擬位線)ZDBLA電連接的N溝道MOS晶體管106a。虛擬位線DBLA與虛擬讀出放大器DSA電耦合。虛擬位線ZDBLA的其一端被設(shè)定為開路狀態(tài)。
在該雙端口虛擬單元TDM中，對于節(jié)點(diǎn)104a，還設(shè)置N溝道MOS晶體管108a和109a。向這些MOS晶體管108a和109a的柵極提供接地電壓，始終維持截止?fàn)顟B(tài)。但是，這些MOS晶體管108a和109a的其柵極分別與虛擬字線DWLA1和DWLA0耦合，或各自的源極端子連接到電源線也可以。
在圖19所示的雙端口虛擬單元TDM中，在虛擬字線DWLA1被驅(qū)動到選擇狀態(tài)時，即，如圖18所示，在同一行上配置的A端口字線WLA和B端口字線WLB被同時驅(qū)動到選擇狀態(tài)時，MOS晶體管106a導(dǎo)通，節(jié)點(diǎn)105a與虛擬位線ZDBLA電耦合。這種情況下，虛擬字線DWLA0也被驅(qū)動到選擇狀態(tài)，MOS晶體管107a導(dǎo)通，節(jié)點(diǎn)105a與虛擬位線DBLA電耦合。因此，通過MOS晶體管103a，從虛擬位線DBLA和ZDBLA向接地節(jié)點(diǎn)流過電流。由此，在正規(guī)存儲器單元中，可以在虛擬位線DBLA上產(chǎn)生電位變化，該電位變化反映了同一行被同時選擇并進(jìn)行數(shù)據(jù)讀出時的位線電位變化。
圖20是表示圖17所示的B端口虛擬電路70B的一例結(jié)構(gòu)的圖。
圖20所示的B端口虛擬電路70B的其結(jié)構(gòu)與圖18所示的A端口虛擬電路70A的結(jié)構(gòu)等效。在以每4行1列配置的雙端口虛擬單元TDM上共用地連接虛擬字線DWLB0和DWLAB1，根據(jù)這些虛擬字線DWLB0和DWLAB1上的信號電位，選擇雙端口虛擬單元TDM，驅(qū)動虛擬位線DBLB和ZDBLB。在圖20所示的B端口虛擬電路70B的結(jié)構(gòu)中，對于與圖18所示的A端口虛擬電路結(jié)構(gòu)的對應(yīng)的構(gòu)成部件，使用添加字b取代最初的添加字a，使用同一參照數(shù)字來表示其對應(yīng)關(guān)系，并省略其詳細(xì)結(jié)構(gòu)。
邏輯電路80b和81b分別在A端口字線選擇信號WXAa-WXAb的某一個和B端口字線選擇信號WXBa-WXBb的某一個變成選擇狀態(tài)時，輸出H電平的信號。MOS晶體管83b和84b變成導(dǎo)通狀態(tài)時，將信號線82b充電到電源電壓VCC電平。因此，在該B端口虛擬電路中，在同一行的A和B端口字線被同時選擇時，MOS晶體管83b和84b成為非導(dǎo)通狀態(tài)。此時，由同一行選擇檢測電路85ba-85bb的某一個，將信號線82b放電到接地電壓電平。
在B端口字線選擇信號WXBa-WXBd被選擇時，MOS晶體管88b成為非導(dǎo)通狀態(tài)，結(jié)束對信號線87b的預(yù)充電到電源電壓電平。這種情況下，字線WLBa-WLBd中設(shè)置的用于放電的N溝道MOS晶體管89ba-89bd的某一個成為導(dǎo)通狀態(tài)，信號線87b被放電到接地電壓電平。信號線82b和87b分別通過反轉(zhuǎn)電路90b和91b來反轉(zhuǎn)其信號電位，驅(qū)動虛擬字線DWLB1和DWLB0。因此，在來自該B端口的存取時，在字線WLBa-WLBd的某一個被驅(qū)動到選擇狀態(tài)時，虛擬字線DWLB0被驅(qū)動到選擇狀態(tài)，在同一行的字線被并行驅(qū)動到選擇狀態(tài)時，虛擬字線DWLB1被驅(qū)動到選擇狀態(tài)。
圖21是表示圖20所示的B端口虛擬電路70B中包含的雙端口虛擬單元TDM的結(jié)構(gòu)的圖。圖21所示的雙端口虛擬單元TDM僅是虛擬字線和虛擬位線的名稱有所不同，其結(jié)構(gòu)與圖19所示的A端口虛擬電路70A中包含的雙端口虛擬單元TDM相同。因此，在圖21中，為了明確地表示在B端口存取時驅(qū)動虛擬位線DBLB，在圖19所示的虛擬單元結(jié)構(gòu)中，使用添加字b取代添加字a，對于對應(yīng)的構(gòu)成部件使用同一參考標(biāo)號，并省略其詳細(xì)說明。
在圖21所示的虛擬單元TDM中，在虛擬字線DWLB0被驅(qū)動到選擇狀態(tài)時，MOS晶體管107b導(dǎo)通，節(jié)點(diǎn)105b與虛擬位線DBLB耦合。另一方面，在虛擬字線DWLB1被驅(qū)動到選擇狀態(tài)時，MOS晶體管106b導(dǎo)通，節(jié)點(diǎn)105b與互補(bǔ)虛擬位線ZDBLB電耦合。下面，說明圖15至圖21所示的半導(dǎo)體存儲器件的工作。
基本工作與通過一個端口進(jìn)行數(shù)據(jù)的存取的單端口SRAM相同。但是，A端口和B端口獨(dú)立地工作，所以有時因各工作時序和存取對象的地址而在相互的工作上產(chǎn)生干擾?？紤]到相互工作干擾的存取爭用，下面分別說明兩個工作狀態(tài)。
(a)對于同一行，不產(chǎn)生并行存取的情況存取工作幾乎是該工作狀態(tài)。即，有A端口和B端口的字線在同一行中未同時驅(qū)動到選擇狀態(tài)的情況。從存儲器單元TCM來看，是對應(yīng)的兩個字線同時并行而沒有驅(qū)動到選擇狀態(tài)的工作狀態(tài)。
圖22是表示將焦點(diǎn)設(shè)置在沒有產(chǎn)生同時選擇情況下的端口A上的工作的時序圖。假設(shè)端口B在不受端口A的工作干擾的條件下進(jìn)行工作。
根據(jù)來自端口A的存取，A端口字線WLA被驅(qū)動到選擇狀態(tài)。此時，與選擇A端口字線WLA同一行的B端口字線維持非選擇狀態(tài)。響應(yīng)該A端口字線WLA的選擇，圖16所示的存儲器單元TMC的存取晶體管57和58導(dǎo)通，存儲節(jié)點(diǎn)59和60分別與位線BLA和ZBLA電連接。
此時，圖18所示的邏輯電路81a的輸出信號同時變?yōu)镠電平，圖18所示的MOS晶體管88a成為非導(dǎo)通狀態(tài)。另一方面，圖18所示的MOS晶體管89aa-89ad的某一個導(dǎo)通，信號線87a被驅(qū)動到接地電壓電平，通過圖18所示的反轉(zhuǎn)電路91a的輸出信號，虛擬字線DWLA0的電壓電平上升。相應(yīng)地，圖19所示MOS晶體管107a導(dǎo)通，虛擬位線DBLA通過MOS晶體管103a放電，其電壓電平下降。對該虛擬位線DBLA設(shè)置的虛擬讀出放大器DSAA使虛擬位線DBLA的電壓電平變成VCC/2，將其輸出信號上升到H電平，讀出起動信號SEA被驅(qū)動到H電平。
在該A端口字線WLA的選擇時并行進(jìn)行列選擇動作，在圖15所示的讀出放大器SAA0-SAAk中，通過多路轉(zhuǎn)換器MUX0-MUXk傳送選擇列的位線電位，響應(yīng)讀出起動信號SEA的激活而差動放大該電位差，生成相應(yīng)的內(nèi)部讀出數(shù)據(jù)QA(QA0-QAk)。
在對同一行同時進(jìn)行A端口和B端口的存取時，來自B端口的與存取動作有關(guān)的電路對來自該A端口的存取不產(chǎn)生影響，所以可進(jìn)行與單端口的SRAM同樣的動作，可正確地設(shè)定相對于A端口存取的讀出時序，檢測虛擬位線DBLA的電位。
在該雙端口SRAM中，在A端口虛擬電路中，在A端口字線選擇時，四個虛擬單元TDM被同時驅(qū)動到選擇狀態(tài)，所以可以將虛擬位線DBLA以正規(guī)位線BLA或ZBLA的四倍速度來減低其電位，與單端口SRAM同樣，可以減小位線振幅，進(jìn)行讀出動作。
在來自B端口的存取時的有關(guān)B端口的B端口虛擬電路70B中，在圖22所示的信號波形圖中，如果使用與B端口相關(guān)聯(lián)的信號來取代與A端口相關(guān)聯(lián)的信號，可獲得其工作波形。
(b)并行產(chǎn)生從A端口和B端口對同一行的存取的情況對于雙端口SRAM，大多禁止同時進(jìn)行對同一地址(行和列地址)的存取動作。這是因?yàn)閺腁端口和B端口對同一地址進(jìn)行存取時，存取對象的地址數(shù)據(jù)被破壞的可能性高。因此，僅禁止對同一地址的同時存取，所以引起同一行被同時(并行)驅(qū)動到選擇狀態(tài)的狀態(tài)。
在進(jìn)行對同一行的并行存取的情況下，在電路動作方面，成為最差條件。首先，對于該電路動作為最差條件的理由說明如下。
圖23是表示在存儲器單元TMX中有來自一個端口的存取時的位線電流的流動圖。在圖23中，對于存儲器單元TMC的各構(gòu)成元件，在與圖16所示的存儲器單元TMC的構(gòu)成元件對應(yīng)的構(gòu)成元件上附以同一參考標(biāo)號。此時，從端口B有存取，考慮B端口字線被驅(qū)動到選擇狀態(tài)的狀態(tài)。這種情況下，存取晶體管55和56在其柵極上接受電源電壓電平的信號，成為導(dǎo)通狀態(tài)。另一方面，存取晶體管57和58在A端口字線為非選擇狀態(tài)時，其柵極電壓為接地電壓電平。此時，設(shè)在節(jié)點(diǎn)59上存儲L電平的數(shù)據(jù)，在存儲節(jié)點(diǎn)60上，存儲H電平數(shù)據(jù)。這種情況下，從B端口位線BLB通過MOS晶體管55和56流過電流。流過該位線BLB的電流I0的大小由存儲器單元TMC的驅(qū)動用的MOS晶體管53的電流驅(qū)動力來確定。
圖24是表示從A端口和B端口同時生成對同一行的存取時的存儲器單元TMC狀態(tài)的圖。在A端口和B端口選擇同一行時，在存儲器單元TMC中，存取晶體管55和56在柵極上接受電源電壓并導(dǎo)通，而存取晶體管57和58也同樣在柵極上接受電源電壓并導(dǎo)通。在存儲節(jié)點(diǎn)59和60上，分別存儲L電平數(shù)據(jù)和H電平電平。這種情況下，從B端口位線BLB流入電流I1，而從A端口位線BLA向該存儲器單元TMC流入電流I2。這些電流I1和I2之和成為通過MOS晶體管53流過的電流I3。
電流I0和I2之和I3與MOS晶體管53的驅(qū)動電流I3相等。因此，在A端口和B端口對同一行同時存取時，位線電流I1和I2受到MOS晶體管53的電流驅(qū)動力限制。這種情況下，通常滿足下式的關(guān)系。
I1+I2＝I3＜2·I0在同一行被同時存取時，通過MOS晶體管53流過的電流I3幾乎與圖23所示的電流I0相等。因此，在同一行同時被A端口和B端口存取時，位線電流I1和I2分別比電流I0小。即，每個存取晶體管的位線電流抽取速度在圖24所示的同一行的同時存取時變慢。因此，在假設(shè)產(chǎn)生同一行存取的情況來設(shè)計(jì)讀出起動時序的情況下，將通常頻繁進(jìn)行的單端口存取的讀出時序不必要地延遲。這種情況下，因讀出時序的延遲，位線間電位差被進(jìn)一步擴(kuò)大，消耗電流增大。
因此，在這樣的對同一行的同時存取時的位線電位變化速度下降時，通過將虛擬位線DBL(DBLA、DBLB)和ZDBL(ZDBLA、ZDBLB)都連接到虛擬單元的同一內(nèi)部(存儲)節(jié)點(diǎn)，可以調(diào)整虛擬位線的電位變化速度。
圖25是表示對同一行的同時存取時的動作的信號波形圖。在圖25中，還表示關(guān)注于A端口的信號波形。
首先，根據(jù)來自A端口和B端口的對同一行的存取，A端口字線WLA和B端口字線WLB都被驅(qū)動到H電平。根據(jù)對A端口字線WLA的選擇狀態(tài)的驅(qū)動，連接到該選擇A端口字線WLA的存儲器單元TMC的存取晶體管都成為導(dǎo)通狀態(tài)。即，在圖16所示的存儲器單元TMC中，存取晶體管55-58都成為導(dǎo)通狀態(tài)。相應(yīng)地，位線BLA和ZBLA的一方的電位隨著對應(yīng)的存儲器單元的存儲數(shù)據(jù)而下降。這種情況下，如前面參照圖24進(jìn)行的說明，該位線的電位與單端口存取時相比，緩慢地下降。
另一方面，在A端口字線WLA和B端口字線WLB都被驅(qū)動到選擇狀態(tài)時，在A端口虛擬電路70A中，圖18所示的邏輯電路80a和81a的輸出信號變成H電平，對信號線82a和87a的充電動作結(jié)束。這種情況下，由于同一行的字線同時被選擇，所以它們的信號線82a和87a都被放電到接地電壓電平，虛擬位線DWL0和DWLA1的電壓電平相應(yīng)地上升到H電平。
在虛擬字線DWLA0和DWLA1都變?yōu)镠電平時，在圖19所示的虛擬單元TDM中，存取晶體管106a和105a都導(dǎo)通，虛擬位線DBLA和DBLB的電位下降。在這種情況下，在虛擬單元中通過圖19所示的MOS晶體管103a進(jìn)行這些虛擬位線DBLA和ZDBLA的放電，所以其電位下降速度比一個端口的存取時慢。在該虛擬位線DBLA的電位例如達(dá)到中間電壓VCC/2時，圖17所示的虛擬讀出放大器DSAA的讀出起動信號SEA上升到H電平，圖15所示的讀出放大器SAA0-SAAk被激活，將內(nèi)部讀出節(jié)點(diǎn)的電位差差動放大，生成內(nèi)部讀出數(shù)據(jù)QA。
因此，在對同一行的同時存取時，在位線BLA和ZBLA的電位下降速度慢的情況下，通過將虛擬位線ZDBL共用地連接到虛擬單元的內(nèi)部節(jié)點(diǎn)，將虛擬位線DBLA的電位下降速度同樣地延遲，可以按反映了位線電位變化速度下降的電位變化速度來對虛擬位線進(jìn)行放電。由此，在位線BLA和ZBLA的電位差，即讀出放大器SAA內(nèi)的讀出節(jié)點(diǎn)的電位差被正確地?cái)U(kuò)大到合適的電壓電平時，可以激活讀出起動信號SEA，可以進(jìn)行正確的讀出動作。
就圖25所示的動作來說，在與B端口相關(guān)聯(lián)的位線BLB、ZBLB和虛擬位線DBLA中也產(chǎn)生同樣的電位變化。因此，在某一個端口進(jìn)行存取時，都可按正確的時序進(jìn)行讀出動作。
此外，在進(jìn)行對同一行的存取時，使用虛擬位線ZDBL和ZDBLB及ZDBLB，以便虛擬位線的電位下降速度變慢。這些虛擬位線與正規(guī)位線BLA、ZBLA同樣，在通過未圖示的負(fù)載電路備用時，被預(yù)充電到電源電壓VCC電平。
通過分別設(shè)置A端口虛擬電路70A和B端口虛擬電路70B，在來自A端口的存取時和來自B端口的存取時，可以正確地進(jìn)行A端口讀出放大器和B端口讀出放大器的激活。此外，即使在進(jìn)行對同一行同時存取時，也可以按照這些位線的電位下降速度，分別調(diào)整讀出起動信號SEA和SEB的激活時序。
再有，例如在圖20所示的B端口虛擬電路70B的結(jié)構(gòu)中，在A端口字線WLAa和B端口字線WLBd同時被選擇時，邏輯電路80b和81b的輸出信號變成H電平，使信號線82b或87b的充電動作停止?？墒?，在這種情況下，檢測同一行的同時選擇的電路85ba-85bb為非導(dǎo)通狀態(tài)，僅進(jìn)行信號線87b的放電，而不進(jìn)行信號線82b的放電。因此，虛擬字線DWLB0被驅(qū)動到選擇狀態(tài)，虛擬字線DWLB1維持非選擇狀態(tài)。因此，與單端口存取時同樣，虛擬位線DBLB以正規(guī)位線的放電速度的四倍，通過4位的虛擬單元TDM高速放電。在A端口虛擬電路70A中也進(jìn)行同樣的動作。因此，在對相同字線的不同列進(jìn)行存取時，可以按與單端口存取時同樣的速度進(jìn)行虛擬位線放電。
因此，僅在配置于同一行的A端口字線和B端口字線同時被選擇時，才將互補(bǔ)的虛擬位線ZDBLB和ZCBLA共用地與虛擬單元TDM的內(nèi)部節(jié)點(diǎn)電耦合，可以使虛擬位線的電位下降速度慢。
如以上那樣，根據(jù)本發(fā)明實(shí)施方式7，在雙端口SRAM中，分別對于A端口和B端口設(shè)置虛擬電路，在對同一行的存取時，將包含于虛擬電路中的虛擬單元的內(nèi)部存儲節(jié)點(diǎn)與互補(bǔ)虛擬位線電耦合。因此，在雙端口SRAM中，即使在進(jìn)行對同一行的同時存取時，也可以按照正規(guī)位線的電位變化來調(diào)整虛擬位線的電位變化速度，無論陣列結(jié)構(gòu)和工作狀況如何，都可以正確地生成讀出起動時序。
圖26是表示本發(fā)明實(shí)施方式8的A端口虛擬電路70A結(jié)構(gòu)的圖。圖26所示的A端口虛擬電路70A的結(jié)構(gòu)與圖18所示的A端口虛擬電路70A的其結(jié)構(gòu)在以下方面有所不同。即，信號線82a通過MOS晶體管84a與電源節(jié)點(diǎn)耦合。對MOS晶體管84a和88a的柵極提供A端口字線組選擇信號XAp(預(yù)解碼信號)。而信號線82a通過柵極上接受反轉(zhuǎn)電路90a的輸出信號的P溝道MOS晶體管110a與電源節(jié)點(diǎn)耦合。
A端口字線組選擇信號XAp與圖7所示的字線組選擇信號Xp對應(yīng)，在選擇A端口字線WLa至WLd的某一個時被驅(qū)動到選擇狀態(tài)。
圖26所示的A端口虛擬電路70A的其他結(jié)構(gòu)與圖18所示的A端口虛擬電路70A的結(jié)構(gòu)相同，在對應(yīng)的部分上附以同一參考號碼，并省略其詳細(xì)說明。
在圖26所示的A端口虛擬電路70A的結(jié)構(gòu)中，為了信號線82a和87a的充電控制而使用A端口字線組選擇信號XAp。因此，不需要圖18所示的邏輯電路80a和81a，可以降低該A端口虛擬電路70A的占有面積。
在A端口虛擬線組選擇信號XAp變?yōu)檫x擇狀態(tài)的H電平時，A端口字線WLAa-WLAd的某一個被驅(qū)動到選擇狀態(tài)。這時，信號線87a通過MOS晶體管89aa至89ad放電。虛擬字線DWLA0相應(yīng)地通過反轉(zhuǎn)電路91a被驅(qū)動到H電平，進(jìn)行虛擬位線DBLA的放電。在B端口字線選擇信號WXBa-WXBd都為非選擇狀態(tài)時，不進(jìn)行信號線82a的放電。這是因?yàn)橥恍羞x擇檢測電路85aa-85ad都為非導(dǎo)通狀態(tài)。這種情況下，反轉(zhuǎn)電路90a的輸出信號是L電平，MOS晶體管110a導(dǎo)通，使信號線82a保持電源電壓VCC電平。
在A端口和B端口對同一行進(jìn)行存取時，信號線82a放電，虛擬字線DWLA1被驅(qū)動到選擇狀態(tài)，虛擬位線ZDBLA放電，使虛擬位線DBLA的放電速度下降。
再有，在圖26所示的結(jié)構(gòu)中，工作循環(huán)短，即使信號線82a成為浮置狀態(tài)，其漏泄電流也是小到可忽略電位下降量的程度，特別是在不產(chǎn)生錯誤動作的情況下，不需要設(shè)置MOS晶體管110a。
此外，也可以使用A端口預(yù)充電信號來取代字線組選擇信號XAp。
對于B端口虛擬電路70B，在圖20所示的結(jié)構(gòu)中，也可以使用B端口字線組選擇信號。這種情況下，在圖26所示的A端口虛擬電路70A的結(jié)構(gòu)中，如果切換B端口關(guān)聯(lián)的信號和A端口關(guān)聯(lián)的信號，則可獲得B端口虛擬電路70B的結(jié)構(gòu)。
在圖26所示的結(jié)構(gòu)中，也進(jìn)行與前面實(shí)施方式7同樣的動作，可獲得同樣的效果。
如以上那樣，根據(jù)本發(fā)明實(shí)施方式8，使用端口字線組選擇信號，控制用于檢測字線的選擇/非選擇的信號線的充電，不需要線選擇信號或字線驅(qū)動信號，來檢測字線的選擇/非選擇，可降低電路占有面積。
再有，A端口字線組選擇信號XAp可使用與實(shí)施方式4同樣的結(jié)構(gòu)來生成。
圖27是概略地表示本發(fā)明實(shí)施方式9的B端口虛擬電路70B結(jié)構(gòu)的圖。在圖27所示的結(jié)構(gòu)中，對于B端口虛擬電路70B，也設(shè)置字線WLAa-WLAd和WLBa-WLBd。即，對應(yīng)于4行的正規(guī)存儲器單元，以每4行1列地配置雙端口虛擬單元TDM。它們的四位的雙端口虛擬單元TDM分別共用地與虛擬字線DWLB0和DWLB1耦合。它們的虛擬字線DWLB0和DWLB1的雙端口單元TDM的連接與前面圖19所示的虛擬單元相同。
字線WLAa-WLAd分別由接受A端口字線選擇信號WXAa-WXAd的字線驅(qū)動器WDAa-WDAd驅(qū)動。B端口字線WLBa-WLBd分別由接受B端口字線選擇信號WXBa-WXBd的字線驅(qū)動器WDBa-WDBd驅(qū)動。
分別對于B端口字線WLBa-WLBd，設(shè)置端口字線選擇信號WXBa-WXBd在選擇狀態(tài)時導(dǎo)通，并將虛擬字線DWLB0充電到電源電壓VCC電平的P溝道MOS晶體管112ba-112bdB。而分別對于存儲器單元行，設(shè)置對于同一行的字線的字線選擇信號同時被選擇時導(dǎo)通，將虛擬字線DWLB1充電到電源電壓VCC電平的同一行選擇電路114ba-114bd。
虛擬字線DWLB1和DWLB0分別通過N溝道MOS晶體管117b和118b而分別與接地節(jié)點(diǎn)耦合，N溝道MOS晶體管117b和118b根據(jù)接收B端口字線組選擇信號XBp的反轉(zhuǎn)電路116b的輸出信號，選擇性地導(dǎo)通。
在圖27所示的B端口虛擬電路70B的結(jié)構(gòu)中，在B端口字線WLBa-WLBd的某一個被選擇時，虛擬字線DWLB0通過對應(yīng)的MOS晶體管112b(112ba-112bd的某一個)被驅(qū)動到電源電壓電平，虛擬位線DBLB通過它們的四位的雙端口虛擬單元TDM放電。
此時，在同一行的字線同時被選擇的情況下，通過同一行選擇檢測電路114ba-114bd的某一個，虛擬字線DWLB1被充電到電源電壓VCC電平，互補(bǔ)的虛擬字線ZDBLB同樣通過四位的雙端口虛擬單元TDM放電。
因此，在圖27所示的B端口虛擬電路70b的結(jié)構(gòu)中，有進(jìn)行與前面實(shí)施方式7所示的虛擬電路同樣的動作，可獲得同樣的效果。
在圖27所示的電路結(jié)構(gòu)中，根據(jù)字線選擇信號WXBa-WXBd和WXAa-WXAd，進(jìn)行虛擬字線DWLB0和DWLB1的充電。因此，在字線WLBa-WLBd和WLAa-WLAd中不連接負(fù)載，可以對字線WLBa-WLBd和WLAa-WLAd高速地進(jìn)行充放電。
此外，根據(jù)字線選擇檢測結(jié)果分別直接驅(qū)動虛擬字線DWLB0和DWLB1，不需要用于字線選擇的信號線，可以減少電路占有面積。而且，沒有該字線選擇檢測的信號線的充放電，可減少消耗電流。
再有，在圖27所示的B端口虛擬電路70B的結(jié)構(gòu)中，也可以使用預(yù)充電信號來取代字線組選擇信號XBp。此外，虛擬字線DWLB1在單端口存取時成為浮置狀態(tài)，認(rèn)為其電壓電平為不穩(wěn)定的情況下，使用根據(jù)反轉(zhuǎn)電路116b的輸出信號的反轉(zhuǎn)信號選擇性導(dǎo)通的N溝道MOS晶體管，設(shè)置將該虛擬字線DWLB1保持在接地電壓電平的反饋路徑就可以。
再有，在圖27所示的B端口虛擬電路70B的結(jié)構(gòu)中，如果交換B端口字線WLBa-WLBd和A端口字線WLAa-WLAd的位置，則可以獲得A端口虛擬電路的結(jié)構(gòu)。
如以上那樣，根據(jù)本發(fā)明實(shí)施方式9，形成根據(jù)選擇信號選擇性地驅(qū)動虛擬字線的電位的結(jié)構(gòu)，可減輕字線的負(fù)載，進(jìn)行高速動作。
此外，不需要字線選擇檢測的信號線，可減少電路占有面積，減少消耗電流。
圖28是表示本發(fā)明實(shí)施方式10的B端口虛擬電路70B結(jié)構(gòu)的圖。在圖28中，對于B端口虛擬電路70B，設(shè)置字線WLAa-WLAd和WLBa-WLBd。
字線WLBa-WLBd由接受B端口字線選擇信號WXBa-WXBd的字線驅(qū)動器WDBa-WDBd驅(qū)動，字線WLAa-WLAd由接受A端口字線選擇信號WXAa-WXAd的字線驅(qū)動器WDAa-WDAd驅(qū)動。
B端口虛擬電路70B包括以每4行1列配置的雙端口虛擬單元TDM；與其雙端口虛擬單元TDM共用地耦合的虛擬字線DWLB0和DWLB1；分別響應(yīng)B端口字線選擇信號WXBa-WXBd而選擇性地導(dǎo)通，在導(dǎo)通時，將對應(yīng)的字線WLBa-WLBd與虛擬字線DWLB0耦合的P溝道MOS晶體管120ba-120bd；根據(jù)對同一行的字線選擇信號，將A端口字線WLAa-WLAd與虛擬字線DWB1電耦合的同一行選擇檢測電路122ba-122bd。這些同一行選擇檢測電路122ba-122bd分別由其柵極接受分別對應(yīng)行的字線選擇信號WXBa、WXAa-WXBd、WXAd的P溝道MOS晶體管的串聯(lián)體構(gòu)成。
虛擬字線DWLB0和DWLB1分別通過N溝道MOS晶體管118b和117b與接地節(jié)點(diǎn)耦合，N溝道MOS晶體管118b和117b響應(yīng)接受B端口字線組選擇信號XBp的反轉(zhuǎn)電路116b的輸出信號并選擇性地導(dǎo)通。
在圖28所示的B端口虛擬電路70B的結(jié)構(gòu)中，在字線WLBa-WLBd的某一個被選擇時，選擇B端口字線與虛擬字線DWLB0電耦合。因此，可以與選擇B端口字線的電位變化相同地設(shè)定該虛擬字線DWLB0的電位變化。此外，在同一行的字線同時被選擇時，虛擬字線DWLB1與選擇A端口字線電耦合，可以與選擇A端口字線的電位變化相同地設(shè)定該虛擬字線DWLB1的電位變化。
因此，即使在存儲器陣列的位-字結(jié)構(gòu)變更的情況下，也可以正確地跟隨字線電位變化，使虛擬字線DWLB0和DWLB1的電位變化，可以與正規(guī)存儲器單元的正規(guī)位線的驅(qū)動時序相同地設(shè)定虛擬單元TDM的虛擬位線DBLB和ZDBLB的驅(qū)動時序。
此外，在圖28所示的B端口虛擬電路70B的結(jié)構(gòu)中，通過交換B端口字線WLBa-WLBd和A端口字線WLAa-WLAd的位置，可獲得A端口虛擬電路的結(jié)構(gòu)。這里，在各結(jié)構(gòu)部件中，使用接續(xù)參照數(shù)字的添加字b，來表示這些構(gòu)成部件是B端口虛擬電路的構(gòu)成部件。
此外，在圖28所示的結(jié)構(gòu)中，也可以使用預(yù)充電信號來取代B端口字線組選擇信號XBp。
可以用CMOS傳輸門電路來構(gòu)成這些P溝道MOS晶體管120ba-120bd，而同一行選擇檢測電路122ba-122bd也可由CMOS傳輸門電路的串聯(lián)體構(gòu)成。
如以上那樣，根據(jù)本發(fā)明實(shí)施方式10，在字線選擇時，將選擇字線與虛擬字線電耦合，可與選擇字線的電位變化相同地設(shè)定虛擬字線的電位變化，即使因陣列結(jié)構(gòu)而產(chǎn)生字線電位變化速度上的變化，也可以根據(jù)字線電位變化來改變虛擬字線的電位，可以正確地以同一時序、即與正規(guī)位線的驅(qū)動時序相同地設(shè)定虛擬單元的虛擬位線的驅(qū)動時序。
圖29是表示本發(fā)明實(shí)施方式11的B端口虛擬電路70B的結(jié)構(gòu)的圖。圖29所示的B端口虛擬電路70B的其結(jié)構(gòu)在以下方面與圖28所示的B端口虛擬電路有所不同。即，向分別與虛擬字線DWLB0和B端口虛擬字線WLBa-WLBd耦合的P溝道MOS晶體管120ba-120bd的柵極，分別提供接受B端口字線WLBa-WLBd上的字線驅(qū)動信號的反轉(zhuǎn)電路125ba-125bd的輸出信號。
各個同一行選擇檢測電路122ba-122bd包括接受對應(yīng)的行的字線上的字線驅(qū)動信號的NAND電路127；以及根據(jù)NAND電路127的輸出信號選擇性地導(dǎo)通，在導(dǎo)通時，將對應(yīng)的A端口字線WXAa-WXAd與虛擬字線DWLB1耦合的P溝道MOS晶體管128。
圖29所示的端口虛擬電路70b的其他結(jié)構(gòu)與圖28所示的結(jié)構(gòu)相同，在對應(yīng)的部分上附以同一參考號碼，并省略其詳細(xì)說明。
圖29所示的B端口虛擬電路70B的結(jié)構(gòu)情況下，在同時選擇同一行的字線時，通過一個MOS晶體管128，選擇A端口字線(WLAa-WLAd的某一個)與虛擬字線DWLB1電耦合。因此，可以減小該選擇A端口字線和虛擬字線DWLB1間的寄生電阻，可以正確地跟隨選擇A端口字線電位變化來驅(qū)動虛擬字線DWLB1。
再有，圖29所示的B端口虛擬電路70B的工作與圖28所示的B端口虛擬電路70B的電路的工作相同，可以獲得同樣的效果。而且，可以進(jìn)一步改善虛擬字線DWLB1的電位的對選擇A端口字線的跟隨性。
再有，設(shè)置反轉(zhuǎn)電路125ba-125bd的原因在于，使延遲與該同一行選擇檢測電路122ba-122bd的NAND電路127的門電路延遲一致，以及調(diào)整對MOS晶體管120ba至120bd的控制信號的邏輯電平。
在圖29所示的結(jié)構(gòu)中，也可以分別向P溝道MOS晶體管120ba-120bd提供B端口字線選擇信號WXBa-WXBd，來取代反轉(zhuǎn)電路125ba-125bd的輸出。此外，在同一行選擇檢測電路122ba-122bd中，也可以分別提供字線選擇信號WXAa、WXBa-WXBd、WXAd的對應(yīng)的字線選擇信號組。
在圖29所示的結(jié)構(gòu)中，通過交換字線WLBa-WLBd、A端口字線WLAa-WLAd的位置，可得到相對于A端口虛擬電路的結(jié)構(gòu)。
圖30是表示本發(fā)明實(shí)施方式11的變更例的B端口虛擬電路70B結(jié)構(gòu)的圖。圖30所示的B端口虛擬電路70B的結(jié)構(gòu)在以下方面與圖29所示的B端口虛擬電路70B的結(jié)構(gòu)有所不同。即，取代分別接受B端口字線WLBa-WLBd上的字線驅(qū)動信號的反轉(zhuǎn)電路125ba-125bd，分別使用其第1輸入與電源節(jié)點(diǎn)耦合、在其第2輸入上接受對應(yīng)的字線驅(qū)動信號的雙輸入NANA電路130ba-130bd。圖30所示的B端口虛擬電路70B的其他結(jié)構(gòu)與圖29所示的B端口虛擬電路的結(jié)構(gòu)相同，在對應(yīng)的部分上附以同一參考號碼，并省略其詳細(xì)說明。
圖30所示的B端口虛擬電路70B的結(jié)構(gòu)情況下，B端口字線WLBa-WLBd分別與NAND電路130ba-130bd耦合，而字線WLAa-WLAd分別與NAND電路127耦合。因此，字線WLBa-WLBd和WLAa-WLAd的負(fù)載相同，在B端口存取時和A端口存取時，無論端口如何，都可以使選擇字線的電位變化均勻。
再有，在該結(jié)構(gòu)中，也可以將字線選擇信號用作虛擬字線驅(qū)動控制信號，取代字線驅(qū)動信號。
圖31是表示本發(fā)明實(shí)施方式11的變更例的A端口虛擬電路70A結(jié)構(gòu)的圖。在圖31中，A端口虛擬電路70A包括按每4行1列排列的雙端口虛擬單元TDM；與四位的雙端口虛擬單元TDM共用地分別設(shè)置的虛擬字線DWLA0和DWLA1；以及與所有的虛擬單元TDM共用地耦合的虛擬位線DBLA和ZDBLA。雙端口虛擬單元TDM和虛擬字線DWLA0、DWLA1、虛擬位線DBLA和ZDBLA的連接與前面圖19所示的虛擬單元的連接相同。
在該A端口虛擬電路70A中，對于字線WLBa和WLAa的組，設(shè)置同一行選擇檢測電路122aa，對于字線WLBd和WLAd的組，設(shè)置同一行選擇檢測電路122ad。這些同一行選擇檢測電路122aa和122ad的各個電路包括接受對應(yīng)的字線上的字線驅(qū)動信號的NAND電路127；以及根據(jù)NAND電路127的輸出信號選擇性地導(dǎo)通，在導(dǎo)通時，將對應(yīng)的B端口字線上的字線驅(qū)動信號與虛擬字線DWLA1耦合的P溝道MOS晶體管128。
在該A端口虛擬電路70A中，還分別對應(yīng)于A端口字線WLAa-WLAd來設(shè)置NAND電路130aa-130ad和P溝道MOS晶體管120aa-120ad，NAND電路130aa-130ad在第1輸入上接受對應(yīng)的A端口字線上的字線驅(qū)動信號，其第2輸入與電源節(jié)點(diǎn)耦合，而P溝道MOS晶體管120aa-120ad根據(jù)NADA電路130aa-130ad的輸出信號，將對應(yīng)的A端口字線WLAa-WLAd分別與虛擬字線DWLA0電耦合。
虛擬字線DWLA0通過N溝道MOS晶體管118a而與接地節(jié)點(diǎn)耦合，該N溝道MOS晶體管響應(yīng)A端口字線組選擇信號XAp接受的反轉(zhuǎn)電路116a的輸出信號并選擇性地導(dǎo)通。虛擬字線DWLA1通過N溝道MOS晶體管117a與接地節(jié)點(diǎn)耦合，該N溝道MOS晶體管根據(jù)該反轉(zhuǎn)電路116a的輸出信號選擇性地導(dǎo)通。
在圖31所示的A端口虛擬電路70A的結(jié)構(gòu)中，與B端口虛擬電路同樣，A端口字線WLAa-WLAd由接受A端口字線選擇信號WXAa-WXAd的字線驅(qū)動器WDAa-WDAd驅(qū)動，B端口字線WLBa-WLBd分別由接受B端口字線選擇信號WXBa-WXBd的字線驅(qū)動器WDBa-WDBd驅(qū)動。
在A端口字線WLAa-WLAd的某一個被選擇時，選擇A端口字線通過MOS晶體管120aa-120ad的某一個與虛擬字線DWLA0耦合，MOS晶體管118a在反轉(zhuǎn)電路116a的輸出信號為L電平時處于非導(dǎo)通狀態(tài)，所以虛擬字線DWLA0的電壓電平上升。相應(yīng)地，通過四位的雙端口虛擬單元TDM，虛擬位線DBLA被放電。
在對同一行是來自B端口和A端口的存取時，通過同一行選擇檢測電路122aa-122ad的某一個，選擇B端口字線與虛擬字線DWLA1耦合。由此，虛擬位線ZDBLA通過四位的雙端口虛擬單元TDM放電。
因此，在A端口虛擬電路70A中，也通過與圖30所示的B端口虛擬電路相同的電路結(jié)構(gòu)，僅切換布線的連接，就可以形成A端口虛擬電路70A和B端口虛擬電路70B。
再有，在該變更例的結(jié)構(gòu)中，為了字線的選擇檢測，也可以不使用字線驅(qū)動信號，而使用字線選擇信號。
如以上那樣，根據(jù)本發(fā)明實(shí)施方式11，檢測與同一行中對應(yīng)配置的B端口字線和A端口字線上的同時選擇，根據(jù)其檢測結(jié)果，將另一端口的字線與虛擬字線耦合，并將雙端口虛擬單元的存儲節(jié)點(diǎn)與互補(bǔ)虛擬位線耦合。因此，可以使虛擬字線的電位變化跟隨選擇字線的電位變化，可以使虛擬位線的電位變化開始時序與正規(guī)位線的電位變化開始時序相同，可以正確地檢測讀出時序。
圖32是概略地表示本發(fā)明實(shí)施方式12的半導(dǎo)體存儲器件的主要部分結(jié)構(gòu)的圖。圖32所示的半導(dǎo)體存儲器件的其結(jié)構(gòu)在以下方面與圖1所示的半導(dǎo)體存儲器件有所不同。即，與字線WL0-WLm分別對應(yīng)配置的字線驅(qū)動器WV0-WVm分別由NOR電路構(gòu)成，接受與第1輸入對應(yīng)的字線選擇信號WX0-WXm，在第2輸入上接受來自虛擬讀出放大器DSA的讀出起動信號SE。其他結(jié)構(gòu)與圖1所示的半導(dǎo)體存儲器件的結(jié)構(gòu)相同，在對應(yīng)的部分上附以同一參考號碼，并省略其詳細(xì)說明。
該字線驅(qū)動器WV0-WVm在讀出起動信號SE的非激活時，與圖1所示的字線驅(qū)動器WD0-WDm同樣作為反向器動作。另一方面，在讀出起動信號SE上升時，這些字線驅(qū)動器WV0-WVm無論對應(yīng)的字線選擇信號的狀態(tài)如何，都將該輸出信號驅(qū)動到L電平，相應(yīng)地，選擇總線被驅(qū)動到非選擇狀態(tài)。
圖33是表示圖32所示的半導(dǎo)體存儲器件的工作的信號波形圖。以下，參照圖33，說明圖32所示的半導(dǎo)體存儲器件的工作。
在備用狀態(tài)時，讀出起動信號SE為L電平，字線驅(qū)動器WV0-WVm用作反向器。備用狀態(tài)時，這些字線選擇信號WX0-WXm都為H電平，字線WL0-WLm都為非選擇狀態(tài)。虛擬位線DBL和正規(guī)位線BL、ZBL通過未圖示的預(yù)充電電路被預(yù)充電到電源電壓VCC電平。
例如，時鐘信號上升，存儲器單元選擇循環(huán)開始時，字線選擇信號WX0-WXm的某一個根據(jù)提供的X地址信號被驅(qū)動到選擇狀態(tài)。相應(yīng)地，字線驅(qū)動器WV0-WVm中的與選擇行對應(yīng)配置的字線驅(qū)動器的輸出信號(字線驅(qū)動信號)變?yōu)镠電平，與相應(yīng)選擇行對應(yīng)配置的字線WL(WL0-WLm的某一個)的電壓電平上升。隨著該選擇字線WL的電位上升，連接到選擇字線WL的1行存儲器單元MC的存儲節(jié)點(diǎn)與位線BL和ZBL耦合，按照其存儲數(shù)據(jù)，正規(guī)位線BL和ZBL一方的電位下降。
另一方面，根據(jù)字線WL的選擇，在與選擇行對應(yīng)配置的虛擬電路中虛擬字線DWL被驅(qū)動到選擇狀態(tài)，虛擬位線DBL被多個虛擬單元驅(qū)動，與正規(guī)位線的電位下降相比，其電位迅速下降。
該虛擬位線DBL的電壓電平達(dá)到規(guī)定電壓電平(例如VCC/2)時，來自虛擬讀出放大器DSA的讀出起動信號SE變?yōu)镠電平。
在讀出放大器SA0-SAk中，通過分別對應(yīng)的多路轉(zhuǎn)換器MUX0-MUXk傳送選擇列的位線對的電位變化，根據(jù)該讀出起動信號SE，讀出放大器SA0-SAk被激活，差動放大并鎖存各個讀出節(jié)點(diǎn)的電位差，接著，根據(jù)鎖存數(shù)據(jù)來生成內(nèi)部讀出數(shù)據(jù)DO0-DOk。
另一方面，響應(yīng)該讀出起動信號SE的激活，字線驅(qū)動器WV0-WVm的輸出信號被固定在L電平，選擇字線WL的電壓電平下降到L電平，連接到該選擇字線的存儲器單元的存儲節(jié)點(diǎn)從正規(guī)位線BL和ZBL中分離。因此，這種情況下，正規(guī)位線BL和ZLB的電位下降停止，維持選擇字線WL的非選擇轉(zhuǎn)移時的電壓電平。
作為虛擬字線DWL和虛擬位線DBL的電壓變化的狀況，根據(jù)虛擬電路1a-1c的電路結(jié)構(gòu)，存在各種情況。即，虛擬字線DWL維持選擇狀態(tài)，或虛擬位線DBL的放電持續(xù)地進(jìn)行。此外，取代上述狀況，虛擬字線DWL隨著選擇字線WL的非選擇轉(zhuǎn)移而轉(zhuǎn)移到非選擇狀態(tài)，虛擬位線DBL的放電也同樣停止。
在上述某一種情況下，在正規(guī)位線BL和ZBL中，其電位下降停止。因此，存儲器單元選擇動作結(jié)束，在基于預(yù)充電信號的激活的向預(yù)充電狀態(tài)轉(zhuǎn)移時，可以將位線BL和ZBL高度地預(yù)充電到電源電壓VCC電平。此外，可以減小正規(guī)位線BL和ZBL的電位振幅，可以降低位線的充電電流，可以相應(yīng)地降低消耗電流。
在圖32中，示出了單端口SRAM的結(jié)構(gòu)。但是，使用A端口讀出起動信號和B端口讀出起動信號，通過控制A端口字線驅(qū)動器和B端口字線驅(qū)動器，在雙端口SRAM中也可以獲得同樣的效果。
因此，隨著該讀出起動信號的激活而將選擇字線驅(qū)動到非選擇狀態(tài)的結(jié)構(gòu)，可以分別應(yīng)用于實(shí)施方式1至11。
此外，在虛擬讀出放大器DSA的輸出部中，也可以配置延遲調(diào)整電路，對將選擇字線驅(qū)動到非選擇狀態(tài)的時序進(jìn)行調(diào)整。
如以上那樣，根據(jù)本發(fā)明實(shí)施方式12，響應(yīng)讀出起動信號的激活，將選擇字線驅(qū)動到非選擇狀態(tài)，至少可以減小正規(guī)位線的電位振幅，可降低位線充電所需的消耗電流。
在上述說明中，將SRAM作為半導(dǎo)體存儲器件進(jìn)行了說明。但是，作為半導(dǎo)體存儲器件，只要是用讀出放大器來檢測通過流過位線的電流產(chǎn)生的位線電位變化的半導(dǎo)體存儲器件，就可應(yīng)用本發(fā)明。作為這樣的半導(dǎo)體存儲器件，例如有非易失性半導(dǎo)體存儲器件，即根據(jù)存儲器單元的存儲數(shù)據(jù)，流過位線的電流量有所不同，在數(shù)據(jù)讀出時，通過檢測位線電位來讀出存儲器單元數(shù)據(jù)。
此外，在虛擬電路中，使用以4行1列配置的虛擬單元來驅(qū)動虛擬位線。但是，包含于一個虛擬電路中的虛擬單元的數(shù)目是任意的，以在讀出放大器可檢測的位線電位差中最佳位線電位差，來提供激活讀出放大器的時序就可以。
此外，虛擬讀出放大器在激活讀出放大器時的虛擬位線的檢測電位也可以不是VCC/2的中間電位，而是其他電位。
如以上那樣，根據(jù)本發(fā)明，對應(yīng)于各行來配置虛擬單元，以規(guī)定數(shù)的虛擬單元為單位對應(yīng)于選擇字線來驅(qū)動虛擬位線，根據(jù)該虛擬位線電位來確定讀出放大器的激活時序，無論陣列結(jié)構(gòu)如何，都可以按最佳的時序來激活讀出放大器。
上面詳細(xì)地說明了本發(fā)明，但這些說明僅用于例示，而不進(jìn)行限定，應(yīng)該指出，本發(fā)明的精神和范圍僅由權(quán)利要求書的范圍來限定。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，包括行列狀排列的多個正規(guī)存儲器單元；多個正規(guī)字線，與各所述正規(guī)存儲器單元的行對應(yīng)配置，分別連接到對應(yīng)行的正規(guī)存儲器單元；多個虛擬單元，與各所述正規(guī)字線對應(yīng)，并與對應(yīng)的正規(guī)字線分離配置，而且在列方向上至少一列地整列配置，各個虛擬單元存儲預(yù)定的邏輯電平的數(shù)據(jù)；虛擬位線，與所述多個虛擬單元對應(yīng)配置，連接所述多個虛擬單元；多個虛擬單元選擇電路，各個虛擬單元選擇電路與規(guī)定數(shù)目的正規(guī)字線對應(yīng)配置，在選擇對應(yīng)的規(guī)定數(shù)目的正規(guī)字線的某一個正規(guī)字線時，各個虛擬單元選擇電路將對應(yīng)配置的規(guī)定數(shù)目的虛擬單元驅(qū)動到選擇狀態(tài)；以及虛擬讀出電路，檢測所述虛擬位線的電位，生成提供選擇正規(guī)存儲器單元的數(shù)據(jù)的讀出時序的讀出激活信號。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，各所述虛擬單元選擇電路包括虛擬字線，被共用地耦合到對應(yīng)的規(guī)定數(shù)目的虛擬單元；以及虛擬字線驅(qū)動電路，根據(jù)對應(yīng)于對應(yīng)的正規(guī)字線的選擇信號，將所述對應(yīng)的虛擬字線驅(qū)動到選擇狀態(tài)。
3.如權(quán)利要求2所述的半導(dǎo)體存儲器件，其中，所述虛擬字線驅(qū)動電路包括接受對應(yīng)的規(guī)定數(shù)目的正規(guī)字線上的信號的邏輯門電路。
4.如權(quán)利要求2所述的半導(dǎo)體存儲器件，其中，所述虛擬字線驅(qū)動電路包括接受選擇對應(yīng)的規(guī)定數(shù)目的各個正規(guī)字線的字線選擇信號的邏輯門電路。
5.如權(quán)利要求2所述的半導(dǎo)體存儲器件，其中，所述虛擬字線驅(qū)動電路包括預(yù)充電電路，在不選擇所述對應(yīng)的規(guī)定數(shù)目的正規(guī)字線時，將信號線驅(qū)動到第1電壓電平；選擇檢測電路，在選擇所述對應(yīng)的規(guī)定數(shù)目的正規(guī)字線的任何一個正規(guī)字線時，將所述信號線驅(qū)動到第2電壓電平；以及選擇電路，根據(jù)所述信號線的所述第2電壓電平，將所述虛擬字線驅(qū)動到選擇狀態(tài)。
6.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，所述虛擬單元選擇電路包括信號線；虛擬字線，被共用地配置在所述規(guī)定數(shù)目的虛擬單元中；預(yù)充電電路，根據(jù)選擇所述規(guī)定數(shù)目的正規(guī)字線組的正規(guī)字線塊選擇信號，將所述信號線規(guī)定為第1電壓電平；選擇電路，在選擇所述規(guī)定數(shù)目的正規(guī)字線的任何一個正規(guī)字線時，將所述信號線驅(qū)動到第2電壓電平；以及驅(qū)動器，根據(jù)所述信號線的所述第2電壓電平的信號，將所述虛擬字線驅(qū)動到選擇狀態(tài)。
7.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，所述虛擬單元選擇電路包括虛擬字線，被共用地配置在所述規(guī)定數(shù)目的虛擬單元中；預(yù)充電電路，根據(jù)所述循環(huán)規(guī)定信號，將信號線設(shè)定為第1電壓電平；選擇電路，在選擇所述規(guī)定數(shù)目的正規(guī)字線的任何一個正規(guī)字線時，將所述信號線驅(qū)動到第2電壓電平；以及驅(qū)動器，根據(jù)所述信號線的信號，將所述虛擬字線選擇性地驅(qū)動到選擇狀態(tài)。
8.如權(quán)利要求7所述的半導(dǎo)體存儲器件，其中，所述虛擬單元選擇電路還包括根據(jù)所述虛擬字線的信號將所述信號線維持所述第1電壓電平的鎖存晶體管。
9.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，各所述虛擬單元選擇電路包括虛擬字線，被共用地配置在所述規(guī)定數(shù)目的虛擬單元中，連接所述規(guī)定數(shù)目的虛擬單元；以及信號傳送電路，將所述規(guī)定數(shù)目的正規(guī)字線的選擇正規(guī)字線與所述虛擬字線進(jìn)行電耦合。
10.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，還包括響應(yīng)所述讀出激活信號，將所述正規(guī)字線設(shè)定為非選擇狀態(tài)的電路。
11.一種半導(dǎo)體存儲器件，可通過多個端口進(jìn)行存取，其中，該半導(dǎo)體存儲器件包括行列狀排列的多個正規(guī)存儲器單元；多個第1虛擬單元，與各所述存儲器單元行對應(yīng)配置，包括分別連接對應(yīng)行的正規(guī)存儲器單元的多個第1端口正規(guī)字線，在通過所述多個端口中的第1端口的存取時，根據(jù)地址信號來選擇所述第1端口正規(guī)字線，與各所述存儲器單元行對應(yīng)配置，包括分別連接對應(yīng)行的正規(guī)存儲器單元的多個第2端口正規(guī)字線，在通過所述多個端口中的第2端口的存取時，根據(jù)地址信號來選擇所述第2端口正規(guī)字線，對應(yīng)于所述第1端口正規(guī)字線并且與所述第1端口正規(guī)字線分離，在列方向上至少整列配置1列；多個第2虛擬單元，對應(yīng)于所述第2端口正規(guī)字線并且與所述第2端口正規(guī)字線分離，在列方向上至少整列配置1列；第1虛擬位線，與所述第1虛擬單元對應(yīng)配置，共用地連接所述第1虛擬單元；第2虛擬位線，與所述第2虛擬單元對應(yīng)配置，共用地連接所述第2虛擬單元；第1虛擬單元選擇電路，分別與規(guī)定數(shù)目的第1端口正規(guī)字線對應(yīng)配置，響應(yīng)選擇端口正規(guī)字線的任何一個第1端口正規(guī)字線，將對應(yīng)的第1虛擬單元組驅(qū)動到選擇狀態(tài)并驅(qū)動所述第1虛擬位線；第2虛擬單元選擇電路，分別與規(guī)定數(shù)目的第2端口正規(guī)字線對應(yīng)配置，在選擇端口正規(guī)字線的任何一個第2端口正規(guī)字線時，將對應(yīng)的第2虛擬單元組驅(qū)動到選擇狀態(tài)并驅(qū)動所述第2虛擬位線；第1虛擬讀出電路，響應(yīng)所述第1虛擬位線的電壓，生成第1讀出放大器激活信號，用于激活通過所述第1端口進(jìn)行被存取的存儲器單元的數(shù)據(jù)讀出的第1讀出放大器；以及第2虛擬讀出電路，響應(yīng)所述第2虛擬位線的電壓，生成第2讀出放大器激活信號，用于激活通過所述第2端口進(jìn)行被存取的存儲器單元的數(shù)據(jù)讀出的第2讀出放大器。
12.如權(quán)利要求11所述的半導(dǎo)體存儲器件，其中，各所述第1虛擬單元包含與對應(yīng)的第1和第2虛擬字線耦合的第1和第2端口存取晶體管；所述第1和第2虛擬字線與規(guī)定數(shù)目的第1虛擬單元共用地耦合；各所述第1虛擬單元選擇電路包括選擇電路，在選擇規(guī)定數(shù)目的第1端口正規(guī)字線的任何一個第1端口正規(guī)字線時，通過第1端口存取晶體管將對應(yīng)的虛擬單元的存儲節(jié)點(diǎn)耦合到所述第1虛擬位線；在第1端口正規(guī)字線和對應(yīng)所述第1端口正規(guī)字線配置在同一行的第2端口正規(guī)字線都被選擇時，通過所述規(guī)定數(shù)目的虛擬單元的第2端口存取晶體管，將所述存儲節(jié)點(diǎn)與第1子虛擬位線耦合的電路；所述第1子虛擬位線被共用地配置在所述多個第1虛擬單元中。
13.如權(quán)利要求11所述的半導(dǎo)體存儲器件，其中，各所述第2虛擬單元分別包括與第1和第2虛擬字線分別偶合的第1和第2端口存取晶體管；將所述第1和第2虛擬字線與規(guī)定數(shù)目的第2虛擬單元共用地耦合；各所述第2虛擬單元選擇電路包括選擇電路，在選擇規(guī)定數(shù)目的第2端口正規(guī)字線的任何一個第2端口正規(guī)字線時，通過第2端口存取晶體管將對應(yīng)的虛擬單元的存儲節(jié)點(diǎn)耦合到所述第2虛擬位線；在第2端口正規(guī)字線和對應(yīng)所述第2端口正規(guī)字線配置在同一行的第1端口正規(guī)字線都被選擇時，通過所述規(guī)定數(shù)目的虛擬單元的第1端口存取晶體管，將所述存儲節(jié)點(diǎn)與第2子虛擬位線耦合的電路；所述第2子虛擬位線被共用地配置在所述多個第2虛擬單元中。
14.如權(quán)利要求11所述的半導(dǎo)體存儲器件，其中，所述各個第1虛擬單元選擇電路包括與對應(yīng)的規(guī)定數(shù)目的第1虛擬單元共用地耦合的第1和第2虛擬字線；響應(yīng)選擇對應(yīng)的第1端口正規(guī)字線的任何一個第1端口正規(guī)字線，將所述第1虛擬字線驅(qū)動到選擇狀態(tài)的第1電路；以及響應(yīng)選擇配置于同一行的第1和第2端口正規(guī)字線，將所述第2虛擬字線驅(qū)動到選擇狀態(tài)的第2電路；各所述第1虛擬單元包括第1存取晶體管，在選擇所述第1虛擬字線時，將存儲節(jié)點(diǎn)與所述第1虛擬位線進(jìn)行耦合；以及第2存取晶體管，在選擇所述第2虛擬位線時，將所述存儲節(jié)點(diǎn)與子虛擬位線進(jìn)行耦合；所述子虛擬位線與所述多個第1虛擬單元共用地耦合。
15.如權(quán)利要求11所述的半導(dǎo)體存儲器件，其中，各個所述第2虛擬單元選擇電路包括與對應(yīng)的規(guī)定數(shù)目的第2虛擬單元共用地耦合的第1和第2虛擬字線；響應(yīng)選擇對應(yīng)的第2端口正規(guī)字線的任何一個第2端口正規(guī)字線，將所述第1虛擬字線驅(qū)動到選擇狀態(tài)的第1電路；以及響應(yīng)選擇配置于同一行的第1和第2端口正規(guī)字線，將所述第2虛擬字線驅(qū)動到選擇狀態(tài)的第2電路；各所述第2虛擬單元包括第1存取晶體管，在選擇所述第1虛擬字線時，將存儲節(jié)點(diǎn)與所述第2虛擬位線進(jìn)行耦合；以及第2存取晶體管，在選擇所述第2虛擬位線時，將所述存儲節(jié)點(diǎn)與子虛擬位線進(jìn)行耦合；所述子虛擬位線與所述多個第2虛擬單元共用地耦合。
全文摘要
一種半導(dǎo)體存儲器件。在每個規(guī)定數(shù)目的字線中，設(shè)置具有多個虛擬單元的虛擬電路(1a－1c)。在選擇對應(yīng)的字線時，使用包含于該虛擬電路中的多個虛擬單元來驅(qū)動與正規(guī)位線相同負(fù)載的虛擬位線(DBL)。通過虛擬讀出放大器(DSA)檢測該虛擬位線(DBL)的電位，生成讀出起動信號(SE)。無論陣列結(jié)構(gòu)如何，都可以正確地檢測讀出時序。
文檔編號G11C29/02GK1492445SQ03143699
公開日2004年4月28日 申請日期2003年7月30日 優(yōu)先權(quán)日2002年8月30日
發(fā)明者吉澤知晃, 新居浩二, 今岡進(jìn), 二 申請人:株式會社瑞薩科技