專利名稱：以參考位線的均衡來開啟字線解碼器的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用以控制字線解碼器的裝置，特別是涉及一種監(jiān)測參考位線的均衡結(jié)果來開啟字線解碼器的裝置。
背景技術(shù)：
在靜態(tài)隨機存取存儲器(Static Random Access Memory，SRAM)中，每一個SRAM存儲單元(cell)都包含有一個正向位線(bit line，BL)以及一反向位線(bit line bar，BL’)。在執(zhí)行存儲單元讀取或?qū)懭胫芷谥?，必須先對SRAM存儲單元的一BL與一相關(guān)的BL’做均衡(equalization)的工作，也就是把相關(guān)的BL與相關(guān)的BL’的電壓拉到一個等電位，有可能是VCC，也有可能是VSS，此電位必須高于SRAM存儲單元的轉(zhuǎn)換(flip)電壓。如此，可以避免由于錯誤的計時而將錯誤的數(shù)據(jù)寫入即將被開啟的存儲單元。
圖1為一傳統(tǒng)異步SRAM的電路設(shè)計方塊圖。SRAM存儲單元陣列被區(qū)分成很多區(qū)塊(section)以加速存儲單元存取速度，在此以一個區(qū)塊的存儲單元陣列加以說明。ABUF100為地址緩沖器，用來接收外部地址XA，并產(chǎn)生用在芯片中的內(nèi)部地址A。地址A包括兩個主要部分，一個被稱為字線地址，另一個被成為位線地址。主字線(Main Word Line，MWL)解碼器102和次字線前置解碼器104(Sub-WLPre-decoder)接收字線地址，經(jīng)過解碼后產(chǎn)生MWL、sw0和sw1。sw0與sw1其中之一、以及MWL，將會在次位線解碼器118(sub-WL Decoder)再次解碼，以激發(fā)選定的區(qū)內(nèi)所選定的字線。行解碼器106包括區(qū)塊選擇器和位線地址解碼器，用以產(chǎn)生區(qū)塊使能信號(Section Enable Signal，SEC)和位切換(Bit Switch，BS)使能信號(LBL)。SEC和LBL可使能BS以選擇位線對(BL pair)。如圖2所示，SEC信號也同時送至次字線前置解碼器104，以使能該前置解碼器104。地址轉(zhuǎn)換檢測(AddressTransition Detection，ATD)電路108在當(dāng)?shù)刂繁粨軇訒r產(chǎn)生ATD信號。而ATD信號會藉由觸發(fā)位線均衡啟始(BL Equalization Initiation)電路產(chǎn)生BPCB信號，而啟動位線均衡電路112；其中BPCB的活化周期(active period)即為BL的均衡周期。
由以上可清楚的看出，字線的撥動(toggle)與BL均衡的時序必須有相當(dāng)密切的關(guān)系。若字線開啟在BL均衡完成之前，將造成錯誤的數(shù)據(jù)被寫入選擇的存儲單元內(nèi)，產(chǎn)生數(shù)據(jù)存取的錯誤。因此，在做整合集成電路(IntegratedCircuit，IC)設(shè)計時必須避免此種情況的發(fā)生。另外同步SRAM(SynchronousSRAM)因為也有類似的設(shè)計方式，因此在設(shè)計時也必須排除這種會造成數(shù)據(jù)存取錯誤的情形。
而在SRAM的設(shè)計中，一般是去控制被選擇的字線開啟的時序，使得任何一條即將要被打開的字線的被開啟時間必須在位線被均衡之后。因此，SRAM的設(shè)計者必須利用地址撥動(toggle)以找出解碼操作中最早被打開的字線，并且適當(dāng)?shù)卣{(diào)整列解碼器(主字線解碼器102和次字線前置解碼器104)的時序，以便滿足上述的設(shè)計需求。但上述的方式不但延后了最早被打開的字線的時間，也會同時延后了最后被打開的字線的時間。這結(jié)果將會增長了對存儲單元擷取數(shù)據(jù)所需的時間，造成芯片的速度損失。再者，當(dāng)設(shè)計者有所疏失而無法正確找到最早被打開字線的時序，或制程變異增大時，此種時序上的需求將無法被滿足。
美國專利5,268,863中提及一種確保在字線開啟前BL已完成均衡的方法，但該專利所提出的方法只適用于當(dāng)寫入周期改變至讀取周期時，利用一寫入使能(write enable)信號所對應(yīng)的控制信號WED去控制字線被開啟的時序，藉此防止地址(address)比寫入使能較早改變時所產(chǎn)生的問題。然而，美國專利5,268,863并未處理從BL均衡至字線開啟的時序問題。
美國專利5,343,432中運用了字線開啟時產(chǎn)生一個信號，將此信號回饋至ATD，用以截斷ATD所產(chǎn)生的脈沖。這樣，BL均衡的時間就可以降低，數(shù)據(jù)擷取時間(access time)可以縮短。但是，這種方法仍然沒有解決字線有可能在BL均衡前被開啟的問題。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的，在于提供一種利用一參考位線(ReferenceBit Line，RBL)在SRAM中開啟字線的裝置。利用該RBL的均衡去控制字線的時序，以滿足BL均衡在字線被開啟之前的需求。
根據(jù)上述目的，本發(fā)明提出一種開啟字線解碼器的裝置，包括一存儲器包括一存儲器陣列，多條字線，多條位線，一字線解碼器，一均衡器，以及一均衡控制裝置。存儲器陣列由行與列表示。字線與位線都連接于存儲器陣列的行與列。字線解碼器連接于字線，用來選擇其中一條字線。均衡器連接于位線，用來均衡位線至希望達(dá)到的電壓。均衡控制裝置監(jiān)視均衡器，并于均衡器執(zhí)行均衡時，禁止(disable)字線解碼器，以及當(dāng)均衡操作完成后，使能(enable)字線解碼器。
本發(fā)明可應(yīng)用于同步、異步、低功率或高速SRAM；且由于本發(fā)明所采用的策略是延遲最早被開啟的字線而非最慢，因此對存儲器的擷取時間而言并不會有影響。
本發(fā)明的方法的優(yōu)點是1.電路設(shè)計者并不需要去拖延字線的開啟時間只要均衡還沒進(jìn)行完畢，字線解碼的動作便會被WLINH信號所阻擋，而不至于激發(fā)任何一字線。因此，可以確保字線激發(fā)的時間必須要晚于均衡完成的時序的要求。
2.結(jié)果不受制程飄移的影響由于是一種邏輯上的控制，因此，字線激發(fā)的時間必定會晚于均衡完成的時間，這結(jié)果不會受到任何制程飄移的影響。
3.數(shù)據(jù)擷取時間將會更確定在設(shè)計均衡的時序時，僅僅需要使均衡完成的時間快于最晚的字線激發(fā)的時間。如此，最快的字線激發(fā)的時間將會受WLINH信號而延后。所以，最晚的字線激發(fā)的時間與最快的字線激發(fā)的時間的差將會縮短，即數(shù)據(jù)擷取時間將會更確定。


圖1為傳統(tǒng)異步SRAM的電路設(shè)計方塊圖；圖2為傳統(tǒng)異步SRAM的部分控制電路圖；圖3為本發(fā)明的系統(tǒng)架構(gòu)方塊圖；圖4為本發(fā)明RBL均衡電路的實際電路圖；圖5為本發(fā)明控制信號的組合邏輯電路圖；圖6為本發(fā)明的控制信號的時序圖；以及圖7為本發(fā)明的控制機制的流程圖。
附圖符號說明100～地址緩沖器；102～主字線解碼器；104～次字線前置解碼器；106～行解碼器；108～地址轉(zhuǎn)換檢測電路；110～位線均衡啟始電路；112～位線均衡電路；114～位切換電路；116～SRAM存儲器存儲單元；118～次字線解碼電路；200地址緩沖器；202主字線解碼器；204～次字線前置解碼器；206行解碼器；207均衡要求裝置；208～地址轉(zhuǎn)換檢測電路；210～位線均衡啟始電路；211～均衡控制裝置；212～位線均衡電路；213～參考位線均衡電路；214～位切換電路；216～SRAM存儲器存儲單元；以及218～次字線解碼電路。
具體實施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并結(jié)合附圖式詳細(xì)說明如下。
本發(fā)明的系統(tǒng)架構(gòu)圖如圖3所示，其中次字線前置解碼器204是由一參考位線均衡電路213所控制，這種控制方式可確保BL均衡工作在字線被開啟之前完成的時序要求。本發(fā)明利用一參考位線均衡電路213(RBL)提供當(dāng)存儲單元在做均衡工作時，用來控制字線解碼器的控制信號。
參考圖3，系統(tǒng)地址XA先經(jīng)由地址緩沖器200(ABUF)鎖定為存儲器存儲單元陣列216所需做數(shù)據(jù)存取的地址A，地址A被用在存儲器芯片的內(nèi)部。地址A再分別經(jīng)由列解碼器(包括主字線解碼器202、次字線前置解碼器204與次字線解碼器218)來選定所需的字線；經(jīng)由行解碼器206來選定所需的位線對(BL pairs)。相關(guān)于字線的地址A可以分為高位部分以及低位部分。主字線解碼器用以解碼高位部分，以產(chǎn)生一主字線信號。次字線前置解碼器204在所選的區(qū)塊中，解碼低位部分。依據(jù)主字線信號以及次字線解碼器的SW0/SW1，被選定的區(qū)塊中一個字線會被啟動。
當(dāng)?shù)刂稟產(chǎn)生撥動時，地址轉(zhuǎn)換檢測電路208產(chǎn)生一ATD信號至位線均衡啟始電路210；而在位線均衡啟始電路210接收到ATD信號時，送出一BPCB控制信號使能BL均衡電路212和RBL均衡電路213。BL均衡電路212在接收到BPCB控制信號時，負(fù)責(zé)執(zhí)行位線對的均衡工作；而RBL均衡電路213在接收到BPCB控制信號時，立即送出一字線控制信號(WLINH)給次字線前置解碼器204，以禁止列解碼器的解碼動作直到均衡工作完成，隨后才再利用該WLINH控制信號以使能次字線前置解碼器204，重新恢復(fù)列解碼器的解碼工作。本發(fā)明在此利用禁止次字線前置解碼器204的方式，主字線解碼器202負(fù)責(zé)大多數(shù)相關(guān)于字線的地址的解碼動作，次字線前置解碼器204負(fù)責(zé)少部分相關(guān)于字的地址的解碼動作，即是做區(qū)塊選取的動作。如此，主字線解碼器202解碼后的訊號可以在每一個區(qū)塊的次字線解碼器218前待命。一旦次字線前置解碼器204被使能后，次字線前置解碼器204可以快速的進(jìn)行解碼，進(jìn)而使次字線解碼器218激發(fā)應(yīng)該選定的字線。如此，可以節(jié)省禁止控制所需時間。
圖4為RBL均衡電路213實際電路的示意圖。本發(fā)明利用此電路以感測RBL的電壓電平，并產(chǎn)生控制信號WLINH以控制次字線前置解碼器204，其控制信號的組合邏輯電路如圖5所示。RBL必須要盡可能真實的反映出每一條存儲器陣列中每一BL的電性，因此RBL以及RBL’可以利用存儲器陣列中多增加一對BL來形成，或是直接使用緩沖位線(dummy BL)在存儲器陣列中，以防止鄰近效應(yīng)(proximity，effect)。圖5為次字線前置解碼器204僅僅解碼一個地址A的位時的組合邏輯電路。圖6為本發(fā)明的控制信號時序圖，其中需注意圖中的時間間隔與邏輯電平并未依照比例來畫，在此僅描述一些重要信號彼此間時序的關(guān)系。
參考圖6的時序并配合圖3至圖5，當(dāng)?shù)刂稟發(fā)生撥動后隨即由地址轉(zhuǎn)換檢測電路208反映出一由邏輯0變?yōu)檫壿?的正向脈沖ATD信號，行解碼器206也會立刻進(jìn)行解碼以使某一區(qū)塊所相對應(yīng)的SEC信號由邏輯0變?yōu)檫壿?。而ATD脈沖的上升緣會觸發(fā)位線均衡啟始電路210，使BPCB信號由邏輯1變?yōu)檫壿?，BPCB信號的下降緣會觸發(fā)BL均衡電路212，并啟動位線均衡工作。在均衡工作的啟始階段，PBCB訊號在高電位，由于RBL仍為低電位(即RBL在非均衡狀態(tài))，且晶體管PG被導(dǎo)通，使得反向器1的輸入端感應(yīng)到邏輯0，因此反向器2的輸出立即由邏輯1變?yōu)檫壿?，意即WLINH信號由邏輯1變?yōu)檫壿?，而WLINH信號的下降緣將使次字線前置解碼電路204禁止，并且當(dāng)WLINH信號為邏輯0時，將使sw0和sw1也為邏輯0，因此，sw0與sw1所對應(yīng)的區(qū)塊的次字線解碼器218都會被禁止。
而隨著位線均衡工作的進(jìn)行，RBL的電位將慢慢被提升到一定電平，使得反向器1的輸入端感應(yīng)到邏輯1，隨之使WLINH信號由邏輯0變?yōu)檫壿?。WLINH信號的上升緣代表著均衡工作的結(jié)束，并且使能字線前置解碼電路204。如圖5中所示，sw0或sw1其中之一將會由邏輯0變?yōu)檫壿?，用以使所對應(yīng)的一區(qū)塊的次字線解碼器218被使能。其中需注意的是當(dāng)晶體管PG被關(guān)閉后，意即均衡工作結(jié)束時，反向器1的輸入端將被鎖定在高電平。如上所述本發(fā)明的控制機制如圖7的流程圖所示。
為了確保監(jiān)測RBL能代表監(jiān)測了所有BL，因此，RBL的均衡動作必須是BL在均衡動作時的最差條件。譬如說，如果均衡完成的條件是BL的電位到達(dá)某一高電平VCC，則RBL的電位在進(jìn)行均衡的起始狀態(tài)(initialcondition)必須是BL中的最低電平VSS。反之，如果均衡完成的條件是BL的電位到達(dá)某一低電平VSS，則RBL的電位在進(jìn)行均衡的起始狀態(tài)(initialcondition)必須是BL中的最高電平VCC。
由以上本發(fā)明的工作機制可清楚看出，本發(fā)明利用WLINH信號來禁止或使能解碼電路，將可確保位線均衡期間將不會有字線被開啟，并且減少了最快字線與最慢字線之間的開啟時間差。本發(fā)明可應(yīng)用于讀取和寫入周期，并且可實施于同步SRAM、異步SRAM、低功率SRAM和高速SRAM。
本發(fā)明雖以一較佳實施例披露如上，然其并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍的前提下，可做若干的更動與潤飾，因此本發(fā)明的保護(hù)范圍視后附的權(quán)利要求為準(zhǔn)。
權(quán)利要求
1.一種存儲器裝置，包含有一存儲器陣列，排列成多行與多列；多條字線，連接至該存儲器陣列的所述行；多條位線，連接至該存儲器陣列的所述列；一字線解碼器，連接所述字線，用以選擇所述字線的一條字線；一均衡裝置，連接至所述位線，用以均衡所述位線至一希望的電位；以及一均衡控制裝置，用以監(jiān)測該均衡裝置，當(dāng)該均衡裝置執(zhí)行均衡工作時，禁止該字線解碼器，而當(dāng)均衡工作結(jié)束時，則使能該字線解碼器。
2.如權(quán)利要求1所述的存儲器裝置，其中該存儲器裝置還包含有一地址轉(zhuǎn)換檢測電路，用以檢測多條地址線，當(dāng)有至少一條所述地址線的電壓發(fā)生變動時，產(chǎn)生一地址轉(zhuǎn)換檢測信號；以及一位線均衡啟始電路，以該地址轉(zhuǎn)換檢測信號為依據(jù)，產(chǎn)生一均衡啟始信號，以使該均衡裝置執(zhí)行均衡工作，其中，該均衡控制裝置依據(jù)該均衡啟始信號，禁止該字線解碼器。
3.如權(quán)利要求2所述的存儲器裝置，其中該均衡控制裝置還包含一參考位線；一參考位線均衡電路，以該均衡啟始信號為開始執(zhí)行均衡工作的依據(jù)，均衡該參考位線至該希望的電位；以及一信號產(chǎn)生電路，當(dāng)該參考位線到達(dá)該希望的電位時，產(chǎn)生一信號以使能該字線解碼器。
4.如權(quán)利要求3所述的存儲器裝置，其中該參考位線均衡裝置為一緩沖位線。
5.如權(quán)利要求3所述的存儲器裝置，其中該希望的電位為一相對的高電位VCC，該參考位線的一預(yù)設(shè)電壓為一相對的低電壓VSS。
6.如權(quán)利要求3所述的存儲器裝置，其中該希望的電位為一相對的低電位VSS，該參考位線的一預(yù)設(shè)電壓為一相對的低電壓VSS。
7.如權(quán)利要求1所述的存儲器裝置，其中，該存儲器陣列分為多個相同大小的區(qū)塊，每一區(qū)塊包含有多條區(qū)塊字線。
8.如權(quán)利要求7所述的存儲器裝置，其中該字線解碼器用以解碼多條地址線，所述地址線分成高位部分以及低位部分，進(jìn)一步包括一主字線解碼器，用以解碼該高位部分，以產(chǎn)生一主字線信號；一次字線前置解碼器，在選定所述區(qū)塊的一個區(qū)塊，解碼該低位部分；以及多個次字線解碼器，一對一的連接于所述區(qū)塊；其中，一被選定區(qū)塊的相對應(yīng)的次字線解碼器依據(jù)該字線信號，以激發(fā)一對應(yīng)的區(qū)塊字線。
9.如權(quán)利要求7所述的存儲器裝置，其中，當(dāng)該均衡裝置執(zhí)行均衡工作時，該均衡控制裝置禁止該次字線前置解碼器。
10.如權(quán)利要求1所述的存儲器裝置，應(yīng)用于靜態(tài)隨機存取存儲器的讀取周期或?qū)懭胫芷凇?br> 11.如權(quán)利要求1所述的存儲器裝置，該裝置適用于同步靜態(tài)隨機存取存儲器、異步靜態(tài)隨機存取存儲器、高速靜態(tài)隨機存取存儲器、或低功率靜態(tài)隨機存取存儲器。
12.一種控制一存儲器裝置的方法，該裝置包含有一存儲器陣列，排列成多行與多列；多條字線，連接至該存儲器陣列的多行；多條位線，連接至該存儲器陣列的多列；一字線解碼器，連接所述字線，用以選擇所述字線的一條字線；以及一均衡裝置，連接至所述位線，用以均衡所述位線至一希望的電位；該方法包括下列步驟監(jiān)測該均衡裝置，當(dāng)該均衡裝置進(jìn)行均衡工作時，禁止該字線解碼器；以及監(jiān)測所述位線，當(dāng)所述位線完成均衡工作時，使能該字線解碼器。
13.如權(quán)利要求12所述的控制存儲器裝置的方法，該方法應(yīng)用于靜態(tài)隨機存取存儲器的讀取周期或?qū)懭胫芷凇?br> 14.如權(quán)利要求12所述的控制存儲器裝置的方法，其中該存儲器裝置為一同步靜態(tài)隨機存取存儲器、一異步靜態(tài)隨機存取存儲器、一低功率靜態(tài)隨機存取存儲器、或一高速靜態(tài)隨機存取存儲器。
15.如權(quán)利要求12所述的控制存儲器裝置的方法，其中包括監(jiān)視一參考位線以代表監(jiān)測所述位線，均衡該參考位線與該均衡裝置均衡所述位線S同時發(fā)生的。
16.如權(quán)利要求15所述的控制存儲器裝置的方法，其中該參考位線為一緩沖位線。
全文摘要
披露了一種開啟字線解碼器的裝置，尤其是一種利用參考位線的均衡來開啟字線解碼器的裝置。包括一均衡要求裝置，當(dāng)有均衡要求產(chǎn)生時，產(chǎn)生一均衡啟始信號；以及一均衡控制裝置，接收該均衡啟始信號，并執(zhí)行均衡工作，當(dāng)開始執(zhí)行均衡工作時，利用一字線控制信號去禁止(disable)一字線解碼器，而當(dāng)均衡工作結(jié)束時，則利用該字線控制信號去使能(enable)該字線解碼器。本發(fā)明可確保位線均衡(equalization)期間將不會有字線被開啟，并且減少了最快字線與最慢字線之間的開啟時間差。本發(fā)明可應(yīng)用于讀取和寫入周期，并且可實施于同步SRAM、異步SRAM、低功率SRAM和高速SRAM。
文檔編號G11C8/00GK1601653SQ0315872
公開日2005年3月30日 申請日期2003年9月22日 優(yōu)先權(quán)日2003年9月22日
發(fā)明者陳宗仁 申請人:晶豪科技股份有限公司