專利名稱：多端口存儲單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種多端口存儲器陣列。具體地說，本發(fā)明涉及一種具有用來刷新各存儲單元之刷新控制電路的多端口存儲器陣列。
背景技術(shù)：
集成電路(IC)可以包括一個動態(tài)隨機(jī)存取存儲單元陣列。每個存儲單元包括帶有電荷的存儲節(jié)點(diǎn)，所述電荷表示要存儲的信息。存儲節(jié)點(diǎn)內(nèi)儲存的電荷會因寄生電流路徑的緣故而泄漏。在電荷泄漏到超過可由讀出放大器測得的閾值之前就需刷新存儲節(jié)點(diǎn)。在刷新周期內(nèi)，讀出、放大各存儲單元中所存儲的信息，并寫回各存儲單元中。
在各存儲單元被刷新時，要防止訪問所述陣列。這是因?yàn)樗⑿虏僮鞅仨殞φ麄€存儲器的訪問分清次序，以確保維持各存儲單元中存儲的信息。比如，當(dāng)既要訪問又要刷新時，要使訪問被延遲，直到完成刷新。因而，使性能受到刷新操作的不利影響。
從上面的討論，需要提供一種減少刷新操作不利影響的存儲器陣列。

發(fā)明內(nèi)容
本發(fā)明涉及一種具有存儲器陣列的集成電路。具體地說，本發(fā)明涉及提高存儲器陣列的性能。按照一種具體實(shí)施例，一種存儲單元陣列包括多個存儲單元。所述陣列包括與各存儲單元相連的第一和第二端口。讀取操作期間，從一個端口讀出數(shù)據(jù)。如果數(shù)據(jù)位于超高速緩沖存儲器中，則由該超高速緩沖存儲器提供數(shù)據(jù)。否則，從存儲單元讀取數(shù)據(jù)。刷新控制電路用于實(shí)行各存儲單元內(nèi)所存信息的刷新，這個刷新控制電路與所述陣列相連。刷新控制電路通過所述端口之一刷新各存儲單元，同時，從超高速緩沖存儲器讀出數(shù)據(jù)。
另外，提供一種包含存儲單元陣列的集成電路。所述陣列包括與每個存儲單元相連的第一和第二端口；與該第一和第二端口相連的超高速緩沖存儲器；其中，所述第一和第二端口包括地址接線端和數(shù)據(jù)接線端；以及與存儲器陣列相連的刷新控制電路，用以實(shí)行各存儲單元的刷新。按照一種具體實(shí)施例，所述刷新控制電路與第二端口相連，用以通過該第二端口控制對各存儲單元的刷新操作。作為另外一種選擇，使所述刷新電路與第一端口相連。按照另一種實(shí)施例，所述刷新電路既與第一端口也與第二端口相連，用以通過各端口控制刷新。
此外，還提供一種集成電路，所述集成電路包含具有多個動態(tài)存儲單元的存儲單元陣列；用以執(zhí)行對至少一個存儲單元訪問的第一和第二端口；刷新控制電路，只要在保持(retention)時間間隔內(nèi)便執(zhí)行對各存儲單元的刷新；與至少一個端口相連的超高速緩沖存儲器；至少與各端口、超高速緩沖存儲器以及存儲單元陣列相連的切換裝置；其中，操縱所述切換裝置，以便響應(yīng)讀取操作，使所述存儲單元陣列或超高速緩沖存儲器中的任一個與至少一個端口相連。
本發(fā)明的存儲器陣列還包括超高速緩沖存儲器。所述超高速緩沖存儲器與每個端口相連，并對來自從存儲器讀取的一個或多個地址位置的數(shù)據(jù)提供暫時存儲。存在一定的可能性，即在很短的周期內(nèi)可能再次需要一個地址，而這個地址已經(jīng)通過比如一次讀取訪問而被訪問過。比如，在執(zhí)行一個程序環(huán)時，可能反復(fù)幾次讀取同一地址位置。在需要通過同一端口的讀取和實(shí)行操作的情況下(比如沖突)，如果來自所需地址的數(shù)據(jù)存在于超高速緩沖存儲器內(nèi)，則可以免除等待的周期。這是因?yàn)樵谥鞔鎯ζ鞅凰⑿碌耐瑫r，可由所述超高速緩沖存儲器提供來自讀取訪問的數(shù)據(jù)。
按照一種具體實(shí)施例，所述超高速緩沖存儲器包括多個靜態(tài)存儲單元，它們不需要被刷新。超高速緩沖存儲器包括至少一個元件。一個元件包含鏈結(jié)在一起的標(biāo)識符部分、地址部分和數(shù)據(jù)部分。當(dāng)能夠標(biāo)識時，所述地址部分和數(shù)據(jù)部分包含有效數(shù)據(jù)。按照一種具體實(shí)施例，數(shù)據(jù)部分的尺寸為外部數(shù)據(jù)總線數(shù)據(jù)寬度。所述地址表示是那些數(shù)據(jù)內(nèi)容被存儲在數(shù)據(jù)部分的存儲單元。如果能夠標(biāo)識(比如更新超高速緩沖存儲器時)，與所述元件相關(guān)的地址為有效的，并且數(shù)據(jù)部分包含有效數(shù)據(jù)。
當(dāng)收到讀取命令時，存儲器件首先將讀取操作的地址與超高速緩沖存儲器中各元件的所有地址部分中所存的地址相比較。最好使訪問的地址與具有能被標(biāo)識的各元件的地址部分相比較。如果所需的地址匹配，則從超高速緩沖存儲器而不是從普通存儲單元陣列讀取數(shù)據(jù)。如果沒有地址是匹配的，則從普通存儲單元陣列重新得到數(shù)據(jù)。可與關(guān)于超高速緩沖存儲器所實(shí)行的匹配操作并行地開始對存儲單元陣列的訪問?？梢员绕胀ù鎯卧嚵兄械牡刂方獯a更快地實(shí)行地址匹配操作。按照一種實(shí)施例，當(dāng)超高速緩沖存儲器指示匹配時，停止普通的解碼。
在關(guān)于普通存儲單元陣列實(shí)行讀取操作期間，一行的所有存儲單元可以同時被啟動。I/O數(shù)據(jù)總線寬度通常是普通存儲單元陣列內(nèi)的完整行的子集。在關(guān)于普通存儲單元陣列實(shí)行讀取操作期間，多余的存儲單元受到限制，并且最后只選擇數(shù)據(jù)信號的子集，發(fā)送到讀取端口。這一過程消耗可觀的電能；在超高速緩沖存儲器中找到所要讀出的數(shù)據(jù)時，這些電能是可以被節(jié)省下來的，相應(yīng)地，使對普通存儲單元陣列的存取被中途停止。


圖1表示本發(fā)明一種實(shí)施例的存儲器陣列的方框圖；圖2表示時間信號；圖3表示本發(fā)明一種實(shí)施例的多端口存儲單元。
具體實(shí)施例方式
圖1中所示的存儲器件包括具有多個存儲單元的存儲單元陣列10，所述各存儲單元中存儲有數(shù)字信息。按照一種實(shí)施例，所述各存儲單元為雙端口存儲單元。具有其它數(shù)目端口(如單獨(dú)一個或者多于2個)的存儲單元也是實(shí)用的。對于雙端口存儲單元而言，每個單元與第一和第二位線以及第一和第二字線相連。所述陣列的各存儲單元被排列成多個行和列，比如行11和列12。一行的各存儲單元與第一和第二字線相連，一列的各存儲單元與第一和第二位線相連。
對于DRAM單元而言，其中所儲存的電荷通過泄漏電流而減少。為了不損失信息，周期性地刷新電荷。刷新操作由刷新控制電路50來控制。一個存儲單元的兩次刷新周期之間的時間被稱為保持時間。
在這種雙端口存儲器陣列中，可以通過第一端口20或者通過第二端口30，實(shí)行對任何一個存儲單元的存儲訪問。如圖所示，每個端口都包含控制路徑和數(shù)據(jù)路徑。例如，所述控制路徑接收啟動或選擇信號(CS)、讀/寫信號(R/W)和地址(ADR)信號，而數(shù)據(jù)路徑包含數(shù)據(jù)輸入信號和數(shù)據(jù)輸出信號。雖然把數(shù)據(jù)輸入信號路徑和數(shù)據(jù)輸出信號路徑表示為分離的路徑，但可以理解，通過使用雙向數(shù)據(jù)信號路徑，可將這些路徑結(jié)合起來。
通過提供各種適宜的控制信號來選擇端口。例如，若需要一個存取直通端口A，則隨同適宜的R/W信號(如R/W＝1)和地址信息一起提供一個有效的CSA信號。根據(jù)所述地址信息，選擇適宜的第一字線和第一位線。對于讀取訪問而言，從所述陣列把數(shù)據(jù)提供到數(shù)據(jù)輸出路徑上?？捎蒖/W＝1表示讀取訪問。作為另一選擇，可由R/W＝0表示讀取訪問。對于寫入訪問而言，關(guān)于路徑中的數(shù)據(jù)提供數(shù)據(jù)?？捎蒖/W＝0表示寫入訪問。作為另一選擇，可由R/W＝1表示寫入訪問。類似地，可以提供對第二端口提供適宜的控制信號訪問第二端口。
按照一種實(shí)施例，通過所述端口之一實(shí)行刷新操作。最好是只通過一個端口，如第二端口30，實(shí)行刷新操作。提供一種可借助任一路徑而被刷新的存儲器陣列也是實(shí)用的。
當(dāng)同時開始存儲訪問和刷新操作時，會發(fā)生爭用。按照慣例，為了保證在保存時間內(nèi)刷新各存儲單元，關(guān)于整個存儲器訪問，對刷新操作給予優(yōu)先。直到完成刷新之前，使所述存儲訪問延遲一個等待周期。這使系統(tǒng)的性能下降。
按照本發(fā)明的一種實(shí)施例，通過提供具有超高速緩沖存儲器40的陣列可以減少因沖突所致的性能退化。超高速緩沖存儲器能夠暫時存儲從存儲器陣列讀出的數(shù)據(jù)。作為另一選擇，超高速緩沖存儲器能夠提供對被寫入所述陣列之?dāng)?shù)據(jù)的暫時存儲。提供一個可以用作暫時存儲從所述陣列讀出和/或?qū)懭胨鲫嚵兄當(dāng)?shù)據(jù)的超高速緩沖存儲器也是實(shí)用的。超高速緩沖存儲器40被連到第一和第二端口20和30的數(shù)據(jù)路徑和地址路徑。使所述超高速緩沖存儲器連接到控制連接(如CS信號和/或RW信號)也是實(shí)用的。對于具有多于2個端口的存儲器陣列而言，可使超高速緩沖存儲器與所有端口相連或與一些端口相連。在另一種實(shí)施例中，所述存儲器陣列包含單獨(dú)一個端口陣列，這個端口陣列的端口與超高速緩沖存儲器連接。
按照一種實(shí)施例，當(dāng)通過一個端口實(shí)行讀取操作時，包含超高速緩沖存儲器40。首先，確定超高速緩沖存儲器40中是否存在要從存儲讀出的數(shù)據(jù)。如果所述超高速緩沖存儲器中包含這樣的數(shù)據(jù)，則代替從所述陣列讀取，而從超高速緩沖存儲器40讀取數(shù)據(jù)?？蔀槌咚倬彌_存儲器提供選擇電路，這個電路將數(shù)據(jù)選擇地提供給端口A或者端口B的數(shù)據(jù)路徑中的任何一個。
按照一種實(shí)施例，將超高速緩沖存儲器設(shè)計(jì)成，使得能夠比從存儲單元陣列10的讀取訪問更快或者約為同樣的時間而完成從該超高速緩沖存儲器的訪問。在比如讀取訪問期間，如果超高速緩沖存儲器40中不存在從與訪問相關(guān)的位置來的數(shù)據(jù)，則有如上述那樣，從存儲單元陣列10讀取數(shù)據(jù)。按照一種實(shí)施例，在這樣的讀取訪問期間，也將從存儲器陣列10讀取的數(shù)據(jù)并行地存入超高速緩沖存儲器40中。存在一定的可能性，即在很短的周期內(nèi)將再次訪問已經(jīng)被訪問過的地址。例如，計(jì)算機(jī)程序常常執(zhí)行循環(huán)操作，即重復(fù)地開始跨越同樣的程序編碼或數(shù)據(jù)操作。當(dāng)需要一個前面已經(jīng)通過讀取操作而被訪問過的地址時，則來自這個地址的的數(shù)據(jù)可能存在在所述超高速緩沖存儲器中。如果這樣的數(shù)據(jù)在超高速緩沖存儲器中，則代替從存儲單元陣列10，而由超高速緩沖存儲器40提供數(shù)據(jù)。將被寫入存儲單元陣列10的數(shù)據(jù)并行地存儲到超高速緩沖存儲器40中也是實(shí)用的。
超高速緩沖存儲器40包含至少一個超高速緩沖存儲元件49。超高速緩沖存儲元件包含標(biāo)識符部分43、地址存儲部分42，以及數(shù)據(jù)存儲部分41。數(shù)據(jù)存儲部分41的大小最好為輸入/輸出的字長。地址存儲部分42存儲與存儲單元陣列10的地址相應(yīng)的地址，存儲單元陣列10的數(shù)據(jù)是數(shù)據(jù)存儲部分41中數(shù)據(jù)的重復(fù)。標(biāo)識符部分43表示相應(yīng)的地址部分42和數(shù)據(jù)部分41是否包含有效信息。譬如，若標(biāo)識符部分43存儲一個“1”，則地址部分42和數(shù)據(jù)部分41包含有效數(shù)據(jù)(如有效超高速緩沖存儲元件)。如果標(biāo)識符部分43包含一個“0”，則相應(yīng)的地址部分和數(shù)據(jù)部分是無效的(如無效的超高速緩沖存儲元件)。可將元件數(shù)目設(shè)計(jì)成與應(yīng)用的特殊需要相適應(yīng)。元件的數(shù)目越多，所述超高速緩沖存儲器包含所需數(shù)據(jù)的可能性越大，從而減少了刷新的沖突。不過，犧牲芯片的面積來達(dá)到更高的命中幾率，會增加芯片的尺寸。最好把元件的數(shù)目選擇在最佳的性能需求。
按照一種實(shí)施例，超高速緩沖存儲器40包含環(huán)形計(jì)數(shù)器44。環(huán)形計(jì)數(shù)器被用于指向各超高速緩沖存儲元件。所述環(huán)形計(jì)數(shù)器最好指向有效的超高速緩沖存儲元件。比如，在要通過一個端口(如端口A)實(shí)行讀取操作時，把要讀取的存儲單元的地址ADR提供給各種比較器45。在一種實(shí)施例中，比較器與每個端口相關(guān)聯(lián)。例如，對于端口A的讀取訪問，應(yīng)將ADR提供給比較器45a，或者對于端口B的讀取訪問，應(yīng)將ADR提供給比較器45b。對兩個端口都提供比較器也是實(shí)用的。所述地址比較器將這個地址與超高速緩沖存儲器40中的所有地址相比較，由一個有效的標(biāo)識符部分43表示所述超高速緩沖存儲器40為有效的。在一種優(yōu)選的實(shí)施例中，環(huán)形計(jì)數(shù)器44指向最近已經(jīng)訪問過的有效超高速緩沖存儲元件(比如從它讀取過或者對它寫入過)。在每次沒有導(dǎo)致發(fā)現(xiàn)匹配(失配)的比較之后，環(huán)形計(jì)數(shù)器指向下一個最近要被訪問的有效超高速緩沖存儲元件，直到所有的有效元件都得到比較，或者發(fā)現(xiàn)匹配(命中)。
超高速緩沖存儲控制器51順序執(zhí)行這種關(guān)聯(lián)或比較操作。如果確定一個命中，則數(shù)據(jù)路徑控制電路150在超高速緩沖存儲器與端口之間的給出路徑選擇，同時，取消選擇存儲器陣列與端口之間的數(shù)據(jù)路徑。這就允許能夠代替所述存儲器陣列而從超高速緩沖存儲器讀取數(shù)據(jù)。為每個端口提供一個數(shù)據(jù)路徑控制電路(比如對端口A提供電路150a，以及為端口B提供電路150b)。在一種實(shí)施例中，所述數(shù)據(jù)路徑控制電路包括第一和第二轉(zhuǎn)換開關(guān)146和46。第一轉(zhuǎn)換開關(guān)與超高速緩沖存儲器和端口之間的數(shù)據(jù)路徑相連，而第二轉(zhuǎn)換開關(guān)與所述存儲器陣列和端口之間的數(shù)據(jù)路徑相連。在一種實(shí)施例中，這些轉(zhuǎn)換開關(guān)包括三態(tài)緩沖器。也可以采用其它種類的轉(zhuǎn)換開關(guān)或多路復(fù)用轉(zhuǎn)換器。
當(dāng)轉(zhuǎn)換開關(guān)被啟動時，與之相連的數(shù)據(jù)路徑與端口相連。未啟動的轉(zhuǎn)換開關(guān)不使它的相應(yīng)數(shù)據(jù)路徑與端口相連。在一種實(shí)施例中，第一和第二轉(zhuǎn)換開關(guān)受互補(bǔ)控制信號H和/H的控制。由比如地址比較器與有效讀取信號協(xié)同，產(chǎn)生所述互補(bǔ)控制信號。在一種實(shí)施例中，比較器對于端口A產(chǎn)生互補(bǔ)控制信號Har和/Har，以控制數(shù)據(jù)路徑控制電路150a，而比較器對于端口B產(chǎn)生互補(bǔ)控制信號Hbr和/Hbr，以控制數(shù)據(jù)路徑控制電路150b。
如上所述，存儲單元陣列10的各存儲單元連到兩個端口20和30，通過此二端口可從各存儲單元讀取數(shù)據(jù)或者將數(shù)據(jù)寫入各存儲單元。在一種實(shí)施例中，也將第二端口30設(shè)計(jì)成用以刷新各存儲單元。必須保證在保持時間間隔內(nèi)對每個存儲單元實(shí)行刷新，以使存儲單元的存儲節(jié)點(diǎn)中所儲存的電荷總是足夠多的，足以能被檢測。因此，先行刷新對所有存儲器的存取需求。在一種實(shí)施例中，當(dāng)發(fā)生爭用時(比如存儲器存取和刷新都需要通過第二端口30)，則在通常情況下，對讀取訪問執(zhí)行等待周期。當(dāng)測得超高速緩沖存儲命中時，可以消除這種等待周期。當(dāng)端口20空閑時，可將刷新移位至端口20?？梢耘c超高速緩沖存儲命中操作或不中檢測操作并行地實(shí)行解碼操作。在一種實(shí)施例中，比對存儲器陣列的存儲訪問更快地完成超高速緩沖存儲命中的確定過程。這使得如果確定一次超高速緩沖存儲命中，就能夠?qū)σ恢袛嗟拇鎯ζ鬟M(jìn)行讀取操作。借助與通過存儲單元陣列10對存取的解碼并行地通過超高速緩沖存儲器40開始存取，如果在超高速緩沖存儲器40中沒有發(fā)現(xiàn)數(shù)據(jù)，則存取時間不會損失。
按照一種實(shí)施例，解碼過程包括兩個階段。第一階段用于解碼過程本身。第二階段被用于驅(qū)動各個字線。第一階段與超高速緩沖存儲命中/不中檢測操作并行地進(jìn)行解碼操作。如果測得超高速緩沖存儲命中，則停止驅(qū)動各個字線。這有利于減少能量的消耗。
參照圖2，表示保持時間的一個舉例。保持時間R是一段間隔，其間，應(yīng)該發(fā)生存儲單元的同一行的另一次刷新。例如，保持時間間隔R具有有效的刷新時間，其間，刷新地址計(jì)數(shù)器增加存儲單元陣列10的行地址，并產(chǎn)生適宜的控制信號，用以檢測、讀取、放大各存儲單元的信息，并將其回寫到被刷新的行。通過存儲單元陣列的第二端口30，例如，通過圖3中存儲單元110的字線116、位線117和選擇晶體管115，實(shí)行這種刷新操作。當(dāng)在時間間隔R1期間通過端口30從外部系統(tǒng)環(huán)境請求讀取訪問時，必須使所述讀取訪問延遲，直到完成刷新操作。按照本發(fā)明，如果測得超高速緩沖存儲命中，則延遲讀取請求，并可與刷新操作并行地實(shí)行讀取請求。在時間間隔R2期間，不進(jìn)行刷新，可通過端口20或30中的任一個訪問，而不會與刷新操作沖突。例如對整個保持時間間隔R均等分隔，對于描述刷新也是實(shí)用的。
圖3表示本發(fā)明一種實(shí)施例的存儲單元。如圖所示，存儲單元包括存儲節(jié)點(diǎn)111，其中存有表示信息的電荷。所述存儲節(jié)點(diǎn)為一晶體管，其柵極與一實(shí)際基準(zhǔn)電位，如VDD相連。存儲晶體管111的漏-源路徑的一側(cè)與第一選擇晶體管112相連。第一選擇晶體管112的柵極與第一字線113相連，而第一選擇晶體管112的漏-源路徑的一端與第一位線114相連。存儲晶體管111的漏-源路徑的另一端與第二選擇晶體管115相連。第二選擇晶體管115的柵極與第二字線116相連，而第二選擇晶體管115的漏-源路徑的一端與第二位線117相連?？梢酝ㄟ^第一選擇晶體管112，或者作為選擇，通過第二選擇晶體管115訪問存儲節(jié)點(diǎn)111。
由于已經(jīng)參照各實(shí)施例特別地表示和描述了本發(fā)明，對于那些熟悉本領(lǐng)域的人員將能理解，可對本發(fā)明進(jìn)行各種改型和變化，而不致脫離其精髓和范圍。于是，應(yīng)該參照所附各權(quán)利要求以及它們的等價范圍而不是參照上述描述確定本發(fā)明的范圍。
權(quán)利要求
1.一種集成電路，它包括存儲單元陣列，該陣列具有多個存儲單元；第一和第二端口，所述每個存儲單元與該第一和第二端口相連；與所述第一和第二端口相連的超高速緩沖存儲器，其中，在通過所述第一和第二端口之一，經(jīng)一個所述存儲單元發(fā)生的讀取操作期間，如果確定所述超高速緩沖存儲器包含所述一個存儲單元中儲存的數(shù)據(jù)，則從所述超高速緩沖存儲器讀出所述一個存儲單元中儲存的數(shù)據(jù)；以及刷新控制電路，實(shí)行所述各存儲單元內(nèi)所存信息的刷新，所述刷新控制電路通過一個所述端口刷新各存儲單元，同時讀出所述超高速緩沖存儲器的數(shù)據(jù)。
2.如權(quán)利要求1所述的集成電路，其中，所述超高速緩沖存儲器包括互相對應(yīng)的標(biāo)識符部分、地址部分和數(shù)據(jù)部分；所述標(biāo)識符部分指示是否所述相應(yīng)的地址部分和數(shù)據(jù)部分包含有效的地址值和數(shù)據(jù)值。
3.如權(quán)利要求2所述的集成電路，其中，所述第一和第二端口的每一個包含地址路徑和數(shù)據(jù)讀取路徑；所述第一和第二端口的地址路徑與所述超高速緩沖存儲器的地址部分相連，而所述第一和第二端口的數(shù)據(jù)讀取路徑與所述數(shù)據(jù)部分相連。
4.如權(quán)利要求3所述的集成電路，其中，所述超高速緩沖存儲器包括地址比較器，該比較器與所述第一和第二端口中的至少一個的地址路徑相連。
5.如權(quán)利要求4所述的集成電路，其中，所述地址比較器被設(shè)計(jì)成用以使通過至少一個所述端口提供的地址與由所述地址存儲器的地址部分提供的地址相比較，并且在匹配的情況下，設(shè)計(jì)成把相應(yīng)的存儲單元中所存儲的數(shù)據(jù)輸出給至少一個所述端口的讀取路徑上。
6.如權(quán)利要求5所述的集成電路，其中，在所述地址匹配的情況下，通過第二端口實(shí)行對存儲單元陣列內(nèi)的一行存儲單元的刷新。
7.如權(quán)利要求1至6任一項(xiàng)所述的集成電路，其中，所述存儲單元陣列的每個存儲單元包括與所述第一端口相連的第一選擇晶體管和與所述第二端口相連的第二選擇晶體管，以及與所述第一和第二選擇晶體管相連的存儲節(jié)點(diǎn)。
8.如權(quán)利要求7所述的集成電路，其中，所述存儲節(jié)點(diǎn)為一存儲晶體管，所述存儲晶體管的漏-源路徑被連接在所述第一和第二選擇晶體管之間，所述第一存儲晶體管的控制接線端被接在基準(zhǔn)電位。
9.一種集成電路，它包括存儲單元陣列，該陣列具有多個動態(tài)存儲單元；第一端口和第二端口，用于實(shí)行對至少一個所述存儲單元的訪問；刷新控制電路，只要在保持時間間隔內(nèi)便實(shí)行對所述各存儲單元的刷新；與至少一個所述端口相連的超高速緩沖存儲器；開關(guān)元件，至少與所述一個端口、所述超高速緩沖存儲器和所述存儲單元陣列相連；以及所述開關(guān)元件工作，它響應(yīng)讀取操作，使所述存儲單元陣列和所述超高速緩沖存儲器中的任一個與至少一個所述端口連接。
10.如權(quán)利要求9所述的集成電路，其中，所述刷新控制電路實(shí)行刷新操作，同時通過至少一個所述端口實(shí)行從所述超高速緩沖存儲器讀取的操作。
11.如權(quán)利要求9所述的集成電路，其中，所述超高速緩沖存儲器包含互相對應(yīng)的標(biāo)識符部分、地址部分和時間部分；所述標(biāo)識符部分指示是否所述地址部分和數(shù)據(jù)部分包含有效的地址值和數(shù)據(jù)值。
12.如權(quán)利要求9所述的集成電路，其中，所述存儲單元陣列的每個存儲單元包括與所述第一端口相連的第一選擇晶體管和與所述第二端口相連的第二選擇晶體管，以及與所述第一和第二選擇晶體管相連的存儲節(jié)點(diǎn)。
13.一種集成電路，它包括存儲單元陣列；與每個所述存儲單元相連的第一端口和第二端口；與所述第一和第二端口相連的超高速緩沖存儲器；所述第一和第二端口包含地址接線端和數(shù)據(jù)接線端；以及由一刷新控制電路控制所述第二端口，實(shí)行所述各存儲單元的刷新。
14.如權(quán)利要求13所述的集成電路，其中，通過所述第二端口實(shí)行對一行存儲單元的刷新，并且通過所述超高速緩沖存儲器，與所述刷新操作并行地執(zhí)行由所述第二端口接收的讀取指令。
15.如權(quán)利要求13所述的集成電路，其中，所述存儲單元陣列的每個存儲單元包含與所述第一端口相連的第一選擇晶體管和與所述第二端口相連的第二選擇晶體管，以及與所述第一和第二選擇晶體管相連的存儲節(jié)點(diǎn)。
全文摘要
一種存儲器陣列(10)包括多個具有第一端口(A)和第二端口(B)的動態(tài)型存儲單元(110)。超高速緩沖存儲器(40)與第一和第二端口的地址路徑和數(shù)據(jù)路徑相連。通過所述端口之一實(shí)行刷新操作。當(dāng)通過一個端口實(shí)行刷新操作時，可以通過超高速緩沖存儲器并行地實(shí)行讀取操作。
文檔編號G11C11/406GK1675717SQ03819167
公開日2005年9月28日 申請日期2003年8月29日 優(yōu)先權(quán)日2002年9月26日
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