專利名稱：可調(diào)整數(shù)據(jù)輸出時刻的同步型半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及同步型半導(dǎo)體存儲器，更為特定地說，涉及可以消除成組讀出工作時的數(shù)據(jù)輸出時刻的差異的同步型半導(dǎo)體存儲器。
背景技術(shù)：
隨著對同步型半導(dǎo)體存儲器高頻工作的要求，與外部時鐘信號的上升沿和下降沿同步地同外部進(jìn)行數(shù)據(jù)交換的雙數(shù)據(jù)速率SDRAM(雙數(shù)據(jù)速率同步動態(tài)隨機(jī)存取存儲器，以下稱DDR-SDRAM)正在被開發(fā)和實用化。
DDR-SDRAM與同外部時鐘信號的上升沿或下降沿的某一方同步工作的SDRAM相比，可以以約2倍的速度進(jìn)行數(shù)據(jù)讀出和數(shù)據(jù)寫入。
但是，由于DDR-SDRAM以非常高的速度工作，所以特別是為了使規(guī)定外部時鐘信號與第1個輸出數(shù)據(jù)的定時時間的tLZ以及規(guī)定外部時鐘信號與第2個以后的輸出數(shù)據(jù)的定時時間的tAC在規(guī)格值的范圍內(nèi)，必須高精度地調(diào)整數(shù)據(jù)輸出的時刻。
于是，雖然不是在DDR-SDRAM，而是在同步型半導(dǎo)體存儲器中，例如在特開平11-86547號公報中公開了調(diào)整數(shù)據(jù)輸出的時刻的技術(shù)(以下稱為現(xiàn)有技術(shù))。
一般說來，在DDR-SDRAM或SDRM等同步型半導(dǎo)體存儲器的成組讀出工作中，至輸出第1個數(shù)據(jù)的時間相當(dāng)于從預(yù)充電電平(Vcc/2)開始的電壓電平變化所需要的時間。另一方面，至輸出第2個以后的數(shù)據(jù)的時間相當(dāng)于從電源電壓Vcc或接地電壓GND開始的電壓電平變化所需要的時間。因此，第1個數(shù)據(jù)的輸出時刻比第2個以后的數(shù)據(jù)的輸出時刻相對快一些。
上述的現(xiàn)有技術(shù)是用于對SDRAM調(diào)整數(shù)據(jù)輸出的時刻的技術(shù)，但并未公開關(guān)于消除成組讀出工作中的第1個數(shù)據(jù)的輸出時刻與第2個以后的數(shù)據(jù)的輸出時刻的差異的措施。
在同步型半導(dǎo)體存儲器的成組讀出工作時，若所有的數(shù)據(jù)輸出時刻相同，則對于取入數(shù)據(jù)的時鐘信號的規(guī)定建立時間和規(guī)定保持時間也是恒定的。
因此，即使批量生產(chǎn)時同步型半導(dǎo)體存儲器中設(shè)置的用于將數(shù)據(jù)輸出至外部的電路(以下稱數(shù)據(jù)輸出電路組)內(nèi)的器件的電學(xué)特性發(fā)生了分散，建立時間和保持時間產(chǎn)生了一些誤差，數(shù)據(jù)讀取裝置正常地從同步型半導(dǎo)體存儲器中讀取輸出數(shù)據(jù)的可能性也很大。
但是，在數(shù)據(jù)的該輸出時刻不同的場合，若批量生產(chǎn)時同步型半導(dǎo)體存儲器中的數(shù)據(jù)輸出電路組內(nèi)的器件的電學(xué)特性發(fā)生分散，則不能充分確保用于正確地接收數(shù)據(jù)信號的規(guī)定建立時間和規(guī)定保持時間的可能性很大。因此，數(shù)據(jù)讀取裝置不能正常讀取數(shù)據(jù)的可能性變大?，F(xiàn)在，這種制品被看作不合格品的可能性很大，從而導(dǎo)致制造成品率下降。
發(fā)明內(nèi)容
本發(fā)明的目的在于提供通過消除成組讀出工作時數(shù)據(jù)的輸出時刻的差異，能夠謀求制造成品率提高的同步型半導(dǎo)體存儲器。
概括說來，本發(fā)明是與時鐘信號同步工作的同步型半導(dǎo)體存儲器，它包括配置了多個存儲單元的存儲單元陣列；從存儲單元陣列中成組地讀出多個輸出數(shù)據(jù)、與時鐘信號同步地依次生成分別指示多個讀出數(shù)據(jù)的電平的多個讀出指令的輸出控制電路；響應(yīng)于依次生成的多個讀出指令的每一指令而輸出數(shù)據(jù)的數(shù)據(jù)輸出電路；在輸出控制電路與數(shù)據(jù)輸出電路之間設(shè)置的、向數(shù)據(jù)輸出電路傳遞由輸出控制電路生成的多個讀出指令的每一指令的傳遞控制部；以及判定由輸出控制電路依次生成的多個讀出指令的每一指令與多個讀出數(shù)據(jù)中的第1個和第2個以后的讀出數(shù)據(jù)的哪一個對應(yīng)的信號傳播控制電路，傳遞控制部根據(jù)信號傳播控制電路的判定結(jié)果以第1傳遞時間向數(shù)據(jù)輸出電路傳遞與第1個讀出數(shù)據(jù)對應(yīng)的讀出指令，而以第2傳遞時間向數(shù)據(jù)輸出電路傳遞與第2個以后的讀出數(shù)據(jù)對應(yīng)的讀出指令。
因此，本發(fā)明的主要優(yōu)點在于，由于在同步型半導(dǎo)體存儲器中進(jìn)行成組讀出時，能夠調(diào)整與第2個以后的讀出數(shù)據(jù)對應(yīng)的讀出指令傳遞至數(shù)據(jù)輸出電路的時間以及與第1個讀出數(shù)據(jù)對應(yīng)的讀出指令傳遞至數(shù)據(jù)輸出電路的時間，所以能夠消除從被預(yù)充電至中間電壓的狀態(tài)開始的第1個讀出數(shù)據(jù)輸出時與第2個以后的讀出數(shù)據(jù)輸出時的數(shù)據(jù)輸出時刻的差異。
其結(jié)果是，即使批量生產(chǎn)時同步型半導(dǎo)體存儲器中的數(shù)據(jù)輸出電路組內(nèi)的器件的電學(xué)特性發(fā)生了分散，輸出數(shù)據(jù)的建立時間和保持時間產(chǎn)生了一些誤差，設(shè)置在外部的數(shù)據(jù)讀取裝置正常地讀取輸出數(shù)據(jù)的可能性也很大。因此，由于減少了以往被認(rèn)為是不合格品的可能性較大的制品，所以能夠求得制造成品率的提高。
本發(fā)明的上述和其它的目的、特征、方面和優(yōu)點可以從參照附圖可以明白的關(guān)于本發(fā)明的以下詳細(xì)說明中得到了解。
圖1是示出同步型半導(dǎo)體存儲器的系統(tǒng)的概貌的方框圖。
圖2是示出同步型半導(dǎo)體存儲器的概略結(jié)構(gòu)的方框圖。
圖3是示出在同步型半導(dǎo)體存儲器中輸入輸出緩沖器的內(nèi)部所設(shè)置的數(shù)據(jù)輸出控制電路的結(jié)構(gòu)的電路圖。
圖4是示出延遲電路的內(nèi)部結(jié)構(gòu)的電路圖。
圖5是說明同步型半導(dǎo)體存儲器的成組讀出工作的工作波形圖。
圖6是示出在實施例1的變例的同步型半導(dǎo)體存儲器中的輸入輸出緩沖器的內(nèi)部所設(shè)置的數(shù)據(jù)輸出控制電路的結(jié)構(gòu)的電路圖。
圖7是示出延遲電路的內(nèi)部結(jié)構(gòu)的電路圖。
具體實施例方式
以下，參照
本發(fā)明的實施例。另外，圖中相同的符號表示相同或相當(dāng)?shù)牟糠帧?br>
實施例1參照圖1，同步型半導(dǎo)體存儲器的系統(tǒng)由同步型半導(dǎo)體存儲器1000、DRAM控制器1100和時鐘發(fā)生器1200構(gòu)成。對于同步型半導(dǎo)體存儲器1000，作為一個例子示出了DDR-SDRAM。
在下面的說明中，假定冠以符號“/”的信號是將未冠以該“/”的信號反轉(zhuǎn)了的信號。另外，以下將信號和數(shù)據(jù)等的2值的高電壓狀態(tài)(例如電源電壓Vcc)和低電壓狀態(tài)(例如接地電壓GND)分別稱為H電平和L電平。
DRAM控制器1100和同步型半導(dǎo)體存儲器1000相應(yīng)于由時鐘發(fā)生器1200輸出的外部時鐘信號CLK和/CLK進(jìn)行工作。
DRAM控制器1100向同步型半導(dǎo)體存儲器1000發(fā)送控制信號/RAS、/CAS、/WE、/CS、DM和時鐘啟動信號CKE以及地址信號A0～A12、存儲體地址信號BA0～BA1。另外，借助于DRAM控制器1100向同步型半導(dǎo)體存儲器1000發(fā)送和從中接收作為數(shù)據(jù)授受的時刻的基準(zhǔn)的數(shù)據(jù)選通信號DQS，可以從同步型半導(dǎo)體存儲器1000中讀出數(shù)據(jù)，或向同步型半導(dǎo)體存儲器1000寫入數(shù)據(jù)。
當(dāng)存在從DRAM控制器1100中成組讀出的要求時，同步型半導(dǎo)體存儲器1000向DRAM控制器1100發(fā)送連續(xù)的數(shù)據(jù)DQ。當(dāng)能夠確保對時鐘信號CLK的規(guī)定的建立時間和規(guī)定的保持時間時，DRAM控制器1100可以正常地接收數(shù)據(jù)。但是，當(dāng)在DDR-SDRAM中進(jìn)行成組讀出工作時，第1個數(shù)據(jù)的輸出時刻比第2個以后的數(shù)據(jù)的輸出時刻要早。
因此，規(guī)定外部時鐘信號與第1個輸出數(shù)據(jù)的定時時間的tLZ比規(guī)定外部時鐘信號與第2個以后的輸出數(shù)據(jù)的定時時間的tAC為短。在tLZ與tAC之差大的場合，當(dāng)批量生產(chǎn)時同步型半導(dǎo)體存儲器中的數(shù)據(jù)輸出電路組內(nèi)的器件的電學(xué)特性發(fā)生分散時，不能充分確保用于正確接收數(shù)據(jù)信號DQ的建立時間和保持時間的可能性很大。因此，DRAM控制器1100在成組讀出時不能正常地接收數(shù)據(jù)的可能性很大。
于是，下面對以如下方式構(gòu)成的同步型半導(dǎo)體存儲器1000的結(jié)構(gòu)進(jìn)行說明通過使成組讀出工作時的tAC與tLZ相等，即使數(shù)據(jù)輸出電路組內(nèi)的器件的電學(xué)特性有些分散，DRAM控制器1100也能正常地接收數(shù)據(jù)。
參照圖2，同步型半導(dǎo)體存儲器1000包含接受外部時鐘信號CLK、/CLK和時鐘啟動信號CKE的時鐘緩沖器10；接受地址信號A0～A12和存儲體地址信號BA0、BA1的地址緩沖器20；以及接受控制信號/CS、/RAS、/CAS、/WE和DM的控制信號緩沖器30。地址緩沖器20和控制信號緩沖器30與時鐘緩沖器10的輸出同步地取入上述地址信號及控制信號。
同步型半導(dǎo)體存儲器1000還包含輸入輸出成為數(shù)據(jù)授受的時刻的基準(zhǔn)的數(shù)據(jù)選通信號DQS的數(shù)據(jù)選通緩沖器120；根據(jù)時鐘緩沖器10的輸出產(chǎn)生內(nèi)部時鐘信號的延遲鎖定環(huán)(DLL)電路110；以及可以在外部與存儲單元陣列100之間進(jìn)行數(shù)據(jù)的授受的輸入輸出緩沖器150。
因為同步型半導(dǎo)體存儲器內(nèi)部的信號傳送延遲，并且由于輸入輸出緩沖器150相應(yīng)于外部時鐘信號CLK進(jìn)行數(shù)據(jù)輸出，所以數(shù)據(jù)輸出時刻對外部時鐘信號CLK發(fā)生延遲。為防止這一點，DLL電路110根據(jù)外部時鐘信號CLK、/CLK生成其相位超前一個與內(nèi)部的信號傳送延遲相當(dāng)?shù)臅r間的內(nèi)部時鐘信號CLK0，供給輸入輸出緩沖器150。
同步型半導(dǎo)體存儲器1000還包含與時鐘緩沖器10的輸出同步地接受地址緩沖器20和控制信號緩沖器30的輸出的控制電路40；被控制電路40控制、進(jìn)行數(shù)據(jù)存儲的存儲單元陣列100；以及模式寄存器50。
存儲單元陣列100被分成分別配置了多個存儲單元的存儲體#0～存儲體#3這4個存儲體。
輸入輸出緩沖器150與來自DLL電路110的內(nèi)部時鐘信號CLKO同步地向外部輸出根據(jù)存儲體地址信號BA0、BA1而被選擇的存儲單元陣列100的存儲體#0～#3內(nèi)的多個存儲單元之中被選擇的1個存儲單元的數(shù)據(jù)。另一方面，輸入輸出緩沖器150與從數(shù)據(jù)選通緩沖器120提供的數(shù)據(jù)選通信號DQS同步地取入從外部輸入的數(shù)據(jù)。
模式寄存器50根據(jù)由來自控制電路40的控制信號的組合而提供的模式寄存器建立命令保持被在該時刻給出的地址信號指定的工作模式。
下面對在輸入輸出緩沖器150內(nèi)部設(shè)置的、具有可高精度地調(diào)整成組讀出時的數(shù)據(jù)的輸出時刻的結(jié)構(gòu)的數(shù)據(jù)輸出電路進(jìn)行說明。
在同步型半導(dǎo)體存儲器1000中，數(shù)據(jù)輸出控制電路200設(shè)置在輸入輸出緩沖器150內(nèi)部。
參照圖3，數(shù)據(jù)輸出控制電路200包含在從存儲單元陣列100輸出數(shù)據(jù)時與內(nèi)部時鐘信號CLKO同步工作的輸出控制電路250以及延遲控制部210、延遲控制部220、信號傳播控制電路230、數(shù)據(jù)輸出電路240、數(shù)據(jù)線#D1和數(shù)據(jù)線#D2。
輸出控制電路250根據(jù)來自存儲單元陣列100的讀出數(shù)據(jù)的電平輸出用于設(shè)定從數(shù)據(jù)輸出電路240輸出的數(shù)據(jù)信號DQ的電平的控制信號ZRDH0、ZRDL0。在從數(shù)據(jù)輸出電路240輸出數(shù)據(jù)信號DQ時，控制信號ZRDH0和控制信號ZRDL0被設(shè)定為相互互補的電平。另一方面，在不從數(shù)據(jù)輸出電路240輸出數(shù)據(jù)信號DQ的場合，為了使數(shù)據(jù)輸出電路240的輸出為高阻抗，控制信號ZRDH0和控制信號ZRDL0皆被設(shè)定為H電平。
詳情將在后面敘述，延遲控制部210根據(jù)來自信號傳播控制電路230的控制信號以2個不同的傳播時間中的某一個傳播時間輸出控制信號ZRDH0。從延遲控制部210輸出的信號成為控制信號ZRDH。控制信號ZRDH輸入至數(shù)據(jù)輸出電路240。同樣，延遲控制部220根據(jù)來自信號傳播控制電路230的控制信號以2個不同的傳播時間中的某一個傳播時間輸出控制信號ZRDL0。從延遲控制部220輸出的信號成為控制信號ZRDL?？刂菩盘朲RDL被輸入至數(shù)據(jù)輸出電路240。
數(shù)據(jù)輸出電路240具有串聯(lián)連接在電源電壓Vcc與接地電壓GND之間的P溝道MOS晶體管242和N溝道MOS晶體管243；以及倒向器241?？刂菩盘朲RDH被輸入至P溝道MOS晶體管242的柵極。倒向器241輸出控制信號ZRDL的反轉(zhuǎn)電平的信號。倒向器241的輸出信號被輸入至N溝道MOS晶體管243的柵極。
因此，在控制信號ZRDH和ZRDL分別被設(shè)定為H電平和L電平的場合，數(shù)據(jù)輸出電路240從節(jié)點#D輸出L電平的數(shù)據(jù)信號DQ。另一方面，在控制信號ZRDH和ZRDL分別被設(shè)定為L電平和H電平的場合，數(shù)據(jù)輸出電路240從節(jié)點#D輸出H電平的數(shù)據(jù)信號DQ。
信號傳播控制電路230具有NAND電路231、倒向器232、鐘控倒向器233和閂鎖電路235。
NAND電路231輸出進(jìn)行了控制信號ZRDH與控制信號ZRDL的“與非”運算的信號。倒向器232輸出來自NAND電路231的輸出信號的反轉(zhuǎn)電平的信號。鐘控倒向器233根據(jù)L電平的內(nèi)部時鐘信號CLKO及其反轉(zhuǎn)信號/CLKO，輸出倒向器232的輸出信號的反轉(zhuǎn)電平的信號。
閂鎖電路235具有倒向器236和鐘控倒向器237。倒向器236輸出鐘控倒向器233的輸出信號的反轉(zhuǎn)電平的信號作為傳播時間控制信號SIG。鐘控倒向器237根據(jù)H電平的內(nèi)部時鐘信號CLKO及其反轉(zhuǎn)信號/CLKO，輸出倒向器236的輸出信號的反轉(zhuǎn)電平的信號。因此，在H電平的內(nèi)部時鐘信號CLKO和L電平的內(nèi)部時鐘信號/CLKO未分別向鐘控倒向器237的2個控制端子輸入的場合，閂鎖電路235具有暫時保持輸入至倒向器236的信號的反轉(zhuǎn)電平的信號的功能。
延遲控制部210在節(jié)點#1與節(jié)點#1a之間具有傳輸門211。當(dāng)L電平的傳播時間控制信號SIG和H電平的傳播時間控制信號/SIG分別被輸入到2個控制端子時，傳輸門211輸出控制信號ZRDH0作為控制信號ZRDH。
延遲控制部210還具有串聯(lián)連接在節(jié)點#1與節(jié)點#1a之間的延遲電路212和傳輸門213。后面將詳細(xì)敘述，在延遲電路212的內(nèi)部設(shè)置了用于輸出將控制信號ZRDH0延遲了規(guī)定時間的信號的多個倒向器。當(dāng)L電平的傳播時間控制信號/SIG和H電平的傳播時間控制信號SIG分別被輸入到2個控制端子時，傳輸門213輸出延遲電路212的輸出信號作為控制信號ZRDH。
因此，延遲控制部210能夠根據(jù)傳播時間控制信號SIG、/SIG改變控制信號ZRDH0從節(jié)點#1到節(jié)點#1a的傳播時間。
延遲控制部220在節(jié)點#2與節(jié)點#2a之間具有傳輸門221。傳輸門221由于具有與傳輸門211相同的功能，所以不再重復(fù)其詳細(xì)說明。
延遲控制部220還具有串聯(lián)連接在節(jié)點#2與節(jié)點#2a之間的延遲電路222和傳輸門223。延遲電路222有與延遲電路212相同的結(jié)構(gòu)，故不重復(fù)其詳細(xì)說明。傳輸門223有與傳輸門213相同的功能，故不重復(fù)其詳細(xì)說明。
因此，延遲控制部220能夠根據(jù)傳播時間控制信號SIG、/SIG改變控制信號ZRDL0從節(jié)點#2到節(jié)點#2a的傳播時間。
數(shù)據(jù)線#D1將節(jié)點#1a與P溝道MOS晶體管242的柵極進(jìn)行電連接。因此，數(shù)據(jù)線#D1將從延遲控制部210輸出的控制信號ZRDH傳遞到數(shù)據(jù)輸出電路240。
數(shù)據(jù)線#D2將節(jié)點#2a與倒向器241進(jìn)行電連接。因此，數(shù)據(jù)線#D2將從延遲控制部220輸出的控制信號ZRDL傳遞至數(shù)據(jù)輸出電路240。
數(shù)據(jù)輸出控制電路200還包含設(shè)置在電源電壓Vcc與數(shù)據(jù)線#D1之間的P溝道MOS晶體管215和設(shè)置在電源電壓Vcc與數(shù)據(jù)線#D2之間的P溝道MOS晶體管216。
預(yù)充電信號PR被輸入至P溝道MOS晶體管215、216的柵極。因此，在預(yù)充電信號PR被設(shè)定為L電平的場合，無論控制信號ZRDH0、ZRDL0的電壓電平如何，控制信號ZRDH和ZRDL均被設(shè)定為H電平。另一方面，在預(yù)充電信號PR被設(shè)定為H電平的場合，控制信號ZRDH和ZRDL的電壓電平分別與控制信號ZRDH0和ZRDL0的電壓電平相等。
下面，說明延遲電路212的內(nèi)部結(jié)構(gòu)。
參照圖4，延遲電路212具有串聯(lián)連接的n個延遲元件212.1～212.n。延遲元件212.1具有串聯(lián)連接的倒向器217和倒向器218。延遲元件212.2～212.n各自具有與延遲元件212.1相同的結(jié)構(gòu)，故不重復(fù)其詳細(xì)說明。因此，延遲電路212能夠以延遲元件的個數(shù)延長控制信號ZRDH0從#1至#1a的信號傳播時間。
延遲電路222具有與延遲電路212相同的結(jié)構(gòu)，故不重復(fù)其詳細(xì)說明。
一般說來，圖3所示的數(shù)據(jù)輸出電路240內(nèi)的P溝道MOS晶體管242接通、輸出數(shù)據(jù)信號DQ的時間(以下稱H電平輸出時間)與N溝道MOS晶體管242接通、輸出數(shù)據(jù)信號DQ的時間(以下稱L電平輸出時間)往往因批量生產(chǎn)上的分散性而不一定相等。因此，如后所述，借助于調(diào)整延遲電路212或延遲電路222內(nèi)的延遲元件的數(shù)目可以調(diào)整為使成組讀出工作時第1個數(shù)據(jù)的H電平輸出時間與L電平輸出時間相等。
參照圖5，設(shè)在本實施例的同步型半導(dǎo)體存儲器1000中，從控制命令COM發(fā)出到數(shù)據(jù)輸出所必須的時鐘數(shù)CL為“2”。另外，設(shè)成組讀出工作時從存儲單元陣列100讀出的數(shù)據(jù)的電平依次是“H、L、H、L、H、L”。另外，設(shè)對在延遲電路212、222中設(shè)定的規(guī)定傳播時間被設(shè)定為使tLZ與tAC相等。
還有，在本實施例中，還設(shè)在圖1中的同步型半導(dǎo)體存儲器1000與DRAM控制器1100之間設(shè)置了對將從同步型半導(dǎo)體存儲器1000輸出的數(shù)據(jù)信號DQ傳遞至DRAM控制器1100的數(shù)據(jù)線預(yù)充電至Vcc/2的電路(未圖示)。另外，設(shè)圖5中的DQ表示該數(shù)據(jù)線的電壓電平。還有，為說明方便，設(shè)數(shù)據(jù)信號DQ從數(shù)據(jù)輸出電路240輸出的時刻與數(shù)據(jù)信號DQ從同步型半導(dǎo)體存儲器1000輸出、傳遞到該數(shù)據(jù)線的時刻相等。
接著，參照圖2、圖3和圖5，說明同步型半導(dǎo)體存儲器1000中的成組讀出時的工作。在時刻t1，作為控制命令之一的讀出命令READ被取入同步型半導(dǎo)體存儲器1000。另外，由于在時刻t1對數(shù)據(jù)輸出控制電路200內(nèi)的數(shù)據(jù)線#D1、#D2進(jìn)行了預(yù)充電，并且預(yù)充電信號PR被設(shè)定為L電平，所以控制信號ZRDH、ZRDL為H電平。然后，在時刻t2，存儲單元陣列100中的所希望的存儲體內(nèi)的多個存儲單元的數(shù)據(jù)開始連續(xù)地向輸出控制電路250輸入。同時，為了將輸入至輸出控制電路250中的數(shù)據(jù)進(jìn)行輸出，解除了預(yù)充電。因此，預(yù)充電信號PR被設(shè)定為H電平。
由于即使解除了預(yù)充電，控制信號ZRDH、ZRDL仍分別維持H電平，所以NAND電路231的輸出信號的電平被設(shè)定為L電平。因此，倒向器232的輸出信號被設(shè)定為H電平。然后，在時刻t3，當(dāng)內(nèi)部時鐘信號CLKO為L電平時，鐘控倒向器233輸出倒向器232的輸出信號的反轉(zhuǎn)電平的信號，因而傳播時間控制信號SIG被設(shè)定為H電平。其后，即使內(nèi)部時鐘信號CLKO為H電平，在控制信號ZRDH、ZRDL的電壓電平變化之前，由于鐘控倒向器233、237的工作，傳播時間控制信號SIG維持為H電平。
在時刻t4，由于從數(shù)據(jù)輸出電路240輸出作為成組讀出工作中的第1個數(shù)據(jù)的H電平的數(shù)據(jù)信號DQ，所以L電平的控制信號ZRDH0和H電平的ZRDL0從輸出控制電路250輸出。在時刻t4，由于傳播時間控制信號SIG被設(shè)定為H電平，所以在延遲控制部210內(nèi)只有傳輸門213接通。同樣，在延遲控制部220內(nèi)只有傳輸門223接通。因此，控制信號ZRDH0從節(jié)點#1經(jīng)延遲電路212傳遞至節(jié)點#1a，故而以在延遲電路212中被設(shè)定的規(guī)定傳播時間(例如，時間T1)從節(jié)點#1傳遞至節(jié)點#1a。其結(jié)果是，在時刻t4，L電平的控制信號ZRDH0在從時刻t4經(jīng)過時間T1后的時刻t5成為L電平的控制信號ZRDH。
同樣，控制信號ZRDL0也從節(jié)點#2經(jīng)延遲電路222傳遞至節(jié)點#2a，故而以在延遲電路222中設(shè)定的規(guī)定傳播時間(例如，時間T1)從節(jié)點#2傳遞至節(jié)點#2a。因此，在時刻t4處于H電平的控制信號ZRDL0在從時刻t4經(jīng)過時間T1后的時刻t5處于H電平的控制信號ZRDL。自用于從數(shù)據(jù)輸出電路240輸出第1個數(shù)據(jù)信號DQ的控制信號ZRDH0、ZRDL0從輸出控制電路250輸出的時刻t4至數(shù)據(jù)輸出電路240的節(jié)點#D的電壓電平實際上開始變化的時刻t5的時間為tLZ。
當(dāng)在時刻t5控制信號ZRDH被設(shè)定為L電平，控制信號ZRDL被設(shè)定為H電平時，數(shù)據(jù)輸出電路240在時刻t6輸出H電平的數(shù)據(jù)信號DQ。
另外，在時刻t6，當(dāng)內(nèi)部時鐘信號CLKO為L電平時，鐘控倒向器233接通。在時刻t6，由于控制信號ZRDH為L電平，控制信號ZRDL為H電平，所以NAND電路231的輸出信號的電平被設(shè)定為H電平。因此，傳播時間控制信號SIG被設(shè)定為L電平。即，在成組讀出工作時，當(dāng)用于設(shè)定第1個數(shù)據(jù)的電平的控制信號ZRDH和控制信號ZRDL成為相互互補的電平之后，內(nèi)部時鐘信號CLKO成為L電平時，其后，傳播時間控制信號SIG借助于信號傳播控制電路230的工作而維持L電平。
當(dāng)傳播時間控制信號SIG被設(shè)定為L電平時，延遲控制部210內(nèi)的傳輸門213關(guān)斷，傳輸門211接通。同樣，延遲控制部220內(nèi)的傳輸門223關(guān)斷，傳輸門221接通。因此，由于控制信號ZRDH0從節(jié)點#1經(jīng)傳輸門211傳遞至節(jié)點#1a，所以不經(jīng)過延遲電路212而很快地從節(jié)點#1傳遞至節(jié)點#1a。
同樣，由于控制信號ZRDL0也從節(jié)點#2經(jīng)傳輸門221傳遞至節(jié)點#2a，所以不經(jīng)過延遲電路222而很快地從節(jié)點#2傳遞至節(jié)點#2a。
在時刻t7，為了從數(shù)據(jù)輸出電路240輸出作為成組讀出工作時的第2個數(shù)據(jù)的L電平的數(shù)據(jù)信號DQ，H電平的控制信號ZRDH0和L電平的ZRDH0從輸出控制電路250輸出。
H電平的控制信號ZRDH0經(jīng)傳輸門211成為H電平的控制信號ZRDH。另一方面，L電平的控制信號ZRDL0經(jīng)傳輸門221成為L電平的控制信號ZRDL。因此，數(shù)據(jù)輸出電路240在時刻t8輸出L電平的數(shù)據(jù)信號DQ。從而，自時刻t7至?xí)r刻t8的時間T2成為從數(shù)據(jù)輸出電路240輸出第2個以后的數(shù)據(jù)時所需要的時間。另外，時間T2例如是至H電平的信號變成L電平的時間，即，是信號成為反轉(zhuǎn)電平所需要的時間。因此，時間T2的一半時間T2/2與信號的電壓電平從1/2 Vcc到變?yōu)镠電平或L電平的時間相等。
在時刻t9，為了從數(shù)據(jù)輸出電路240輸出作為成組讀出工作時的第3個數(shù)據(jù)的H電平的數(shù)據(jù)信號DQ，L電平的控制信號ZRDH0和H電平的ZRDH0從輸出控制電路250輸出。因此，數(shù)據(jù)輸出電路240在從時刻t9經(jīng)過了時間T2的時刻輸出H電平的數(shù)據(jù)信號DQ。這里，由于在延遲電路212、222中分別設(shè)定的規(guī)定傳播時間被設(shè)定成使tLZ與tAC相等，所以自時刻t9至經(jīng)過了時間T2/2的時刻t10的時間為tAC。其結(jié)果是，第1個數(shù)據(jù)信號DQ維持H電平的時間等于第2個以后的數(shù)據(jù)信號DQ維持L或H電平的期間。
如上所述，實施例1的同步型半導(dǎo)體存儲器1000在成組讀出工作時能夠不拘被讀出的數(shù)據(jù)信號的順序，使數(shù)據(jù)信號維持電壓電平的期間恒定。因此，在成組讀出工作時，從同步型半導(dǎo)體存儲器1000輸出的數(shù)據(jù)信號的建立時間和保持時間也是恒定的，故而用設(shè)置在同步型半導(dǎo)體存儲器1000的外部的數(shù)據(jù)讀取裝置可以較正確地讀取數(shù)據(jù)信號。
其結(jié)果是，即使批量生產(chǎn)時同步型半導(dǎo)體存儲器中的數(shù)據(jù)輸出電路組內(nèi)的器件的電學(xué)特性發(fā)生了分散，輸出數(shù)據(jù)的建立時間和保持時間產(chǎn)生了一些誤差，數(shù)據(jù)讀取裝置正常地讀取輸出數(shù)據(jù)的可能性也很大。因此，由于減少了現(xiàn)在被認(rèn)為是不合格品的可能性較大的制品，所以能夠求得制造成品率的提高。
實施例1的變例一般說來，批量生產(chǎn)時同步型半導(dǎo)體存儲器中的器件的電學(xué)特性發(fā)生分散。因此，用于調(diào)整同步型半導(dǎo)體存儲器1000中的數(shù)據(jù)輸出控制電路200內(nèi)的tLZ的延遲電路212的信號傳播時間與延遲電路222的信號傳播時間往往不相等。下面說明調(diào)整延遲電路的傳播時間的結(jié)構(gòu)。
參照圖6，數(shù)據(jù)輸出控制電路200a與實施例1的圖3所示的數(shù)據(jù)輸出控制電路200相比，其不同點在于具有取代延遲控制部210的延遲控制部210a，以及具有取代延遲控制部220的延遲控制部220a。除此以外的結(jié)構(gòu)和功能與數(shù)據(jù)輸出控制電路200的相同，故不重復(fù)其詳細(xì)說明。
延遲控制部210a與延遲控制部210相比，其不同點在于具有取代延遲電路212的延遲電路212a。除此以外的結(jié)構(gòu)和功能與延遲控制部210的相同，故不重復(fù)其詳細(xì)說明。
延遲控制部220a與延遲控制部220相比，其不同點在于具有取代延遲電路222的延遲電路222a。除此以外的結(jié)構(gòu)和功能與延遲控制部220的相同，故不重復(fù)其詳細(xì)說明。
下面說明具有調(diào)整信號的傳播時間的功能的延遲電路212a的內(nèi)部結(jié)構(gòu)。
參照圖7，延遲電路212a具有串聯(lián)連接的傳播時間調(diào)整電路260和倒向器219。
傳播時間調(diào)整電路260具有并聯(lián)連接的n個倒向器260.1～260.n。倒向器260.1具有串聯(lián)連接在電源電壓Vcc與接地電壓GND之間的熔絲61、P溝道M0S晶體管62、N溝道MOS晶體管63和熔絲61a。倒向器260.2～260.n的每一個具有與倒向器260.1相同的結(jié)構(gòu)，故不重復(fù)其詳細(xì)說明。
來自節(jié)點#1的信號輸入至倒向器260.1內(nèi)的P溝道MOS晶體管62的柵極和N溝道MOS晶體管63的柵極。同樣地，來自節(jié)點#1的信號輸入至倒向器260.2～260.n的每一個所具有的P溝道MOS晶體管的柵極和N溝道MOS晶體管的柵極。從倒向器260.1的P溝道MOS晶體管62和N溝道MOS晶體管63的連接節(jié)點#N輸出的信號作為被倒向器219反轉(zhuǎn)的反轉(zhuǎn)電平的信號輸出至傳輸門213。同樣，倒向器260.2～260.n的每一個所具有的P溝道MOS晶體管和N溝道MOS晶體管的連接節(jié)點#N輸出的信號也作為被倒向器219反轉(zhuǎn)的反轉(zhuǎn)電平的信號輸出至傳輸門213。
在熔絲61、61a未熔斷時，倒向器260.1向倒向器219輸出從節(jié)點#1輸入的信號的反轉(zhuǎn)電平的信號。同樣，在倒向器260.2～260.n各自所有的2個熔絲未熔斷時，它們也與倒向器260.1一樣向倒向器219輸出從節(jié)點#1輸入的信號的反轉(zhuǎn)電平的信號。
因此，傳播時間調(diào)整電路260內(nèi)的倒向器260.1～260.n各自并聯(lián)連接。因此，借助于用激光等切斷倒向器260.1～260.n各自所具有的2個熔絲(以下稱熔絲組)，可以調(diào)整傳播時間調(diào)整電路260的驅(qū)動能力。切斷的熔絲組越多，傳播時間調(diào)整電路260的驅(qū)動能力越小。另一方面，切斷的熔絲組越少，傳播時間調(diào)整電路260的驅(qū)動能力越大。傳播時間調(diào)整電路260的驅(qū)動能力越小，直至由節(jié)點#1輸入的信號作為反轉(zhuǎn)電平的信號從節(jié)點#N輸出的時間(以下也稱信號電平變化時間)越長。另一方面，傳播時間調(diào)整電路260的驅(qū)動能力越大，信號電平變化時間越短。
當(dāng)從節(jié)點#N輸入的信號的電壓電平在規(guī)定的閾值以下或以上時，倒向器219輸出從節(jié)點#N輸入的信號的反轉(zhuǎn)電平的信號。即，倒向器219具有能夠判定輸入信號是否在規(guī)定的閾值以下或以上的功能。
當(dāng)信號電平變化時間長時，直至由節(jié)點#N輸出的信號作為被倒向器219反轉(zhuǎn)的反轉(zhuǎn)電平的信號被輸出的時間變長。即，延遲電路212a的信號傳播時間變長。
另一方面，當(dāng)信號電平變化時間短時，直至由節(jié)點#N輸出的信號作為被倒向器219反轉(zhuǎn)的反轉(zhuǎn)電平的信號被輸出的時間變短。即，延遲電路212a的信號傳播時間變短。
另外，延遲電路222a具有與延遲電路212a相同的結(jié)構(gòu)和功能，故不重復(fù)其詳細(xì)說明。
因此，能夠利用延遲電路212a或延遲電路222a內(nèi)的切斷的熔絲組的數(shù)目來調(diào)整延遲電路212a或延遲電路222a的信號傳播時間。
如上所述，對實施例1的變例的同步型半導(dǎo)體存儲器1000，即使批量生產(chǎn)時器件的電學(xué)特性發(fā)生了分散，在制品測試后判明tLZ不在設(shè)計值的范圍內(nèi)，也能夠通過調(diào)整延遲電路212a或延遲電路222a的信號傳送時間，使tLZ進(jìn)入設(shè)計值的范圍內(nèi)。因此，能夠求得制造成品率的提高。
另外，在實施例1或?qū)嵤├?的變例中，代表性地對同步型半導(dǎo)體存儲器為DDR-SDRAM時的結(jié)構(gòu)進(jìn)行了說明，但本申請的發(fā)明的適用范圍不限定于同步型半導(dǎo)體存儲器為DDR-SDRAM的情形。對同步型半導(dǎo)體存儲器為其他規(guī)格的存儲器(例如SDRAM)的情形，通過將數(shù)據(jù)輸出控制電路200或200a應(yīng)用于數(shù)據(jù)輸入輸出電路，也能夠進(jìn)行成組讀出工作中的數(shù)據(jù)輸出時刻的調(diào)整。
雖然已詳細(xì)地說明并揭示了本發(fā)明，但這僅僅是例示性而非限定性的，顯然，應(yīng)理解為發(fā)明的宗旨和范圍僅由所附的權(quán)利要求范圍限定。
權(quán)利要求
1.一種同步型半導(dǎo)體存儲器，它是與時鐘信號同步工作的同步型半導(dǎo)體存儲器，其特征在于包括配置了多個存儲單元的存儲單元陣列；從上述存儲單元陣列中成組地讀出多個讀出數(shù)據(jù)、與上述時鐘信號同步地依次生成分別指示上述多個讀出數(shù)據(jù)的電平的多個讀出指令的輸出控制電路；響應(yīng)于依次生成的上述多個讀出指令的每一個而輸出數(shù)據(jù)的數(shù)據(jù)輸出電路；在上述輸出控制電路與上述數(shù)據(jù)輸出電路之間設(shè)置的、向上述數(shù)據(jù)輸出電路傳遞由上述輸出控制電路生成的上述多個讀出指令的每一個的傳遞控制部；以及判定由上述輸出控制電路依次生成的上述多個讀出指令的每一個與上述多個讀出數(shù)據(jù)中的第1個和第2個以后的讀出數(shù)據(jù)的哪一個對應(yīng)的信號傳播控制電路，上述傳遞控制部根據(jù)上述信號傳播控制電路的判定結(jié)果以第1傳遞時間向上述數(shù)據(jù)輸出電路傳遞與第1個上述讀出數(shù)據(jù)對應(yīng)的上述讀出指令，而以與上述第1傳遞時間不同的第2傳遞時間向上述數(shù)據(jù)輸出電路傳遞與第2個以后的上述讀出數(shù)據(jù)對應(yīng)的上述讀出指令。
2.如權(quán)利要求1所述的同步型半導(dǎo)體存儲器，其特征在于上述第1傳遞時間比上述第2傳遞時間長。
3.如權(quán)利要求1所述的同步型半導(dǎo)體存儲器，其特征在于還包括在上述成組讀出開始前將與上述數(shù)據(jù)輸出電路電連接的第1節(jié)點和第2節(jié)點都預(yù)充電至規(guī)定的電壓、并且在上述成組讀出開始后使上述第1節(jié)點和上述第2節(jié)點皆與上述規(guī)定電壓分離的電壓設(shè)定電路，上述多個讀出指令的每一個都包含根據(jù)對應(yīng)的讀出數(shù)據(jù)的電平，被設(shè)定為互補電平的第1控制信號和第2控制信號，上述傳遞控制部根據(jù)上述信號傳播控制電路的上述判定結(jié)果以上述第1傳遞時間和上述第2傳遞時間的某一方將由上述輸出控制電路生成的上述第1控制信號和上述第2控制信號分別向上述第1節(jié)點和上述第2節(jié)點傳遞，上述信號傳播控制電路包含根據(jù)上述第1節(jié)點和上述第2節(jié)點的電壓電平，判定由上述輸出控制電路生成的上述第1控制信號和上述第2控制信號與上述第1個讀出數(shù)據(jù)和上述第2個以后的讀出數(shù)據(jù)的哪一個對應(yīng)的判定部。
4.如權(quán)利要求3所述的同步型半導(dǎo)體存儲器，其特征在于上述判定部具有輸出相應(yīng)于上述第1節(jié)點的電壓電平與上述第2節(jié)點的電壓電平的邏輯運算結(jié)果的判定信號的邏輯電路；以及在從上述輸出控制電路生成上述第1控制信號和上述第2控制信號至生成下一個上述第1控制信號和上述第2控制信號之間的時刻，向上述傳遞控制部傳遞來自上述邏輯電路的上述判定信號的傳遞電路，上述傳遞控制部根據(jù)來自上述傳遞電路的上述判定信號切換上述第1傳遞時間和上述第2傳遞時間。
5.如權(quán)利要求1所述的同步型半導(dǎo)體存儲器，其特征在于上述傳遞控制部具有用于提供相當(dāng)于上述第1傳遞時間與上述第2傳遞時間之差的延遲時間的延遲電路；以及根據(jù)上述信號傳播控制電路的上述判定結(jié)果，通過上述延遲電路向上述數(shù)據(jù)輸出電路傳遞與上述第1個讀出數(shù)據(jù)對應(yīng)的上述讀出指令，而旁路上述延遲電路向上述數(shù)據(jù)輸出電路傳遞與上述第2個以后的上述讀出數(shù)據(jù)對應(yīng)的上述讀出指令的路徑開關(guān)，上述延遲電路的上述延遲時間可以根據(jù)上述延遲電路的來自外部的輸入，非易失性地進(jìn)行調(diào)整。
6.如權(quán)利要求5所述的同步型半導(dǎo)體存儲器，其特征在于上述延遲電路具有由各自具有規(guī)定的驅(qū)動能力、并聯(lián)連接的多個CMOS倒向器構(gòu)成的至少1個傳播時間調(diào)整電路，并聯(lián)連接的上述多個CMOS倒向器的每一個依照上述輸入而被斷開。
全文摘要
在輸入輸出緩沖器(150)內(nèi)設(shè)置了在成組讀出存儲單元陣列(100)的數(shù)據(jù)時，根據(jù)輸出的數(shù)據(jù)的順序以不同的傳播時間傳遞用于從數(shù)據(jù)輸出電路(240)輸出數(shù)據(jù)的控制信號(ZRDH0)和控制信號(ZRDL0)的延遲控制部(210)和延遲控制部(220)。
文檔編號G11C11/4096GK1523609SQ200310100639
公開日2004年8月25日 申請日期2003年10月10日 優(yōu)先權(quán)日2003年2月17日
發(fā)明者鈴木隆信 申請人:株式會社瑞薩科技