專利名稱：磁擾降低的半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，具體涉及設(shè)有根據(jù)磁體的磁化方向存儲(chǔ)信息的磁存儲(chǔ)單元的磁性半導(dǎo)體存儲(chǔ)裝置。本發(fā)明特別涉及用以降低磁性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫入時(shí)的磁擾的結(jié)構(gòu)。
背景技術(shù)：
作為能以低功率且非易失地存儲(chǔ)數(shù)據(jù)的存儲(chǔ)裝置，MRAM(Magnetic Random Access Memory磁隨機(jī)存取存儲(chǔ)器)正為人們所關(guān)注。這種MRAM利用由外加磁場(chǎng)使磁體內(nèi)發(fā)生的磁化，在取消外部磁場(chǎng)后也留在磁體內(nèi)的特性。就是說(shuō)，將這種磁體的殘留磁化的磁化方向，按照存儲(chǔ)數(shù)據(jù)進(jìn)行變更，從而存儲(chǔ)數(shù)據(jù)。作為這種MRAM的存儲(chǔ)單元的數(shù)據(jù)存儲(chǔ)元件，已知的有巨大磁電阻元件(GiantMagneto-Resistance ElementGMR元件)、超大磁電阻元件(ColossalMagneto-Resistance ElementCMR元件)及隧道磁電阻元件(TunnelingMagneto-Resistance ElementTMR元件)等。
作為MRAM單元的數(shù)據(jù)存儲(chǔ)部分的結(jié)構(gòu)，將兩個(gè)磁體層中間夾著絕緣膜層疊。將這兩個(gè)磁體層中的一個(gè)磁體層的磁化方向作為參考磁化方向，按照存儲(chǔ)數(shù)據(jù)變更另一方的磁體的磁化方向。磁電阻因這些磁體的磁化方向的一致/不一致而不同，經(jīng)由該存儲(chǔ)部分流入的電流也相應(yīng)地不同。通過(guò)檢測(cè)經(jīng)由該存儲(chǔ)部分的磁體層的流入電流來(lái)進(jìn)行數(shù)據(jù)的讀出。在進(jìn)行數(shù)據(jù)寫入時(shí)，通過(guò)電流產(chǎn)生的磁場(chǎng)按照存儲(chǔ)數(shù)據(jù)設(shè)定數(shù)據(jù)存儲(chǔ)用磁體層的磁化方向。
作為這種MRAM的一例結(jié)構(gòu)，例如有先有技術(shù)文獻(xiàn)1(日本專利申請(qǐng)?zhí)亻_(kāi)2002-170375號(hào)公報(bào))。
在先有技術(shù)文獻(xiàn)1中，作為存儲(chǔ)單元的數(shù)據(jù)存儲(chǔ)元件，采用TMR元件。在先有技術(shù)文獻(xiàn)1的TMR元件中，矯頑磁力較大的硬質(zhì)層(hardlayer)和矯頑磁力較小的軟質(zhì)層(soft layer)中間夾著隧道絕緣膜而相向設(shè)置。根據(jù)這種硬質(zhì)層的磁化方向，對(duì)數(shù)據(jù)“0”與“1”進(jìn)行存儲(chǔ)。
當(dāng)數(shù)據(jù)寫入時(shí)，在寫入布線(寫入字線)上按預(yù)定方向流過(guò)電流。軟質(zhì)層由流過(guò)該寫入布線的電流產(chǎn)生的感應(yīng)磁場(chǎng)決定其磁化方向。另一方面，硬質(zhì)層在由流過(guò)寫入布線的電流產(chǎn)生的感應(yīng)磁場(chǎng)中，其磁化方向不發(fā)生變化。此時(shí)，硬質(zhì)層所連接的位線上在對(duì)應(yīng)于存儲(chǔ)數(shù)據(jù)的方向上流過(guò)電流。硬質(zhì)層的磁化方向由感應(yīng)這種流過(guò)寫入布線與位線的電流所產(chǎn)生的正交磁場(chǎng)的合成磁場(chǎng)決定，相應(yīng)地?cái)?shù)據(jù)被存儲(chǔ)。
先有技術(shù)文獻(xiàn)1的TMR元件的存儲(chǔ)數(shù)據(jù)的讀出分三階段進(jìn)行。首先，在寫入布線上使電流沿一定的方向流過(guò)，將軟質(zhì)層的磁化方向設(shè)定至預(yù)定的方向。接著，經(jīng)由存取晶體管，將該TMR元件與接地節(jié)點(diǎn)電連接。在這種狀態(tài)下，位線上流過(guò)讀出電流，并將從位線經(jīng)由存儲(chǔ)單元的TMR元件流入的電流所對(duì)應(yīng)的電壓，存儲(chǔ)在讀出放大器的第一讀出節(jié)點(diǎn)上。TMR元件僅在硬質(zhì)層和軟質(zhì)層的磁化方向一致時(shí)磁電阻變小，使較大的電流流過(guò)，另一方面，當(dāng)硬質(zhì)層和軟質(zhì)層的磁化方向不一致時(shí)磁電阻變大，使較小的電流流過(guò)。因此，首先在這第一階段，在讀出放大器的第一讀出節(jié)點(diǎn)上存儲(chǔ)關(guān)于硬質(zhì)層的磁化方向與軟質(zhì)屆的磁化方向是否一致的信息。
接著，在寫入布線上使電流逆向流過(guò)，從而反轉(zhuǎn)軟質(zhì)層的磁化方向。在這種狀態(tài)下，再次將TMR元件與接地節(jié)點(diǎn)連接，將流入位線的電流(從位線經(jīng)由TMR元件流入的電流)所對(duì)應(yīng)的電壓，存儲(chǔ)在讀出放大器的第二讀出節(jié)點(diǎn)上。
然后，通過(guò)差動(dòng)放大讀出放大器的第一與第二讀出節(jié)點(diǎn)的電壓來(lái)把數(shù)據(jù)讀出。就是說(shuō)，由于按照硬質(zhì)層的磁化方向與軟質(zhì)層的初始化磁化方向一致時(shí)和硬質(zhì)層的磁化方向與軟質(zhì)層的初始化磁化方向不一致時(shí)流過(guò)位線的電流量不同，在讀出放大器的第一與第二讀出節(jié)點(diǎn)上，可存放不同電平的電壓。通過(guò)差動(dòng)放大第一與第二讀出節(jié)點(diǎn)的電壓來(lái)進(jìn)行TMR元件的存儲(chǔ)數(shù)據(jù)的讀出。
之所以將軟質(zhì)層的磁化方向沿初始化方向設(shè)定，然后沿反方向設(shè)定，是因?yàn)閷?duì)TMR元件進(jìn)行數(shù)據(jù)寫入時(shí)，在寫入布線與位線上流入的電流的方向按照寫入數(shù)據(jù)而不同，且其磁化方向也按照寫入數(shù)據(jù)有可能不同，正確地進(jìn)行數(shù)據(jù)讀出時(shí)，以預(yù)定的固定方向設(shè)定軟質(zhì)層的磁化方向。
在上述先有技術(shù)文獻(xiàn)1中，當(dāng)數(shù)據(jù)讀出時(shí)，為在讀出節(jié)點(diǎn)上讀出互補(bǔ)數(shù)據(jù)，反轉(zhuǎn)軟質(zhì)層的磁化方向。在進(jìn)行這種磁化反轉(zhuǎn)時(shí)，流寫入布線的電流反轉(zhuǎn)。在位線上根據(jù)這種寫入布線的電流反轉(zhuǎn)產(chǎn)生感應(yīng)噪聲，且在讀出放大器的讀出節(jié)點(diǎn)的讀出電壓上噪聲重疊時(shí)，將不能進(jìn)行正確的讀出操作。為了防止這種位線上的感應(yīng)噪聲導(dǎo)致的數(shù)據(jù)的誤讀出，在上述的先有技術(shù)文獻(xiàn)1中，設(shè)有在進(jìn)行軟質(zhì)層的磁化反轉(zhuǎn)時(shí)防止感應(yīng)噪聲傳到讀出放大器的讀出節(jié)點(diǎn)的對(duì)策。這種防止對(duì)策有在磁化反轉(zhuǎn)位線時(shí)設(shè)定為浮動(dòng)狀態(tài)的，在讀出放大器和位線之間連接阻抗，且降低感應(yīng)噪聲的，以及在進(jìn)行磁化反轉(zhuǎn)時(shí)與位線的接地節(jié)點(diǎn)連接，且將感應(yīng)噪聲向接地節(jié)點(diǎn)放電的等。
在該先有技術(shù)文獻(xiàn)1中，考察當(dāng)數(shù)據(jù)讀出時(shí)，防止在進(jìn)行軟質(zhì)層的磁化反轉(zhuǎn)時(shí)的感應(yīng)噪聲對(duì)數(shù)據(jù)讀出的產(chǎn)生影響。但是，數(shù)據(jù)寫入時(shí)流過(guò)寫入布線與位線的電流的感應(yīng)磁場(chǎng)對(duì)相鄰列或相鄰行的存儲(chǔ)單元的TMR元件的影響大致不予考慮。這是由于硬質(zhì)層的磁化反轉(zhuǎn)是只根據(jù)流過(guò)寫入布線和位線的電流的感應(yīng)磁場(chǎng)的合成磁場(chǎng)產(chǎn)生，而在位線或?qū)懭氩季€的一方的電流的感應(yīng)磁場(chǎng)中，以不致發(fā)生硬質(zhì)層的磁化反轉(zhuǎn)為前提。
但是，在存儲(chǔ)單元以高密度布置，且相鄰存儲(chǔ)單元的間隔較小時(shí)，流過(guò)寫入布線與/或位線的電流的感應(yīng)磁場(chǎng)對(duì)相鄰存儲(chǔ)單元也造成影響。這種漏磁場(chǎng)成為對(duì)非選擇存儲(chǔ)單元的磁噪聲(磁場(chǎng)干涉；磁擾)。在位線與寫入布線上，流入一定大小的電流，因此，根據(jù)這種磁噪聲，發(fā)生相鄰非選擇存儲(chǔ)單元的寫入數(shù)據(jù)反轉(zhuǎn)的狀態(tài)。
并且，寫入多個(gè)比特的數(shù)據(jù)時(shí)，同時(shí)選擇相鄰存儲(chǔ)單元的場(chǎng)合，有必要向相鄰位線供給寫入電流。此時(shí)，寫入數(shù)據(jù)在邏輯電平相反的場(chǎng)合，產(chǎn)生對(duì)選擇位線逆向?qū)㈦娏鞴┙o的需要，根據(jù)磁場(chǎng)的相互干涉，不能將所需大小的磁場(chǎng)供給選擇存儲(chǔ)單元，產(chǎn)生不能正確地進(jìn)行數(shù)據(jù)的寫入的情況。
在上述的先有技術(shù)文獻(xiàn)1中，關(guān)于對(duì)這種相鄰存儲(chǔ)單元的磁噪聲導(dǎo)致的誤寫入問(wèn)題與多個(gè)比特?cái)?shù)據(jù)并行寫入時(shí)的磁場(chǎng)干涉大致不予考慮。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供能降低數(shù)據(jù)寫入時(shí)的磁噪聲，即磁擾的半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明的第一方面的半導(dǎo)體存儲(chǔ)裝置含有矩陣狀排列的多個(gè)存儲(chǔ)單元，對(duì)應(yīng)各存儲(chǔ)單元列布置的、各自連接對(duì)應(yīng)列的存儲(chǔ)單元的多個(gè)位線，以及對(duì)應(yīng)各位線布置的、各自按照寫入數(shù)據(jù)將電流供給對(duì)應(yīng)的位線的多個(gè)位線驅(qū)動(dòng)電路。各位線驅(qū)動(dòng)電路含有在進(jìn)行相鄰列的選擇時(shí)，按照對(duì)相鄰列的寫入數(shù)據(jù)向?qū)?yīng)的位線供給第一電流的第一驅(qū)動(dòng)電路，及在進(jìn)行對(duì)應(yīng)列的選擇時(shí)，按照對(duì)該對(duì)應(yīng)列的寫入數(shù)據(jù)向?qū)?yīng)的位線供給第二電流的第二驅(qū)動(dòng)電路。
本發(fā)明的第二方面的半導(dǎo)體存儲(chǔ)裝置含有矩陣狀排列的多個(gè)磁存儲(chǔ)單元，對(duì)應(yīng)這些多個(gè)磁存儲(chǔ)單元的列布置的、分別連接對(duì)應(yīng)列的存儲(chǔ)單元的多個(gè)位線，以及多個(gè)位線驅(qū)動(dòng)電路，該多個(gè)位線驅(qū)動(dòng)電路含有，根據(jù)地址信號(hào)，從多個(gè)磁存儲(chǔ)單元列并行選擇預(yù)定數(shù)量的存儲(chǔ)單元列的列選擇電路，且對(duì)應(yīng)于各位線布置，并根據(jù)來(lái)自寫入數(shù)據(jù)和列選擇電路的列選擇信號(hào)，向?qū)?yīng)的位線將電流供給。列選擇電路選擇預(yù)定數(shù)量的存儲(chǔ)單元列，以便在預(yù)定數(shù)量的存儲(chǔ)單元列之間各自至少布置一條位線。
在位線驅(qū)動(dòng)電路中，進(jìn)行相鄰列的選擇時(shí)按照對(duì)相鄰列的寫入數(shù)據(jù)，向?qū)?yīng)的位線供給第一電流，從而在同時(shí)對(duì)一個(gè)或多個(gè)相鄰列進(jìn)行數(shù)據(jù)的寫入時(shí)，也能抵消磁場(chǎng)干涉的使電流流過(guò)位線，并能正確地將數(shù)據(jù)寫入。
并且，當(dāng)寫入多個(gè)比特的數(shù)據(jù)時(shí)，選擇位線，使得至少有一條位線布置在中間，從而，不會(huì)因相鄰列的位線的寫入電流產(chǎn)生的磁場(chǎng)干涉，發(fā)生寫入磁場(chǎng)強(qiáng)度的不良，且能夠正確地對(duì)選擇存儲(chǔ)單元供給所需大小的磁場(chǎng)，并能正確地進(jìn)行數(shù)據(jù)的寫入。
本發(fā)明的上述以及其它的目的、特征、局面及優(yōu)點(diǎn)，可從相關(guān)的附圖能理解的本發(fā)明相關(guān)的、以下的詳細(xì)說(shuō)明，會(huì)更加清楚。


圖1是本發(fā)明存儲(chǔ)單元的等效電路的示意圖。
圖2是本發(fā)明存儲(chǔ)單元的數(shù)據(jù)讀出時(shí)的電流通路的示意圖。
圖3是本發(fā)明存儲(chǔ)單元的數(shù)據(jù)寫入時(shí)的感應(yīng)磁場(chǎng)的示意圖。
圖4是本發(fā)明存儲(chǔ)單元的磁特性的示意圖。
圖5是本發(fā)明實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置的位線電流與感應(yīng)磁場(chǎng)的示意圖。
圖6是本發(fā)明實(shí)施例1的漏磁場(chǎng)與抵消磁場(chǎng)的示意圖。
圖7是本發(fā)明半導(dǎo)體存儲(chǔ)裝置的整體結(jié)構(gòu)的示意圖。
圖8是本發(fā)明實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置的局部結(jié)構(gòu)及其操作的示意圖。
圖9是圖8所示的位線電流驅(qū)動(dòng)器結(jié)構(gòu)的一例示意圖。
圖10是本發(fā)明實(shí)施例1的位線驅(qū)動(dòng)電路結(jié)構(gòu)的一例示意圖。
圖11是以真值表形態(tài)表示圖10所示的位線驅(qū)動(dòng)電路的控制信號(hào)的邏輯的示意圖。
圖12是本發(fā)明實(shí)施例2的選擇位線的布置的示意圖。
圖13是本發(fā)明實(shí)施例2的位線和寫入數(shù)據(jù)對(duì)應(yīng)關(guān)系的一例示意圖。
圖14是本發(fā)明實(shí)施例2的位線和寫入數(shù)據(jù)的其它對(duì)應(yīng)關(guān)系的示意圖。
圖15是本發(fā)明實(shí)施例3的半導(dǎo)體存儲(chǔ)裝置局部結(jié)構(gòu)的示意圖。
圖16是本發(fā)明實(shí)施例3的位線驅(qū)動(dòng)電路結(jié)構(gòu)的一例示意圖。
圖17是以真值表表示圖16所示的位線驅(qū)動(dòng)電路的控制信號(hào)的邏輯的示意圖。
圖18是本發(fā)明實(shí)施例4的半導(dǎo)體存儲(chǔ)裝置的局部結(jié)構(gòu)與位線電流的示意圖。
圖19是本發(fā)明實(shí)施例4的右側(cè)位線驅(qū)動(dòng)電路結(jié)構(gòu)的一例示意圖。
圖20是以真值表表示圖19所示的位線驅(qū)動(dòng)電路的控制信號(hào)的邏輯的示意圖。
圖21是本發(fā)明實(shí)施例4的左側(cè)位線驅(qū)動(dòng)電路結(jié)構(gòu)的一例示意圖。
圖22是以真值表表示圖21所示的位線驅(qū)動(dòng)電路的控制信號(hào)的邏輯的示意圖。
圖23是本發(fā)明實(shí)施例5的位線驅(qū)動(dòng)電路結(jié)構(gòu)的示意圖。
具體實(shí)施例方式
實(shí)施例1圖1是本發(fā)明中采用的存儲(chǔ)單元結(jié)構(gòu)的示意圖。在圖1中，存儲(chǔ)單元MC含有，按照存儲(chǔ)數(shù)據(jù)改變其磁電阻的可變磁電阻元件VRE和數(shù)據(jù)讀出時(shí)，用以形成通過(guò)可變磁電阻元件VRE的數(shù)據(jù)讀出電流Is的通路的存取元件ATR。典型的存取晶體管ATR是由場(chǎng)效應(yīng)晶體管形成，圖1中，這種存取元件ATR是由N型溝道MIS晶體管形成。
可變磁電阻元件VRE是由含磁隧道結(jié)的隧道磁電阻元件，即TMR元件形成。
可變磁電阻元件VRE一端與位線BL連接，另一端與存取元件ATR連接。存取晶體管ATR響應(yīng)讀出字線RWL上的信號(hào)電位有選擇的導(dǎo)通，在導(dǎo)通時(shí)，將可變磁電阻元件VRE的另一端與固定電位Vss(例如接地電壓GND)連接。
對(duì)這種存儲(chǔ)單元MC，還設(shè)置寫入字線WWL。該寫入字線WWL在數(shù)據(jù)寫入時(shí)，電流以預(yù)定的一定方向供給。讀出字線RWL在數(shù)據(jù)讀出時(shí)，驅(qū)動(dòng)至選擇態(tài)。當(dāng)數(shù)據(jù)寫入時(shí)與讀出時(shí)，對(duì)位線BL傳達(dá)對(duì)應(yīng)該存儲(chǔ)單元MC的存儲(chǔ)數(shù)據(jù)的電信號(hào)(電流)。
圖2是圖1所示的可變磁電阻元件VRE的截面結(jié)構(gòu)的示意圖。圖2中，可變磁電阻元件VRE含有設(shè)有固定的一定磁化方向的固定磁化層FL，按照外加磁場(chǎng)的方向磁化的自由磁化層VL，設(shè)于這些固定磁化層FL與自由磁化層VL之間的隧道絕緣膜TB，以及將固定磁化層FL連接在存取元件ATR上的局部布線AFL。在這局部布線AFL下方布置寫入字線WWL。
固定磁化層FL與自由磁化層VL均由磁體層形成。自由磁化層VL的磁化方向隨著寫入數(shù)據(jù)的邏輯電平，設(shè)定至與固定磁化層FL的磁化方向一致或相反的方向。由固定磁化層FL、隧道絕緣膜TB及自由磁化層VL形成磁隧道結(jié)。
當(dāng)數(shù)據(jù)讀出時(shí)，將讀出字線RWL驅(qū)動(dòng)至選擇態(tài)，將存取元件ATR設(shè)定至導(dǎo)通狀態(tài)。該存取元件ATR導(dǎo)通時(shí)，局部布線AFL與固定電位節(jié)點(diǎn)連接，在位線BL、可變磁電阻元件VRE及固定電位節(jié)點(diǎn)的通路上，能使數(shù)據(jù)讀出電流Is流過(guò)。
可變磁電阻元件VRE的電阻按照固定磁化層FL與自由磁化層VL的各自的磁化方向的相對(duì)關(guān)系發(fā)生變化。具體地說(shuō)，固定磁化層FL的磁化方向(圖2中左方向)與自由磁化層VL的磁化方向一致(平行)時(shí)，該可變磁電阻元件VRE的電阻小于這些固定磁化層FL與自由磁化層VL的磁化方向相反(反平行)時(shí)的電阻。
因此，將自由磁化層VL以對(duì)應(yīng)于存儲(chǔ)數(shù)據(jù)的方向進(jìn)行磁化時(shí)，使數(shù)據(jù)讀出電流Is流過(guò)的場(chǎng)合，流可變磁電阻元件VRE的電流量按照存儲(chǔ)數(shù)據(jù)不同。因此，例如，使位線BL提升至一定電壓后，從該位線BL到可變磁電阻元件VRE使數(shù)據(jù)讀出電流Is流過(guò)時(shí)，按照流過(guò)該可變磁電阻元件VRE的電流量改變位線BL電壓。可通過(guò)檢測(cè)該位線BL的電壓來(lái)讀出存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)。寫入字線WWL在數(shù)據(jù)讀出時(shí)不被使用。
圖3是對(duì)存儲(chǔ)單元MC的數(shù)據(jù)寫入時(shí)的感應(yīng)磁場(chǎng)的示意圖。存儲(chǔ)單元MC的結(jié)構(gòu)與圖2所示的存儲(chǔ)單元MC的結(jié)構(gòu)相同，且對(duì)應(yīng)部分采用同一符號(hào)，故省略其詳細(xì)說(shuō)明。
當(dāng)數(shù)據(jù)寫入時(shí)，存取元件ATR按照讀出字線RWL所維持的非選擇態(tài)，維持在非導(dǎo)通狀態(tài)。對(duì)寫入字線WWL供給一定方向的電流，并生成寫入字線磁場(chǎng)H(WWL)。根據(jù)流過(guò)寫入字線WWL的電流，在圖3中作為一例，在與寫入字線WWL正交的平面內(nèi)沿左方向旋轉(zhuǎn)的磁場(chǎng)作為寫入字線磁場(chǎng)H(WWL)形成。
一方面，對(duì)于位線BL，按照寫入數(shù)據(jù)有電流+Iw或-Iw流過(guò)。沿圖的右方向電流+Iw流過(guò)時(shí)，在與電流+Iw流過(guò)的方向正交的平面內(nèi)，如圖的實(shí)線所示，產(chǎn)生向右方向旋轉(zhuǎn)的感應(yīng)磁場(chǎng)H(BL)。另一方面，如虛線所示，向左方向的電流-Iw流過(guò)時(shí)，如虛線所示，以位線BL為中心產(chǎn)生逆向旋轉(zhuǎn)的感應(yīng)磁場(chǎng)H(BL)。根據(jù)這些磁場(chǎng)H(WWL)與H(BL)的合成磁場(chǎng)，決定自由磁化層VL的磁化方向。
圖4是用以說(shuō)明數(shù)據(jù)寫入時(shí)的可變磁電阻元件的磁化狀態(tài)的圖。在這圖4中，橫軸H(EA)表示沿可變磁電阻元件VRE的自由磁化層VL上的易磁化軸(EAeasy axis)方向作用的磁場(chǎng)?？v軸H(HA)表示沿自由磁化層VL上的難磁化軸(HAhard axis)方向作用的磁場(chǎng)。這些磁場(chǎng)H(EA)與H(HA)分別對(duì)應(yīng)于流過(guò)位線BL與寫入字線WWL的電流產(chǎn)生的兩個(gè)感應(yīng)磁場(chǎng)H(WWL)與H(BL)一方與另一方。
在存儲(chǔ)單元MC中，固定磁化層FL的固定磁化方向沿著易磁化軸EA。另一方面，按照存儲(chǔ)數(shù)據(jù)的邏輯電平(“1”與“0”)，自由磁化層VL沿著易磁化軸方向與固定磁化層FL平行(一致)或反平行(相反)方向磁化。將分別與該自由磁化層VL的兩種磁化方向?qū)?yīng)的可變磁電阻元件VRE的電阻分別由R1與R0表示(其中，R1＞R0)。該存儲(chǔ)單元MC對(duì)應(yīng)于該自由磁化層VL的兩種磁化方向，可存儲(chǔ)1比特的數(shù)據(jù)(“1”或“0”)。
存儲(chǔ)單元的操作點(diǎn)即對(duì)可變磁電阻元件VRE施加的合成磁場(chǎng)，在圖4中以黑色圓點(diǎn)表示。對(duì)寫入字線WWL施加的寫入電流的方向?yàn)橐欢?，因此，?duì)存儲(chǔ)單元的可變磁電阻元件VRE施加的合成磁場(chǎng)的操作點(diǎn)是易磁化軸H(EA)的上側(cè)或下側(cè)的兩點(diǎn)。
當(dāng)數(shù)據(jù)寫入時(shí)，磁場(chǎng)H(EA)與H(HA)的合成磁場(chǎng)達(dá)到該圖4所示的星形特性曲線的外側(cè)區(qū)時(shí)，能夠決定該自由磁化層VL的磁化方向。這種磁場(chǎng)H(EA)與H(HA)的合成磁場(chǎng)即位線寫入磁場(chǎng)H(BL)與寫入字線磁場(chǎng)H(WWL)的合成磁場(chǎng)相當(dāng)于星形特性曲線內(nèi)側(cè)區(qū)的強(qiáng)度時(shí)，自由磁化層VL的磁化方向不變?？赏ㄟ^(guò)對(duì)自由磁化層VL施加沿難磁化軸方向的磁場(chǎng)來(lái)降低為改變沿易磁化軸EA的磁化方向所需的磁化閾值。
設(shè)定了這種如圖4所示的星形特性曲線與操作點(diǎn)時(shí)，可設(shè)計(jì)流過(guò)位線BL與/或?qū)懭胱志€WWL的數(shù)據(jù)寫入電流的值，使得在數(shù)據(jù)寫入對(duì)象的存儲(chǔ)單元中沿易磁化軸方向的數(shù)據(jù)寫入磁場(chǎng)強(qiáng)度成為HWR。一般，數(shù)據(jù)寫入磁場(chǎng)強(qiáng)度HWR是由切換自由磁化層的磁化方向所需的開(kāi)關(guān)磁場(chǎng)HSW和余量ΔH之和表示。就是說(shuō)，將滿足HWR＝HSW+ΔH的關(guān)系。
因此，為了改寫存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)即可變磁電阻元件VRE的自由磁化層的磁化方向，必須使寫入字線WWL與位線BL上均流入預(yù)定電平以上的數(shù)據(jù)寫入電流。根據(jù)流過(guò)這種寫入字線WWL與位線BL的數(shù)據(jù)寫入電流產(chǎn)生的感應(yīng)磁場(chǎng)H(BL)與H(WWL)的合成磁場(chǎng)，可按照沿易磁化軸EA的數(shù)據(jù)寫入磁場(chǎng)方向磁化可變磁電阻元件VRE的自由磁化層VL，使得與固定磁化層FL的磁化方向一致(平行)或相反(反平行)。通常，流入寫入字線WWL的電流，使寫入字線磁場(chǎng)H(WWL)成為沿難磁化軸方向的磁場(chǎng)H(HA)。
圖5是本發(fā)明實(shí)施例1的結(jié)構(gòu)的示意圖。在圖5中，示出寫入字線WWLa、WWLb和位線BLa、BLb。對(duì)應(yīng)于寫入字線WWLa和位線BLa及BLb的交叉部分，布置存儲(chǔ)單元的可變電阻元件VRE1與VRE2，且對(duì)應(yīng)于寫入字線WWLb和位線BLa及BLb的交叉部分，布置可變電阻元件VRE3與VRE4。
這里將考慮在寫入字線WWLa上，沿圖的從右到左方向使數(shù)據(jù)寫入電流IW(WWL)流過(guò)，且在位線BLa上沿圖的從上到下方向使數(shù)據(jù)寫入電流IW(BL)流過(guò)的場(chǎng)合。在位線BLa上，感應(yīng)該數(shù)據(jù)寫入電流IW(BL)產(chǎn)生磁場(chǎng)，對(duì)可變電阻元件VRE1施加沿字線方向的寫入磁場(chǎng)H(BL)。同樣，根據(jù)寫入字線WWLa的數(shù)據(jù)寫入電流IW(WWL)產(chǎn)生磁場(chǎng)，對(duì)可變電阻元件VRE1施加沿位線方向的磁場(chǎng)H(WWL)。根據(jù)這些磁場(chǎng)H(BL)與H(WWL)的合成磁場(chǎng)，決定可變電阻元件VRE1的自由磁化層的磁化方向。
對(duì)于相鄰可變電阻元件VRE1的存儲(chǔ)單元的可變電阻元件VRE2，也同樣地，根據(jù)流過(guò)寫入字線WWLa的寫入電流IW(WWL)施加磁場(chǎng)H(WWL)。對(duì)這種可變電阻元件VRE2，根據(jù)流過(guò)位線BLa的數(shù)據(jù)寫入電流IW(BL)施加漏磁場(chǎng)HLK。這種漏磁場(chǎng)HLK與寫入字線的感應(yīng)磁場(chǎng)H(WWL)的合成磁場(chǎng)，延伸至圖4所示的星形特性曲線的外部時(shí)，有可能改寫可變電阻元件VRE2的磁化方向。特別是，高密度布置存儲(chǔ)單元，且位線BLa與BLb的間隔較窄時(shí)，這種漏磁場(chǎng)HLK的強(qiáng)度會(huì)較高，發(fā)生可變電阻元件VRE2的磁化方向被改寫的磁擾。為了抵消這種漏磁場(chǎng)HLK的影響，對(duì)位線BLb供給與流過(guò)選擇位線BLa的數(shù)據(jù)寫入電流IW(BL)反方向的抵消電流ΔIW。根據(jù)這種抵消電流ΔIW，在位線BLb上生成沿抵消漏磁場(chǎng)HLK的方向的磁場(chǎng)HCA，可抵消漏磁場(chǎng)HLK的影響，且能夠防止可變電阻元件VRE2中的磁化方向的改寫。
這種抵消電流ΔIW的大小為數(shù)據(jù)寫入電流IW(BL)的電流量的10％至30％左右的大小，且設(shè)定至磁場(chǎng)H(WWL)、HLK及HCA的合成磁場(chǎng)在圖4所示的星形特性曲線的內(nèi)部的大小。
在該位線BLb上流入抵消電流ΔIW時(shí)，抵消磁場(chǎng)HCA也施加在與寫入字線WWLb連接的可變電阻元件VRE3與VRE4上。但是，寫入字線WWLb處于非選擇態(tài)，并且，抵消磁場(chǎng)HCA抵消來(lái)自位線BLa的漏磁場(chǎng)HLK時(shí)，在這些可變電阻元件VRE3與VRE4上，不發(fā)生磁化方向的變化。
就是說(shuō)，在相鄰選擇位線的非選擇位線上，使較小抵消電流沿?cái)?shù)據(jù)寫入電流的反方向流過(guò)，抵消漏磁場(chǎng)。從而，解除磁擾，能確實(shí)地進(jìn)行只對(duì)選擇存儲(chǔ)單元的數(shù)據(jù)的寫入。
圖6是位線BLa與BLb的感應(yīng)磁場(chǎng)的示意圖。根據(jù)流過(guò)位線BLa的數(shù)據(jù)寫入電流，在位線BLa的周圍產(chǎn)生圖6中逆時(shí)針?lè)较虻母袘?yīng)磁場(chǎng)。根據(jù)該位線BLa的數(shù)據(jù)寫入電流產(chǎn)生的感應(yīng)磁場(chǎng)，在可變電阻元件VRE1上設(shè)定其磁化方向。根據(jù)該位線BLa產(chǎn)生的感應(yīng)磁場(chǎng)，對(duì)相鄰列的可變電阻元件VRE2也同樣地施加漏磁場(chǎng)HLK。該漏磁場(chǎng)HLK有，在可變電阻元件VRE2中生成圖6中向右方向的磁化的方向。在這種狀態(tài)下，位線BLb上使抵消電流沿流過(guò)位線BLa的數(shù)據(jù)寫入電流的反方向流過(guò)，在位線BLb的周圍上生成沿時(shí)針?lè)较虻拇艌?chǎng)。在可變電阻元件VRE2中，這種位線BLb的感應(yīng)抵消磁場(chǎng)為促進(jìn)向左方向的磁化的磁場(chǎng)。因此，抵消磁場(chǎng)HCA與漏磁場(chǎng)HLK的影響在該可變電阻元件VRE2中抵消，對(duì)可變電阻元件VRE2施加的合成磁場(chǎng)成為圖4所示的星形特性曲線內(nèi)部區(qū)，可變電阻元件VRE2的磁化方向不變。
為了解除這種抵消磁場(chǎng)HCA導(dǎo)致的磁擾，可在可變電阻元件VRE2中抵消漏磁場(chǎng)HLK的影響，且相鄰列的非選擇可變電阻元件VRE2中的合成磁場(chǎng)位于圖4所示的星形特性曲線內(nèi)部。由流過(guò)這種相鄰位線BLb的抵消電流產(chǎn)生的感應(yīng)抵消磁場(chǎng)HCA，充分小于由數(shù)據(jù)寫入電流產(chǎn)生的感應(yīng)寫入磁場(chǎng)，在該抵消磁場(chǎng)HCA大于漏磁場(chǎng)HLK時(shí)，可變電阻元件VRE2中也不會(huì)發(fā)生磁化方向的變化。
就是說(shuō)，實(shí)施例1中，與選擇列的位線相鄰的位線上，使小于流過(guò)選擇位線的數(shù)據(jù)寫入電流的抵消電流，沿?cái)?shù)據(jù)寫入電流的反方向流過(guò)，且抵消來(lái)自選擇位線的漏磁場(chǎng)。
圖7是本發(fā)明實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置的整體結(jié)構(gòu)的示意圖。該半導(dǎo)體存儲(chǔ)裝置1按照來(lái)自外部的控制信號(hào)(指令)CMD與地址信號(hào)ADD，進(jìn)行寫入數(shù)據(jù)DIN與讀出數(shù)據(jù)的輸入輸出。圖7中，示出與數(shù)據(jù)寫入相關(guān)的部分結(jié)構(gòu)，且省略了與數(shù)據(jù)讀出相關(guān)的部分結(jié)構(gòu)。在這種半導(dǎo)體存儲(chǔ)裝置1中的數(shù)據(jù)寫入與讀出操作，例如同步來(lái)自外部的時(shí)鐘信號(hào)CLK進(jìn)行。但是，在這半導(dǎo)體存儲(chǔ)裝置1中，可根據(jù)主控制電路5，在內(nèi)部決定操作定時(shí)。
半導(dǎo)體存儲(chǔ)裝置1含有，根據(jù)控制信號(hào)(指令)CMD控制該半導(dǎo)體存儲(chǔ)裝置1的整個(gè)操作的主控制電路5和設(shè)有矩陣狀排列的多個(gè)存儲(chǔ)單元的存儲(chǔ)陣列10。對(duì)應(yīng)于存儲(chǔ)陣列10的存儲(chǔ)單元行，布置了讀出字線RWL與寫入字線WWL。對(duì)應(yīng)于存儲(chǔ)單元列布置了位線BL。
寫入字線WWL與讀出字線RWL的各自的一端與固定電位Vss(接地電壓GND)連接。
半導(dǎo)體存儲(chǔ)裝置1還包括在主控制電路5的控制下，根據(jù)含在地址信號(hào)ADD的行地址信號(hào)RA將對(duì)應(yīng)存儲(chǔ)陣列10的選擇行的寫入字線WWL或讀出字線RWL驅(qū)動(dòng)至選擇態(tài)的行選擇電路20；在主控制電路5的控制下，對(duì)含在地址信號(hào)ADD的列地址信號(hào)CA進(jìn)行譯碼，生成列選擇信號(hào)的列選擇電路30；以及在位線BL上，數(shù)據(jù)寫入時(shí)供給寫入數(shù)據(jù)電流與抵消電流的寫入控制電路50R與50L。在這些寫入控制電路50R與50L中，對(duì)應(yīng)各位線BL設(shè)置位線驅(qū)動(dòng)電路，以便對(duì)各位線BL供給雙向的數(shù)據(jù)寫入電流與抵消電流。
相鄰該寫入控制電路50R與50L，設(shè)有進(jìn)行數(shù)據(jù)讀出的讀出放大器與供給讀出電流的讀出控制電路，但圖7中，未示出與這種數(shù)據(jù)讀出相關(guān)的部分的結(jié)構(gòu)。
圖8是圖7所示的寫入控制電路50R與50L的結(jié)構(gòu)與操作的示意圖。圖8中，代表性地示出位線BL1-BL5。寫入控制電路50L含有，分別對(duì)應(yīng)于位線BL1-BL5設(shè)置的位線電流驅(qū)動(dòng)器DVL1-DVL5。寫入控制電路50R含有，分別對(duì)應(yīng)于位線BL1-BL5設(shè)置的位線電流驅(qū)動(dòng)器DVR1-DVR5。這些位線電流驅(qū)動(dòng)器DVL1-DVL5與DVR1-DVR5，分別根據(jù)寫入數(shù)據(jù)和列選擇信號(hào)，有選擇地進(jìn)行對(duì)應(yīng)的位線的充電或放電。
這里將考慮位線BL3選中，位線電流驅(qū)動(dòng)器DVL3對(duì)該位線BL3供給電流，且位線電流驅(qū)動(dòng)器DVR3處于使位線BL3放電的狀態(tài)。在這種狀態(tài)下，數(shù)據(jù)寫入電流IW(BL)從位線電流驅(qū)動(dòng)器DVL3流入位線電流驅(qū)動(dòng)器DVR3。此時(shí)，在位線BL2上，流過(guò)從位線電流驅(qū)動(dòng)器DVR2到位線電流驅(qū)動(dòng)器DVL2方向的抵消電流-ΔIW(BL)，另外在位線BL4上，流過(guò)從位線電流驅(qū)動(dòng)器DVR4到位線電流驅(qū)動(dòng)器DVL4方向的抵消電流-ΔIW(BL)。
在相鄰選擇位線BL3的位線BL2與BL4上，使抵消電流-ΔIW(BL)沿流過(guò)該選擇位線BL3的數(shù)據(jù)寫入電流IW(BL)的反方向流過(guò)，從而，可根據(jù)抵消電流產(chǎn)生的感應(yīng)磁場(chǎng)來(lái)抵消數(shù)據(jù)寫入電流IW(BL)的感應(yīng)磁場(chǎng)對(duì)連接在位線BL2與BL4的存儲(chǔ)單元的影響。從而，能防止數(shù)據(jù)寫入時(shí)因磁場(chǎng)干涉導(dǎo)致的誤寫入，且能實(shí)現(xiàn)可靠性高的半導(dǎo)體存儲(chǔ)裝置。
圖9是位線電流驅(qū)動(dòng)器結(jié)構(gòu)的一例示意圖。由于圖8所示的位線電流驅(qū)動(dòng)器DVL1-DVL5與DVR1-DVR5具有相同結(jié)構(gòu)，在圖9中，代表性地示出一個(gè)位線電流驅(qū)動(dòng)器DV。
圖9中，位線電流驅(qū)動(dòng)器DV含有在電源節(jié)點(diǎn)和位線BL之間并聯(lián)連接的、各柵極接受控制信號(hào)φ1P與φ2P的P型溝道MIS晶體管(絕緣柵極型場(chǎng)效應(yīng)晶體管)P1與P2，及在位線BL和接地節(jié)點(diǎn)之間并聯(lián)連接的、各柵極接受控制信號(hào)φ1N與φ2N的N型溝道MIS晶體管N1與N2。
根據(jù)MIS晶體管P1與N1，驅(qū)動(dòng)對(duì)位線BL的數(shù)據(jù)寫入電流IW(BL)。根據(jù)MIS晶體管P2與N2，驅(qū)動(dòng)抵消電流-ΔIW(BL)。因此，這種MIS晶體管P2與N2的尺寸(溝道寬和溝道長(zhǎng)之比W/L)，分別小于MIS晶體管P1與N1的尺寸。根據(jù)這種尺寸的調(diào)整，能供給數(shù)據(jù)寫入電流IW(BL)的10％乃至30％大小的抵消電流。
位線BL選中，且對(duì)位線BL將數(shù)據(jù)寫入電流供給時(shí)，根據(jù)控制信號(hào)φ1P與φ1N，MIS晶體管P1與N1之一成為導(dǎo)通狀態(tài)，進(jìn)行位線BL的充電或放電。此時(shí)，設(shè)于位線BL的另一端的位線電流驅(qū)動(dòng)器互補(bǔ)地進(jìn)行工作，且進(jìn)行對(duì)位線BL的電流的放電或充電。對(duì)該位線BL進(jìn)行數(shù)據(jù)寫入電流的供給時(shí)，MIS晶體管P2與N2均處于截止?fàn)顟B(tài)。
選中相鄰位線BL的位線時(shí)，MIS晶體管N2與P2之一按照控制信號(hào)φ2N與φ2P導(dǎo)通，進(jìn)行位線BL的充電或放電。此時(shí)，設(shè)于該位線BL的另一端的位線電流驅(qū)動(dòng)器互補(bǔ)地工作，進(jìn)行位線BL的放電或充電，該位線BL上流入抵消電流。
使該抵消電流流過(guò)位線BL時(shí)，MIS晶體管P1與N1處于截止?fàn)顟B(tài)。
圖10是更具體表示寫入控制電路50L與50R的結(jié)構(gòu)的示意圖。圖10中，代表性地示出對(duì)位線BLj設(shè)置的位線驅(qū)動(dòng)電路的結(jié)構(gòu)。
圖10中，含在寫入控制電路50L的位線驅(qū)動(dòng)電路BDRLj含有接受列選擇信號(hào)CSLj和互補(bǔ)的寫入數(shù)據(jù)WDZ生成控制信號(hào)φ1PL的NAND電路60L；接受列選擇信號(hào)CSLj和內(nèi)部寫入數(shù)據(jù)WD生成控制信號(hào)φ1NL的AND電路61L；接受列選擇信號(hào)CSLj-1、CSLj+1和內(nèi)部寫入數(shù)據(jù)WD生成控制信號(hào)φ2PL的復(fù)合門電路62L；接受列選擇信號(hào)CSLj-1、CSLj+1和互補(bǔ)的內(nèi)部寫入數(shù)據(jù)WDZ的復(fù)合門電路63L；反轉(zhuǎn)復(fù)合門電路63L的輸出信號(hào)生成控制信號(hào)φ2NL的反轉(zhuǎn)電路64L；以及根據(jù)這些控制信號(hào)φ1PL、φ1NL、φ2PL及φ2NL驅(qū)動(dòng)位線BLj的位線電流驅(qū)動(dòng)器DVLj。
對(duì)位線BLj進(jìn)行選擇時(shí)，列選擇信號(hào)CSLj驅(qū)動(dòng)至選擇態(tài)(H電平)。相鄰位線BLj-1與BLj+1分別選中時(shí)，列選擇信號(hào)CSLj-1與CSLj+1分別驅(qū)動(dòng)至選擇態(tài)。這些列選擇信號(hào)是由圖7所示的列選擇電路30生成。
內(nèi)部寫入數(shù)據(jù)WD與WDZ是由圖7所示的輸入數(shù)據(jù)DIN生成的互補(bǔ)內(nèi)部寫入數(shù)據(jù)。這種內(nèi)部寫入數(shù)據(jù)WD與WDZ，可根據(jù)寫入使能信號(hào)WE的激活而激活的寫入驅(qū)動(dòng)器生成。另外，可以簡(jiǎn)單地對(duì)寫入數(shù)據(jù)DIN進(jìn)行緩沖處理而生成。
復(fù)合門電路62L含有等效的、接受列選擇信號(hào)CSLj-1與CSLj+1的OR門和接受該OR門的輸出信號(hào)和內(nèi)部寫入數(shù)據(jù)WD的NAND門。復(fù)合門電路63L含有等效的、接受列選擇信號(hào)CSLj-1與CSLj+1的OR門和接受該OR門的輸出信號(hào)和互補(bǔ)的內(nèi)部寫入數(shù)據(jù)WDZ的NAND門。
位線電流驅(qū)動(dòng)器DVLj含有與圖9所示的位線電流驅(qū)動(dòng)器DV同樣的結(jié)構(gòu)，且對(duì)應(yīng)的部分上采用同一符號(hào)，省略其詳細(xì)說(shuō)明。對(duì)MIS晶體管P1與P2的柵極上分別供給控制信號(hào)φ1PL與φ2PL，對(duì)MIS晶體管N1與N2的柵極上分別供給控制信號(hào)φ1NL與φ2NL。
含在寫入控制電路50R的位線驅(qū)動(dòng)電路BDRRj含有接受列選擇信號(hào)CSLj和內(nèi)部寫入數(shù)據(jù)WD生成控制信號(hào)φ1PR的NAND電路60R；接受列選擇信號(hào)CSLj和互補(bǔ)的內(nèi)部寫入數(shù)據(jù)WDZ生成控制信號(hào)φ1NR的AND電路61R；接受列選擇信號(hào)CSLj-1、CSLj+1和互補(bǔ)的內(nèi)部寫入數(shù)據(jù)WDZ生成控制信號(hào)φ2PR的復(fù)合門電路62R；接受列選擇信號(hào)CSLj-1、CSLj+1和寫入數(shù)據(jù)WD生成控制信號(hào)φ2PR的復(fù)合門電路63R；反轉(zhuǎn)復(fù)合門電路63R的輸出信號(hào)生成控制信號(hào)φ2NR的反轉(zhuǎn)電路64R；以及根據(jù)這些控制信號(hào)φ1PR、φ1NR、φ2PR及φ2NR驅(qū)動(dòng)位線BLj的位線電流驅(qū)動(dòng)器DVRj。
這種復(fù)合門電路62R含有等效的、接受列選擇信號(hào)CSLj-1與CSLj+1的OR門和接受OR門的輸出信號(hào)和互補(bǔ)的內(nèi)部寫入數(shù)據(jù)WDZ的NAND門。復(fù)合門電路63R含有等效的、接受列選擇信號(hào)CSLj-1與CSLj+1的OR門和接受該OR門的輸出信號(hào)和內(nèi)部寫入數(shù)據(jù)WD的NAND門。
含在這種寫入控制電路50R上的位線驅(qū)動(dòng)電路BDRRj與設(shè)于寫入控制電路50L中的位線驅(qū)動(dòng)電路BDRLj相比，在結(jié)構(gòu)上，內(nèi)部寫入數(shù)據(jù)WD與WDZ調(diào)換地供給外其它相同。因此，這些位線驅(qū)動(dòng)電路BDRLj與BDRRj在工作時(shí)，互補(bǔ)地工作，且逆向驅(qū)動(dòng)位線電流。
將生成抵消電流的MIS晶體管P2與N2分別設(shè)在位線的兩側(cè)，從而能夠向?qū)?yīng)的位線正確地供給沿相鄰位線的寫入數(shù)據(jù)對(duì)應(yīng)的方向的抵消電流。
圖11是以一覽表表示圖10所示的控制信號(hào)的邏輯電平的示意圖。下面，參照?qǐng)D11，對(duì)圖10所示的位線驅(qū)動(dòng)電路BDRLj與BDRRj的操作進(jìn)行說(shuō)明。
(1)當(dāng)列選擇信號(hào)CSLj-1、CSLj及CSLj+1均處于非選擇態(tài)時(shí)，來(lái)自NAND電路60L與60R的控制信號(hào)φ1PL與φ1PR同時(shí)為H電平，來(lái)自AND電路61L與61R的控制信號(hào)φ1NL與φ1NR同時(shí)為L(zhǎng)電平。并且，來(lái)自復(fù)合門62L與62R的控制信號(hào)φ2PL與φ2PR同時(shí)為H電平，另外復(fù)合門63L與63R的輸出信號(hào)為H電平，相應(yīng)的來(lái)自反轉(zhuǎn)電路64L與64R的控制信號(hào)φ2NL與φ2NR成為L(zhǎng)電平。因此，在位線電流驅(qū)動(dòng)器DVLj與DVRj中，MIS晶體管P1、P2、N1及N2均處于截止?fàn)顟B(tài)。
(2)接著，考慮位線BLj被選中的場(chǎng)合。內(nèi)部寫入數(shù)據(jù)WD為H電平，進(jìn)行“0”數(shù)據(jù)的寫入時(shí)，互補(bǔ)的內(nèi)部寫入數(shù)據(jù)WDZ為L(zhǎng)電平。因此，來(lái)自NAND電路60L的控制信號(hào)φ1PL為H電平，且來(lái)自AND電路61L的控制信號(hào)φ1NL成為H電平。由于列選擇信號(hào)CSLj-1與CSLj+1同時(shí)為L(zhǎng)電平，控制信號(hào)φ2PL與φ2NL分別成為H電平與L電平，同時(shí)處于非激活狀態(tài)。因此，在位線電流驅(qū)動(dòng)器DVLj中，MIS晶體管N1成為導(dǎo)通狀態(tài)，剩下的MIS晶體管P2、P1及N2均處于截止?fàn)顟B(tài)。
并且，在寫入控制電路50R的位線驅(qū)動(dòng)電路BDRRj中，同樣地，由于列選擇信號(hào)CSLj-1與CSLj+1為L(zhǎng)電平，控制信號(hào)φ2PR與φ2NR分別成為H電平與L電平。NAND電路60R接受內(nèi)部寫入數(shù)據(jù)WD，因此，控制信號(hào)φ1PR成為L(zhǎng)電平，且來(lái)自AND電路6 1R的控制信號(hào)φ1NR隨著互補(bǔ)的內(nèi)部寫入數(shù)據(jù)WDZ成為L(zhǎng)電平。因此，在這種位線電流驅(qū)動(dòng)器DVRj中，MIS晶體管P1成為導(dǎo)通狀態(tài)，剩下的MIS晶體管P2、N2及N1成為截止?fàn)顟B(tài)。
因此，在位線BLj上使“0”數(shù)據(jù)寫入電流流過(guò)時(shí)，電流從位線電流驅(qū)動(dòng)器DVRj的MIS晶體管P1經(jīng)由位線BLj，流入位線電流驅(qū)動(dòng)器DVLj的MIS晶體管N1。
(3)在進(jìn)行位線BLj的選擇時(shí)，寫入數(shù)據(jù)WD為L(zhǎng)電平，當(dāng)“1”寫入時(shí)，由于互補(bǔ)的內(nèi)部寫入數(shù)據(jù)WDZ為H電平，控制信號(hào)φ1PL與φ1NL同時(shí)為L(zhǎng)電平，且控制信號(hào)φ1PR與φ1NR同時(shí)成為H電平。由于相鄰列處于非選擇態(tài)，控制信號(hào)φ2PL、φ2PR、φ2NL及φ2NR均處于非選擇態(tài)。因此，該內(nèi)部寫入數(shù)據(jù)WD為L(zhǎng)電平，當(dāng)進(jìn)行“1”的寫入時(shí)，電流從位線電流驅(qū)動(dòng)器DVLj的MIS晶體管P1經(jīng)由位線BLj及位線電流驅(qū)動(dòng)器DVRj的MIS晶體管N1流入接地節(jié)點(diǎn)。因此，隨著內(nèi)部寫入數(shù)據(jù)WD的H電平與L電平，能使流入位線BLj的電流的方向不同，且能夠按照存儲(chǔ)數(shù)據(jù)設(shè)定可變電阻元件的磁化方向。
(4)相鄰位線被選中的場(chǎng)合，列選擇信號(hào)CSLj+1與CSLj-1之一被驅(qū)動(dòng)至H電平，而列選擇信號(hào)CSLj維持L電平。因此，在進(jìn)行相鄰位線的選擇時(shí)，來(lái)自NAND電路60L與60R的控制信號(hào)φ1PL與φ1PR同時(shí)成為H電平，且來(lái)自AND電路61L與61R的控制信號(hào)φ1NL與φ1NR同時(shí)成為L(zhǎng)電平，位線電流驅(qū)動(dòng)器DVLj與DVRj中MIS晶體管P1與N1同時(shí)維持在截止?fàn)顟B(tài)。
(i)在進(jìn)行這種相鄰位線的選擇時(shí)，當(dāng)內(nèi)部寫入數(shù)據(jù)WD為H電平時(shí)，控制信號(hào)φ2PL與φ2NL同時(shí)成為L(zhǎng)電平。并且，控制信號(hào)φ2PR與φ2NR同時(shí)成為H電平。因此，在位線電流驅(qū)動(dòng)器DVLj中，MIS晶體管P2成為導(dǎo)通狀態(tài)，MIS晶體管N2成為截止?fàn)顟B(tài)。另一方面，在位線電流驅(qū)動(dòng)器DVRj中，MIS晶體管P2成為截止?fàn)顟B(tài)，MIS晶體管N2成為導(dǎo)通狀態(tài)。因此，在這種狀態(tài)下，位線BLj上，電流從位線電流驅(qū)動(dòng)器DVLj的MIS晶體管P2到位線電流驅(qū)動(dòng)器DVLj的MIS晶體管N2的通路流過(guò)。
(ii)在進(jìn)行相鄰位線的選擇時(shí)，當(dāng)內(nèi)部寫入數(shù)據(jù)WD為L(zhǎng)電平時(shí)，控制信號(hào)φ2PL與φ2NL同時(shí)成為H電平，控制信號(hào)φ2PR與φ2NR同時(shí)成為L(zhǎng)電平。因此，在這種場(chǎng)合，位線電流驅(qū)動(dòng)器DVRj的MIS晶體管P2成為導(dǎo)通狀態(tài)，且位線電流驅(qū)動(dòng)器DVLj的MIS晶體管N2成為導(dǎo)通狀態(tài)。因此，對(duì)位線BLj，電流從位線電流驅(qū)動(dòng)器DVRj到位線電流驅(qū)動(dòng)器DVLj的方向流過(guò)。
從而，在進(jìn)行相鄰位線的選擇時(shí)，按照寫入數(shù)據(jù)，能使抵消電流沿流入選擇相鄰位線上的數(shù)據(jù)寫入電流的反方向流過(guò)。
將圖10所示的位線驅(qū)動(dòng)電路BDRLj與BDRRj，分別在寫入控制電路50L與50R中對(duì)應(yīng)于各位線布置，從而，能夠同時(shí)使對(duì)應(yīng)的位線上的數(shù)據(jù)寫入電流和在進(jìn)行相鄰位線的選擇時(shí)，與數(shù)據(jù)寫入電流成反方向的抵消電流流過(guò)。
如上所述，依據(jù)本發(fā)明的實(shí)施例1，在進(jìn)行相鄰位線的選擇時(shí)，對(duì)應(yīng)的位線上，使抵消磁場(chǎng)干涉的抵消電流流過(guò)，且根據(jù)選擇相鄰位線的數(shù)據(jù)寫入電流產(chǎn)生的感應(yīng)磁場(chǎng)，能確實(shí)地防止對(duì)應(yīng)的位線的存儲(chǔ)單元的數(shù)據(jù)的誤寫入。因此，位線數(shù)據(jù)寫入電流與字線數(shù)據(jù)寫入電流的變動(dòng)使寫入磁場(chǎng)增大，即使漏磁場(chǎng)隨之增大，也能確實(shí)地抑制磁場(chǎng)干涉，且能增大數(shù)據(jù)寫入時(shí)的操作余量。
實(shí)施例2圖12是本發(fā)明實(shí)施例2的半導(dǎo)體存儲(chǔ)裝置的局部結(jié)構(gòu)的示意圖。圖12中，多個(gè)比特的數(shù)據(jù)D0與D1并行寫入。作為一例，數(shù)據(jù)比特D0向位線BLc寫入，對(duì)位線BLd，數(shù)據(jù)比特D1寫入。對(duì)位線BLc，其兩端上位線驅(qū)動(dòng)電路BDRLc與BDRRc相對(duì)地設(shè)置，且對(duì)位線BLd，在其兩端上相對(duì)地設(shè)置位線驅(qū)動(dòng)電路BDRLb與BDRRd。就是說(shuō)，位線驅(qū)動(dòng)電路BDRLc與BDRLd分別與不同的內(nèi)部寫入數(shù)據(jù)線連接，且位線驅(qū)動(dòng)電路BDRRc與BDRRd與不同的內(nèi)部寫入數(shù)據(jù)線連接。
在位線BLc與BLd之間有不少于一列的存儲(chǔ)單元即不少于一條的位線BL。
在進(jìn)行數(shù)據(jù)比特D0與D1的寫入時(shí)，位線BLc與RLd同時(shí)被驅(qū)動(dòng)。由于在這些位線BLc與BLd之間至少存在一條位線BL，即使在位線BLc與BLd上傳達(dá)逆數(shù)據(jù)的場(chǎng)合，也能防止這些位線BLc與BLd上產(chǎn)生的感應(yīng)磁場(chǎng)的相互干涉。因此，當(dāng)逆數(shù)據(jù)寫入時(shí)，由數(shù)據(jù)寫入電流產(chǎn)生的磁場(chǎng)的相互作用來(lái)抵消寫入磁場(chǎng)，可防止發(fā)生寫入磁場(chǎng)的不良，能生成可對(duì)選擇存儲(chǔ)單元進(jìn)行數(shù)據(jù)的寫入的寫入磁場(chǎng)，且能正確地進(jìn)行數(shù)據(jù)的寫入。
圖13是表示位線和內(nèi)部寫入數(shù)據(jù)線之間的對(duì)應(yīng)關(guān)系的示意圖。圖13中，代表性地示出位線BL0-BL7。并且示出將數(shù)據(jù)比特D0與D1并行寫入時(shí)的連接關(guān)系。
圖13中的寫入控制電路50L中，分別對(duì)應(yīng)于位線BL0-BL7，設(shè)置位線驅(qū)動(dòng)電路BDRL0-RDRL7，并且，在寫入控制電路50R中，分別對(duì)應(yīng)于位線BL0-BL7設(shè)置位線驅(qū)動(dòng)電路BDRR0-BDRR7。按照數(shù)據(jù)比特D0，位線BL0與BL2驅(qū)動(dòng)，且按照數(shù)據(jù)比特D1，位線BL1與BL3驅(qū)動(dòng)。另一方面，按照數(shù)據(jù)比特D1，位線BL4與BL6驅(qū)動(dòng)，且按照數(shù)據(jù)比特D0，位線BL5與BL7驅(qū)動(dòng)。將這些位線BL0-RL7的八條位線為單位，重復(fù)相同的連接圖案。以八條位線為單位，列地址以4遞增。在八條位線的組內(nèi)的列地址的分配相同，且對(duì)每四條的位線上分配同一列地址。
位線BL0-BL3的組和位線BL4-BL7的組是其對(duì)應(yīng)的數(shù)據(jù)比特輪換輸入。對(duì)位線BL0-BL3分別分配列地址0-3，同樣對(duì)位線BL4-BL7分別分配列地址0-3。例如當(dāng)列地址“0”被指定時(shí)，位線BL0與BL4分別由數(shù)據(jù)比特D0與D1驅(qū)動(dòng)。以位線BL0-BL7的八條位線為單位，重復(fù)數(shù)據(jù)比特和位線的對(duì)應(yīng)關(guān)系。按每個(gè)單位列地址以4遞增。
因此，在同時(shí)驅(qū)動(dòng)至選擇態(tài)的位線之間，通常有三條位線，能確實(shí)地抑制進(jìn)行數(shù)據(jù)比特D0與D1的寫入時(shí)的磁場(chǎng)干涉。
另外，圖13所示的布置中，對(duì)于未圖示的下一個(gè)位線單位的位線BL8分配列地址“4”。
圖14是位線和數(shù)據(jù)比特的對(duì)應(yīng)關(guān)系的變更例的示意圖。圖14中，代表性地示出位線BL0-BL5。在寫入控制電路50L中，對(duì)于各位線BL0-BL5，設(shè)置位線驅(qū)動(dòng)電路BDRL0-BDRL5，在寫入控制電路50R中位線驅(qū)動(dòng)電路BDRR0-BDRR5分別對(duì)應(yīng)于位線BL0-BL5設(shè)置。以兩條位線為單位，按每位線單位交互分配數(shù)據(jù)比特D0與D1。就是說(shuō)，位線BL0與BL1按照數(shù)據(jù)比特D0驅(qū)動(dòng)，且位線BL2與BL3按照數(shù)據(jù)比特D1驅(qū)動(dòng)。位線BL4與BL5按照數(shù)據(jù)比特D0驅(qū)動(dòng)。
對(duì)位線BL0與BL1分別分配列地址0與1，且對(duì)位線BL2與BL3分別分配列地址0與1。對(duì)位線BL4與BL5分別分配列地址2與3。位線單位的位線即對(duì)應(yīng)同一數(shù)據(jù)比特的相鄰位線上分配一不同的列地址。按每?jī)蓚€(gè)位線單位，列地址以2遞增。
因此，將四條位線為一組，選擇對(duì)應(yīng)數(shù)據(jù)比特D0的兩個(gè)位線中的一個(gè)位線，并且，選擇對(duì)應(yīng)數(shù)據(jù)比特D1的兩條位線中一方。例如，當(dāng)列地址為“0”時(shí)，位線BL0與RL2同時(shí)驅(qū)動(dòng)。此時(shí)，在同時(shí)驅(qū)動(dòng)的位線BL0與RL2之間有位線BL1，能充分地抑制流過(guò)該位線BL0與BL2的數(shù)據(jù)寫入電流產(chǎn)生的磁場(chǎng)干涉。
圖14所示的布置中，以相鄰的四位線為單位，將相鄰的兩條位線連接在相同的內(nèi)部數(shù)據(jù)線上。此時(shí)，以2N條位線的組為單位，使N條的位線與數(shù)據(jù)比特D0相關(guān)，使剩下的N條相鄰的位線對(duì)應(yīng)數(shù)據(jù)比特D1，對(duì)這些N條位線分別依次分配相同的地址，從而能夠同時(shí)驅(qū)動(dòng)N條位置相隔的位線。
另外，數(shù)據(jù)有M比特時(shí)，在圖13所示的布置中，使M條的相鄰位線依次對(duì)應(yīng)于不同數(shù)據(jù)比特，將M條位線組的位線和數(shù)據(jù)比特的對(duì)應(yīng)關(guān)系，在2·M條位線組上以鏡對(duì)稱布置，且以2·M條單位重復(fù)數(shù)據(jù)比特和位線之間的對(duì)應(yīng)關(guān)系。每M條位線上分配同一列地址。在M條位線組中有一條位線被選中。
在圖14所示的布置中，數(shù)據(jù)比特會(huì)用到M比特時(shí)，以相鄰的兩條位線為組依次分配不同的數(shù)據(jù)比特。此時(shí)，以2·M條位線為組，地址以每?jī)蓚€(gè)更新，該2·M條位線中，相鄰的兩條位線的列地址彼此不同。在2·M條位線組中，偶數(shù)列地址或奇數(shù)列地址的M條位線被選中。
從上述的數(shù)據(jù)比特和位線之間的對(duì)應(yīng)關(guān)系，容易地，對(duì)M比特的數(shù)據(jù)的并行寫入，也能擴(kuò)張圖13與圖14所示的結(jié)構(gòu)。
如上所述，依據(jù)本發(fā)明的實(shí)施例2，同時(shí)選擇在中間至少放置一條位線的位線，將多個(gè)比特的數(shù)據(jù)并行寫入。因此，能防止由數(shù)據(jù)寫入電流產(chǎn)生的感應(yīng)磁場(chǎng)的磁場(chǎng)干涉導(dǎo)致的寫入磁場(chǎng)的不良，且能正確地進(jìn)行數(shù)據(jù)的寫入。
實(shí)施例3圖15是本發(fā)明實(shí)施例3的半導(dǎo)體存儲(chǔ)裝置的局部結(jié)構(gòu)的示意圖。圖15中，代表性地示出位線BL1-BL7。在寫入控制電路50L中，對(duì)應(yīng)于位線BL1-BL7，設(shè)置位線電流驅(qū)動(dòng)器DVL1-DVL7，并且，在寫入控制電路50R中，分別對(duì)應(yīng)于位線BL1-BL7，設(shè)有位線電流驅(qū)動(dòng)器DVR1-DVR7。位線電流驅(qū)動(dòng)器DVL1-DVL7與DVR1-DVR7分別設(shè)有與圖9所示的位線電流驅(qū)動(dòng)器DV同樣結(jié)構(gòu)。
在圖15所示的結(jié)構(gòu)中，在中間放置兩條位線的兩個(gè)位線同時(shí)驅(qū)動(dòng)至選擇態(tài)。對(duì)同時(shí)選中的位線進(jìn)行數(shù)據(jù)寫入。因此，在圖15所示的結(jié)構(gòu)中，進(jìn)行2比特?cái)?shù)據(jù)的寫入。
圖15中示出一例位線BL3與BL6同時(shí)驅(qū)動(dòng)的場(chǎng)合。按照寫入數(shù)據(jù)，對(duì)位線BL3上流過(guò)從位線電流驅(qū)動(dòng)器DVL3到位線電流驅(qū)動(dòng)器DVR3的數(shù)據(jù)寫入電流IW(BL)1。另一方面，按照寫入數(shù)據(jù)，位線BL6上流過(guò)從位線電流驅(qū)動(dòng)器DVR6到位線電流驅(qū)動(dòng)器DVL6的數(shù)據(jù)寫入電流IW(BL)2。這些數(shù)據(jù)寫入電流IW(BL)1與IW(BL)2的大小相同。由于寫入數(shù)據(jù)的邏輯電平不同，這些數(shù)據(jù)寫入電流IW(BL)1與IW(BL)2的方向相反。
在圖15所示的結(jié)構(gòu)中，相鄰選擇位線的位線上使抵消電流流過(guò)。就是說(shuō)，位線BL2與BL4上，使抵消電流-ΔIW(BL)1沿?cái)?shù)據(jù)寫入電流IW(BL)1的反方向流過(guò)，在位線BL5與BL7上，使抵消電流-ΔIW(BL)2沿?cái)?shù)據(jù)寫入電流IW(BL)2的反方向流過(guò)。抵消電流-ΔIW(BL)1與-ΔIW(BL)2的大小為數(shù)據(jù)寫入電流IW(BL)1與IW(BL)2的大小的10％至30％左右。
因此，在這種圖15所示的結(jié)構(gòu)上，可根據(jù)流過(guò)選擇位線的數(shù)據(jù)寫入電流產(chǎn)生的感應(yīng)漏磁場(chǎng)，確實(shí)地防止在相鄰位線上發(fā)生的誤寫入。并且，在同時(shí)驅(qū)動(dòng)的位線之間，布置多條(圖15中為兩條)位線，且按照邏輯電平相反的數(shù)據(jù)同時(shí)驅(qū)動(dòng)多個(gè)位線時(shí)，也能防止因?qū)懭氪艌?chǎng)的磁場(chǎng)干涉產(chǎn)生的寫入磁場(chǎng)的不良，且能進(jìn)行正確的數(shù)據(jù)的寫入。
圖16是本發(fā)明實(shí)施例3的寫入控制電路結(jié)構(gòu)的示意圖。圖16中，代表性地示出對(duì)應(yīng)于位線BLj布置的位線驅(qū)動(dòng)電路BDRLj與BDRRj的結(jié)構(gòu)。按照列選擇信號(hào)CSLj-1選擇的位線(BLj-1)，在選擇時(shí)，根據(jù)數(shù)據(jù)信號(hào)WDj-1驅(qū)動(dòng)，且按照列選擇信號(hào)CSLj選擇的位線BLj，在選擇時(shí)，根據(jù)數(shù)據(jù)信號(hào)WDj驅(qū)動(dòng)。按照列選擇信號(hào)CSLj+1選擇的位線BLj+1，根據(jù)數(shù)據(jù)信號(hào)WDj+1驅(qū)動(dòng)。這些數(shù)據(jù)信號(hào)WDj-1、WDj及WDj+1，分別基于寫入數(shù)據(jù)比特Dj-1、Dj及Dj+1生成。在以下的說(shuō)明中，由于說(shuō)明寫入多比特?cái)?shù)據(jù)的操作，將內(nèi)部寫入數(shù)據(jù)作為數(shù)據(jù)信號(hào)。
位線驅(qū)動(dòng)電路BDRLj與圖10所示的比特驅(qū)動(dòng)電路結(jié)構(gòu)相同，其中含有根據(jù)列選擇信號(hào)CSLj和互補(bǔ)的寫入數(shù)據(jù)信號(hào)ZWDj生成控制信號(hào)φ1PL的NAND電路60L；根據(jù)列選擇信號(hào)CSj和寫入數(shù)據(jù)信號(hào)WDj生成控制信號(hào)φ1NL的AND電路61N；以及根據(jù)控制信號(hào)φ1PL、φ1NL及后述的控制信號(hào)φ2PL與φ2NL驅(qū)動(dòng)位線BLj的位線電流驅(qū)動(dòng)器DVLj。位線電流驅(qū)動(dòng)器DVLj與圖10所示的結(jié)構(gòu)相同，其中含有使柵極接受控制信號(hào)φ1PL與φ2PL，在導(dǎo)通時(shí)，對(duì)位線BLj供給電流的P型溝道MIS晶體管P1與P2；以及使柵極分別接受控制信號(hào)φ1NL與φ2NL，在導(dǎo)通時(shí)，使位線BLj放電的N型溝道MIS晶體管N1與N2。根據(jù)控制信號(hào)φ1PL與φ1NL驅(qū)動(dòng)對(duì)位線BLj的數(shù)據(jù)寫入電流。
位線驅(qū)動(dòng)電路BDRLj還包括接受列選擇信號(hào)CSLj-1和寫入數(shù)據(jù)信號(hào)WDj-1的AND電路70L；接受列選擇信號(hào)CSLj+1和寫入數(shù)據(jù)信號(hào)WDj+1的AND電路71L；接受AND電路70L與71L的輸出信號(hào)生成控制信號(hào)φ2PL的NOR電路72L；接受列選擇信號(hào)CSLj-1和互補(bǔ)的寫入數(shù)據(jù)信號(hào)ZWDj-1的AND電路73L；接受列選擇信號(hào)CSLj+1與互補(bǔ)的寫入數(shù)據(jù)信號(hào)ZWDj+1的AND電路74L；以及接受AND電路73L與74L的輸出信號(hào)生成控制信號(hào)φ2NL的OR電路75L。
寫入數(shù)據(jù)信號(hào)WDj-1與ZWDj-1是彼此互補(bǔ)的數(shù)據(jù)信號(hào)，當(dāng)數(shù)據(jù)寫入時(shí)，表示對(duì)列選擇信號(hào)CSLj-1選擇的位線BLj-1的寫入數(shù)據(jù)。寫入數(shù)據(jù)信號(hào)WDj+1與ZWDj+1是彼此互補(bǔ)的數(shù)據(jù)信號(hào)，表示對(duì)列選擇信號(hào)CSLj+1指定的位線BLj+1的寫入數(shù)據(jù)。這些數(shù)據(jù)信號(hào)根據(jù)未圖示的寫入驅(qū)動(dòng)器或緩沖電路，分別基于對(duì)應(yīng)的寫入數(shù)據(jù)比特生成。
對(duì)于傳達(dá)各位線的數(shù)據(jù)比特，可按照位線和寫入數(shù)據(jù)比特的對(duì)應(yīng)關(guān)系適當(dāng)?shù)匾?guī)定。
位線驅(qū)動(dòng)電路BDRRj與圖10所示的結(jié)構(gòu)相同，其中含有接受列選擇信號(hào)CSLj和寫入數(shù)據(jù)信號(hào)WDj生成控制信號(hào)φ1PR的NAND電路60R；接受列選擇信號(hào)CSLj和互補(bǔ)的寫入數(shù)據(jù)信號(hào)ZWDj生成控制信號(hào)φ1NR的NAND電路61R；以及根據(jù)控制信號(hào)φ1PR、φ1NR及后述的控制信號(hào)φ2PR與φ2NR驅(qū)動(dòng)位線BLj的位線電流驅(qū)動(dòng)器DVRj。這種位線電流驅(qū)動(dòng)器DVRj具有與圖10所示的結(jié)構(gòu)同樣的結(jié)構(gòu)，其對(duì)應(yīng)的部分上采用同一符號(hào)，且省略其詳細(xì)說(shuō)明。
位線驅(qū)動(dòng)電路BDRRj還包括接受列選擇信號(hào)CSLj-1與互補(bǔ)的寫入數(shù)據(jù)信號(hào)ZWDj-1的AND電路70R；接受列選擇信號(hào)CSLj+1與互補(bǔ)的寫入數(shù)據(jù)信號(hào)ZWDj+1的AND電路71R；接受這些AND電路70R與71R的輸出信號(hào)生成控制信號(hào)φ2PR的NOR電路72R；接受列選擇信號(hào)CSLj-1與寫入數(shù)據(jù)信號(hào)WDj-1的AND電路73R；接受列選擇信號(hào)CSLj+1和寫入數(shù)據(jù)信號(hào)WDj+1的AND電路74R；以及接受AND電路73R與74R的輸出信號(hào)生成控制信號(hào)φ2NR的OR電路75R。
進(jìn)行位線驅(qū)動(dòng)電路BDRLj與BDRRj的位線BLj的選擇時(shí)的操作與圖10所示的位線驅(qū)動(dòng)電路的操作相同。就是說(shuō)，進(jìn)行位線BLj的選擇時(shí)，列選擇信號(hào)CSLj-1與CSLj+1同時(shí)處于非選擇態(tài)，控制信號(hào)φPL與φPR同時(shí)成為H電平，控制信號(hào)φ2NL與φ2NR同時(shí)成為L(zhǎng)電平，位線電流驅(qū)動(dòng)器DVLj與DVRj，根據(jù)控制信號(hào)φ1PL、φ1NL、φ1PR及φ1NR驅(qū)動(dòng)位線BLj。驅(qū)動(dòng)這種位線BLj時(shí)的數(shù)據(jù)寫入電流的方向，由寫入數(shù)據(jù)信號(hào)WDj與ZWDj來(lái)設(shè)定，供給對(duì)該位線BLj的數(shù)據(jù)寫入電流IW(BL)時(shí)的操作與圖10所示的位線驅(qū)動(dòng)電路的操作相同，故省略其詳細(xì)說(shuō)明。
圖17是進(jìn)行相鄰位線選擇時(shí)的控制信號(hào)φ2PL、φ2NL、φ2PR及φ2NR的邏輯電平的一例示意圖。以下，參照?qǐng)D17，對(duì)進(jìn)行相鄰位線選擇時(shí)的位線驅(qū)動(dòng)電路BDRLj與BDRRj的操作進(jìn)行說(shuō)明。
(1)對(duì)于相鄰位線的列選擇信號(hào)CSLj-1被選中時(shí)，該列選擇信號(hào)CSLj-1根據(jù)對(duì)指定的位線BLj-1的寫入數(shù)據(jù)信號(hào)的邏輯電平，其控制信號(hào)的形態(tài)不同。
(i)當(dāng)寫入數(shù)據(jù)信號(hào)WDj-1為H電平時(shí)，在位線驅(qū)動(dòng)電路BDRLj中，AND電路70L的輸出信號(hào)成為H電平，來(lái)自NOR電路72L的控制信號(hào)φ2PL相應(yīng)地成為L(zhǎng)電平。列選擇信號(hào)CSLj+1處于非選擇態(tài)，AND電路71L與74L的輸出信號(hào)為L(zhǎng)電平。并且，由于互補(bǔ)的寫入數(shù)據(jù)信號(hào)ZWDj-1成為L(zhǎng)電平，AND電路73L的輸出信號(hào)為L(zhǎng)電平，同樣地，來(lái)自O(shè)R電路75L的控制信號(hào)φ2NL成為L(zhǎng)電平。因此，在位線電流驅(qū)動(dòng)器DVLj中，MIS晶體管P2處于導(dǎo)通狀態(tài)，MIS晶體管N2處于截止?fàn)顟B(tài)。列選擇信號(hào)CSLj處于非選擇態(tài)，MIS晶體管P1與N1同時(shí)處于截止?fàn)顟B(tài)。因此，對(duì)位線BLj抵消電流經(jīng)由MIS晶體管P2從位線電流驅(qū)動(dòng)器DVLj供給。
在位線驅(qū)動(dòng)電路BDRRj中，AND電路70R與71R的輸出信號(hào)同時(shí)成為L(zhǎng)電平，且來(lái)自NOR電路72R的控制信號(hào)φ2PR相應(yīng)地成為H電平。并且，AND電路73R的輸出信號(hào)為H電平，AND電路74R的輸出信號(hào)為L(zhǎng)電平，而來(lái)自O(shè)R電路75R的控制信號(hào)φ2NR成為H電平。因此，在位線電流驅(qū)動(dòng)器DVRj中，MIS晶體管P2成為截止?fàn)顟B(tài)，MIS晶體管N2成為導(dǎo)通狀態(tài)，放電位線BLj的電流。因此，在位線BLj上，流過(guò)從位線電流驅(qū)動(dòng)器DVLj到位線電流驅(qū)動(dòng)器DVRj方向的抵消電流。
(ii)當(dāng)寫入數(shù)據(jù)WDj-1為L(zhǎng)電平時(shí)，在位線驅(qū)動(dòng)電路BDRLj中，AND電路70L與71L的輸出信號(hào)同時(shí)為L(zhǎng)電平，來(lái)自NOR電路72L的控制信號(hào)φ2PL成為H電平。并且，由于互補(bǔ)的寫入數(shù)據(jù)信號(hào)ZWDj-1成為H電平，AND電路73L的輸出信號(hào)成為H電平，來(lái)自O(shè)R電路75L的控制信號(hào)φ2NL成為H電平。在位線電流驅(qū)動(dòng)器DVLj中，MIS晶體管P2成為截止?fàn)顟B(tài)，MIS晶體管N2成為導(dǎo)通狀態(tài)。MIS晶體管P1與N1在進(jìn)行相鄰列選擇時(shí)同時(shí)處于截止?fàn)顟B(tài)。
相反，在位線驅(qū)動(dòng)電路BDRRj中，AND電路70R的輸出信號(hào)成為H電平，且來(lái)自NOR電路72R的控制信號(hào)φ2PR相應(yīng)地成為L(zhǎng)電平。而且，AND電路73R與74R的輸出信號(hào)同時(shí)為L(zhǎng)電平，且來(lái)自O(shè)R電路75R的信號(hào)φ2NR相應(yīng)地成為L(zhǎng)電平。因此，在位線電流驅(qū)動(dòng)器DVRj中，MIS晶體管P2成為導(dǎo)通狀態(tài)，MIS晶體管N2成為截止?fàn)顟B(tài)。因此，這種狀態(tài)下，抵消電流從位線電流驅(qū)動(dòng)器DVRj到位線電流驅(qū)動(dòng)器DVLj的方向經(jīng)由位線BLj流過(guò)。
(2)在進(jìn)行列選擇信號(hào)CSLj+1的選擇時(shí)的位線驅(qū)動(dòng)電路BDRLj與BDRRj的操作與在進(jìn)行列選擇信號(hào)CSLj-1的選擇時(shí)的相同。且根據(jù)寫入數(shù)據(jù)信號(hào)WDj+1與ZWDj+1決定控制信號(hào)φ2PL、φ2NL、φ2PR及φ2NR的邏輯電平。
就是說(shuō)，當(dāng)寫入數(shù)據(jù)信號(hào)WDj+1為H電平時(shí)，控制信號(hào)φ2PL與φ2NL同時(shí)成為L(zhǎng)電平，并且，控制信號(hào)φ2PR與φ2NR同時(shí)成為H電平，在位線BLj上，抵消電流從位線電流驅(qū)動(dòng)器DVLj到位線電流驅(qū)動(dòng)器DVRj的方向流過(guò)。
當(dāng)寫入數(shù)據(jù)信號(hào)WDj+1為L(zhǎng)電平時(shí)，控制信號(hào)φ2PL與φ2NL同時(shí)成為H電平，且控制信號(hào)φ2PR與φ2NR同時(shí)成為L(zhǎng)電平。在這種狀態(tài)下，抵消電流從位線電流驅(qū)動(dòng)器DVRj到位線電流驅(qū)動(dòng)器DVLj的方向經(jīng)由位線DBj流過(guò)。
因此，在中間放置多條位線的位線同時(shí)驅(qū)動(dòng)至選擇態(tài)時(shí)，在相鄰該選擇位線的位線上，也能使按照相鄰選擇位線的寫入數(shù)據(jù)的抵消電流流過(guò)，且能確實(shí)地抑制磁場(chǎng)干涉。
如上所述，依據(jù)本發(fā)明的實(shí)施例3，可將中間放置多個(gè)位線的位線同時(shí)驅(qū)動(dòng)至選擇態(tài)，且在相鄰選擇位線的位線上，使抵消電流流過(guò)，能確實(shí)地抑制在選擇與非選擇位線上的磁場(chǎng)干涉，且能進(jìn)行正確的數(shù)據(jù)的寫入。
實(shí)施例4圖18是本發(fā)明實(shí)施例4的位線的電流的示意圖。圖18中，代表性地示出位線BL1-BL7。在位線BL1-BL7的一側(cè)上，設(shè)有位線電流驅(qū)動(dòng)器DVL1-DVL7，在位線BL1-BL7的另一側(cè)上，設(shè)有位線電流驅(qū)動(dòng)器DVR1-DVR7。
在這種圖18所示的布置中，在中間放置一條位線的兩個(gè)位線同時(shí)選中。圖18中，作為一例，示出位線BL3與BL5同時(shí)選中的場(chǎng)合。這種在中間放置一個(gè)位線的兩個(gè)位線同時(shí)選中的結(jié)構(gòu)，通過(guò)利用如圖14所示的位線和內(nèi)部寫入數(shù)據(jù)線的連接來(lái)實(shí)現(xiàn)。寫入數(shù)據(jù)可以為2比特?cái)?shù)據(jù)，也可以為4比特?cái)?shù)據(jù)。還可以為8比特或16比特?cái)?shù)據(jù)。
這種圖18所示的布置的場(chǎng)合，在同時(shí)選中的位線(例如位線BL3與BL5)之間的位線BL4上，可按照流過(guò)這些位線BL3與BL5的電流調(diào)整其驅(qū)動(dòng)電流量。就是說(shuō)，在位線BL3與BL5上有逆數(shù)據(jù)寫入時(shí)，即流入反方向的數(shù)據(jù)寫入電流時(shí)，在位線BL4上無(wú)抵消電流。另一方面，在位線BL3與BL5上流相同方向的數(shù)據(jù)寫入電流IW(BL)時(shí)，位線BL4上，成倍的抵消電流-2·ΔIW(BL)沿?cái)?shù)據(jù)寫入電流的反方向流過(guò)。
位線BL2與BL6分別按照流入位線BL3與BL5的數(shù)據(jù)寫入電流，使抵消電流-ΔIW(BL)沿反方向流過(guò)。
因此，在中間放置一條位線的兩條位線同時(shí)選中時(shí)，對(duì)該中間的位線(BL4)，根據(jù)有選擇的驅(qū)動(dòng)抵消電流，正確地對(duì)各非選擇位線生成抵消電流，能抑制磁場(chǎng)干涉。
圖19是本發(fā)明實(shí)施例4的位線驅(qū)動(dòng)電路結(jié)構(gòu)的一例示意圖。圖19中，示出對(duì)應(yīng)于位線BLj布置的位線驅(qū)動(dòng)電路BDRLj的結(jié)構(gòu)。位線和列選擇信號(hào)及寫入信號(hào)的對(duì)應(yīng)關(guān)系與圖16所示的實(shí)施例3的情況相同。
位線驅(qū)動(dòng)電路BDRLj含有根據(jù)列選擇信號(hào)CSLj和互補(bǔ)的數(shù)據(jù)信號(hào)ZWDj生成控制信號(hào)φ1PL的NAND電路60L；接受列選擇信號(hào)CSLj和寫入數(shù)據(jù)信號(hào)WDj生成控制信號(hào)φ1NL的AND電路61L；以及根據(jù)這些控制信號(hào)φ1PL與φ1NL對(duì)位線BLj供給數(shù)據(jù)寫入電流的位線電流驅(qū)動(dòng)器DVLj。這種位線電流驅(qū)動(dòng)器DVLj含有，根據(jù)控制信號(hào)φ1PL與φ1NL選擇性導(dǎo)通的MIS晶體管P1與N1。這些控制信號(hào)φ1PL、φ1NL和MIS晶體管P1、N1的導(dǎo)通/非導(dǎo)通的關(guān)系與上述圖10所示的位線電流驅(qū)動(dòng)器結(jié)構(gòu)相同。
位線電流驅(qū)動(dòng)器DVLj在用于數(shù)據(jù)寫入電流驅(qū)動(dòng)的MIS晶體管P1與N1外，還包括為了在進(jìn)行相鄰位線的選擇時(shí)對(duì)位線BLj供給抵消電流，在電源節(jié)點(diǎn)和位線BLj之間并聯(lián)連接的P型溝道MIS晶體管P3與P4，以及在位線BLj和接地節(jié)點(diǎn)之間并聯(lián)連接的N型溝道MIS晶體管N3與N4。對(duì)P型溝道MIS晶體管P3與P4的柵極上，分別供給控制信號(hào)φ3PL與φ4PL，對(duì)MIS晶體管N3與N4的柵極上，分別供給控制信號(hào)φ3NL與φ4NL。
MIS晶體管P3、P4、N3及N4，分別在導(dǎo)通時(shí)，驅(qū)動(dòng)數(shù)據(jù)寫入電流IW的10％至30％的電流。
位線驅(qū)動(dòng)電路BDRLj還包括接受列選擇信號(hào)CSLj-1與CSLj+1的NAND電路80L；接受寫入數(shù)據(jù)信號(hào)WDj-1與WDj+1的EXNOR電路81L；接受NAND電路80L與EXNOR電路81L的輸出信號(hào)的OR電路82L；接受OR電路82L的輸出信號(hào)和列選擇信號(hào)CSLj-1及寫入數(shù)據(jù)信號(hào)WDj-1生成控制信號(hào)φ3PL的NAND電路83L；接受OR電路82L的輸出信號(hào)和列選擇信號(hào)CSLj-1及互補(bǔ)的寫入數(shù)據(jù)信號(hào)ZWDj-1生成控制信號(hào)φ3NL的AND電路84L；接受OR電路82L的輸出信號(hào)和列選擇信號(hào)CSLj+1及寫入數(shù)據(jù)信號(hào)WDj+1生成控制信號(hào)φ4PL的NAND電路85L；以及接受OR電路82L的輸出信號(hào)和列選擇信號(hào)CSLj+1及互補(bǔ)的寫入數(shù)據(jù)信號(hào)ZWDj+1生成控制信號(hào)φ4NL的AND電路86L。根據(jù)列選擇信號(hào)CSLj-1與CSLj+1分別驅(qū)動(dòng)至選擇態(tài)的位線BLj-1與BLj+1，根據(jù)寫入數(shù)據(jù)信號(hào)WDj-1與WDj+1來(lái)供給電流。
圖20是以真值表表示圖19所示的位線驅(qū)動(dòng)電路BDRLj的控制信號(hào)的邏輯電平的示意圖。對(duì)于控制信號(hào)φ1PL與φ1NL，在進(jìn)行位線BLj的選擇時(shí)，根據(jù)寫入數(shù)據(jù)信號(hào)WDj與ZWDj來(lái)決定其驅(qū)動(dòng)電流。因此，圖20中未示出控制信號(hào)φ1PL與φ1NL。
接著，參照?qǐng)D20，對(duì)圖19所示的位線驅(qū)動(dòng)電路BDRLj的操作進(jìn)行簡(jiǎn)單的說(shuō)明。
(1)列選擇信號(hào)CSLj-1與CSLj+1同時(shí)為L(zhǎng)電平，且相鄰位線同時(shí)處于非選擇態(tài)時(shí)，來(lái)自NAND電路83L的控制信號(hào)φ3PL與來(lái)自NAND電路85L的控制信號(hào)φ4PL同時(shí)為H電平，且來(lái)自AND電路84L與86L的控制信號(hào)φ3NL與φ4NL同時(shí)為L(zhǎng)電平。因此，MIS晶體管P3、P4、N3及N4同時(shí)處于非導(dǎo)通狀態(tài)。此時(shí)，位線驅(qū)動(dòng)電路BDRLj不會(huì)驅(qū)動(dòng)抵消電流。
(2)在列選擇信號(hào)CSLj-1為非選擇態(tài)，且列選擇信號(hào)CSLj+1為選擇態(tài)(H電平)時(shí)，按照對(duì)應(yīng)該列選擇信號(hào)CSLj+1的寫入數(shù)據(jù)WDj+1的邏輯電平，決定對(duì)位線BLj的抵消電流。由于列選擇信號(hào)CSLj-1處于非選擇態(tài)，控制信號(hào)φ3PL與φ3NL分別為H電平與L電平。由于只有列選擇信號(hào)CSLj+1處于選擇態(tài)，NAND電路86L的輸出信號(hào)為H電平，OR電路82L的輸出信號(hào)相應(yīng)地成為H電平。
(i)當(dāng)寫入數(shù)據(jù)信號(hào)WDj+1為H電平時(shí)，控制信號(hào)φ4PL與φ4NL同時(shí)成為L(zhǎng)電平，P型溝道MIS晶體管P4成為導(dǎo)通狀態(tài)，MIS晶體管N4成為截止?fàn)顟B(tài)，在位線BLj上供給抵消電流ΔIW。在圖20中，用箭頭表示電流從位線電流驅(qū)動(dòng)器DVLj供給位線BLj的方向。
(ii)當(dāng)寫入數(shù)據(jù)信號(hào)WDj+1為L(zhǎng)電平時(shí)，控制信號(hào)φ4PL與φ4NL同時(shí)成為H電平，MIS晶體管P4成為截止?fàn)顟B(tài)，MIS晶體管N4成為導(dǎo)通狀態(tài)。因此，在這種場(chǎng)合，可從位線BLj抽出抵消電流ΔIW。
(3)當(dāng)列選擇信號(hào)CSLj-1為選擇態(tài)，且列選擇信號(hào)CSLj+1為非選擇態(tài)時(shí)，根據(jù)寫入數(shù)據(jù)信號(hào)WDj-1決定位線BLj的抵消電流。這種場(chǎng)合，與進(jìn)行列選擇信號(hào)CSLj+1的選擇時(shí)一樣，當(dāng)寫入數(shù)據(jù)信號(hào)WDj-1為H電平時(shí)，控制信號(hào)φ3PL與φ3NL同時(shí)成為H電平，當(dāng)寫入數(shù)據(jù)信號(hào)WDj-1為L(zhǎng)電平時(shí)，控制信號(hào)φ3PL與φ3NL成為H電平。這種場(chǎng)合，控制信號(hào)φ4PL與φ4NL分別為H電平與L電平，MIS晶體管P4與N4處于截止?fàn)顟B(tài)。因此，對(duì)位線BLj的抵消電流ΔIW根據(jù)MIS晶體管P3或N3，沿圖20的箭頭方向流過(guò)。
(4)當(dāng)列選擇信號(hào)CSLj-1與CSLj+1同時(shí)被驅(qū)動(dòng)至選擇態(tài)時(shí)，按照位線BLj兩側(cè)位線的寫入數(shù)據(jù)的邏輯電平的一致/不一致，確定其抵消電流的大小。當(dāng)列選擇信號(hào)CSLj-1與CSLj+1同時(shí)為H電平時(shí)，NAND電路80L的輸出信號(hào)成為L(zhǎng)電平，OR電路82L作為緩沖電路工作。
(i)當(dāng)寫入數(shù)據(jù)信號(hào)WDj-1與WDj+1的邏輯電平彼此不同時(shí)，EXNOR電路81L的輸出信號(hào)成為L(zhǎng)電平，OR電路82L的輸出信號(hào)相應(yīng)地成為L(zhǎng)電平。因此，這種場(chǎng)合與非選擇態(tài)一樣，且不關(guān)寫入數(shù)據(jù)信號(hào)WDj-1與WDj+1的邏輯電平，控制信號(hào)φ3PL與φ4PL成為H電平，控制信號(hào)φ3NL與φ2NL同時(shí)成為L(zhǎng)電平，MIS晶體管P3、P4、N3及N4均成為非導(dǎo)通狀態(tài)，且無(wú)抵消電流。
(ii)一方面，當(dāng)寫入數(shù)據(jù)信號(hào)WDj-1與WDj+1的邏輯電平一致時(shí)，EXNOR電路81L的輸出信號(hào)成為H電平，OR電路82L的輸出信號(hào)相應(yīng)地成為H電平。當(dāng)寫入數(shù)據(jù)信號(hào)WDj-1與WDj+1同時(shí)為L(zhǎng)電平時(shí)，控制信號(hào)φ3PL、φ3NL、φ4PL及φ4NL均成為H電平。在這種場(chǎng)合，MIS晶體管N3與N4同時(shí)成為導(dǎo)通狀態(tài)，MIS晶體管P3與P4同時(shí)成為截止?fàn)顟B(tài)。因此，從位線BLj可抽出2·ΔIW的抵消電流。另一方面，當(dāng)寫入數(shù)據(jù)信號(hào)WDj-1與WDj+1同時(shí)為H電平時(shí)，控制信號(hào)φ3PL、φ3NL、φ4PL及φ4NL均成為L(zhǎng)電平，MIS晶體管P3與P4同時(shí)成為導(dǎo)通狀態(tài)，MIS晶體管N3與N4同時(shí)成為截止?fàn)顟B(tài)。因此，可對(duì)位線BLj供給2·ΔIW的抵消電流。
因此，當(dāng)兩側(cè)的相鄰位線同時(shí)驅(qū)動(dòng)至選擇態(tài)時(shí)，按照對(duì)該相鄰位線上的寫入數(shù)據(jù)，能將抵消電流設(shè)定至0或2·ΔIW，且能正確地防止磁場(chǎng)干涉。
圖21是位線驅(qū)動(dòng)電路BDRRj結(jié)構(gòu)的一例示意圖。圖21中，位線驅(qū)動(dòng)電路BDRRj含有根據(jù)列選擇信號(hào)CSLj和寫入數(shù)據(jù)信號(hào)WDj生成控制信號(hào)φ1PR的NAND電路60R；接受列選擇信號(hào)CSLj和互補(bǔ)的寫入數(shù)據(jù)信號(hào)ZRDj生成控制信號(hào)φ1NR的NAND電路61R；以及根據(jù)控制信號(hào)φ1PR與φ1NR對(duì)位線BLj供給寫入數(shù)據(jù)電流的位線電流驅(qū)動(dòng)器DVRj。按照控制信號(hào)φ1PR與φ1NR的位線BLj的充放電操作與圖10所示的位線電流驅(qū)動(dòng)器的操作相同。
位線電流驅(qū)動(dòng)器DVRj還包括按照相鄰位線的寫入數(shù)據(jù)向位線BLj供給抵消電流的P型溝道MIS晶體管P3與P4；以及N型溝道MIS晶體管N3與N4。P型溝道MIS晶體管P3與P4連接在電源節(jié)點(diǎn)和位線BLj之間，且各柵極分別接受控制信號(hào)φ3PR與φ4PR。在位線BLj和接地節(jié)點(diǎn)之間，N型溝道MIS晶體管N3與N4并聯(lián)連接，對(duì)各柵極分別供給控制信號(hào)φ3NR與φ4NR。這種位線電流驅(qū)動(dòng)器DVRj結(jié)構(gòu)與圖19所示的位線電流驅(qū)動(dòng)器DVLj的結(jié)構(gòu)相同。當(dāng)MIS晶體管P3、P4、N3及N4在各自導(dǎo)通時(shí)，驅(qū)動(dòng)數(shù)據(jù)寫入電流IW的10％至30％左右的電流。
這種位線驅(qū)動(dòng)電路BDRRj還包括接受列選擇信號(hào)CSLj-1與CLSj+1的NAND電路80R；接受寫入數(shù)據(jù)信號(hào)WDj-1與WDj+1的EXNOR電路81R；接受NAND電路80R的輸出信號(hào)和EXNOR電路81R的輸出信號(hào)的OR電路82R；接受OR電路82R的輸出信號(hào)和列選擇信號(hào)CSLj-1及互補(bǔ)的寫入數(shù)據(jù)信號(hào)ZRDR1生成控制信號(hào)φ3PR的NAND電路83R；接受OR電路82R的輸出信號(hào)和列選擇信號(hào)CSLj-1及寫入數(shù)據(jù)信號(hào)WDj-1生成控制信號(hào)φ3NR的AND電路84R；接受OR電路82R的輸出信號(hào)和列選擇信號(hào)CSLj+1及互補(bǔ)的寫入數(shù)據(jù)信號(hào)ZWDj+1生成控制信號(hào)φ4PR的NAND電路85R；以及接受OR電路82R的輸出信號(hào)和列選擇信號(hào)CSLj+1及寫入數(shù)據(jù)信號(hào)WDj+1生成控制信號(hào)φ4NR的AND電路86R。
生成抵消電流的、生成控制信號(hào)φ3PR、φ3NR、φ4PR及φ4NR的部分的電路結(jié)構(gòu)與圖19所示的位線驅(qū)動(dòng)電路BDRLj的對(duì)應(yīng)的部分相同，僅僅是交換了寫入數(shù)據(jù)信號(hào)的互補(bǔ)信號(hào)的位置。
圖22是以真值表表示圖21所示的位線驅(qū)動(dòng)電路的控制信號(hào)的示意圖。如圖22所示，在圖21所示的位線驅(qū)動(dòng)電路BDRR j中，交換了圖19所示的位線驅(qū)動(dòng)電路BDRLj和寫入數(shù)據(jù)信號(hào)WDj-1及WDj+1的各互補(bǔ)信號(hào)的位置，其驅(qū)動(dòng)的抵消電流的方向與圖19所示的位線驅(qū)動(dòng)電路相反。因此，在圖22所示的真值表中，供給抵消電流時(shí)，通過(guò)交換寫入數(shù)據(jù)信號(hào)WDj-1或WDj+1的H電平與L電平來(lái)實(shí)現(xiàn)與圖20所示的真值表一樣的抵消電流的供給操作。因此，下面簡(jiǎn)單地對(duì)該位線驅(qū)動(dòng)電路BDRRj的操作進(jìn)行說(shuō)明。
當(dāng)列選擇信號(hào)CSLj-1與CSLj+1同時(shí)為選擇態(tài)時(shí)，NAND電路80R的輸出信號(hào)成為L(zhǎng)電平。因此，當(dāng)寫入數(shù)據(jù)信號(hào)WDj-1與WDj+1的邏輯電平一致時(shí)，EXNOR電路81R的輸出信號(hào)成為H電平，根據(jù)寫入數(shù)據(jù)信號(hào)WDj-1與WDj+1的邏輯電平，在位線BLj上有2·ΔIW的電流充電或放電。
一方面，當(dāng)寫入數(shù)據(jù)信號(hào)WDj-1與WDj+1的邏輯電平不一致時(shí)，EXNOR電路81R的輸出信號(hào)成為L(zhǎng)電平，OR電路82R的輸出信號(hào)成為L(zhǎng)電平。因此，控制信號(hào)φ3PR與φ4PR成為H電平，控制信號(hào)φ3NR與φ4NR成為L(zhǎng)電平，在位線電流驅(qū)動(dòng)器DVRj中，MIS晶體管P3、N3、P4及N4均成為截止?fàn)顟B(tài)，不會(huì)進(jìn)行抵消電流的充電/放電。
列選擇信號(hào)CSLj-1與CSLj+1的一方被選中，而另一方為非選擇時(shí)，根據(jù)對(duì)選擇相鄰位線的寫入數(shù)據(jù)信號(hào)，MIS晶體管P3與P4的一方或MIS晶體管N3與N4的一方導(dǎo)通，對(duì)位線BLj有ΔIW大小的抵消電流沿?cái)?shù)據(jù)寫入電流的反方向驅(qū)動(dòng)。
當(dāng)列選擇信號(hào)CSLj-1與CSLj+1同時(shí)為非選擇態(tài)時(shí)，控制信號(hào)φ3PR與φ4PR成為H電平，控制信號(hào)φ3NR與φ4NR同時(shí)成為L(zhǎng)電平，在位線電流驅(qū)動(dòng)器DVRj中MIS晶體管P3、P4、N3及N4全部成為非導(dǎo)通狀態(tài)，且不進(jìn)行對(duì)位線BLj的抵消電流的驅(qū)動(dòng)。
因此，將圖19與圖21所示的位線驅(qū)動(dòng)電路對(duì)應(yīng)于各位線布置，從而在中間放置一條位線的兩條位線同時(shí)選中并進(jìn)行數(shù)據(jù)的寫入時(shí)，也能使抵消電流在位線BLj上流過(guò)，使得確實(shí)地抵消磁場(chǎng)干涉。
另外，在實(shí)施例4所示的構(gòu)成中，寫入數(shù)據(jù)的比特?cái)?shù)也沒(méi)有限定在2比特，可以為4比特及8比特等其它比特?cái)?shù)。
實(shí)施例5圖23是本發(fā)明實(shí)施例5的位線驅(qū)動(dòng)電路結(jié)構(gòu)的示意圖。圖23中，示出對(duì)位線BLj的位線驅(qū)動(dòng)電路BDRj的結(jié)構(gòu)。該位線驅(qū)動(dòng)電路，可設(shè)于位線BLj兩端的任意側(cè)。因此，圖23中，將該位線驅(qū)動(dòng)電路用符號(hào)BDRj表示，同樣，將位線電流驅(qū)動(dòng)器用符號(hào)DVj表示。供給位線驅(qū)動(dòng)電路BDRj的數(shù)據(jù)Dj、Dj-1及Dj+1是分別對(duì)位線BLj、BLj-1及BLj+1供給的數(shù)據(jù)，且各自為多比特?cái)?shù)據(jù)。就是說(shuō)，在圖23所示的結(jié)構(gòu)中，存儲(chǔ)單元上存儲(chǔ)多值數(shù)據(jù)。
位線驅(qū)動(dòng)電路BDRj含有在進(jìn)行列選擇信號(hào)CSLj的選擇時(shí)激活的、對(duì)多比特?cái)?shù)據(jù)Dj進(jìn)行譯碼的數(shù)據(jù)譯碼器90；在激活列選擇信號(hào)CSLj-1時(shí)激活的、對(duì)多比特?cái)?shù)據(jù)Dj-1進(jìn)行譯碼的數(shù)據(jù)譯碼器91；在激活列選擇信號(hào)CSLj+1時(shí)激活的、對(duì)多比特?cái)?shù)據(jù)Dj+1進(jìn)行譯碼的數(shù)據(jù)譯碼器92；以及對(duì)數(shù)據(jù)譯碼器91與92的輸出信號(hào)進(jìn)行OR合成的OR電路93與94。
分別激活數(shù)據(jù)譯碼器90、91及92時(shí)，對(duì)供給的數(shù)據(jù)進(jìn)行譯碼，并根據(jù)該譯碼結(jié)果生成輸出信號(hào)。OR電路93與94為多比特電路，且按比特合成數(shù)據(jù)譯碼器91與92的輸出信號(hào)生成控制信號(hào)φ2P<n1>與φ2N<n1>。
位線電流驅(qū)動(dòng)器DVj含有在電源節(jié)點(diǎn)和位線BLj之間并聯(lián)連接，各柵極接受來(lái)自數(shù)據(jù)譯碼器90的控制信號(hào)φ1P<n1>的P型溝道MIS晶體管P1n-P11；在位線BLj和接地節(jié)點(diǎn)之間并聯(lián)連接，各柵極接受數(shù)據(jù)譯碼器90的輸出信號(hào)φ1N<n1>的N型溝道MIS晶體管N1n-N11；在電源節(jié)點(diǎn)和位線BLn之間并聯(lián)連接，各柵極接受OR電路93的輸出信號(hào)φ2P<n1>的P型溝道MIS晶體管P2n-P21；以及在位線BLj和接地節(jié)點(diǎn)之間并聯(lián)連接，各柵極接受來(lái)自O(shè)R電路94的控制信號(hào)φ2N<n1>的N型溝道MIS晶體管N2n-N21。
根據(jù)MIS晶體管P11-P1n與N11-N1n，對(duì)位線BLj供給對(duì)應(yīng)寫入數(shù)據(jù)的電流。根據(jù)MIS晶體管P21-P2n與N21-N2n，對(duì)位線BLj供給用以抵消磁場(chǎng)干涉的抵消電流。
MIS晶體管P21-P2n的尺寸小于MIS晶體管P11-P1n的尺寸(電流驅(qū)動(dòng)力為10％至30％)，并且MIS晶體管N21-N2n的尺寸小于MIS晶體管N11-N1n(例如10％至30％左右)。
在這種圖23所示的位線驅(qū)動(dòng)電路BDRj的結(jié)構(gòu)中，進(jìn)行位線BLj的選擇時(shí)，根據(jù)多比特?cái)?shù)據(jù)Dj，MIS晶體管P11-P1n與N11-N1n選擇性驅(qū)動(dòng)至導(dǎo)通狀態(tài)，且流過(guò)對(duì)應(yīng)寫入數(shù)據(jù)的寫入數(shù)據(jù)電流。在進(jìn)行相鄰位線的選擇時(shí)，按照傳至該相鄰位線的數(shù)據(jù)的抵消電流，通過(guò)將MIS晶體管P21-P2n與N21-N2n選擇性驅(qū)動(dòng)至導(dǎo)通狀態(tài)來(lái)驅(qū)動(dòng)。
因此，將圖23所示的位線驅(qū)動(dòng)電路BDRj布置在位線BLj的兩側(cè)，從而在進(jìn)行多比特?cái)?shù)據(jù)寫入時(shí)，也能正確地，生成抑制磁場(chǎng)干涉的抵消電流，且能進(jìn)行正確的多值數(shù)據(jù)的寫入。
另外，在進(jìn)行多比特?cái)?shù)據(jù)寫入時(shí)，對(duì)存儲(chǔ)單元的寫入磁場(chǎng)的操作點(diǎn)，在圖4所示的星形特性曲線上，按每個(gè)象限布置沿易磁化軸成分彼此不同的兩個(gè)操作點(diǎn)時(shí)，能存放四個(gè)值的數(shù)據(jù)。
并且，在上述說(shuō)明中，說(shuō)明了作為磁存儲(chǔ)單元利用TMR元件的存儲(chǔ)單元。但是，作為存儲(chǔ)單元，只要對(duì)位線和寫入字線使電流流過(guò)，且由這些電流產(chǎn)生的感應(yīng)磁場(chǎng)來(lái)設(shè)定存儲(chǔ)部分的磁化方向并存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元，則可應(yīng)用在本發(fā)明上。
如上所述，依據(jù)本發(fā)明，根據(jù)寫入數(shù)據(jù)驅(qū)動(dòng)位線時(shí)，將一條以上的位線放置在中間，可對(duì)位線進(jìn)行選擇或在進(jìn)行相鄰位線選擇時(shí)使抵消電流流過(guò)對(duì)應(yīng)的位線，從而能確實(shí)地抑制位線之間的磁場(chǎng)干涉，且能正確地進(jìn)行數(shù)據(jù)的寫入。
以上對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，但這僅為例示，并不限制本發(fā)明，應(yīng)清楚本發(fā)明的精神和范圍僅受附加的權(quán)利要求的限制。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其中設(shè)有矩陣狀排列的多個(gè)存儲(chǔ)單元，對(duì)應(yīng)于各存儲(chǔ)單元列配置的、各自連接對(duì)應(yīng)列的存儲(chǔ)單元的多條位線，以及對(duì)應(yīng)于各所述位線配置的、各自按照寫入數(shù)據(jù)將電流供給對(duì)應(yīng)的位線的多個(gè)位線驅(qū)動(dòng)電路；各所述位線驅(qū)動(dòng)電路含有，在選擇相鄰列時(shí)，按照對(duì)所述相鄰列的寫入數(shù)據(jù)向?qū)?yīng)的位線供給第一電流的第一驅(qū)動(dòng)電路，以及在選擇對(duì)應(yīng)列時(shí)，按照對(duì)所述對(duì)應(yīng)列的寫入數(shù)據(jù)向?qū)?yīng)的位線供給第二電流的第二驅(qū)動(dòng)電路。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述第一電流小于所述第二電流。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于在選擇所述相鄰列時(shí)，所述第一驅(qū)動(dòng)電路使所述第一電流在與所述相鄰列中流動(dòng)的電流相反的方向流過(guò)。
4.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于還設(shè)有根據(jù)地址信號(hào)從所述多條位線中并行選擇預(yù)定數(shù)量的位線的列選擇電路，所述列選擇電路并行選擇所述預(yù)定數(shù)量的位線，使所述預(yù)定數(shù)量的各位線之間，至少配置一條位線；還設(shè)有對(duì)所述并行選擇的預(yù)定數(shù)量的位線，并行地傳送各自數(shù)據(jù)的寫入電路。
5.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述列選擇電路至少設(shè)有，同時(shí)選擇中間夾有一條位線的兩條位線的電路；所述第一驅(qū)動(dòng)電路設(shè)有，對(duì)寫入數(shù)據(jù)的邏輯電平與行方向上兩側(cè)的相鄰位線相一致/不相一致加以檢測(cè)的檢測(cè)器，以及根據(jù)給所述兩側(cè)的相鄰位線的列選擇信號(hào)和所述檢測(cè)器的輸出信號(hào)供給所述第一電流的驅(qū)動(dòng)器。
6.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述第一驅(qū)動(dòng)電路，在行方向上相鄰位線被同時(shí)選中且寫入數(shù)據(jù)的邏輯電平與所述相鄰位線不同時(shí)，停止所述第一電流的供給。
7.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于所述第一驅(qū)動(dòng)電路，在行方向上相鄰位線被同時(shí)選中且寫入數(shù)據(jù)的邏輯電平與所述相鄰位線相同時(shí)，使所述第一電流增大。
8.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于各所述位線驅(qū)動(dòng)電路中設(shè)有配置在對(duì)應(yīng)的位線兩側(cè)的、工作時(shí)互補(bǔ)地動(dòng)作以使電流彼此反向地流過(guò)對(duì)應(yīng)的位線的右驅(qū)動(dòng)電路和左驅(qū)動(dòng)電路。
9.一種半導(dǎo)體存儲(chǔ)裝置，其中設(shè)有矩陣狀排列的多個(gè)磁存儲(chǔ)單元，對(duì)應(yīng)于所述多個(gè)磁存儲(chǔ)單元的列配置的、分別連接對(duì)應(yīng)列的存儲(chǔ)單元的多條位線，以及根據(jù)地址信號(hào)，從所述多個(gè)磁存儲(chǔ)單元并行地選擇預(yù)定數(shù)量的存儲(chǔ)單元列的列選擇電路，在所述預(yù)定數(shù)量的存儲(chǔ)單元列之間至少配置一條位線；對(duì)應(yīng)于各所述位線配置的、按照寫入數(shù)據(jù)和來(lái)自所述列選擇電路的列選擇信號(hào)，向?qū)?yīng)的位線供給電流的多個(gè)位線驅(qū)動(dòng)電路。
10.如權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于各所述位線驅(qū)動(dòng)電路設(shè)有，配置于對(duì)應(yīng)的位線兩側(cè)的、工作時(shí)互補(bǔ)地動(dòng)作以使彼此反向的電流流過(guò)對(duì)應(yīng)的位線的右驅(qū)動(dòng)電路和左驅(qū)動(dòng)電路。
11.如權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于各所述位線驅(qū)動(dòng)電路含有向?qū)?yīng)的位線供給電流的抵消電路，以抵消在選擇相鄰列的位線時(shí)由流過(guò)該相鄰列的電流產(chǎn)生的感應(yīng)磁場(chǎng)給對(duì)應(yīng)列的磁存儲(chǔ)單元帶來(lái)的影響。
全文摘要
當(dāng)數(shù)據(jù)寫入時(shí)，沿對(duì)選擇位線的數(shù)據(jù)寫入電流的反方向，使抵消該數(shù)據(jù)寫入電流的感應(yīng)磁場(chǎng)的抵消電流，在相鄰選擇位線的位線上流過(guò)。從而，在這種磁性半導(dǎo)體存儲(chǔ)裝置中抑制相鄰列的存儲(chǔ)單元之間的磁場(chǎng)干擾。
文檔編號(hào)G11C11/02GK1519857SQ20031010156
公開(kāi)日2004年8月11日 申請(qǐng)日期2003年10月8日 優(yōu)先權(quán)日2003年2月3日
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