專利名稱：半導體存儲設備的制作方法
技術領域：
本發(fā)明涉及半導體存儲設備，具體而言，本發(fā)明適用于內(nèi)部執(zhí)行操作定時控制的自定時半導體存儲設備。
背景技術：
通常，在例如SRAM(靜態(tài)隨機存取存儲器)的半導體存儲器中，制造過程中出現(xiàn)的工藝偏差(存儲器宏塊(memory macro)之間的偏差和相鄰的晶體管之間的偏差等)有時會影響半導體存儲器的操作。
一種可行的減輕工藝偏差對半導體存儲器操作的影響的方法是以具有充足定時余量的固定操作定時對半導體存儲器進行操作，但是使用這種方法不利于半導體存儲器的高速操作。
由于上述原因，就有了在例如日本專利申請公開特開平7-93972和日本專利申請公開特開平11-339476中描述的這種半導體存儲器。在這些存儲器中，提供了與虛存儲單元(dummy memory cell)連接的虛位線對，并且通過使用該虛位線對從內(nèi)部控制操作定時，由此解決上述問題。這些被稱為“自定時存儲器”的半導體存儲器已經(jīng)實現(xiàn)了減輕工藝偏差對操作的影響的目的，同時避免了操作速度的下降。
圖8是常規(guī)自定時存儲器的結(jié)構框圖。在圖8中，81表示由多個存儲單元構成的存儲單元陣列，83表示解碼器，84表示讀/寫放大器，并且85表示定時控制電路。在存儲單元陣列81的末端部分，具有由與一組虛位線(一個虛位線對)連接的虛存儲單元構成的虛存儲單元列82。
例如，當從外部輸入包括地址信號等的輸入信號INS，并且給出了讀取存儲在存儲單元中的數(shù)據(jù)的讀請求時，定時控制電路85基于輸入信號INS將包含用于選擇存儲單元的地址信息的控制信號CTLA輸出到解碼器83。定時控制電路85也將包括讀出放大器激活信號的控制信號CTLB輸出到讀/寫放大器84。
解碼器83根據(jù)所施加的控制信號CTLA選擇性地激活字線WLm(下標m是自然數(shù))。接著，由所激活的字線WLm選擇的存儲單元的活動引起位線對BLn、/BLn(下標n是自然數(shù))的電位的變化。在此，位線/BLn是和位線BLn互補的位線。
另外，讀/寫放大器84根據(jù)所施加的控制信號CTLB激活其內(nèi)部的未示出的讀出放大器，以放大讀取到位線對BLn、/BLn的電位，并且將其作為數(shù)據(jù)DT輸出到外部。
自定時存儲器配置為，在上述操作中，根據(jù)由連接到虛存儲單元的一個虛位線對所施加的信號DS，執(zhí)行驅(qū)動字線WLm的定時控制和激活讀/寫放大器84中的讀出放大器的定時控制。
例如，當根據(jù)所施加的信號DS判斷出虛位線對中的電位已經(jīng)達到預定電位時，輸出激活的讀出放大器激活信號，以激活讀/寫放大器84中的讀出放大器。另外，例如，在虛位線對中的電位達到預定電位后的一段預定時期過去后，將激活的字線WLm去激活，使得所有字線WLm進入未激活狀態(tài)。
在此，如圖8所示，在常規(guī)的自定時存儲器中只提供有一個與虛存儲單元連接的虛位線對。另外，近年來，根據(jù)對更高性能的需求，隨著存儲器的容量變得更大，并且工藝技術變得更精微，半導體存儲器中的工藝偏差對半導體存儲器操作的影響更加顯著。
因此，如果象常規(guī)的自定時存儲器一樣，使用一個虛位線對來控制半導體存儲器中的操作定時，由于半導體存儲器中的大工藝偏差和其任意(隨機)的分布，無法減輕工藝偏差對操作的影響。因此工藝偏差的影響可能變得更加顯著。
特別是，當提供大量的位線對，并且在虛位線對上作用的虛存儲單元的數(shù)量(例如兩個等)與連接到各個位線對上的存儲單元的數(shù)量相比非常小時，很難僅使用一個虛位線對來可靠地減輕工藝偏差對操作的影響。

發(fā)明內(nèi)容
考慮到上述問題而提出了本發(fā)明。本發(fā)明的一個目的是進一步減輕工藝偏差對半導體存儲設備的影響，從而實現(xiàn)半導體存儲設備中操作定時的恰當控制。
本發(fā)明的半導體存儲設備包括存儲單元陣列，其具有分別連接各不相同的多個虛存儲單元的多個虛位線，和分別連接各不相同的多個存儲單元的多個位線；和用于控制驅(qū)動操作的定時的定時控制電路。該定時控制電路根據(jù)多個虛位線所施加的信號控制驅(qū)動操作的定時，并且選擇性地驅(qū)動與各個位線連接的存儲單元。這樣能夠去除存儲單元陣列中多個位置上的工藝偏差的影響，由此進一步減輕工藝偏差對半導體存儲設備的操作的影響。


圖1是根據(jù)第一實施例的半導體存儲設備的結(jié)構示例的框圖；圖2A和圖2B是存儲單元(虛存儲單元和常規(guī)存儲單元)的結(jié)構示例的框圖；圖3A和圖3B是多個虛位線的連接示例的框圖；圖4是根據(jù)第一實施例的半導體存儲設備中的操作示例的時序圖；圖5A到圖5D是根據(jù)第一實施例的半導體存儲設備的另一個結(jié)構示例的框圖；圖6是虛存儲單元的另一個結(jié)構示例的框圖；圖7A到圖7C是根據(jù)第二實施例的半導體存儲設備的結(jié)構示例的框圖；以及圖8是常規(guī)自定時存儲器的結(jié)構框圖。
具體實施例方式
下文中將根據(jù)附圖解釋本發(fā)明的實施例。
第一實施例圖1是根據(jù)本發(fā)明第一實施例的半導體存儲設備的結(jié)構示例的框圖。在下文的解釋中，以SRAM(靜態(tài)隨機存取存儲器)作為半導體存儲設備的一個實例，并且將位線在存儲單元陣列中延伸的方向定義為“列”。另外，添加到位線(包括虛位線)的標號上的標號“/”表示位線(虛位線)的互補位線。
在圖1中，11表示具有多個存儲單元的存儲單元陣列，并且多個存儲單元例如以矩陣形式排列。存儲單元陣列11具有兩個虛存儲單元列12、13。虛存儲單元列12、13相鄰地布置而最接近于下述的定時控制電路16。更具體地，虛存儲單元列12、13布置得使其連接到定時控制電路16的布線長度小于虛存儲單元列12、13之外的其他存儲單元列(下文中簡稱為“存儲單元列”)的布線長度。
虛存儲單元列12中的虛存儲單元與一組虛位線(一個虛位線對)DBL1、/DBL1相連接。同樣，虛存儲單元列13中的虛存儲單元與不同于虛位線對DBL1、/DBL1的一個虛位線對DBL2、/DBL2相連接。這意味著在本實施例中提供了兩個虛位線對DBL1和/DBL1、DBL2和/DBL2。
14表示解碼器，各個虛字線DWL和字線WLm(下標m是自然數(shù))的一端與其相連接。解碼器14根據(jù)由定時控制電路16施加的控制信號CTLA，驅(qū)動虛字線DWL進行激活，或者選擇性地驅(qū)動任一個字線WLm進行激活。
15表示讀/寫放大器。該讀/寫放大器15具有在其內(nèi)部的多個未示出的讀出放大器和寫放大器，并且與存儲單元連接的各位線對BLn、/BLn(下標n為自然數(shù))的一端與讀/寫放大器15相連接。根據(jù)由定時控制電路16所施加的控制信號CTLB，讀/寫放大器15激活讀出放大器以放大讀取到位線對BLn、/BLn的電位，并且將該放大的電位作為數(shù)據(jù)DT輸出到外部。讀/寫放大器15也根據(jù)控制信號CTLB激活寫放大器，并且根據(jù)由外部施加的數(shù)據(jù)DT向位線對BLn、/BLn施加電位。
定時控制電路16根據(jù)由外部輸入的輸入信號INS(包括地址信號、訪問分類(讀/寫)信號等)輸出控制信號CTLA、CTLB，由此分別控制解碼器14和讀/寫放大器15。各個虛位線對DBL1、/DBL1和虛位線對DBL2、/DBL2的一端所連接的定時控制電路16根據(jù)虛位線對施加的信號(虛位線對等的電位)以適當?shù)亩〞r輸出控制信號CTLA、CTLB。
在此，控制信號CTLA包括行地址信號、用于虛字線DWL和字線WLm的驅(qū)動定時的命令信號等?？刂菩盘朇TLB包括讀出放大器激活信號(讀出放大器使能信號)和寫放大器激活信號(寫放大器使能信號)等，用以分別激活讀出放大器和寫放大器。
圖2A和圖2B是存儲單元的結(jié)構示例的框圖。圖2A示出了虛存儲單元列12的結(jié)構示例，圖2B示出了虛存儲單元列12、13之外的存儲單元列的結(jié)構示例。虛存儲單元列13具有與虛存儲單元列12相同的配置。
在圖2A中，DMC11、DMC12、DMC13，…表示虛存儲單元，虛存儲單元DCM11位于距離圖1所示的定時控制電路16最遠處，并且虛存儲單元DMC11、DMC12、DMC13，…和定時控制電路16之間的布線長度按照這個順序逐漸減短。在該實施例中，僅使用(驅(qū)動)距離定時控制電路16的布線長度最長和第二長(其負荷是最大和第二大)的兩個虛存儲單元DMC11、DMC12，而不使用其他虛存儲單元DMC13，…。在設計過程中在模擬的基礎上預先確定虛存儲單元列中所使用(驅(qū)動)的虛存儲單元的數(shù)量。
因為虛存儲單元DMC11、DMC12具有相同的配置，下面將解釋虛存儲單元DMC11。
Q2和Q4是p溝道MOS晶體管，并且Q3、Q5、Q6和Q7是n溝道MOS晶體管。
晶體管Q2、Q4的源極分別與電源電壓VDD相連接，晶體管Q3、Q5的源極分別與地(GND)相連接。晶體管Q2的漏極和晶體管Q3的漏極彼此連接，并且晶體管Q4的漏極和晶體管Q5的漏極彼此連接。晶體管Q2、Q3的柵極連接到晶體管Q4、Q5的漏極之間的連接點，并且晶體管Q4、Q5的柵極連接到晶體管Q2、Q3的漏極之間的連接點。這意味著晶體管Q2、Q3和晶體管Q4、Q5分別構成反相器，并且各個反相器的輸出端和輸入端交叉耦合。
晶體管Q6、Q7的源極分別連接到晶體管Q2、Q3的漏極之間的連接點和晶體管Q4、Q5的漏極之間的連接點上。晶體管Q6、Q7的柵極連接到虛字線DWL，并且晶體管Q6、Q7的漏極分別連接到虛位線DBL1、/DBL1。
另外，晶體管Q4、Q5的漏極之間的連接點與電源電壓VDD相連接。
沒有使用的各其他虛存儲單元DMC13，…，除了對應于晶體管Q6、Q7的n溝道MOS晶體管Q8、Q9的柵極分別與地(GND)連接，從而固定地保持晶體管Q8、Q9截止，以及對應于晶體管Q2、Q3的晶體管的漏極之間的連接點與電源電壓VDD連接之外，其他配置與虛存儲單元DMC11相同。
p溝道MOS晶體管Q1用于使虛位線DBL1、/DBL1的電位相等，并且其柵極與提供均衡信號EQ的信號線連接，其源極和漏極分別與虛位線DBL1、/DBL1連接。
在圖2B中，MC11、MC12、MC13，…表示存儲數(shù)據(jù)的存儲單元。除了所連接的字線WL1、WL2、WL3…不相同之外，存儲單元MC11、MC12、MC13…具有相同的配置，因此，下面將解釋存儲單元MC11。
Q12和Q14是p溝道MOS晶體管，并且Q13、Q15，Q16和Q17是n溝道MOS晶體管。
晶體管Q12、Q14的源極分別與電源電壓VDD連接，并且晶體管Q13、Q15的源極分別與地(GND)連接。晶體管Q12、Q13的漏極彼此連接，并且晶體管Q14、Q15的柵極連接到晶體管Q12、Q13的漏極之間的連接點上。同樣，晶體管Q14、Q15的漏極彼此連接，并且晶體管Q12、Q13的柵極連接到晶體管Q14、Q15的漏極之間的連接點上。這意味著晶體管Q12、Q13和晶體管Q14、Q15分別構成的反相器的輸入端和輸出端交叉耦合。
另外，晶體管Q16、Q17的源極分別連接到晶體管Q12、Q13的漏極之間的連接點和晶體管Q14、Q15的漏極之間的連接點。晶體管Q16、Q17的柵極與字線WL1相連接，并且晶體管Q16、Q17的漏極分別與位線BL1、/BL1相連接。
p溝道MOS晶體管Q11的柵極與施加均衡信號EQ的信號線連接，并且其源極和漏極分別與位線BL1、/BL1相連接。
圖3A和圖3B是虛位線的連接示例的框圖。在圖3A和圖3B中，相同的標號和符號用于指示與圖1所示的模塊等具有相同功能的模塊等，并且在此省略重復的解釋。
圖3A是虛存儲單元列12、13的虛位線與定時控制電路16連接的示例的框圖。
在此，使用SRAM中的虛位線對的操作定時控制通常是通過檢測與虛存儲單元中的反相器的輸出端相連的虛位線中的電位變化來執(zhí)行的，該反相器位于輸入高電位的一側(cè)。因此，在各個虛位線對DBL1、/DBL1和虛位線對DBL2、/DBL2中，僅需要使用在操作時發(fā)生電位變化的至少一個虛位線，因此，在圖3A中，虛位線DBL1、DBL2(假設在操作時發(fā)生從高到低的電平電位變化)連接到定時控制電路16。
在圖3A中，DMC1和DMC2是虛存儲單元，他們是從分別與虛位線對DBL1和/DBL1，和虛位線對DBL2和/DBL2連接的虛存儲單元中選出的預定數(shù)量的虛存儲單元，該選擇是根據(jù)距離定時控制電路16的布線長度的降序而進行的。
31表示具有分別連接到虛位線DBL1、DBL2的輸入端的或非(NOR)電路。NOR電路31輸出一個算術結(jié)果作為定時發(fā)生信號TIM。
在圖3A所示的虛位線的連接狀態(tài)中，在虛位線DBL1、DLB2的電位都已經(jīng)達到低電平之后(處于NOR電路31的邏輯閾值電壓或更低)，定時發(fā)生信號TIM從低電平變化到高電平。換言之，當虛位線DBL1、DBL2的電位都變得等于或者低于一個預定電位時，定時發(fā)生信號TIM的信號電平反轉(zhuǎn)。具體而言，在虛位線DBL1、DBL2中，選擇信號(電位)變化最慢的虛位線，并且定時發(fā)生信號TIM根據(jù)所選擇的虛位線而變化，從而可以實現(xiàn)操作的穩(wěn)定性。
圖3B是串聯(lián)的虛存儲單元列12、13的各個虛位線連接到定時控制電路16的示例的框圖。
如圖3B所示，當虛位線串聯(lián)時，它們以這種方式串聯(lián)虛存儲單元列12的虛位線對的關系(互補關系)變得與虛存儲單元列13的虛位線對的關系相同，并且在此連接之后，虛位線對DBL、/DBL的一端連接到定時控制電路16。另外，根據(jù)虛位線對DBL、/DBL到定時控制電路16的布線長度的遞減次序，分別在虛存儲單元列12、13中選擇預定數(shù)量的虛存儲單元作為虛存儲單元DMC1、DMC2。
如圖3B所示，在連接虛位線時，僅需要串聯(lián)虛存儲單元列12、13中的虛位線對，使得這兩個虛位線對中的關系相同。因此不必在定時控制電路16中提供例如圖3A中所示的NOR電路31的電路元件。這樣與圖3A所示的連接示例相比實現(xiàn)了電路結(jié)構的簡化。
下面將解釋操作。
圖4是根據(jù)本實施例的半導體存儲設備中的讀操作的時序圖。在圖4中，CKL表示時鐘信號，TIM表示定時發(fā)生信號，SAE表示讀出放大器激活信號，并且DT表示數(shù)據(jù)信號。另外，DWL、DBL(/DBL)，和WL是分別指示虛字線、虛位線和字線中電位變化的波形圖。
首先，當從外部輸入了用于存儲單元讀訪問請求的輸入信號INS并且時鐘信號CLK上升時，定時控制電路16使控制信號CTLB中的預充電信號PRE去激活(變?yōu)楦唠娖?并輸出到讀/寫放大器15。這導致位線BLn、/B1n處于浮動狀態(tài)。其中，假設在預充電信號PRE被去激活前，將位線BLn、/BLn預充電到電源電壓VDD。
定時控制電路16也將控制信號CTLA輸出到解碼器14以激活虛字線DWL。解碼器14根據(jù)控制信號CTLA激活虛字線DWL(將其變?yōu)楦唠娖?(時間T1)。
因此，圖2A所示的虛存儲單元DMC11、DMC12中的晶體管Q6、Q7被導通。在此，虛存儲單元DMC11、DMC12中的晶體管Q3、Q4一直保持導通，并且晶體管Q2、Q5一直保持截止。因此，如圖4所示，當晶體管Q6、Q7導通時，虛位線DBL的電位隨著時間過去而從電源電壓VDD逐漸降低(最低的電位是GND)，并且虛位線/DBL的電位保持在電源電壓VDD。
接著，當虛位線DBL的電位和電源電壓VDD之間的電位差大于預定電位差Va時，定時發(fā)生信號TIM被激活(變?yōu)楦唠娖?(時間T2)。
同時，在去激活預充電信號PRE之后，定時控制電路16向解碼器14輸出包括用于選擇存儲單元的地址信息(行地址)的控制信號CTLA。由解碼器14根據(jù)所施加的控制信號CTLA選擇性地激活一個字線WL(變?yōu)楦唠娖?。通過此操作，連接到所激活的字線WL上的存儲單元中的對應于圖2B所示的晶體管Q16、Q17的晶體管被導通，并且電位(數(shù)據(jù))被讀出到位線對BLn、/BLn。其中，字線WL被選擇性激活的時間與虛字線DWL被選擇性激活的時間可以相同也可以不同。
定時發(fā)生信號TIM被激活并且預定時間過去后，定時控制電路16激活控制信號CTLB中的讀出放大器激活信號SAE(變?yōu)楦唠娖?，并且將其輸出到讀/寫放大器15。因此，讀/寫放大器15中的讀出放大器被激活以放大讀取到位線對BLn、/BLn中的電位，并且將放大的電位作為數(shù)據(jù)DT輸出到外部。
又經(jīng)過預定時間之后，定時控制電路16去激活讀出放大器激活信號SAE，將其輸出到讀/寫放大器15，由此去激活讀/寫放大器15中的讀出放大器。定時控制電路16還向解碼器14發(fā)出字線WL的去激活命令，使得所有字線WL被去激活。另外，定時控制電路16激活預充電信號PRE，將其輸出到讀/寫放大器15。隨后，定時控制電路16向解碼器14發(fā)出虛字線DWL的去激活命令，以便去激活虛字線DWL。
因此，位線BLn、/BLn都被預充電到電源電壓VDD，以進行下一操作。此時，虛位線DBL和電源電壓VDD之間的電位差小于去激活定時發(fā)生信號TIM的預定電位差Va。這樣執(zhí)行了讀操作。
除了與定時發(fā)生信號TIM無關地激活控制信號CTLB中的寫放大器激活信號WAE，從而激活讀/寫放大器15中的寫放大器，向位線對BLn、/BLn施加與外部施加的數(shù)據(jù)DT對應的電位，并且根據(jù)定時發(fā)生信號TIM去激活寫放大器激活信號WAE之外，和上述讀操作一樣地控制寫操作。因此省略寫操作的解釋。
根據(jù)對本實施例的上述詳細解釋，兩個虛位線對DBL1和/DBL1、DBL2和/DBL2與多個位線對BLn、/BLn一起，相鄰地布置在存儲單元陣列11中，距離定時控制電路16最近。定時控制電路16根據(jù)虛位線對DBL1、DBL2(/DBL1、/DBL2)中的信號變化，控制在訪問連接到位線對BLn、/BLn上的存儲單元時使用的各個信號的驅(qū)動定時。
這樣，能夠通過使用兩個虛位線對DBL1、DBL2(/DBL1、/DBL2)檢測存儲單元陣列11中兩個位置的工藝偏差的影響，從而控制存儲單元的驅(qū)動定時。與僅使用一個虛位線對的情況相比，這減輕了工藝偏差對半導體存儲設備的操作的影響，可以實現(xiàn)驅(qū)動定時的正確控制。
另外，這兩個虛位線對DBL1和/DBL1、DBL2和/DBL2最接近于定時控制電路16。因此，虛位線對DBL1、DBL2(/DBL1、/DBL2)中的電位變化傳輸?shù)蕉〞r控制電路16要快于它們位于存儲單元陣列11的其他位置時的傳輸，這非常適合高速操作。
另外，本實施例中解釋了使用兩個虛位線對DBL1、DBL2的情況，但是本發(fā)明中的虛位線對的數(shù)量并不局限于兩個，而可以是三個或者更多。
圖5A到圖5D是根據(jù)第一實施例的半導體存儲設備的另一個結(jié)構示例的框圖。在圖5A到圖5D中，相同的標號和符號用于指示與圖1所示的模塊等具有相同功能的模塊等，并且在此省略重復的解釋。另外，帶有(’)號的相同的標號和符號用于指示與圖1所示的模塊等具有不相同但相對應的功能的模塊等。另外，在圖5A到圖5D中，功能模塊、字線(包括虛字線)和位線(包括虛位線)之間的信號交換與圖1所示的半導體存儲設備中的一樣，因此在此省略。
在圖5A中，虛存儲單元列52、53(虛位線對DBL1和/DBL1、DBL2和/DBL2)相鄰地布置在存儲單元陣列51中，使其到定時控制電路16的距離長于其他存儲單元列(其布線長度更長)。換言之，虛存儲單元列52、53以距離定時控制電路16最遠的方式布置在存儲單元陣列51中。
如圖5A所示，兩個虛存儲單元列(虛位線對)布置在存儲單元陣列51中距離定時控制電路16最遠的位置處，以便能夠減輕工藝偏差對半導體存儲設備的操作的影響，實現(xiàn)驅(qū)動定時的正確控制。另外，因為虛位線對中的電位變化傳輸?shù)蕉〞r控制電路16慢于其位于存儲單元陣列51的其他位置時的傳輸，因此能夠建立適當且充足的定時余量，從而實現(xiàn)存儲單元更可靠的驅(qū)動。
在圖5B中，虛存儲單元列55、56(虛位線對DBL1和/DBL1、DBL2和/DBL2)相鄰地布置在存儲單元陣列54的中心位置，使得距離L1和L2基本上彼此相等。
利用圖5B所示的結(jié)構，能夠減輕工藝偏差對半導體存儲設備的操作的影響，實現(xiàn)驅(qū)動定時的正確控制。另外，該半導體存儲設備可以配置為在存儲單元驅(qū)動的高速操作和可靠性上具有優(yōu)異性能。
在圖5C中，虛存儲單元列58(例如虛位線對DBL1和/DBL1)被布置在存儲單元陣列57中，使得其到定時控制電路16的布線長度比該虛存儲單元列58之外的其它存儲單元列短。另外，虛存儲單元列59(例如虛位線對DBL2和/DBl2)被布置在存儲單元陣列57中，使得其到定時控制電路16的布線長度比該虛存儲單元列59之外的其它存儲單元列長。
如圖5C所示，兩個虛存儲單元列(虛位線對)被布置在存儲單元陣列57的兩端，以便能夠減輕工藝偏差對半導體存儲設備的操作的影響，實現(xiàn)驅(qū)動定時的正確控制。另外，能夠根據(jù)存儲單元陣列兩端之間的單元特性差異選擇性地驅(qū)動存儲單元，該單元特性差異被認為容易出現(xiàn)在，例如，具有大量存儲單元列和具有大存儲容量的存儲單元陣列中。
在圖5D中，虛存儲單元列61、62、63、64(四個虛位線對)被布置在存儲單元陣列60中，使得距離L3、L4、L5基本相等。換言之，虛存儲單元列61到64以預定間距布置在存儲單元陣列60中。
如圖5D所示，虛存儲單元列(虛位線對)以預定間距排列在存儲單元陣列60中，以便能夠更大程度地消除存儲單元陣列中的單元特性差異，效果要好于圖1和圖5A到5C分別示出的半導體存儲設備。這樣能夠進一步減輕工藝偏差對半導體存儲設備的操作的影響，實現(xiàn)驅(qū)動定時的正確控制。
圖6是虛存儲單元的另一個結(jié)構示例的框圖。在圖6中，相同的標號和符號用于表示與圖2A所示的部件等具有相同功能的部件(電路元件)等，并且在此省略重復解釋。
在圖2A所示的虛存儲單元DMC11、DMC12中，晶體管Q2、Q3的柵極連接到晶體管Q4、Q5的漏極之間的連接點，并且晶體管Q4、Q5的柵極連接到晶體管Q2、Q3的漏極之間的連接點。
另一方面，在圖6所示的虛存儲單元DMC11’、DMC12’中，晶體管Q2、Q3的柵極分別連接到電源電壓VDD，并且晶體管Q4、Q5的柵極同樣分別連接到電源電壓VDD。這意味著，在虛存儲單元DMC11’，DMC12’中，由晶體管Q2、Q3和Q4、Q5構成的反相器的輸入端和輸出端不是交叉耦合，而是獨立操作這些反相器。
另外，在虛存儲單元DMC13’中，由兩個晶體管構成的各個反相器的輸入端和輸出端不是交叉耦合，而是各個輸入端接地。
利用圖6所示的虛存儲單元列的結(jié)構，在訪問存儲單元時，可以使用虛位線對DBL1、/DBL1中的兩個虛位線作為用于控制各信號的驅(qū)動定時的虛位線，從而能夠根據(jù)這些虛位線中的信號變化控制每個信號的驅(qū)動定時。因此能夠利用僅需要一半面積的一個虛位線對獲得使用兩個虛位線對所實現(xiàn)的相同效果，從而實現(xiàn)電路面積的縮減。
第二實施例接下來解釋本發(fā)明的第二實施例。
上述根據(jù)第一實施例的半導體存儲設備具有一個存儲單元陣列，而根據(jù)下面解釋的第二實施例的半導體存儲設備具有多個存儲單元陣列。
圖7A到7C是根據(jù)本發(fā)明第二實施例的半導體存儲設備的結(jié)構示例的框圖。圖7A到7C中的模塊、字線(包括虛字線)，和位線(包括虛位線)之間的信號交換與根據(jù)上述第一實施例的半導體存儲設備的情況相同，并且因此省略。
在圖7A中，71A和7 1B表示存儲單元陣列，并且14A和14B表示解碼器。分別對應于存儲單元陣列71A、71B提供解碼器14A、14B。另外，74表示定時控制電路，以及15表示讀/寫放大器。
存儲單元陣列71A具有兩個虛存儲單元列72A、73A，它們相鄰布置，使得其到定時控制電路74的布線長度短于存儲單元陣列71A中其它存儲單元列的布線長度。同樣，存儲單元陣列71B具有兩個虛存儲單元列72B、73B，它們相鄰布置，使得其到定時控制電路74的布線長度短于存儲單元陣列71B中其它存儲單元列的布線長度。
虛存儲單元列72A、73A中的虛存儲單元所連接的各個虛位線對的一端與定時控制電路74相連接。另外，虛存儲單元列72B、73B中的虛存儲單元所連接的各個虛位線對的一端與定時控制電路74相連接。
存儲單元陣列71A、71B，解碼器14A、14B，讀/寫放大器15，和定時控制電路74與上述第一實施例中的存儲單元陣列11，解碼器14，讀/寫放大器15，和定時控制電路16分別相同，并且因此省略各個模塊的功能、操作等方面的解釋。
在圖7B所示的半導體存儲設備中，與圖7A所示的半導體存儲設備的情況相反，兩個虛存儲單元列76A、77A和76B、77B相鄰地布置在存儲單元陣列75A、75B中，使得其到定時控制電路74的布線長度長于其它存儲單元列的布線長度。
分別對應于存儲單元陣列75A、75B提供解碼器14A、14B。與圖7A所示的情況相同，虛存儲單元列76A、77A中的虛存儲單元所連接的各個虛位線對的一端與定時控制電路74相連接，此外，虛存儲單元列76B、77B中的虛存儲單元所連接的各個虛位線對的一端與定時控制電路74相連接。
圖7C所示的半導體存儲設備被設計成兩個虛存儲單元列79A、80A相鄰地布置在存儲單元陣列78A的中心部分，并且兩個虛存儲單元列79B、80B相鄰地布置在存儲單元陣列78B的中心部分。
分別對應于存儲單元陣列78A、78B提供解碼器14A、14B。虛存儲單元列79A、80A中的虛存儲單元所連接的各個虛位線對的一端與定時控制電路74相連接。另外，虛存儲單元列79B、80B中的虛存儲單元所連接的各個虛位線對的一端與定時控制電路74相連接。
利用圖7A到圖7C中所示的結(jié)構，能夠獲得圖1、圖5A和圖5B中分別示出的上述第一實施例的半導體存儲設備所實現(xiàn)的效果。
另外，雖然未示出，但是當然能夠采用這樣的結(jié)構兩個虛存儲單元列(虛位線對)如圖5C所示，布置在各個存儲單元陣列的兩端的位置，或者如圖5D所示，虛存儲單元列(虛位線對)以預定間距布置在各個存儲單元陣列中。利用這種結(jié)構，能夠分別獲得圖5C和圖5D所示的半導體存儲設備所實現(xiàn)的效果。
另外，在上述實施例中，示出了每個存儲單元陣列具有的虛位線對的數(shù)量是兩個的情況(圖1，圖5A到圖5C，和圖7A到圖7C)或者是四個的情況(圖5D)。然而本發(fā)明并不限于此，并且每個存儲單元陣列具有的虛位線對的數(shù)量是任意多個。
在此，例如，如圖5C中所示，為了分別在存儲單元陣列的兩端布置虛位線對，把多個虛位線對分成兩組，每組包含大致相等數(shù)量的虛位線對(當一組具有n個虛位線對時，另一組具有n±1個)，并且把各組虛位線對設置在存儲單元陣列的兩端。另外，例如，如圖5D所示，當以預定間距在存儲單元陣列中排列多個虛位線對時，可以每隔一個預定間隔布置一個虛位線對，或者可以每隔一個預定間隔設置作為一組的多個虛位線對。
另外，在上述實施例中，因為將SRAM作為一個例子進行說明，所以在控制存儲單元的驅(qū)動定時中使用虛位線對。然而當一個存儲單元與一個位線連接時使用虛位線，以及當一個存儲單元與兩個位線(也就是一個位線對)連接時使用虛位線對，可以獲得上述實施例所實現(xiàn)的同樣效果。其中，如上所述當使用虛位線對時，可以使用虛位線中的一個或同時使用兩個。
另外，在上述實施例中，為了便于解釋，使用SRAM作為半導體存儲設備的一個實例。然而本發(fā)明并不限于在SRAM中應用，還可以應用于任何半導體存儲設備，例如使用具有位線的存儲單元陣列的半導體存儲器(例如DRAM(動態(tài)隨機存取存儲器))。
如上述解釋，根據(jù)本發(fā)明，連接著相互不同的多個虛存儲單元的多個虛位線與連接著相互不同的多個存儲單元的多個位線一起布置在存儲單元陣列中，并且定時控制電路根據(jù)通過多個虛位線施加的信號，在選擇性地驅(qū)動存儲單元時控制驅(qū)動操作的定時。這樣能夠通過使用多個虛位線，根據(jù)存儲單元陣列中的多個位置的工藝偏差的影響，控制選擇性地驅(qū)動存儲單元時的驅(qū)動操作定時。因此，與僅使用一個虛位線的情況相比，能夠進一步減輕工藝偏差對半導體存儲設備的操作的影響，實現(xiàn)操作定時的正確控制。
應該注意，上述實施例應該看作是說明性的而非限制性的，因此本發(fā)明涵蓋落在權利要求的等同含義和范圍內(nèi)的所有變化。在不偏離其精神和本質(zhì)特征的情況下，本發(fā)明可以實施為其它的具體形式。
權利要求
1.一種半導體存儲設備，根據(jù)由外部輸入的輸入信號選擇性地驅(qū)動存儲單元，以輸出數(shù)據(jù)或者輸入輸出數(shù)據(jù)，所述半導體存儲設備包括存儲單元陣列，其具有彼此相鄰布置的多個虛位線和多個位線、相互不同的分別連接到所述多個虛位線的虛存儲單元、和相互不同的分別連接到所述多個位線的存儲單元；和定時控制電路，用于在選擇性地驅(qū)動連接到所述位線的存儲單元時，根據(jù)通過所述多個虛位線施加的信號控制驅(qū)動操作的定時。
2.根據(jù)權利要求1所述的半導體存儲設備，其中，在所述存儲單元陣列中，所述多個虛位線相鄰地布置在比所述位線中任何一個距離所述定時控制電路更近的位置處。
3.根據(jù)權利要求1所述的半導體存儲設備，其中，在所述存儲單元陣列中，所述多個虛位線相鄰地布置在比所述位線中任何一個距離所述定時控制電路更遠的位置處。
4.根據(jù)權利要求1所述的半導體存儲設備，其中，在所述存儲單元陣列中，所述多個虛位線相鄰地布置，并且所述多個位線布置在相鄰布置的所述多個虛位線的兩側(cè)。
5.根據(jù)權利要求1所述的半導體存儲設備，其中，在所述存儲單元陣列中，所述多個虛位線被分成兩組，一組虛位線相鄰地布置在比所述位線中任何一個距離所述定時控制電路更近的位置處，另一組虛位線相鄰地布置在比所述位線中任何一個距離所述定時控制電路更遠的位置處。
6.根據(jù)權利要求5所述的半導體存儲設備，其中所述多個虛位線被分成兩組，一組包含N個虛位線(N是自然數(shù))，并且另一組包含N個或者N+1個虛位線。
7.根據(jù)權利要求1所述的半導體存儲設備，其中在所述存儲單元陣列中，以預定的間隔布置所述多個虛位線。
8.根據(jù)權利要求1所述的半導體存儲設備，其中在所述存儲單元陣列中，所述多個虛位線被分成各包含大致相等數(shù)量的虛位線的多個組，每組中的虛位線相鄰地布置，并且所述多組虛位線以預定間距布置。
9.根據(jù)權利要求1所述的半導體存儲設備，其中提供了多個所述存儲單元陣列。
10.根據(jù)權利要求1所述的半導體存儲設備，其中所述多個虛位線是串聯(lián)的。
11.根據(jù)權利要求1所述的半導體存儲設備，其中所述定時控制電路根據(jù)通過所述多個虛位線中信號變化最慢的虛位線所施加的信號控制驅(qū)動操作的定時。
12.根據(jù)權利要求10所述的半導體存儲設備，其中所述定時控制電路根據(jù)通過所述多個虛位線施加的信號產(chǎn)生定時發(fā)生信號，并且根據(jù)所產(chǎn)生的定時發(fā)生信號控制驅(qū)動操作的定時。
13.根據(jù)權利要求1所述的半導體存儲設備，其中所述定時控制電路具有邏輯算術電路，各個所述虛位線的一端連接到該邏輯算術電路的輸入端，并且所述邏輯算術電路根據(jù)通過所述虛位線施加的信號中的變化反轉(zhuǎn)輸出信號的信號電平。
14.根據(jù)權利要求1所述的半導體存儲設備，其中所述定時控制電路根據(jù)所述虛位線的電位和參考電位之間的電位差控制驅(qū)動操作的定時。
15.根據(jù)權利要求1所述的半導體存儲設備，其中各個所述虛存儲單元和所述存儲單元具有兩個反相器電路，所述兩個反相器電路具有相互交叉耦合的輸入端和輸出端，并且各個虛存儲單元中的兩個反相器電路的輸入端進一步與施加預定電壓的電源相連接。
16.根據(jù)權利要求1所述的半導體存儲設備，其中各個虛存儲單元和存儲單元具有兩個反相器電路，各個存儲單元中的兩個反相器電路具有相互交叉耦合的輸入端和輸出端，并且各個虛存儲單元中的兩個反相器電路具有連接到施加預定電壓的電源的輸入端，和分別連接到不同虛位線的輸出端。
17.根據(jù)權利要求1所述的半導體存儲設備，其中在分別連接到所述多個虛位線的所述虛存儲單元中選擇性地驅(qū)動預定數(shù)量的虛存儲單元，按照所述多個虛位線到所述定時控制電路的距離的遞減次序選擇所述虛存儲單元。
18.根據(jù)權利要求1所述的半導體存儲設備，其中所述多個虛位線是多個各由兩個虛位線構成的虛位線對，并且所述多個位線是各由兩個位線構成的位線對。
19.根據(jù)權利要求18所述的半導體存儲設備，其中所述定時控制電路根據(jù)通過所述虛位線對中的一個所述虛位線施加的信號，來控制驅(qū)動操作的定時。
20.根據(jù)權利要求1所述的半導體存儲設備，其中所述存儲單元陣列具有虛字線，用于選擇性地驅(qū)動與所述虛位線連接的虛存儲單元；和字線，用于選擇性地驅(qū)動與所述位線連接的存儲單元。
全文摘要
多個虛位線與多個位線對一起布置在存儲單元陣列中。在選擇性地驅(qū)動與位線對連接的存儲單元時，定時控制電路根據(jù)多個虛位線中的信號變化控制驅(qū)動操作的定時，由此檢測出存儲單元陣列中的多個位置的工藝偏差的影響。因此，與使用一個虛位線的情況相比，能夠進一步減少工藝偏差對半導體存儲設備的操作的影響。
文檔編號G11C29/02GK1508807SQ200310115760
公開日2004年6月30日 申請日期2003年11月28日 優(yōu)先權日2002年12月17日
發(fā)明者吉田勝哉 申請人:富士通株式會社