專(zhuān)利名稱(chēng)：用于高速輸出數(shù)據(jù)的管線鎖存器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明與半導(dǎo)體存儲(chǔ)器裝置有關(guān)。尤其涉及從單元區(qū)域接收輸入數(shù)據(jù)、鎖存該數(shù)據(jù)及將該數(shù)據(jù)作為輸出數(shù)據(jù)輸出至外部電路的一管線鎖存器(pipelatch)電路。
背景技術(shù)：
一般而言，同步存儲(chǔ)器裝置需要一管線鎖存器電路用于連續(xù)的數(shù)據(jù)輸出。根據(jù)來(lái)自一時(shí)鐘的同步信號(hào)，管線鎖存器電路存儲(chǔ)從單元區(qū)域接收的數(shù)據(jù)并順序?qū)⑵漭敵觥９芫€鎖存器電路控制器用于控制該管線鎖存器電路。管線鎖存器電路控制器是一裝置，對(duì)根據(jù)來(lái)自一時(shí)鐘的同步信號(hào)順序存儲(chǔ)從單元區(qū)域接收的數(shù)據(jù)及將其輸出進(jìn)行控制。
圖1是一典型的DDR(雙倍數(shù)據(jù)速率)同步存儲(chǔ)器裝置的方塊圖。
在圖1中，該DDR同步存儲(chǔ)器裝置包括用于接收、解碼及輸出行地址的一行地址輸入400；用于接收、解碼及輸出列地址的一列地址輸入300；用于根據(jù)來(lái)自該行地址輸入400及列地址輸入300的信號(hào)輸出數(shù)據(jù)的一單元區(qū)域500；用于接收和解碼時(shí)鐘信號(hào)以及指令信號(hào)的一指令解釋器600；用于順序接收從單元區(qū)域500輸出的數(shù)據(jù)并輸出到輸出緩沖器的一管線鎖存器電路100；用于根據(jù)從指令解釋器600及時(shí)鐘接收的信號(hào)，對(duì)該管線鎖存器電路100進(jìn)行控制的一管線鎖存器電路控制器200；及用于接收來(lái)自管線鎖存器電路100的輸出并作為輸出數(shù)據(jù)將其輸出至外部電路的一輸出緩沖器700。
在該DDR存儲(chǔ)器裝置中，數(shù)據(jù)是在上升沿以及下降沿上輸出的，該管線鎖存器電路分別接收來(lái)自單元區(qū)域500的偶數(shù)數(shù)據(jù)及奇數(shù)數(shù)據(jù)，隨后分別將其發(fā)送到輸出緩沖器700作為上升沿?cái)?shù)據(jù)及下降沿?cái)?shù)據(jù)。偶數(shù)數(shù)據(jù)及奇數(shù)數(shù)據(jù)是通過(guò)管線鎖存器電路100從單元區(qū)域500接收的，并與外部時(shí)鐘信號(hào)的上升沿及下降沿同步輸出。
同時(shí)，該管線鎖存器電路100包括多個(gè)寄存器，其個(gè)數(shù)取決于要接收及鎖存的數(shù)據(jù)的數(shù)目及該存儲(chǔ)器裝置的列地址選通(Column Address Strobe；CAS)等待時(shí)間。另外，有使用串聯(lián)寄存器的串聯(lián)管線鎖存器電路及使用并聯(lián)寄存器的并聯(lián)管線鎖存器電路。
圖2A是根據(jù)現(xiàn)有技術(shù)，包括并聯(lián)寄存器的一并聯(lián)管線鎖存器電路的方塊圖。
請(qǐng)參照?qǐng)D2A，該管線鎖存器電路100a包括用于接收偶數(shù)數(shù)據(jù)的多個(gè)并聯(lián)寄存器；用于接收奇數(shù)數(shù)據(jù)的多個(gè)并聯(lián)寄存器20′_1、20′_2、...、20′_n；在寄存器20_1、20_2、…、20_n、20′_1、20′_2、...、20′_n的前一級(jí)提供的多個(gè)路徑電路10_1、10_2、...、10_n，用于響應(yīng)于n個(gè)偶數(shù)輸入控制信號(hào)(1至n)，將接收的偶數(shù)數(shù)據(jù)存儲(chǔ)在寄存器20_1、20_2、...、20_n中；在寄存器20_1、20_2、...、20_n、20′_1、20′_2、…、20′_n的前一級(jí)提供的多個(gè)路徑電路10′_1、10′_2、…、10′_n，用于響應(yīng)于n個(gè)奇數(shù)輸入控制信號(hào)(1至n)，將接收的奇數(shù)數(shù)據(jù)存儲(chǔ)在寄存器20_1、20′_2、…、20′_n中；用于從各寄存器20_1、20_2、…、20_n、20′_1、20′_2、…、20′_n選擇性輸出偶數(shù)數(shù)據(jù)及奇數(shù)數(shù)據(jù)的n個(gè)多路轉(zhuǎn)接器30_1至30_n；在多路轉(zhuǎn)接器30_1至30_n的輸出級(jí)提供的2n個(gè)路徑電路40_1、40_2、...、40_n、40′_1、40′_2、…、40′_n，用于從多路轉(zhuǎn)接器30_1至30_n輸出數(shù)據(jù)作為上升沿?cái)?shù)據(jù)或下降沿?cái)?shù)據(jù)。
圖2B是用于圖2A中所示的管線鎖存器電路100a的一管線鎖存器電路控制器200a的方塊圖。
在圖2B中，該管線鎖存器電路控制器200a接收時(shí)鐘信號(hào)及數(shù)據(jù)輸出定時(shí)控制信號(hào)，并輸出2n個(gè)輸出控制信號(hào)及n個(gè)多路轉(zhuǎn)接器選擇信號(hào)。該2n個(gè)控制信號(hào)包括n個(gè)用于偶數(shù)數(shù)據(jù)的控制信號(hào)，及n個(gè)用于奇數(shù)數(shù)據(jù)的控制信號(hào)。
下面將參照?qǐng)D2A及圖2B說(shuō)明一并聯(lián)管線鎖存器電路的操作。
首先，當(dāng)來(lái)自相應(yīng)讀地址的數(shù)據(jù)被從單元區(qū)域發(fā)送到管線鎖存器電路100a時(shí)，響應(yīng)于n個(gè)偶數(shù)輸入控制信號(hào)1至n及n個(gè)奇數(shù)輸入控制信號(hào)1至n，順序接通2n個(gè)路徑電路10_1、10_2、...、10_n、10′_1、10′_2、...、10′ _n。隨著路徑電路的接通，偶數(shù)數(shù)據(jù)及奇數(shù)數(shù)據(jù)信號(hào)被順序存儲(chǔ)在寄存器20_1、20_2、...、20_n、20′_1、20′_2、...、20′_n中。
隨后，n個(gè)多路轉(zhuǎn)接器30_1、30_2、...、30_n選擇性輸出來(lái)自寄存器20_1、20_2、...、20_n、20′_1、20′_2、...、20′_n的數(shù)據(jù)作為上升沿?cái)?shù)據(jù)或下降沿?cái)?shù)據(jù)。
之后，來(lái)自管線鎖存器電路控制器(200a)的n個(gè)奇數(shù)輸出控制信號(hào)(1至n)及n個(gè)偶數(shù)輸出控制信號(hào)(1至n)選擇性接通路徑電路40_1、40_2、...、40_n、40′_1、40′_2、...、40′_n，使來(lái)自n個(gè)多路轉(zhuǎn)接器1至n的輸出數(shù)據(jù)傳遞至輸出緩沖器(圖1中的700)。
由于輸入數(shù)據(jù)只鎖存一次并響應(yīng)于輸出控制信號(hào)而輸出，上述并聯(lián)管線鎖存器電路100a具有高速輸出數(shù)據(jù)的優(yōu)點(diǎn)。然而，該并聯(lián)管線鎖存器電路200a具有一缺陷，即，由于該管線鎖存器電路控制器200a必須分別產(chǎn)生和輸出輸入控制信號(hào)及輸出控制信號(hào)，因而變得復(fù)雜。
例如，如果實(shí)施使用16個(gè)寄存器的管線鎖存器電路，就需要該控制器產(chǎn)生每個(gè)都具有不同定時(shí)的16個(gè)輸入控制信號(hào)(8個(gè)用于偶數(shù)輸入控制信號(hào)，8個(gè)用于奇數(shù)輸入控制信號(hào))及16個(gè)輸出控制信號(hào)(8個(gè)用于偶數(shù)輸出控制信號(hào)，8個(gè)用于奇數(shù)輸出控制信號(hào))。同樣，在此情況下，并聯(lián)管線鎖存器電路需要8個(gè)多路轉(zhuǎn)接器。多路轉(zhuǎn)接器需要大的覆蓋區(qū)，因此具有多個(gè)多路轉(zhuǎn)接器的并聯(lián)管線鎖存器電路需要大尺寸的集成電路晶片。
為解決這問(wèn)題，有時(shí)使用由多個(gè)串聯(lián)的寄存器組成的一串聯(lián)管線鎖存器電路，由于其覆蓋區(qū)較小及控制結(jié)構(gòu)較簡(jiǎn)單。
圖3是由串聯(lián)的寄存器組成的一串聯(lián)管線鎖存器電路100b及一管線鎖存器電路控制器200b的方塊圖。
在圖3中，該串聯(lián)管線鎖存器電路100b包括多個(gè)串聯(lián)的寄存器50_1、50_2、...、50_n，用于順序接收偶數(shù)數(shù)據(jù)并將其傳遞；多個(gè)在寄存器50_1、50_2、...、50_n之間提供的路徑電路60_1、...、60_n-1，用于將數(shù)據(jù)傳遞到在下一級(jí)的寄存器；多個(gè)串聯(lián)的寄存器50′_1、50′_2、...、50′_n，用于順序接收奇數(shù)數(shù)據(jù)并將其傳遞；多個(gè)在寄存器50′_1、50′_2、...、50′_n之間提供的路徑電路60′_1、...、60′_n-1，用于將數(shù)據(jù)傳遞到在下一級(jí)的寄存器；及一多路轉(zhuǎn)接器60a，用于選擇性輸出存儲(chǔ)在第n個(gè)寄存器50_n、50′_n中的數(shù)據(jù)作為上升沿?cái)?shù)據(jù)及下降沿?cái)?shù)據(jù)。
同樣，管線鎖存器控制器200b接收時(shí)鐘信號(hào)及數(shù)據(jù)輸出定時(shí)控制信號(hào)，并輸出2(n-1)個(gè)輸入及輸出控制信號(hào)、一輸出控制信號(hào)及一多路轉(zhuǎn)接器選擇信號(hào)。
下面將參照?qǐng)D3說(shuō)明該串聯(lián)管線鎖存器電路100b的操作。
首先，當(dāng)給定地址時(shí)，順序地將相應(yīng)偶數(shù)數(shù)據(jù)及奇數(shù)數(shù)據(jù)從單元區(qū)域讀入管線鎖存器電路100b中，并順序?qū)⑵浯鎯?chǔ)在偶數(shù)數(shù)據(jù)寄存器50_1、50_2、...、50_n及奇數(shù)數(shù)據(jù)寄存器50′_1、50′_2、...、50′_n中。此時(shí)，該管線鎖存器電路控制器200b輸出n-1個(gè)偶數(shù)輸入/輸出控制信號(hào)1至n-1及n-1個(gè)奇數(shù)輸N/輸出控制信號(hào)1至n-1，以順序接通路徑電路60_1、60_2、...、60_n-1、60′_1、60′_2、...、60′_n-1，于是偶數(shù)數(shù)據(jù)及奇數(shù)數(shù)據(jù)被順序存儲(chǔ)在寄存器50_1、50_2、...、50_n、50′_1、50′_2、...、50′_n中。
隨后，響應(yīng)于從管線鎖存器電路控制器200b至多路轉(zhuǎn)接器60a的選擇信號(hào)，選擇存儲(chǔ)在最后級(jí)的寄存器50_n，50′_n中的數(shù)據(jù)作為上升沿?cái)?shù)據(jù)及下降沿?cái)?shù)據(jù)，并響應(yīng)于輸出控制信號(hào)，將其輸出到輸出緩沖器(圖1中的700)。
與并聯(lián)管線鎖存器電路相比，由于同時(shí)通過(guò)輸入/輸出信號(hào)控制到寄存器的數(shù)據(jù)輸入及數(shù)據(jù)輸出，該串聯(lián)管線鎖存器電路的優(yōu)點(diǎn)是具有較簡(jiǎn)單的管線鎖存器電路控制器。
作為一舉例，使用16個(gè)寄存器的一串聯(lián)管線鎖存器電路100b將只需要14個(gè)輸入/輸出控制信號(hào)。一并聯(lián)管線鎖存器電路100a需要總計(jì)40個(gè)控制信號(hào)(16個(gè)輸入控制信號(hào)、16個(gè)輸出控制信號(hào)及8個(gè)多路轉(zhuǎn)接器控制信號(hào))，而串聯(lián)管線鎖存器電路只需要16個(gè)控制信號(hào)(14個(gè)輸入/輸出控制信號(hào)、1個(gè)選擇信號(hào)、1個(gè)輸出控制信號(hào))。因此，該串聯(lián)管線鎖存器電路100b具有比該并聯(lián)管線鎖存器電路100a控制更簡(jiǎn)單的優(yōu)點(diǎn)。
同樣，由于該串聯(lián)管線鎖存器電路100b在最后的輸出寄存器處只需要一個(gè)多路轉(zhuǎn)接器，因此與該并聯(lián)管線鎖存器電路100a相比，其具有覆蓋區(qū)非常小的優(yōu)點(diǎn)。由于多路轉(zhuǎn)接器需要比寄存器更大的覆蓋區(qū)，所以隨著多路轉(zhuǎn)接器減少，該電路的覆蓋區(qū)大為減少。
然而，由于寄存器是從輸入至輸出串聯(lián)的，并被順序控制，該串聯(lián)管線鎖存器電路100b在高速數(shù)據(jù)輸出方面明顯受到限制。即，只有在當(dāng)前存儲(chǔ)的數(shù)據(jù)傳遞至下一級(jí)寄存器時(shí)，才能接收一新的數(shù)據(jù)。
因此，由于其在集成電路中具有較小的覆蓋區(qū)及更簡(jiǎn)單的控制信號(hào)產(chǎn)生方法，該串聯(lián)管線鎖存器電路100b具有優(yōu)點(diǎn)，但其在高速操作方面卻非常受限制。所以，由于對(duì)高速操作存儲(chǔ)器裝置的需求不斷增加，因此需要具有一簡(jiǎn)單的控制方法，同時(shí)又能高速操作的一管線鎖存器電路。

發(fā)明內(nèi)容
因此，本發(fā)明的一目的是提供一種控制較簡(jiǎn)單、覆蓋區(qū)較小及較高操作速度的管線鎖存器電路。
根據(jù)本發(fā)明的一個(gè)方面，提供一種管線鎖存器電路，用于存儲(chǔ)順序接收的多個(gè)第一數(shù)據(jù)和第二數(shù)據(jù)，并且輸出為上升沿輸出數(shù)據(jù)或下降沿輸出數(shù)據(jù)，該管線鎖存器電路包括一第一輸入寄存器，用于接收所述第一數(shù)據(jù)；多個(gè)由多個(gè)串聯(lián)的寄存器組成的第一串聯(lián)管線鎖存器，用于選擇性存儲(chǔ)來(lái)自所述第一輸入寄存器的輸出并將其選擇性輸出；一第一連接寄存器，用于存儲(chǔ)從所述多個(gè)第一串聯(lián)管線鎖存器輸出的數(shù)據(jù)；一第二輸入寄存器，用于接收所述第二數(shù)據(jù)；多個(gè)由多個(gè)串聯(lián)的寄存器組成的第二串聯(lián)管線鎖存器，用于選擇性存儲(chǔ)來(lái)自所述第二輸入寄存器的輸出并將其選擇性輸出；一第二連接寄存器，用于存儲(chǔ)從所述多個(gè)第二串聯(lián)管線鎖存器輸出的數(shù)據(jù)；一多路轉(zhuǎn)接器，用于選擇在所述第一連接寄存器及第二連接寄存器中存儲(chǔ)的數(shù)據(jù)作為上升沿輸出數(shù)據(jù)及下降沿輸出數(shù)據(jù)，并將其輸出；及一管線鎖存器電路控制器，用于控制所述多個(gè)第一和第二串聯(lián)管線鎖存器以及所述多路轉(zhuǎn)接器。


根據(jù)以上參考附圖的優(yōu)選具體實(shí)施例的說(shuō)明，本發(fā)明的以上及其他目的及特征將顯而易見(jiàn)，其中圖1為一傳統(tǒng)DDR SDRAM的方塊圖；圖2A是根據(jù)現(xiàn)有技術(shù)，使用并聯(lián)寄存器的一管線鎖存器電路的方塊圖；圖2B是用于控制圖2A中所示的管線鎖存器電路的管線鎖存器電路控制器的方塊圖；圖3是根據(jù)現(xiàn)有技術(shù)，使用串聯(lián)寄存器的一管線鎖存器電路及其控制器的方塊圖；圖4所示的是根據(jù)本發(fā)明的具體實(shí)施例的一管線鎖存器電路的方塊圖；圖5是圖4所示的串聯(lián)管線鎖存器的一具體實(shí)施例的方塊圖；
圖6是圖4所示的管線鎖存器電路控制器的方塊圖；圖7是圖6所示的串聯(lián)管線鎖存器控制器的一具體實(shí)施例的方塊圖；圖8是圖6所示的串聯(lián)管線鎖存器控制器的另一具體實(shí)施例的方塊圖；圖9是根據(jù)現(xiàn)有技術(shù)與根據(jù)本發(fā)明的管線鎖存器電路的比較；圖10是根據(jù)本發(fā)明的管線鎖存器電路的一具體實(shí)施例的方塊圖；其包括16個(gè)寄存器；圖11是圖10中所示的串聯(lián)管線鎖存器的方塊圖；圖12是圖10中所示的管線鎖存器電路的控制器的方塊圖；圖13是圖12中所示的管線鎖存器電路控制器的一電路圖；圖14是圖10中所示的管線鎖存器電路的電路圖；及圖15是圖10所示的串聯(lián)管線鎖存器電路的操作的波形圖。
具體實(shí)施例方式
為配置一詳細(xì)說(shuō)明使得本領(lǐng)域技術(shù)人員容易體現(xiàn)本發(fā)明的技術(shù)概念，下文將參考附圖對(duì)本發(fā)明的最佳具體實(shí)施例加以詳細(xì)說(shuō)明。
圖4所示的是根據(jù)本發(fā)明一具體實(shí)施的一管線鎖存器電路的方塊圖。
請(qǐng)參照?qǐng)D4，本具體實(shí)施例的該管線鎖存器電路100c包括用于接收偶數(shù)數(shù)據(jù)的一第一輸入寄存器70a；多個(gè)由多個(gè)串聯(lián)的寄存器組成的第一串聯(lián)管線鎖存器70c_1至70c_k，用于選擇性存儲(chǔ)來(lái)自第一輸入寄存器70a的輸出并將其選擇性輸出；用于存儲(chǔ)從多個(gè)第一串聯(lián)管線鎖存器70c_1至70c_k輸出的數(shù)據(jù)的一第一連接寄存器70b；用于接收奇數(shù)數(shù)據(jù)的一第二輸入寄存器70′a；多個(gè)由多個(gè)串聯(lián)的寄存器組成的第二串聯(lián)管線鎖存器70′c_1至70′c_k，用于選擇性存儲(chǔ)來(lái)自所述第二輸入寄存器70′a的輸出及將其選擇性輸出；用于存儲(chǔ)從多個(gè)第二串聯(lián)管線鎖存器70′c_1至70′c_k輸出的數(shù)據(jù)的一第二連接寄存器70′b；一多路轉(zhuǎn)接器80，用于選擇存儲(chǔ)在第一連接寄存器70b及第二連接寄存器70′b中的數(shù)據(jù)作為上升沿輸出數(shù)據(jù)或下降沿輸出數(shù)據(jù)；以及一管線鎖存器電路控制器200c，用于控制多個(gè)第一及第二串聯(lián)管線鎖存器70c_1至70c_k、70′c_1至70′c_k及輸出多路轉(zhuǎn)接器80。
該管線鎖存器電路控制器200c接收時(shí)鐘信號(hào)及數(shù)據(jù)輸出定時(shí)控制信號(hào)，并輸出n-2個(gè)奇數(shù)輸入/輸出控制信號(hào)、n-2個(gè)偶數(shù)輸入/輸出控制信號(hào)、一輸出控制信號(hào)及一多路轉(zhuǎn)接器選擇信號(hào)。
圖5是圖4中所示的串聯(lián)管線鎖存器70c_1至70c_k、70′c_1至70′c_k之一的一具體實(shí)施例的方塊圖。
請(qǐng)參照?qǐng)D5，該串聯(lián)管線鎖存器(如70c_1)包括一第一路徑電路70c_1_1，用于傳遞從第一輸入寄存器70a輸出的偶數(shù)數(shù)據(jù)；多個(gè)串聯(lián)的寄存器70c_1_1′、70c_1_2′、...、70c_1_m′，用于順序傳送從第一路徑電路接收的數(shù)據(jù)；在多個(gè)寄存器70c_1_1′、70c_1_2′、...、70c_1_m′之間提供的多個(gè)第二路徑電路70c_1_2、70c_1_3、...、70c_1_m，用于將存儲(chǔ)在前級(jí)的寄存器中的數(shù)據(jù)傳遞到下一級(jí)的寄存器；一第三路徑電路70c_1_m+1，用于將存儲(chǔ)在多個(gè)串聯(lián)的寄存器的最后級(jí)的寄存器70c_1_m′中的數(shù)據(jù)，傳遞到第一連接寄存器70b。在圖4中所示的所有串聯(lián)管線鎖存器70c_1至70c_k、70′c_1至70′c_k都具有如圖5中所示的同樣配置。在圖5中，數(shù)字k是形成管線鎖存器的串聯(lián)管線數(shù)，數(shù)字m是形成一串聯(lián)管線的寄存器數(shù)。因此，通過(guò)一除式可得到形成一串聯(lián)管線(m＝(n-2)/k)的寄存器數(shù)，其中分母n-2是在偶數(shù)數(shù)據(jù)路徑或奇數(shù)數(shù)據(jù)路徑中使用的寄存器數(shù)n減去2(1個(gè)用于輸入寄存器，1個(gè)用于連接寄存器)，分子是串聯(lián)管線的數(shù)目k。
圖6是圖4中所示的管線鎖存器電路控制器200c的方塊圖。
在圖6中，該管線鎖存器電路控制器200c包括一控制信號(hào)發(fā)生器210，其在由數(shù)據(jù)輸出定時(shí)控制信號(hào)啟動(dòng)時(shí)，用于傳遞所接收的時(shí)鐘信號(hào)，及輸出在該時(shí)鐘信號(hào)的每個(gè)周期順序啟動(dòng)的多個(gè)初始化信號(hào)a_1至a_k、b_1至b_k；以及多個(gè)串聯(lián)管線鎖存器控制器220_1至220_k、220′_1至220′_k，其在由多個(gè)初始化信號(hào)a_1至a_k、b_1至b_k之一啟動(dòng)時(shí)，用于接收時(shí)鐘信號(hào)及用于接通在多個(gè)串聯(lián)管線鎖存器70c_1至70c_k、70′c_1至70′c_k的每一個(gè)處提供的第一路徑至第三路徑電路。
圖7是圖6中所示的多個(gè)串聯(lián)管線鎖存器控制器220_1至220_k、220′_1至220′_k之一的一具體實(shí)施例的方塊圖。
請(qǐng)參照?qǐng)D7，該串聯(lián)管線鎖存器控制器(如220_1)包括一m+1位計(jì)數(shù)器220-1a，當(dāng)通過(guò)一選擇的初始化信號(hào)a_1啟動(dòng)時(shí)，用于計(jì)數(shù)與在串聯(lián)管線鎖存器70c_1處提供的第一路徑電路至第三路徑電路70c_1_1、70c_1_2、...、70c_1_m+1同樣數(shù)量的m+1個(gè)時(shí)鐘信號(hào)，并輸出m+1個(gè)多路轉(zhuǎn)接器控制信號(hào)；及一多路轉(zhuǎn)接器(220_1b)，用于輸出m+1個(gè)輸入/輸出控制信號(hào)，該m+1個(gè)輸入/輸出控制信號(hào)順序接通在串聯(lián)管線鎖存器70c_1處提供的第一路徑電路至第三路徑電路70c_1_1、70c_1_2、...、70c_1_m+1。
圖8是圖6中所示的多個(gè)串聯(lián)管線鎖存器控制器220_1至220_k、220′_1至220′_k之一的第二具體實(shí)施例的方塊圖。
與圖7相比，圖8中示出的該串聯(lián)管線鎖存器控制器220_1′的設(shè)計(jì)使時(shí)鐘信號(hào)從串聯(lián)管線鎖存器控制器220_1通過(guò)一延遲電路220_1c傳送到該多路轉(zhuǎn)接器220_1b。其目的是給接收時(shí)鐘信號(hào)的m+1位計(jì)數(shù)器220_1a的操作定時(shí)一些容差。更具體而言，來(lái)自m+1位計(jì)數(shù)器的m+1多路轉(zhuǎn)接器控制信號(hào)首先由多路轉(zhuǎn)接器220_1b接收，然后通過(guò)延遲電路220_1c接收時(shí)鐘信號(hào)。
圖9是一根據(jù)現(xiàn)有技術(shù)的管線鎖存器電路與根據(jù)本發(fā)明的管線鎖存器電路的比例。請(qǐng)參照?qǐng)D9，下文將對(duì)根據(jù)現(xiàn)有技術(shù)的一管線鎖存器電路與根據(jù)本發(fā)明的一管線鎖存器電路之間的單位組件數(shù)及控制信號(hào)數(shù)進(jìn)行比較。在圖9中，括弧中的數(shù)字是所用寄存器，總數(shù)為16(8個(gè)用于偶數(shù)數(shù)據(jù)寄存器，8個(gè)用于奇數(shù)數(shù)據(jù)寄存器)的情況下的范例數(shù)。為便于理解，下面的比較說(shuō)明中使用括弧中的數(shù)字。
首先，在傳統(tǒng)的管線鎖存器電路控制器的情況下，8個(gè)寄存器用于偶數(shù)數(shù)據(jù)路徑，8個(gè)寄存器用于奇數(shù)數(shù)據(jù)路徑，其用于將數(shù)據(jù)作為上升沿?cái)?shù)據(jù)或下降沿?cái)?shù)據(jù)輸出。同樣，需要8個(gè)多路轉(zhuǎn)接器，以選擇性輸出8個(gè)偶數(shù)數(shù)據(jù)及8個(gè)奇數(shù)數(shù)據(jù)。
還需要總計(jì)32個(gè)路徑電路，其中16個(gè)用于存儲(chǔ)輸入數(shù)據(jù)，16個(gè)用于輸出存儲(chǔ)的數(shù)據(jù)。所需的控制信號(hào)數(shù)等于路徑電路數(shù)。因此，需要總數(shù)為32個(gè)路徑電路控制信號(hào)。此外，還需要8個(gè)多路轉(zhuǎn)接器選擇信號(hào)。因此，需要并聯(lián)管線鎖存器電路控制器以產(chǎn)生每個(gè)具有不同定時(shí)的總數(shù)為40的輸入/輸出信號(hào)，用于輸出到該并聯(lián)管線鎖存器電路。
與此同時(shí)，該串聯(lián)管線鎖存器電路需要8個(gè)串聯(lián)的寄存器，其用于順序接收偶數(shù)數(shù)據(jù)，及8個(gè)串聯(lián)的寄存器，其用于順序接收奇數(shù)數(shù)據(jù)。在此情況下，由于只有在最后級(jí)的寄存器(串聯(lián)的8個(gè)寄存器之中)中的數(shù)據(jù)被輸出作為上升沿?cái)?shù)據(jù)或下降沿?cái)?shù)據(jù)，因此只需要一個(gè)多路轉(zhuǎn)接器。
另外，由于在串聯(lián)的寄存器之間使用路徑電路，因此總共需要14個(gè)路徑電路(7個(gè)位于8個(gè)寄存器之間用于偶數(shù)數(shù)據(jù)路徑，7個(gè)位于8個(gè)寄存器之間用于奇數(shù)數(shù)據(jù)路徑)。因此，在一串聯(lián)管線鎖存器電路中，需要總數(shù)為16的控制信號(hào)，即14個(gè)路徑電路控制信號(hào)、1個(gè)多路轉(zhuǎn)接器選擇信號(hào)及1個(gè)輸出控制信號(hào)。
同時(shí)，在根據(jù)本發(fā)明的管線鎖存器電路的情況下，控制信號(hào)的數(shù)目是由16個(gè)寄存器中有多少個(gè)寄存器用于形成一串聯(lián)管線鎖存器所決定。下面作為一項(xiàng)范例，假設(shè)在一串聯(lián)管線鎖存器中使用2個(gè)寄存器。
在根據(jù)本發(fā)明的管線鎖存器電路的情況下，16個(gè)寄存器中有2個(gè)用作輸入寄存器，2個(gè)用作連接寄存器。其余的(12寄存器)用于形成6個(gè)串聯(lián)管線鎖存器(每個(gè)串聯(lián)管線鎖存器中2個(gè)寄存器)。在此情況下，只需要一個(gè)多路轉(zhuǎn)接器連接至兩個(gè)連接寄存器，及需要總數(shù)為18的路徑電路，6個(gè)串聯(lián)管線鎖存器中的每一個(gè)需要3個(gè)。因此，需要該管線鎖存器電路控制器產(chǎn)生總數(shù)為20的控制信號(hào)，即，18個(gè)路徑電路控制信號(hào)、一個(gè)多路轉(zhuǎn)接器選擇信號(hào)及一輸出控制信號(hào)。
同時(shí)，該路徑電路的最簡(jiǎn)單的形式，可通過(guò)傳送門(mén)來(lái)實(shí)現(xiàn)，寄存器可通過(guò)具有2個(gè)反相器的一鎖存器來(lái)實(shí)現(xiàn)。由于多路轉(zhuǎn)接器需要選擇2個(gè)接收信號(hào)作為上升沿?cái)?shù)據(jù)輸出或下降沿?cái)?shù)據(jù)輸出并將其輸出，因此該多路轉(zhuǎn)接器比一寄存器占據(jù)更大的覆蓋區(qū)。
因此，由于像串聯(lián)管線鎖存器電路，根據(jù)本發(fā)明的管線鎖存器電路僅需要一個(gè)多路轉(zhuǎn)接器，故與并聯(lián)管線鎖存器電路相比，已經(jīng)大大地縮小了其在集成電路晶片內(nèi)部的覆蓋區(qū)。同樣，由于大大地減少了需要的控制信號(hào)的數(shù)目，(一并聯(lián)管線鎖存器電路需要40個(gè)控制信號(hào)，而一根據(jù)本發(fā)明的該管線鎖存器電路需要20個(gè)控制信號(hào))，因此實(shí)現(xiàn)的該管線鎖存器電路控制器也得到了簡(jiǎn)化，其操作及控制也得到了簡(jiǎn)化。
根據(jù)本發(fā)明的該管線鎖存器電路具有上述優(yōu)點(diǎn)，同時(shí)，由于來(lái)自輸入寄存器的數(shù)據(jù)是由多個(gè)串聯(lián)管線鎖存器選擇性接收的，其具有比傳統(tǒng)串聯(lián)管線鎖存器電路輸出速度更高的優(yōu)點(diǎn)。在串聯(lián)管線鎖存器電路的情況下，由于將目前存儲(chǔ)在寄存器中的數(shù)據(jù)傳遞到下一級(jí)寄存器之前，不能從單元區(qū)域接收新的數(shù)據(jù)，因而不能進(jìn)行高速操作。
然而，根據(jù)本發(fā)明，由于多個(gè)串聯(lián)管線鎖存器可以用于輸入寄存器，即使當(dāng)從單元區(qū)域接收的一串聯(lián)管線鎖存器中的數(shù)據(jù)還沒(méi)有傳送到后一級(jí)寄存器時(shí)，新的數(shù)據(jù)可通過(guò)輸入寄存器從單元區(qū)域讀入到其他串聯(lián)管線鎖存器。
因此，根據(jù)本發(fā)明的管線鎖存器的設(shè)計(jì)使其控制比一并聯(lián)管線鎖存器電路簡(jiǎn)單，并具有同樣的高速操作的優(yōu)點(diǎn)。
圖10到15是方塊圖、電路圖及波形圖，其示出根據(jù)包括16個(gè)寄存器的本發(fā)明的一優(yōu)選具體實(shí)施例的管線鎖存器電路的操作。
請(qǐng)參照?qǐng)D10，根據(jù)該具體實(shí)施例的管線鎖存器電路100d包括用于接收偶數(shù)數(shù)據(jù)的一第一輸入寄存器70a_1；3個(gè)串聯(lián)管線鎖存器70c_1a、70c_2a、70c_3a，每個(gè)都包括2個(gè)寄存器，用于選擇性接收來(lái)自該第一輸入寄存器70a_1的數(shù)據(jù)及選擇性將其輸出；一用于存儲(chǔ)選擇性從串聯(lián)管線鎖存器70c_1_a、70c_2a、70c_3a輸出的數(shù)據(jù)的第一連接寄存器70b_1；用于接收奇數(shù)數(shù)據(jù)的一第二輸入寄存器70′a_1；3個(gè)串聯(lián)管線鎖存器70′c_1a、70′c_2a、70′c_3a，每個(gè)都包括2個(gè)寄存器，用于選擇性接收來(lái)自該第二輸入寄存器70′a_1的數(shù)據(jù)及選擇性將其輸出；一用于存儲(chǔ)選擇性從串聯(lián)管線鎖存器70c_1a、70c_2a、70c_3a輸出的數(shù)據(jù)的第二連接寄存器70′b_1；一輸出多路轉(zhuǎn)接器80_1，用于選擇從第一連接寄存器及第二連接寄存器70b_1、70′b_1輸出的數(shù)據(jù)作為上升沿輸出數(shù)據(jù)或下降沿輸出數(shù)據(jù)并將其輸出；6個(gè)串聯(lián)管線鎖存器70′c_1a、70′c_2a、70′c_3a、70′c_1a、70′c_2a、70′c_3a；及用于控制該輸出多路轉(zhuǎn)接器80的一管線鎖存器電路控制器(請(qǐng)參照?qǐng)D12中的200d)。
圖11是圖10所示的6個(gè)串聯(lián)管線鎖存器之一的內(nèi)部方塊圖。
請(qǐng)參照?qǐng)D11，該串聯(lián)管線鎖存器70c_1a包括2個(gè)串聯(lián)的寄存器70c_1a-1、70c_1a_2；在寄存器70c_1a_1的輸入級(jí)提供的一路徑電路70c_1_1；在寄存器70c_1a_1的輸出級(jí)提供的一路徑電路70c_1_3；及在2個(gè)寄存器70c_1a_1與70c_1a_2之間提供的一路徑電路70c_1_2。
圖12是圖10中所示的管線鎖存器電路控制器的方塊圖。
請(qǐng)參照?qǐng)D12，該管線鎖存器電路控制器200d包括一控制信號(hào)發(fā)生器210a，用于當(dāng)被數(shù)據(jù)輸出定時(shí)信號(hào)啟動(dòng)時(shí)，將時(shí)鐘信號(hào)及初始化信號(hào)a_1、a_2、a_3傳遞到每一串聯(lián)管線鎖存器控制器220a_1、220a_2、220a_3，及產(chǎn)生輸出控制信號(hào)及選擇信號(hào)，以送遞到輸出多路轉(zhuǎn)接器80_1；3個(gè)串聯(lián)管線鎖存器控制器220a_1、220a_2、220a_3，用于當(dāng)被初始化信號(hào)a_1、a_2、a_3啟動(dòng)時(shí)，使用同步時(shí)鐘信號(hào)輸出3個(gè)偶數(shù)輸入/輸出控制信號(hào)A1至A3、B1至B3、C1至C3；及3個(gè)串聯(lián)管線鎖存器控制器(沒(méi)有示出)，用于當(dāng)被初始化信號(hào)啟動(dòng)時(shí)，使用同步時(shí)鐘信號(hào)輸出3個(gè)奇數(shù)輸入/輸出控制信號(hào)。圖中忽略了3個(gè)用于輸出奇數(shù)輸入/輸出控制信號(hào)(D1至D3、E1至E3、F1至F3)的串聯(lián)管線鎖存器控制器。
一串聯(lián)管線鎖存器控制器(如220a_1)包括一3位計(jì)數(shù)器220a_1_a，當(dāng)被一初始化信號(hào)a_1啟動(dòng)時(shí)，計(jì)數(shù)同步時(shí)鐘信號(hào)；及一多路轉(zhuǎn)接器220a_1b，用于響應(yīng)于從計(jì)數(shù)器220a_1a輸出的3個(gè)多路轉(zhuǎn)接器控制信號(hào)，通過(guò)選擇性輸出同步時(shí)鐘信號(hào)產(chǎn)生3個(gè)偶數(shù)輸入/輸出控制信號(hào)A1至A3。
圖13是圖12中所示的6個(gè)串聯(lián)管線鎖存器控制器220a_1之一的電路圖。
在圖13中，該3位計(jì)數(shù)器220_1a首先由一初始化信號(hào)復(fù)位，計(jì)數(shù)接收的同步時(shí)鐘信號(hào)，隨后輸出第一至第三信號(hào)pout<0>至pout<2>。如果該初始化信號(hào)變化到一高電平，該NAND門(mén)ND1、ND2及NOR門(mén)NR1用作反相器，并與相應(yīng)反相器I1、I2及I3一起形成鎖存器。
當(dāng)初始化信號(hào)已啟動(dòng)該3位計(jì)數(shù)器220_1a時(shí)，該3位計(jì)數(shù)器220_1a在對(duì)接收的同步時(shí)鐘信號(hào)sync進(jìn)行計(jì)數(shù)時(shí)，順序向多路轉(zhuǎn)接器2201b輸出第一信號(hào)pout<0>至第三信號(hào)pout<2>。
響應(yīng)于順序接收的第一信號(hào)pout<0>至第三信號(hào)pout<2>，多路轉(zhuǎn)接器220_1b順序接通各傳送門(mén)T1至T3，使該同步時(shí)鐘信號(hào)sync作為偶數(shù)輸入/輸出控制信號(hào)A1至A3被輸出。
圖14是在圖10中示出的一管線鎖存器電路的一具體實(shí)施例的電路圖，其使用2個(gè)反相器，每個(gè)形成寄存器及傳送門(mén)，以形成路徑電路。為便于理解，下面使用圖10中使用的相同標(biāo)號(hào)。
請(qǐng)參照?qǐng)D14，來(lái)自單元區(qū)域的偶數(shù)數(shù)據(jù)被鎖存在輸入寄存器70a_1中，隨后響應(yīng)于順序接收的偶數(shù)輸入/輸出控制信號(hào)A1至A3被傳送到串聯(lián)管線鎖存器70c_1a。隨后，來(lái)自單元區(qū)域的下一偶數(shù)數(shù)據(jù)被鎖存在輸入寄存器70a_1中，并響應(yīng)于另一組順序接收的偶數(shù)輸入/輸出控制信號(hào)B1至B3被傳送到另一串聯(lián)管線鎖存器70c_2a。與此相似，響應(yīng)于另一組順序接收的偶數(shù)輸入/輸出信號(hào)信號(hào)C1至C3，將下一偶數(shù)數(shù)據(jù)傳送到串聯(lián)管線鎖存器70c_3a。
隨后，連接寄存器70b_1將從串聯(lián)管線鎖存器70c_1a、70c_2a、70c_3a輸出的數(shù)據(jù)傳送到多路轉(zhuǎn)接器80_1。奇數(shù)數(shù)據(jù)的傳送路徑與偶數(shù)數(shù)據(jù)相同，其說(shuō)明在此省略。
該多路轉(zhuǎn)接器80_1選擇鎖存在連接寄存器70b_1、70′b_1中的數(shù)據(jù)作為上升沿?cái)?shù)據(jù)或下降沿?cái)?shù)據(jù)，并響應(yīng)于輸出控制信號(hào)將其輸出。
圖15是示出在圖10中所示出的管線鎖存器電路的操作期間，偶數(shù)數(shù)據(jù)的輸入及輸出過(guò)程的波形圖。由于示出用于奇數(shù)數(shù)據(jù)的管線鎖存器電路的操作的波形圖與偶數(shù)數(shù)據(jù)相同，所以將其省略。
在圖15中，偶數(shù)輸入/輸出控制信號(hào)A1至A3是從串聯(lián)管線鎖存器控制器220a_1輸出的，偶數(shù)輸入/輸出控制信號(hào)B1至B3是從串聯(lián)管線鎖存器控制器220a_2輸出的，偶數(shù)輸入/輸出控制信號(hào)C1至C3是從串聯(lián)管線鎖存器控制器220a_3輸出的。
在圖15中，響應(yīng)于在適當(dāng)定時(shí)從管線鎖存器電路控制器(200d)輸出的9個(gè)偶數(shù)輸入/輸出控制信號(hào)A1至A3、B1至B3、C1至C3，從單元區(qū)域順序接收偶數(shù)數(shù)據(jù)A、B、C并存儲(chǔ)在串聯(lián)管線鎖存器70c_1a、70c_2a、70c_3a內(nèi)的6個(gè)寄存器、連接寄存器70b_1及輸入寄存器70a_1中。
根據(jù)從管線鎖存器電路控制器200d輸出的選擇信號(hào)，選擇存儲(chǔ)在連接寄存器70b_1中的偶數(shù)數(shù)據(jù)作為上升沿?cái)?shù)據(jù)或下降沿?cái)?shù)據(jù)，并響應(yīng)于輸出控制信號(hào)，通過(guò)輸出緩沖器將其輸出到外部電路。
因此，由于當(dāng)?shù)谝慌紨?shù)數(shù)據(jù)A從第一輸入寄存器70a_1傳送到3個(gè)串聯(lián)管線鎖存器之一(如70c_1a)時(shí)，即使在該第一數(shù)據(jù)傳送到下一級(jí)寄存器之前，該第一輸入寄存器仍能接收來(lái)自單元區(qū)域的第二偶數(shù)數(shù)據(jù)B并能將其傳送到另一串聯(lián)管線鎖存器(如70c_2a)，所以高速數(shù)據(jù)輸入是可能的。換言之，高頻率操作是可能的。
盡管本發(fā)明的技術(shù)概念已經(jīng)結(jié)合優(yōu)選具體實(shí)施例詳細(xì)說(shuō)明，但應(yīng)該明白，該具體實(shí)施例只用于說(shuō)明的目的，不能認(rèn)為其用于限制本權(quán)利要求的范疇。對(duì)于本領(lǐng)域技術(shù)人員顯然盡可對(duì)本發(fā)明進(jìn)行各種修改、添加及變化而不會(huì)背離所附的權(quán)利要求中所定義的本發(fā)明的精神及范疇。
權(quán)利要求
1.一種管線鎖存器電路，用于存儲(chǔ)多個(gè)順序接收的第一數(shù)據(jù)和第二數(shù)據(jù)，并且將所述第一數(shù)據(jù)和第二數(shù)據(jù)輸出作為上升沿輸出數(shù)據(jù)或下降沿輸出數(shù)據(jù)，所述管線鎖存器電路包括一第一輸入寄存器，用于接收所述第一數(shù)據(jù)；多個(gè)由多個(gè)串聯(lián)的寄存器組成的第一串聯(lián)管線鎖存器，用于選擇性存儲(chǔ)來(lái)自第一輸入寄存器的輸出并將其選擇性輸出；一第一連接寄存器，用于存儲(chǔ)從所述多個(gè)第一串聯(lián)管線鎖存器輸出的數(shù)據(jù)；一第二輸入寄存器，用于接收所述第二數(shù)據(jù)；多個(gè)由多個(gè)串聯(lián)的寄存器組成的第二串聯(lián)管線鎖存器，用于選擇性存儲(chǔ)來(lái)自所述第二輸入寄存器的輸出并將其選擇性輸出；一第二連接寄存器，用于存儲(chǔ)從所述多個(gè)第二串聯(lián)管線鎖存器輸出的數(shù)據(jù)；一多路轉(zhuǎn)接器，用于選擇存儲(chǔ)在所述第一寄存器和第二寄存器中的數(shù)據(jù)，作為上升沿輸出數(shù)據(jù)或下降沿輸出數(shù)據(jù)，并將其輸出；及一管線鎖存器電路控制器，用于控制所述多個(gè)第一和第二串聯(lián)管線鎖存器以及所述多路轉(zhuǎn)接器。
2.如權(quán)利要求1所述的管線鎖存器電路，其中，所述第一串聯(lián)管線鎖存器包括一第一路徑電路，用于傳遞從所述第一輸入寄存器輸出的數(shù)據(jù)；多個(gè)串聯(lián)的寄存器，用于順序傳遞從所述第一路徑電路接收的數(shù)據(jù)；多個(gè)在所述多個(gè)串聯(lián)的寄存器之間提供的第二路徑電路，用于將在前一級(jí)的寄存器中存儲(chǔ)的數(shù)據(jù)傳遞到下一級(jí)的寄存器；及一第三路徑電路，用于將存儲(chǔ)在所述多個(gè)串聯(lián)的寄存器的最后級(jí)的寄存器中的數(shù)據(jù)傳遞到所述第一連接寄存器。
3.如權(quán)利要求2所述的管線鎖存器電路，其中，所述管線鎖存器電路控制器包括一控制信號(hào)發(fā)生器，用于當(dāng)由數(shù)據(jù)輸出啟動(dòng)信號(hào)啟動(dòng)時(shí)，傳遞接收的時(shí)鐘信號(hào)，并輸出多個(gè)在所述時(shí)鐘信號(hào)的每個(gè)周期被順序啟動(dòng)的初始化信號(hào)；及多個(gè)串聯(lián)管線鎖存器控制器，用于當(dāng)由所述多個(gè)初始化信號(hào)之一啟動(dòng)時(shí)，接收所述時(shí)鐘信號(hào)，并順序接通在所述多個(gè)第一串聯(lián)管線鎖存器處提供的第一路徑電路至第三路徑電路。
4.如權(quán)利要求3所述的管線鎖存器電路，其中，所述串聯(lián)管線鎖存器控制器包括計(jì)數(shù)部件，用于當(dāng)由選擇的初始化信號(hào)啟動(dòng)時(shí)，計(jì)數(shù)所述時(shí)鐘信號(hào)與所述串聯(lián)管線鎖存器處提供的第一、第二及第三路徑電路的總數(shù)相同的次數(shù)；及多路轉(zhuǎn)接器，用于輸出多個(gè)輸入/輸出控制信號(hào)，該多個(gè)輸入/輸出控制信號(hào)響應(yīng)于計(jì)數(shù)的時(shí)鐘信號(hào)，順序接通在所述串聯(lián)管線鎖存器處提供的第一、第二及第三路徑電路。
5.如權(quán)利要求4所述的管線鎖存器電路，其中，所述第一及第二輸入寄存器包括使用2個(gè)反相器的一反相鎖存器。
6.如權(quán)利要求4所述的管線鎖存器電路，其中，所述第一及第二連接寄存器包括使用2個(gè)反相器的一反相鎖存器。
全文摘要
提供一種具有較簡(jiǎn)單控制、較小覆蓋區(qū)及較高操作速度的管線鎖存器電路，包括第一輸入寄存器，接收第一數(shù)據(jù)；多個(gè)由多個(gè)串聯(lián)寄存器組成的第一串聯(lián)管線鎖存器，選擇性存儲(chǔ)來(lái)自第一輸入寄存器的輸出并選擇性輸出；第一連接寄存器，存儲(chǔ)從第一串聯(lián)管線鎖存器輸出的數(shù)據(jù)；第二輸入寄存器，接收第二數(shù)據(jù)；多個(gè)由多個(gè)串聯(lián)的寄存器組成的第二串聯(lián)管線鎖存器，選擇性存儲(chǔ)來(lái)自第二輸入寄存器的輸出并選擇性輸出；第二連接寄存器，存儲(chǔ)從第二串聯(lián)管線鎖存器輸出的數(shù)據(jù)；多路轉(zhuǎn)接器，選擇第一及第二連接寄存器中存儲(chǔ)的數(shù)據(jù)，作為上升沿輸出數(shù)據(jù)及下降沿輸出數(shù)據(jù)并輸出；管線鎖存器電路控制器，控制第一及第二串聯(lián)管線鎖存器及多路轉(zhuǎn)接器。
文檔編號(hào)G11C11/00GK1503267SQ20031011617
公開(kāi)日2004年6月9日 申請(qǐng)日期2003年11月17日 優(yōu)先權(quán)日2002年11月20日
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