專利名稱：半導(dǎo)體試驗(yàn)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及將由被試驗(yàn)器件輸出的輸出數(shù)據(jù)與規(guī)定的期待值相比較、判定該被試驗(yàn)器件是否良好的半導(dǎo)體試驗(yàn)裝置，特別是涉及適宜于下述那樣的DDR型器件的試驗(yàn)的半導(dǎo)體試驗(yàn)裝置，即具備以由被試驗(yàn)器件輸出的時(shí)鐘及輸出數(shù)據(jù)作為時(shí)間序列的電平數(shù)據(jù)而取得、以由該被試驗(yàn)器件輸出的時(shí)鐘信號(hào)的上升沿、下降沿或者上升及下降的兩種邊沿的定時(shí)取得被試驗(yàn)器件的輸出數(shù)據(jù)的源同步電路，藉此，可以以與器件的跳動(dòng)同步的信號(hào)變化點(diǎn)取得輸出數(shù)據(jù)，得到不受跳動(dòng)左右的正確的試驗(yàn)結(jié)果，特別是作為數(shù)據(jù)速率可以以時(shí)鐘的上升和下降的兩種邊沿進(jìn)行數(shù)據(jù)輸出。
背景技術(shù)：
通常，進(jìn)行半導(dǎo)體器件試驗(yàn)的半導(dǎo)體試驗(yàn)裝置(LSI試驗(yàn)裝置)，將規(guī)定的試驗(yàn)圖形信號(hào)輸入到成為試驗(yàn)對(duì)象的被試驗(yàn)器件(DUTDeviceUnder Test)中，通過使由該被試驗(yàn)器件輸出的輸出數(shù)據(jù)與規(guī)定的期待值圖形信號(hào)相比較，判定其一致、不一致，檢測、判定該被試驗(yàn)器件是否良好。
參照第8圖，說明這種半導(dǎo)體試驗(yàn)裝置。該圖是表示以往的一般的半導(dǎo)體試驗(yàn)裝置(LSI試驗(yàn)裝置)的大體構(gòu)成的方框圖。
如該圖所示，以往的LSI試驗(yàn)裝置110備有電平比較器111，以將被試驗(yàn)器件101的輸出數(shù)據(jù)與比較電壓進(jìn)行電平比較；圖形比較器112，將被試驗(yàn)器件101的輸出數(shù)據(jù)與規(guī)定的期待值進(jìn)行比較；觸發(fā)器121，用于將被試驗(yàn)器件101的輸出數(shù)據(jù)以規(guī)定的定時(shí)輸入到圖形比較器112中。
在由這樣構(gòu)成的以往的LSI試驗(yàn)裝置110中，由未圖示的圖形發(fā)生器向被試驗(yàn)器件101輸入規(guī)定的試驗(yàn)圖形信號(hào)，由被試驗(yàn)器件101的規(guī)定的信號(hào)被作為輸出數(shù)據(jù)而輸出。由被試驗(yàn)器件101輸出的輸出數(shù)據(jù)被輸入到電平比較器111中。
輸入到電平比較器111中的輸出數(shù)據(jù)與比較電壓進(jìn)行電平比較，被輸出到觸發(fā)器(flip-flop)121中。
在觸發(fā)器121中，由電平比較器111的信號(hào)被作為輸入數(shù)據(jù)而保持，以來自未圖示的定時(shí)發(fā)生器的選通脈沖作為時(shí)鐘信號(hào)以規(guī)定的定時(shí)輸出輸出數(shù)據(jù)。
由觸發(fā)器121輸出的輸出數(shù)據(jù)輸入到圖形比較器112中，與由試驗(yàn)裝置內(nèi)的圖形發(fā)生器輸出的規(guī)定的期待值數(shù)據(jù)相比較，輸出比較結(jié)果。
而且，由該比較結(jié)果檢測輸出數(shù)據(jù)和期待值的一致、不一致，判定被試驗(yàn)器件101是否良好(Pass/Fail)。
這樣，在以往的LSI試驗(yàn)裝置中，從被試驗(yàn)器件輸出的數(shù)據(jù)由在試驗(yàn)裝置內(nèi)部以預(yù)定的定時(shí)輸出的選通脈沖的定時(shí)取得，該選通脈沖的輸出定時(shí)被固定?？墒?，由于被試驗(yàn)器件的輸出數(shù)據(jù)具有跳動(dòng)(定時(shí)的不規(guī)則的搖擺)，所以以固定的選通脈沖的定時(shí)取得的輸出數(shù)據(jù)即使是相同的數(shù)據(jù)，其值也不一定，存在不能得到正確試驗(yàn)結(jié)果的問題。
參照?qǐng)D9說明由這樣的跳動(dòng)造成的取得數(shù)據(jù)的變動(dòng)。
如同圖(a)所示，被試驗(yàn)器件的輸出數(shù)據(jù)在某范圍的寬度內(nèi)具有跳動(dòng)，僅該跳動(dòng)寬度的部分輸出數(shù)據(jù)成為變化點(diǎn)(上升沿或者下降沿)偏移。因此，以固定的選通脈沖取得具有這樣的跳動(dòng)的輸出數(shù)據(jù)時(shí)，如同圖(b)所示，例如，在“輸出數(shù)據(jù)1”(第9圖(a))的情況下取得數(shù)據(jù)成為“H”，而在“輸出數(shù)據(jù)2”(第9圖(b))的情況下取得數(shù)據(jù)成為“L”。
因此，在通過固定選通脈沖取得輸出數(shù)據(jù)的以往的試驗(yàn)裝置中，本來是相同的數(shù)據(jù)因跳動(dòng)的影響而變動(dòng)，從而發(fā)生正確的試驗(yàn)卻判定困難的問題。
而且，這樣的跳動(dòng)影響在特別高速化的半導(dǎo)體器件、例如DDR型的半導(dǎo)體器件等中更顯著。
DDR(Double Data Rata雙倍數(shù)據(jù)速率)是以各時(shí)鐘信號(hào)的上升沿和下降沿的雙方的定時(shí)進(jìn)行數(shù)據(jù)傳送的方式，與僅以時(shí)鐘的上升沿(或者下降沿)進(jìn)行數(shù)據(jù)傳送的SDR(Single Data Rata單數(shù)據(jù)速率)的方式相比，可以成為以2倍相同時(shí)鐘周期的數(shù)據(jù)傳送，但是容易受上述那樣的跳動(dòng)的影響而有難以正確試驗(yàn)的傾向。
另外，在由這樣的固定選通脈沖的以往的試驗(yàn)裝置中，還發(fā)生不能夠正確進(jìn)行器件本身輸出時(shí)鐘那樣的被試驗(yàn)器件的試驗(yàn)。近年，使用作為謀求半導(dǎo)體器件的數(shù)據(jù)傳送的更高速化的下一代輸入輸出接口而被注目的“RapidIO”(注冊(cè)商標(biāo))和“HyperTranport”(注冊(cè)商標(biāo))等，開發(fā)可以更高速處理的器件(例如IBM公司制的面向下期的“PowerPC”(注冊(cè)商標(biāo))CPU等)。在這樣的器件中，采用器件本身輸出時(shí)鐘信號(hào)的構(gòu)成，由器件的輸出數(shù)據(jù)還必須以由器件輸出的時(shí)鐘的邊沿定時(shí)取得，在DDR型器件的情況下，有必要取得以由器件輸出的時(shí)鐘的上升及下降的雙方的邊沿定時(shí)的輸出數(shù)據(jù)。因此，在由固定選通脈沖取得輸出數(shù)據(jù)的以往的試驗(yàn)裝置中，由于以與器件輸出的時(shí)鐘無關(guān)的定時(shí)取得輸出數(shù)據(jù)，所以難以使這種器件正確地進(jìn)行試驗(yàn)。

發(fā)明內(nèi)容
本發(fā)明為解決這樣的現(xiàn)有技術(shù)所具有的問題而提出，其目的在于，提供適宜于下述那樣的DDR型器件的試驗(yàn)的半導(dǎo)體試驗(yàn)裝置，該裝置以由被試驗(yàn)器件輸出的時(shí)鐘及輸出數(shù)據(jù)作為時(shí)間序列的電平數(shù)據(jù)而取得，具備以由該被試驗(yàn)器件輸出的時(shí)鐘信號(hào)的上升沿、下降沿或者上升及下降的兩種邊沿的定時(shí)取得被試驗(yàn)器件的輸出數(shù)據(jù)的源同步電路，從而，能夠以與器件的跳動(dòng)同步的信號(hào)變化點(diǎn)取得輸出數(shù)據(jù)，得到不受跳動(dòng)左右的正確的試驗(yàn)結(jié)果，特別是作為數(shù)據(jù)速率以時(shí)鐘的上升和下降的兩種邊沿進(jìn)行數(shù)據(jù)輸出。
如本發(fā)明之1所述，本發(fā)明的半導(dǎo)體試驗(yàn)裝置具備第一時(shí)間插入器，其輸入由被試驗(yàn)器件輸出的時(shí)鐘、使該時(shí)鐘由具有一定定時(shí)間隔的多個(gè)選通脈沖取得、作為時(shí)間序列的電平數(shù)據(jù)輸出；第二時(shí)間插入器，其輸入由被試驗(yàn)器件輸出的輸出數(shù)據(jù)、使該輸出數(shù)據(jù)由具有一定定時(shí)間隔的多個(gè)選通脈沖取得、作為時(shí)間序列的電平數(shù)據(jù)輸出；和第一選擇電路，其選擇通過輸入由第一及第二時(shí)間插入器輸出的時(shí)間序列電平數(shù)據(jù)、以輸入到第一時(shí)間插入器的時(shí)鐘的邊沿定時(shí)輸入到第二時(shí)間插入器的輸出數(shù)據(jù)、作為被試驗(yàn)器件的被測定數(shù)據(jù)而輸出；其中第一和/或第二時(shí)間插入器具備邊沿選擇器，其輸入由多個(gè)選通脈沖取得的時(shí)間序列的電平數(shù)據(jù)、選擇地輸出表示該電平數(shù)據(jù)的上升沿和/或下降沿的邊沿定時(shí)的電平數(shù)據(jù)。
根據(jù)由這樣的構(gòu)成而成的本發(fā)明的半導(dǎo)體試驗(yàn)裝置，通過具備由時(shí)間插入器、選擇電路和邊沿選擇器構(gòu)成的源同步電路，可以以由被試驗(yàn)器件輸出的時(shí)鐘及輸出數(shù)據(jù)作為時(shí)間序列的電平數(shù)據(jù)而取得。時(shí)間序列的電平數(shù)據(jù)表示作為被試驗(yàn)器件的時(shí)鐘(或者輸出數(shù)據(jù))的信號(hào)變化點(diǎn)的邊沿定時(shí)。從而，通過可以取得表示該時(shí)鐘的邊沿定時(shí)的電平數(shù)據(jù)，就可以將該電平數(shù)據(jù)作為取得被試驗(yàn)器件的輸出數(shù)據(jù)的定時(shí)信號(hào)而使用。
另外，特別是在本發(fā)明中，通過具備邊沿選擇器，就可以將在時(shí)間插入器中由多個(gè)選通脈沖取得的時(shí)間序列的電平數(shù)據(jù)作為表示上升沿或者下降沿或者上升及下降的雙方邊沿的定時(shí)的電平數(shù)據(jù)而選擇地輸出。
藉此，即使在被試驗(yàn)器件的時(shí)鐘及輸出數(shù)據(jù)的信號(hào)變化點(diǎn)(上升沿或者下降沿)因跳動(dòng)變動(dòng)的情況下，也可以以變動(dòng)的時(shí)鐘的邊沿定時(shí)取得輸出數(shù)據(jù)。
特別是因可以以時(shí)鐘的上升沿及下降沿的雙方的邊沿定時(shí)取得輸出數(shù)據(jù)，所以不僅SDR方式而且DDR方式的器件都可以相對(duì)應(yīng)。
因此，在本發(fā)明的半導(dǎo)體試驗(yàn)裝置中，對(duì)于所有類型的被試驗(yàn)器件都可以與跳動(dòng)對(duì)應(yīng)以變動(dòng)的定時(shí)取得輸出數(shù)據(jù)，不被跳動(dòng)的影響所左右，常?？梢缘玫秸_的試驗(yàn)結(jié)果，特別是作為高速化的DDR半導(dǎo)體器件的試驗(yàn)裝置是適宜的。
另外，如本發(fā)明之2所述那樣，本發(fā)明的半導(dǎo)體試驗(yàn)裝置的構(gòu)成為具備第二選擇電路，其通過輸入由第一時(shí)間插入器輸出的時(shí)間序列的電平數(shù)據(jù)、以輸入到第一時(shí)間插入器的時(shí)鐘的邊沿定時(shí)、選擇輸入到該第一時(shí)間插入器的時(shí)鐘、作為被試驗(yàn)器件的時(shí)鐘數(shù)據(jù)而輸出。
另外，如本發(fā)明之3所述，本發(fā)明的半導(dǎo)體試驗(yàn)裝置的構(gòu)成為具備第一時(shí)間插入器，其輸入由被試驗(yàn)器件輸出的時(shí)鐘、使該時(shí)鐘由具有一定定時(shí)間隔的多個(gè)選通脈沖取得、作為時(shí)間序列的電平數(shù)據(jù)輸出；和第二選擇電路，其通過輸入由第一時(shí)間插入器輸出的時(shí)間序列的電平數(shù)據(jù)、選擇以輸入到第一時(shí)間插入器的時(shí)鐘的邊沿定時(shí)輸入到該第一時(shí)間插入器的時(shí)鐘、作為被試驗(yàn)器件的時(shí)鐘數(shù)據(jù)輸出；而第一時(shí)間插入器具備邊沿選擇器，其輸入由多個(gè)選通脈沖取得的時(shí)間序列的電平數(shù)據(jù)、選擇地輸出表示該電平數(shù)據(jù)的上升沿和/或下降沿的邊沿定時(shí)的電平數(shù)據(jù)。
根據(jù)由這樣的構(gòu)成而成的本發(fā)明的半導(dǎo)體裝置，通過表示作為該器件的時(shí)鐘的信號(hào)變化點(diǎn)的邊沿定時(shí)的電平數(shù)據(jù)可以取得在第一時(shí)間插入器中作為時(shí)間序列的電平數(shù)據(jù)而取得的被試驗(yàn)器件的時(shí)鐘。
藉此，在該時(shí)鐘的信號(hào)變化點(diǎn)(上升沿或下降沿)因跳動(dòng)變動(dòng)的情況下，以變動(dòng)的時(shí)鐘的邊沿定時(shí)也可以取得時(shí)鐘數(shù)據(jù)，例如，只要對(duì)被試驗(yàn)器件的時(shí)鐘設(shè)定期待值，通過比較該期待值和時(shí)鐘數(shù)據(jù)，就可以僅由時(shí)鐘數(shù)據(jù)判定被試驗(yàn)器件是否良好。
通過僅由這樣的時(shí)鐘就可以試驗(yàn)被試驗(yàn)器件，可以謀求試驗(yàn)工序的簡單化、迅速化，可以實(shí)現(xiàn)簡單而且效率良好的器件試驗(yàn)。
另外，具體地說，如本發(fā)明之4所述那樣，本發(fā)明的半導(dǎo)體試驗(yàn)裝置的第一時(shí)間插入器具備多個(gè)順序電路，其輸入由被試驗(yàn)器件輸出的時(shí)鐘；延遲電路，其將以一定的定時(shí)間隔延遲的選通脈沖順次輸入于多個(gè)順序電路、由該順序電路輸出時(shí)間序列的電平數(shù)據(jù)；邊沿選擇器，其輸入由多個(gè)順序電路輸出的時(shí)間序列的電平數(shù)據(jù)，并輸出輸入被試驗(yàn)器件的時(shí)鐘而取得的時(shí)間序列的電平數(shù)據(jù)的、表示上升沿的電平數(shù)據(jù)、表示下降沿的電平數(shù)據(jù)或者表示上升沿及下降沿的電平數(shù)據(jù)，和編碼器，其使輸入由邊沿選擇器輸出的電平數(shù)據(jù)、表示被試驗(yàn)器件的時(shí)鐘的邊沿定時(shí)的定時(shí)數(shù)據(jù)符號(hào)化而輸出。
另外，如本發(fā)明之5所述那樣，第二時(shí)間插入器具備多個(gè)順序電路，其輸入由被試驗(yàn)器件輸出的輸出數(shù)據(jù)；和延遲電路，其將以一定的定時(shí)間隔延遲的選通脈沖順次輸入多個(gè)順序電路、由該順序電路輸出時(shí)間序列的電平數(shù)據(jù)。
另外，如本發(fā)明之6所述那樣，第二時(shí)間插入器的構(gòu)成為具有輸入由多個(gè)順序電路輸出的時(shí)間序列的電平數(shù)據(jù)，并輸出輸入被試驗(yàn)器件的輸出數(shù)據(jù)而取得的時(shí)間序列的電平數(shù)據(jù)的、表示上升沿的電平數(shù)據(jù)、表示下降沿的電平數(shù)據(jù)或者表示上升沿及下降沿的電平數(shù)據(jù)的邊沿選擇器，和編碼器，其使輸入由邊沿選擇器輸出的電平數(shù)據(jù)，并符號(hào)化為表示被試驗(yàn)器件的輸出數(shù)據(jù)的邊沿定時(shí)的定時(shí)數(shù)據(jù)而輸出。
另外，如本發(fā)明之7所述那樣，邊沿選擇器由輸入一個(gè)順序電路的反向輸出和下一步順序電路的非反向輸出的第一AND電路、輸入一個(gè)順序電路的非反向輸出和下一步順序電路的反向輸出的第二AND電路、輸入第一及第二的AND電路的輸出的OR電路、和選擇第一AND電路、第二AND電路及OR電路的輸出的任一種的選擇器構(gòu)成，并且由一個(gè)或者兩個(gè)或其以上的選擇電路構(gòu)成。
另外，如本發(fā)明之8所示，第一選擇電路的構(gòu)成為具備選擇器，其選擇以在第一時(shí)間插入器中被符號(hào)化的時(shí)間序列的電平數(shù)據(jù)作為選擇信號(hào)，由第二時(shí)間插入器輸入的時(shí)間序列電平數(shù)據(jù)中選擇一個(gè)數(shù)據(jù)作為被試驗(yàn)器件的被測定數(shù)據(jù)而輸出。
另外，如本發(fā)明之9所示，第二選擇電路的構(gòu)成為具備選擇器，其選擇以在第一時(shí)間插入器中被符號(hào)化的時(shí)間序列的電平數(shù)據(jù)作為選擇信號(hào)、由第一時(shí)間插入器輸入的時(shí)間序列電平數(shù)據(jù)中一個(gè)數(shù)據(jù)作為被試驗(yàn)器件的時(shí)鐘數(shù)據(jù)而輸出。
這樣，在本發(fā)明的半導(dǎo)體試驗(yàn)裝置中，使用順序電路或延遲電路、編碼器、選擇器、AND電路、OR電路等現(xiàn)有的裝置就可以簡單地構(gòu)成包括構(gòu)成源同步電路的邊沿選擇器的第一、第二的時(shí)間插入器及第一、第二選擇電路。
藉此，LSI試驗(yàn)裝置不會(huì)復(fù)雜化、大型化、高成本化，由簡單的構(gòu)成就可以實(shí)現(xiàn)具備本發(fā)明的源同步電路的LSI試驗(yàn)裝置。
另外，根據(jù)這樣構(gòu)成的源同步電路，就可以變更多個(gè)順序電路的數(shù)量、延遲電路的延遲量、邊沿選擇器的數(shù)量等，可以將第一、第二時(shí)間定時(shí)器中的時(shí)間序列的電平數(shù)據(jù)的位(比特)寬度(順序電路的數(shù)量)或分解能力(延遲電路的延遲量)設(shè)定為任意的值。
藉此，可以與數(shù)據(jù)速率和跳動(dòng)寬度等相對(duì)應(yīng)進(jìn)行各種設(shè)定，可以實(shí)現(xiàn)與所有的LSI相對(duì)應(yīng)的通用性和方便性高的LSI試驗(yàn)裝置。
另外，在本發(fā)明的半導(dǎo)體裝置中，第一、第二時(shí)間插入器具備的順序電路可以使用觸發(fā)器和鎖存器等現(xiàn)有的電路而簡單地構(gòu)成。藉此，時(shí)間插入器不會(huì)復(fù)雜化、大型化、高成本化，由簡單的構(gòu)成就可以實(shí)現(xiàn)具備本發(fā)明的源同步電路的LSI試驗(yàn)裝置。
另外，如本發(fā)明之10所述，本發(fā)明的半導(dǎo)體試驗(yàn)裝置具備分別連接第一及第二時(shí)間插入器、將由該第一及第二時(shí)間插入器輸出的數(shù)據(jù)分配到規(guī)定的選擇電路中的總線。
通過取這樣的構(gòu)成，在本發(fā)明的半導(dǎo)體試驗(yàn)裝置中，由第一、第二時(shí)間插入器輸出的時(shí)間序列電平數(shù)據(jù)借助于總線可以分成第一、第二選擇電路進(jìn)行輸入，可以將所期望的時(shí)鐘分配成期望的輸出數(shù)據(jù)，輸入選擇電路中，取得被測定數(shù)據(jù)。藉此，與被試驗(yàn)器件相對(duì)應(yīng)，即使在具備多個(gè)第一、第二時(shí)間插入器及第一、第二選擇電路的情況下，也可以任意組合各時(shí)鐘及輸出數(shù)據(jù)，取得被測定數(shù)據(jù)，可以實(shí)現(xiàn)更通用性、方便性高的LSI試驗(yàn)裝置。
另外，如本發(fā)明之6所述那樣，在本發(fā)明的試驗(yàn)裝置中，也可以在第二時(shí)間插入器側(cè)具備邊沿選擇器和編碼器，使第一時(shí)間插入器和第二時(shí)間插入器取為完全相同的構(gòu)成。藉此，例如在LSI試驗(yàn)裝置具備每一引線(パ一ピン)對(duì)應(yīng)的多個(gè)源同步電路的情況下，所有的源同步電路可以成為同一構(gòu)成，可以將被試驗(yàn)器件的時(shí)鐘和輸出數(shù)據(jù)分配到各源同步電路的任意通道中，可以容易而且有效地進(jìn)行通道的分配操作。
另外，因具備由這樣相同構(gòu)成而構(gòu)成的源同步電路，所以即使對(duì)于多個(gè)源同步電路的任一個(gè)，也可以分配被試驗(yàn)器件的時(shí)鐘和輸出數(shù)據(jù)，在由被試驗(yàn)器件輸出多個(gè)時(shí)鐘和輸出數(shù)據(jù)的情況下，可以以任意的時(shí)鐘的定時(shí)取得任意的輸出數(shù)據(jù)，可以實(shí)現(xiàn)與所有的器件相對(duì)應(yīng)的可通用性和方便性高的試驗(yàn)裝置。


圖1是表示本發(fā)明的半導(dǎo)體試驗(yàn)裝置的一種實(shí)施方式的構(gòu)成的方框圖。
圖2是表示本發(fā)明的半導(dǎo)體試驗(yàn)裝置的一種實(shí)施方式中的對(duì)于SDR型的被試驗(yàn)器件以時(shí)鐘上升沿的定時(shí)取得輸出數(shù)據(jù)的動(dòng)作的信號(hào)圖。
圖3是表示本發(fā)明的半導(dǎo)體試驗(yàn)裝置的一種實(shí)施方式中的被試驗(yàn)器件的以時(shí)鐘的邊沿定時(shí)取得輸出數(shù)據(jù)的動(dòng)作的信號(hào)圖，(a)表示以上升沿的定時(shí)取得輸出數(shù)據(jù)的情況，(b)表示以下降沿的定時(shí)取得輸出數(shù)據(jù)的情況，(c)表示以上升及下降沿的定時(shí)取得輸出數(shù)據(jù)的情況。
圖4是在本發(fā)明的半導(dǎo)體試驗(yàn)裝置的一種實(shí)施方式中使SDR型的被試驗(yàn)器件1的時(shí)鐘的邊沿定時(shí)以上升沿取得輸出數(shù)據(jù)的情況下的信號(hào)圖。
圖5是在本發(fā)明的半導(dǎo)體試驗(yàn)裝置的一種實(shí)施方式中使DDR型的被試驗(yàn)器件1的時(shí)鐘的邊沿定時(shí)以上升及下降的兩種邊沿取得輸出數(shù)據(jù)的情況下的信號(hào)圖，時(shí)鐘表示有期待值的情況下。
圖6是在本發(fā)明的半導(dǎo)體試驗(yàn)裝置的一種實(shí)施方式中使DDR型的被試驗(yàn)器件1的時(shí)鐘的邊沿定時(shí)以上升及下降的兩種邊沿取得的輸出數(shù)據(jù)的情況下的信號(hào)圖，時(shí)鐘表示沒有期待值的情況。
圖7是表示在前邊沿檢測和后邊沿檢測時(shí)進(jìn)行時(shí)鐘的邊沿檢測的情況下的不同的信號(hào)圖，(a)表示前邊沿檢測的情況，(b)表示后邊沿檢測的情況。
圖8是表示以往的半導(dǎo)體試驗(yàn)裝置的構(gòu)成的方框圖。
圖9是表示以往的半導(dǎo)體試驗(yàn)裝置中的被試驗(yàn)器件的輸出數(shù)據(jù)的信號(hào)圖，(a)表示輸出數(shù)據(jù)的跳動(dòng)，(b)表示因跳動(dòng)取得的數(shù)據(jù)發(fā)生錯(cuò)誤的狀態(tài)。
具體實(shí)施例方式
以下參照

本發(fā)明的半導(dǎo)體試驗(yàn)裝置的優(yōu)選的實(shí)施方式。
圖1是表示本發(fā)明的半導(dǎo)體試驗(yàn)裝置的一種實(shí)施方式的構(gòu)成的方框圖。如圖所示，本實(shí)施方式的半導(dǎo)體試驗(yàn)裝置具備進(jìn)行被試驗(yàn)器件1的功能試驗(yàn)的LSI試驗(yàn)裝置10，LSI試驗(yàn)裝置10將由被試驗(yàn)器件1輸出的輸出數(shù)據(jù)作為被測定數(shù)據(jù)而取得，通過將其與規(guī)定的期待值數(shù)據(jù)比較，判定該被試驗(yàn)器件1是否良好。
被試驗(yàn)器件1通過輸入由未圖示的圖形發(fā)生器等的信號(hào)而輸出規(guī)定的輸出數(shù)據(jù)，同時(shí)輸出時(shí)鐘信號(hào)。作為這樣的由LSI自體輸出時(shí)鐘的，例如有使用上述的“RapidIO”(注冊(cè)商標(biāo))和“HyperTranport”(注冊(cè)商標(biāo))等的LSI和用于由PCI總線將總線·系統(tǒng)轉(zhuǎn)換成“RapidIO”的橋式LSI等，在本實(shí)施方式的試驗(yàn)裝置中，可以進(jìn)行這樣的器件的試驗(yàn)。
另外，該被試驗(yàn)器件1不僅可以是SDR型的器件，也可以由例如DDR-SDRAM那樣的DDR型的器件構(gòu)成。DDR(Double Data Rata雙倍數(shù)據(jù)速率)是以各時(shí)鐘信號(hào)的上升沿和下降沿的雙方的定時(shí)進(jìn)行數(shù)據(jù)傳送的方式，與僅以時(shí)鐘的上升沿(或者下降沿)進(jìn)行數(shù)據(jù)傳送的SDR(Single Data Rata單數(shù)據(jù)速率)的方式相比，是可以以2倍相同時(shí)鐘周期的數(shù)據(jù)傳送的高速器件。在本實(shí)施方式的半導(dǎo)體裝置中，即使對(duì)于這樣的DDR型器件也可以進(jìn)行正確的試驗(yàn)。
另外，在本實(shí)施方式中，將由該被試驗(yàn)器件1輸出的時(shí)鐘輸入到多個(gè)LSI試驗(yàn)裝置10中，以被試驗(yàn)器件1的時(shí)鐘·定時(shí)取得該被試驗(yàn)器件的輸出數(shù)據(jù)，作為被測定數(shù)據(jù)輸出。
具體地說，LSI試驗(yàn)裝置10具備使由被試驗(yàn)器件1輸出的時(shí)鐘及輸出數(shù)據(jù)分別以具有一定定時(shí)間隔的多個(gè)選通脈沖取得并作為時(shí)間序列的電平數(shù)據(jù)輸出、同時(shí)使用該時(shí)間序列的電平數(shù)據(jù)、以被試驗(yàn)器件1的時(shí)鐘的邊沿定時(shí)選擇、取得輸出數(shù)據(jù)(或者時(shí)鐘數(shù)據(jù))的源同步電路。
源同步電路對(duì)于由被試驗(yàn)器件1輸出的各時(shí)鐘及輸出數(shù)據(jù)形成每一引線對(duì)應(yīng)，相同構(gòu)成的電路各分配一個(gè)。
如圖1所示，在本實(shí)施方式中，在被試驗(yàn)器件1的時(shí)鐘側(cè)具備一個(gè)源同步電路，同時(shí)在被試驗(yàn)器件1的輸出側(cè)具備1～n個(gè)(1～n通道)的源同步電路。
各源同步電路借助于時(shí)間插入器·總線40相互連接，如后所述那樣，通過控制時(shí)間插入器·總線40，在規(guī)定的通道(源同步電路)之間進(jìn)行信號(hào)的輸入輸出。
而且，如圖1所示，各源同步電路的時(shí)鐘側(cè)、輸出數(shù)據(jù)側(cè)分別都是相同的構(gòu)成，具體地說，備有電平比較器11、圖形比較器12、時(shí)間插入器(time interpolater)20及選擇器30。
電平比較器11輸入由被試驗(yàn)器件1的輸出信號(hào)(時(shí)鐘或者輸出數(shù)據(jù))，與規(guī)定的比較電壓進(jìn)行電平比較，并將信號(hào)輸出到時(shí)間插入器20中。
圖形比較器12借助于后述的時(shí)間插入器20與規(guī)定的期待值比較由選擇器30選擇的被試驗(yàn)器件1的輸出數(shù)據(jù)，輸出試驗(yàn)結(jié)果。
時(shí)間插入器20通過具有一定定時(shí)間隔的選通脈沖取得由被試驗(yàn)器件1輸出的時(shí)鐘或輸出數(shù)據(jù)。
具體地說，時(shí)間插入器20備有成為多個(gè)順序電路的觸發(fā)器21a～21n、延遲電路22、邊沿選擇器23及編碼器28。
在本實(shí)施方式中多個(gè)觸發(fā)器21a～21n由并列連接的D型觸發(fā)器群構(gòu)成，分別借助于電平比較器11將由被試驗(yàn)器件輸出的輸出信號(hào)(時(shí)鐘或者輸出數(shù)據(jù))作為輸入數(shù)據(jù)輸入。而且，借助于延遲電路22將輸入的選通脈沖作為時(shí)鐘信號(hào)以規(guī)定的定時(shí)輸出輸入的數(shù)據(jù)。
另外，多個(gè)觸發(fā)器21a～21n的第一個(gè)觸發(fā)器21a以初期用值，將第二個(gè)以后的觸發(fā)器21b～21n的輸出數(shù)據(jù)輸入后述選擇器30中。
這里，作為具備各時(shí)間插入器20的多個(gè)順序電路也可以由本實(shí)施方式的觸發(fā)器21a～21n以外的順序電路、例如鎖存器構(gòu)成。作為這樣的時(shí)間插入器20的順序電路即使具備鎖存器，也能夠發(fā)揮與本實(shí)施方式情況同樣的效果。另外，時(shí)間插入器20所具備的順序電路，以一定的定時(shí)間隔取得由被試驗(yàn)器件1的時(shí)鐘及輸出數(shù)據(jù)，盡可能作為時(shí)間序列的電平數(shù)據(jù)輸出，除了本實(shí)施方式中所示的觸發(fā)器21a～21n和鎖存器以外，也可以是任一種的電路構(gòu)成。
延遲電路22以一定的定時(shí)間隔將延遲的選通脈沖順序地輸入多個(gè)觸發(fā)器21a～21n的時(shí)鐘端子上，由該觸發(fā)器21a～21n輸出時(shí)間序列的電平數(shù)據(jù)。
這里，可以任意地設(shè)定、變更多個(gè)觸發(fā)器21a～21n的數(shù)量及延遲電路22的延遲量，可以將由時(shí)間插入器20取得的時(shí)間序列的電平數(shù)據(jù)的位寬度(順序電路的數(shù)量)或分解能力(延遲電路的延遲量)設(shè)定為所希望的值。藉此，可以與成為試驗(yàn)對(duì)象的被試驗(yàn)器件1的數(shù)據(jù)速率和跳動(dòng)寬度等相對(duì)應(yīng)將取得的時(shí)間序列的電平數(shù)據(jù)設(shè)定為各種各樣，可以與所有的LSI相對(duì)應(yīng)。
另外，輸入到觸發(fā)器21a～21n中的選通脈沖可以設(shè)定為任意的定時(shí)、頻率，在時(shí)鐘側(cè)和輸出數(shù)據(jù)側(cè)輸入的定時(shí)和延遲量也可以不同。在本實(shí)施方式中，通過在各源同步電路的每個(gè)通道具備不同的定時(shí)發(fā)生器，在時(shí)鐘側(cè)和輸出數(shù)據(jù)側(cè)可以分別獨(dú)立地輸入選通脈沖(圖1所示的時(shí)鐘側(cè)的“選通脈沖1”及輸出數(shù)據(jù)側(cè)的“選通脈沖2”)。藉此，可以根據(jù)由被試驗(yàn)器件1輸出的時(shí)鐘和輸出數(shù)據(jù)的相位差調(diào)節(jié)為適當(dāng)?shù)亩〞r(shí)。
由被試驗(yàn)器件1輸出的時(shí)鐘和輸出數(shù)據(jù)，其相位差未必一致，例如，建立時(shí)間既可以是負(fù)數(shù)，也可以是正數(shù)。因此，在這樣的情況下，可以按照通過使選通脈沖的定時(shí)在時(shí)鐘側(cè)和輸出數(shù)據(jù)側(cè)分別不同、以適宜于相位差的某時(shí)鐘和輸出數(shù)據(jù)的定時(shí)輸出選通脈沖那樣進(jìn)行調(diào)節(jié)。
邊沿選擇器23輸入由觸發(fā)器21a～21n輸出的時(shí)間序列的電平數(shù)據(jù)、選擇地輸出該電平數(shù)據(jù)的表示上升沿的電平數(shù)據(jù)、表示下降沿的電平數(shù)據(jù)或者表示上升沿及下降沿的電平數(shù)據(jù)。
具體地說，本實(shí)施方式的邊沿選擇器23備有多個(gè)由2個(gè)AND電路24、25、1個(gè)OR電路26、以及1個(gè)選擇器27構(gòu)成的選擇電路群，并且與觸發(fā)器21a～21n的輸出相對(duì)應(yīng)。
如圖1所示，第一AND電路24(24a～24n)是輸入多個(gè)觸發(fā)器21a～21n中的一個(gè)觸發(fā)器(例如21a)的反向輸出和下一級(jí)的觸發(fā)器(例如21b)的非反向輸出的AND電路。該第一AND電路24的輸出選擇作為表示時(shí)鐘上升沿(Rise Edge)的SDR用的電平數(shù)據(jù)。
如圖1所示，第二AND電路25(25a～25n)是輸入多個(gè)觸發(fā)器21a～21n中的一個(gè)觸發(fā)器(例如21a)的非反向輸出和下一級(jí)的觸發(fā)器(例如21b)的反向輸出的AND電路。該第二AND電路25的輸出選擇作為表示時(shí)鐘的下降沿(Fall Edge)的SDR用的電平數(shù)據(jù)。
如圖1所示，OR電路26(26a～26n)是輸入第一及第二的AND電路24、25的輸出的OR電路。該OR電路26的輸出選擇作為表示時(shí)鐘上升沿及下降沿的雙方的邊沿(Both Edge)的DDR用的電平數(shù)據(jù)。
如圖1所示，選擇器27(27a～27n)是由輸入第一AND電路24、第二AND電路25及OR電路26各自的輸出、根據(jù)邊沿選擇信號(hào)的轉(zhuǎn)換選擇、輸出任一種的多路調(diào)制器等構(gòu)成的選擇電路。
通過具備這樣的邊沿選擇器23輸入借助于觸發(fā)器21a～21n由多個(gè)選通脈沖取得的時(shí)間序列的電平數(shù)據(jù)時(shí)，通過選擇器27a～27n的選擇而選擇、輸出①第一AND電路24的輸出(僅上升沿Rise Edge)、②第二AND電路25的輸出(僅下降沿Fall Edge)、③OR電路26的輸出(上升及下降雙方的邊沿Both Edge)的任一種，表示被選擇的電平數(shù)據(jù)的邊沿定時(shí)由下一步的編碼器28符號(hào)化。
另外，由于構(gòu)成邊沿選擇器23的多個(gè)選擇器電路群輸入多個(gè)觸發(fā)器21a～21n的輸出中的一個(gè)觸發(fā)器和下一級(jí)的觸發(fā)器的輸出，所以由選擇器27a～27n選擇、輸出的電平數(shù)據(jù)成為比由觸發(fā)器21a～21n輸出的電平數(shù)據(jù)少1位部分的數(shù)據(jù)。例如，在由5個(gè)觸發(fā)器21a～21e輸出5位部分的電平數(shù)據(jù)的情況下，由邊沿選擇器23選擇、輸出的電平數(shù)據(jù)成為借助于4個(gè)選擇器27a～27d輸出的4位的數(shù)據(jù)。
因此，邊沿選擇器23具備的各電路、即第一AND電路24a～24n、第二AND電路25a～25n、OR電路26a～26n、選擇器27a～27n的數(shù)量成為分別比觸發(fā)器21a～21n少一個(gè)的數(shù)量(1～n-1個(gè))。
編碼器28輸入由邊沿選擇器23的多個(gè)選擇器27a～27n輸出的時(shí)間序列的電平數(shù)據(jù)，使該電平數(shù)據(jù)符號(hào)化而輸出。
具體地說，將由觸發(fā)器21a～21n以一定間隔順序輸出的數(shù)據(jù)借助于邊沿選擇器23的各選擇器27a～27n順次地輸入編碼器28中，所有的數(shù)據(jù)以一致的定時(shí)進(jìn)行編碼，輸出其結(jié)果。藉此，由觸發(fā)器21a～21n輸出的時(shí)間序列的電平數(shù)據(jù)經(jīng)過邊沿選擇器23進(jìn)行選擇，將被選擇的電平數(shù)據(jù)符號(hào)化而輸出。
另外，在本實(shí)施方式中，時(shí)鐘側(cè)的源同步電路的編碼器28通過輸入由多個(gè)觸發(fā)器21a～21n輸出的時(shí)間序列電平數(shù)據(jù)，使表示被試驗(yàn)器件1的時(shí)鐘的邊沿定時(shí)的定時(shí)數(shù)據(jù)符號(hào)化而輸出。
另外，在輸出數(shù)據(jù)側(cè)的源同步電路中，如后述那樣，由觸發(fā)器21a～21n輸出的時(shí)間序列的電平數(shù)據(jù)直接輸入選擇器30。也就是說，在本實(shí)施方式中，在輸出數(shù)據(jù)側(cè)不使用邊沿選擇器23和編碼器28。
因此，對(duì)于輸出數(shù)據(jù)側(cè)的時(shí)間插入器20在本實(shí)施方式中可以省略邊沿選擇器23和編碼器28。
選擇器30是通過輸入由多個(gè)觸發(fā)器21a～21n輸出的時(shí)間序列的電平數(shù)據(jù)、以被試驗(yàn)器件1的時(shí)鐘的邊沿定時(shí)選擇該被試驗(yàn)器件1的輸出數(shù)據(jù)，作為該被試驗(yàn)器件1的被測定數(shù)據(jù)而輸出的多路調(diào)制器等構(gòu)成的選擇電路。
具體地說，本實(shí)施方式的選擇器30，除了多個(gè)各觸發(fā)器中的初始值所用的觸發(fā)器21a以外，觸發(fā)器21b～21n的各輸出直接與數(shù)據(jù)輸入側(cè)連接，同時(shí)時(shí)間插入器·總線40與選擇信號(hào)端子連接著的。
而且，不借助于邊沿選擇器23及編碼器28而將由輸出數(shù)據(jù)側(cè)的觸發(fā)器21a～21n輸出的時(shí)間序列的電平數(shù)據(jù)直接輸入輸入數(shù)據(jù)側(cè)的選擇器30中，同時(shí)通過時(shí)間插入器·總線40的控制、由時(shí)鐘側(cè)的編碼器28符號(hào)化的時(shí)間序列的電平數(shù)據(jù)作為輸出數(shù)據(jù)側(cè)的選擇器30的選擇信號(hào)而輸入。
藉此，首先，由于以由輸出數(shù)據(jù)側(cè)時(shí)間插入器20的觸發(fā)器21a～21n輸出的時(shí)間序列的電平數(shù)據(jù)作為輸入數(shù)據(jù)輸入到輸出數(shù)據(jù)側(cè)的選擇器30中，所以可以以由時(shí)鐘側(cè)的編碼器28的信號(hào)作為選擇信號(hào)、選擇輸出數(shù)據(jù)側(cè)的電平數(shù)據(jù)中的一個(gè)數(shù)據(jù)。
而且，將由該選擇器30選擇的被試驗(yàn)器件1的輸出數(shù)據(jù)輸出到圖形比較器12中，在圖形比較器12中與規(guī)定的期待值比較，輸出試驗(yàn)結(jié)果。
另一方面，時(shí)鐘側(cè)的選擇器30可以不借助于邊沿選擇器23及編碼器28而將時(shí)鐘側(cè)的由觸發(fā)器21a～21n輸出的時(shí)間序列的電平數(shù)據(jù)照原樣作為輸入數(shù)據(jù)輸入，同時(shí)將由時(shí)鐘側(cè)的編碼器28的信號(hào)作為選擇信號(hào)直接輸入。
藉此，在時(shí)鐘側(cè)的選擇器30中，作為數(shù)據(jù)選擇、輸出被試驗(yàn)器件1的時(shí)鐘信號(hào)，通過表示作為該器件的時(shí)鐘的信號(hào)變化點(diǎn)的邊沿定時(shí)的電平數(shù)據(jù)可以取得時(shí)鐘側(cè)的時(shí)間插入器20中作為時(shí)間序列的電平數(shù)據(jù)取得的被試驗(yàn)器件1的時(shí)鐘。
從而，對(duì)被試驗(yàn)器件1的時(shí)鐘設(shè)定期待值的情況下，由圖形比較器12可以使借助于選擇器30輸出的時(shí)鐘數(shù)據(jù)與規(guī)定的期待值進(jìn)行比較。
這里，時(shí)鐘側(cè)及輸出數(shù)據(jù)側(cè)的各選擇器30通過時(shí)間插入器·總線40的控制可以轉(zhuǎn)換輸入的選擇信號(hào)而使用所希望的選擇器30。
具體地說，使用輸出數(shù)據(jù)側(cè)的選擇器30，使被試驗(yàn)器件1的輸出數(shù)據(jù)與期待值相比較的情況下，借助于時(shí)間插入器·總線40將由時(shí)鐘側(cè)的編碼器28的信號(hào)作為選擇信號(hào)輸入到輸出側(cè)的選擇器30中。該情況下，使用時(shí)鐘側(cè)的選擇器30(及圖形比較器12)。
另一方面，在本實(shí)施方式中，使用時(shí)鐘側(cè)的選擇器30使被試驗(yàn)器件1的時(shí)鐘與期待值進(jìn)行比較的情況下，通過時(shí)間插入器·總線40的控制，不將由時(shí)鐘側(cè)的編碼器28的信號(hào)輸入到輸出側(cè)的選擇器30中。該情況下，不使用輸出數(shù)據(jù)側(cè)的選擇器30(及圖形比較器12)。
這樣，在本實(shí)施方式中，時(shí)鐘側(cè)及輸出數(shù)據(jù)側(cè)的各選擇器30可以根據(jù)試驗(yàn)內(nèi)容等選擇地輸入由時(shí)間插入器20的輸出信號(hào)。其結(jié)果，只要根據(jù)試驗(yàn)內(nèi)容在時(shí)鐘側(cè)或者輸出數(shù)據(jù)側(cè)的源同步電路的至少一方內(nèi)具備選擇器30就可以，也就可以省略時(shí)鐘側(cè)或者輸出數(shù)據(jù)側(cè)的任一側(cè)的選擇器30。
但是，通過使時(shí)鐘側(cè)及輸出數(shù)據(jù)側(cè)的雙方具備選擇器30，例如可以將時(shí)鐘側(cè)的編碼器28的信號(hào)輸入到時(shí)鐘側(cè)及輸出數(shù)據(jù)側(cè)的各選擇器30中而使時(shí)鐘和數(shù)據(jù)的雙方同時(shí)試驗(yàn)，或者將時(shí)鐘和輸出數(shù)據(jù)自由地分配到時(shí)鐘側(cè)及輸出數(shù)據(jù)側(cè)的各選擇器30的任意的引線(pin)上。為了能夠提高作為試驗(yàn)裝置的通用性、擴(kuò)展性，本實(shí)施方式在時(shí)鐘側(cè)及輸出數(shù)據(jù)側(cè)分別具備如圖1所示那樣的選擇器30。
時(shí)間插入器·總線40是分別連接時(shí)鐘側(cè)和輸出數(shù)據(jù)側(cè)的源同步電路的傳送電路。如圖1所示，本實(shí)施方式的時(shí)間插入器·總線40借助于開關(guān)連接輸出數(shù)據(jù)側(cè)的各通道(源同步電路)的選擇器30的選擇器端子和時(shí)鐘側(cè)的編碼器28的輸出端子，按照相對(duì)于輸出數(shù)據(jù)側(cè)的各通道的任一個(gè)選擇器30可以以時(shí)鐘側(cè)編碼器28的信號(hào)作為選擇信號(hào)而輸入那樣進(jìn)行開關(guān)控制。
另外，雖然圖1省略了圖示，但是使多個(gè)具備的源同步電路分開數(shù)據(jù)的時(shí)間插入器·總線40與源同步電路的各通道相對(duì)應(yīng)而備有多個(gè)。
另外，以時(shí)鐘側(cè)編碼器28的信號(hào)作為選擇信號(hào)而輸入到任一個(gè)通道的選擇器30中的信息，通常是預(yù)先賦予了的。因此，根據(jù)該信息在使用試驗(yàn)裝置前可以預(yù)先將開關(guān)設(shè)定為ON/OFF。另外，該ON/OFF的控制信息可以將信息寫入未圖示的控制用寄存器等中。
通過具備這樣的時(shí)間插入器·總線40，可以將在時(shí)鐘側(cè)的源同步電路中取得的時(shí)間序列的電平數(shù)據(jù)作為選擇信號(hào)輸入到輸出數(shù)據(jù)側(cè)的希望的選擇器30中。
藉此，可以將在希望的通道中取得的輸出數(shù)據(jù)作為被測定數(shù)據(jù)而取得。從而，即使在與被試驗(yàn)器件1的構(gòu)成或數(shù)據(jù)速率、跳動(dòng)寬度等相對(duì)應(yīng)具備多個(gè)包括選擇器30的源同步電路的情況下，也可以任意組合時(shí)鐘數(shù)據(jù)和輸出數(shù)據(jù)而取得被測定數(shù)據(jù)。
例如，在由被試驗(yàn)器件1送出多個(gè)時(shí)鐘及輸出數(shù)據(jù)的情況下，如“時(shí)鐘1和輸出數(shù)據(jù)1”、“時(shí)鐘2和輸出數(shù)據(jù)2”那樣，可以將數(shù)據(jù)分別分配到任意的源同步電路的通道上。
而且，該情況下，對(duì)于“輸出數(shù)據(jù)1”以“時(shí)鐘1”的定時(shí)，對(duì)于“輸出數(shù)據(jù)2”以“時(shí)鐘2”的定時(shí)而可以獨(dú)立地取得被測定數(shù)據(jù)。
另外，由于由時(shí)鐘側(cè)編碼器28直接將選擇信號(hào)輸入到時(shí)鐘側(cè)的選擇器30中，所以可以不借助于時(shí)間插入器·總線40以“時(shí)鐘1”的定時(shí)將“時(shí)鐘1”的信號(hào)作為被測定數(shù)據(jù)而取得。
以下說明由以上那樣構(gòu)成的本實(shí)施方式的半導(dǎo)體試驗(yàn)裝置的動(dòng)作。
首先，由具備試驗(yàn)裝置的未圖示的圖形發(fā)生器將規(guī)定的試驗(yàn)圖形信號(hào)輸入被試驗(yàn)器件1中時(shí)，由被試驗(yàn)器件1輸出與圖形信號(hào)相對(duì)應(yīng)的規(guī)定的輸出數(shù)據(jù)及時(shí)鐘。
將由被試驗(yàn)器件1輸出的時(shí)鐘及輸出數(shù)據(jù)分別輸入源同步電路的各自的通道中。
輸入到各源同步電路的時(shí)鐘及輸出數(shù)據(jù)分別輸入到電平比較器11中，與比較電壓進(jìn)行電平比較后，輸入各時(shí)間插入器20中。
首先，將輸入各時(shí)間插入器20的信號(hào)(時(shí)鐘或者輸出數(shù)據(jù))先輸入到并列連接的多個(gè)觸發(fā)器21a～21n中。而且，由延遲電路22以一定的定時(shí)間隔將選通脈沖輸入到輸入時(shí)鐘和輸出數(shù)據(jù)的各觸發(fā)器21a～21n的時(shí)鐘端子上。
藉此，以輸入的時(shí)鐘或者輸出數(shù)據(jù)作為時(shí)間序列的電平數(shù)據(jù)由各觸發(fā)器21a～21n取得、并輸出。
另外，在時(shí)鐘側(cè)LSI試驗(yàn)裝置10中，由觸發(fā)器21a～21n輸出的時(shí)間序列的電平數(shù)據(jù)被輸入到邊沿選擇器23中，同時(shí)被輸入到時(shí)鐘側(cè)選擇器30中。
輸入到邊沿選擇器23中的電平數(shù)據(jù)借助于第一、第二的AND電路24、25及OR電路26被輸入到多個(gè)各選擇器27a～27n中，通過邊沿選擇信號(hào)的轉(zhuǎn)換選擇、輸出一個(gè)信號(hào)。
由該選擇器27a～27n輸出的電平數(shù)據(jù)作為以該電平數(shù)據(jù)表示①僅上升沿(第一AND電路24的輸出)、②僅下降沿(第二AND電路25的輸出)、③上升及下降雙方的沿(OR電路26的輸出)的任一種定時(shí)作為電平數(shù)據(jù)被輸出。
將由該邊沿選擇器23取得的電平數(shù)據(jù)輸入到編碼器28中而符號(hào)化。
由編碼器28符號(hào)化的電平數(shù)據(jù)成為表示時(shí)鐘的邊沿定時(shí)(上升沿或下降沿或上升及下降沿雙方)的定時(shí)數(shù)據(jù)。
該定時(shí)數(shù)據(jù)被輸入到時(shí)間插入器·總線40中，借助于時(shí)間插入器·總線40被分配到規(guī)定的輸出數(shù)據(jù)側(cè)源同步電路中，作為選擇信號(hào)被輸入到相當(dāng)?shù)妮敵鰝?cè)的選擇器30中。
另外，該定時(shí)數(shù)據(jù)可以直接、即不借助于時(shí)間插入器·總線40作為選擇信號(hào)輸入到時(shí)鐘側(cè)的選擇器30中。
另一方面，在輸出數(shù)據(jù)側(cè)的源同步電路中，由觸發(fā)器21a～21n取得的時(shí)間序列的電平數(shù)據(jù)除了初始值用的觸發(fā)器21a的數(shù)據(jù)以外，都原樣地作為輸入數(shù)據(jù)被輸入到選擇器30中。藉此，在輸出側(cè)的選擇器30中，以由時(shí)鐘側(cè)的編碼器28輸入的定時(shí)數(shù)據(jù)作為選擇信號(hào)，在表示輸出數(shù)據(jù)的時(shí)間序列的電平數(shù)據(jù)中選擇一個(gè)數(shù)據(jù)，將該數(shù)據(jù)作為被測定數(shù)據(jù)輸出。
而且，由輸出數(shù)據(jù)側(cè)的選擇器30輸出的輸出數(shù)據(jù)被輸入到圖形比較器12中，與由試驗(yàn)裝置內(nèi)的圖形發(fā)生器輸出的規(guī)定的期待值數(shù)據(jù)相比較，輸出比較結(jié)果。
由該比較結(jié)果，檢測輸出數(shù)據(jù)和期待值一致、不一致，進(jìn)行被試驗(yàn)器件1是否良好(Pass/Fail)的判定。
即，如果選擇器30的輸出和期待值一致判定為Pass，不一致的情況下給予Fail的判定。
另外，在時(shí)鐘側(cè)的源同步電路中，由觸發(fā)器21a～21n取得的時(shí)鐘的時(shí)間序列的電平數(shù)據(jù)除了初始值用的觸發(fā)器21a的數(shù)據(jù)以外，都原樣地作為輸入數(shù)據(jù)被輸入到時(shí)鐘側(cè)的選擇器30中。
而且，在時(shí)鐘側(cè)的選擇器30中，以由時(shí)鐘側(cè)的編碼器28輸入的定時(shí)數(shù)據(jù)作為選擇信號(hào)，在表示時(shí)鐘的時(shí)間序列的電平數(shù)據(jù)中選擇一個(gè)數(shù)據(jù)，將該數(shù)據(jù)作為時(shí)鐘的被測定數(shù)據(jù)輸出。
藉此，由時(shí)鐘側(cè)的選擇器30輸出的輸出數(shù)據(jù)被輸入到圖形比較器12中，可以與時(shí)鐘的規(guī)定的期待值數(shù)據(jù)相比較。從而，由與期待值的比較結(jié)果，可以檢測時(shí)鐘數(shù)據(jù)和期待值的一致、不一致，僅由時(shí)鐘信號(hào)進(jìn)行被試驗(yàn)器件1是否良好(Pass/Fail)的判定。
以下，參照?qǐng)D2～圖8說明具體的實(shí)施例。
基本動(dòng)作首先，參照?qǐng)D2說明在本實(shí)施方式的試驗(yàn)裝置中以被試驗(yàn)器件1的時(shí)鐘的上升沿的定時(shí)取得的輸出數(shù)據(jù)的情況下的基本動(dòng)作。圖2是表示以被試驗(yàn)器件1的時(shí)鐘的邊沿定時(shí)取得輸出數(shù)據(jù)的動(dòng)作的信號(hào)圖，是對(duì)于SDR型的器件以時(shí)鐘的上升沿的定時(shí)取得輸出數(shù)據(jù)的情況。
在該圖所示的實(shí)施例中，構(gòu)成源同步電路的各時(shí)間插入器20分別備有包括初始值用的觸發(fā)器21a的5個(gè)觸發(fā)器21a～21e，同時(shí)邊沿選擇器23具備4個(gè)選擇器電路群(第一AND電路24a～24d、第二AND電路25a～25d、OR電路26a～26d、選擇器27a～27d)，在這樣的情況下，由被試驗(yàn)器件1輸出的時(shí)鐘及輸出數(shù)據(jù)除了初始值用的觸發(fā)器21a以外，由4個(gè)觸發(fā)器21b～21e作為位數(shù)“4”的電平數(shù)據(jù)而取得。
而且，通過經(jīng)過時(shí)鐘側(cè)的邊沿選擇器23的第一AND電路24a～24d和選擇器27a～27d而輸出的位數(shù)“4”的時(shí)鐘的電平數(shù)據(jù)取得位數(shù)“4”的輸出數(shù)據(jù)側(cè)的電平數(shù)據(jù)。
首先，圖2(a)所示的信號(hào)的情況下，由被試驗(yàn)器件1輸出的時(shí)鐘從“L”成為“H”的上升沿定時(shí)是位數(shù)“0～3”的“1”的位置，與此相對(duì)，輸出數(shù)據(jù)從“L”成為“H”的信號(hào)變化點(diǎn)的定時(shí)成為位數(shù)“0”的位置(同圖的粗線部分)。
該情況下，首先，對(duì)于時(shí)鐘，通過時(shí)鐘側(cè)時(shí)間插入器20的除了初始值用的以外的觸發(fā)器21b～21e可以取得例如“0111”(根據(jù)位數(shù)“1”的位置“H”)的電平數(shù)據(jù)，將該數(shù)據(jù)輸入邊沿選擇器23中。
在本實(shí)施方式的邊沿選擇器23中，根據(jù)邊沿選擇信號(hào)選擇上升沿定時(shí)(Rise Edge)經(jīng)過第一AND電路24將電平數(shù)據(jù)輸入4個(gè)選擇器27a～27d中時(shí)，由選擇器27a～27d輸出表示“1000”(根據(jù)位數(shù)“1”的位置“H”)的電平數(shù)據(jù)。
而且，該電平數(shù)據(jù)“1000”通過編碼器28被符號(hào)化為表示位數(shù)“1”的定時(shí)數(shù)據(jù)(例如“001”)。
另外，在無時(shí)鐘的上升沿的情況下，例如在“由初始值High”的情況下或“由初始值至最終位Low”的情況下，邊沿選擇器23的輸出成為“ALL0”，編碼器28表示全標(biāo)度(full scale溢出)，例如，以“100”作為選擇器30的選擇信號(hào)而輸出。
以上的本實(shí)施例的時(shí)鐘的上升沿的位置和表示包括初始值用的觸發(fā)器21a～21d、邊沿選擇器23、編碼器28的輸出關(guān)系如表1所示。
表1

被試驗(yàn)器件1的輸出數(shù)據(jù)通過輸出數(shù)據(jù)側(cè)的源同步電路的除了初始值用的以外的觸發(fā)器21b～21e，可以取得例如“1111”(根據(jù)位數(shù)“0”的位置“H”)的電平數(shù)據(jù)，將該數(shù)據(jù)輸入選擇器30的各輸入端子中。而且，在輸出數(shù)據(jù)側(cè)的選擇器30中，根據(jù)由時(shí)鐘側(cè)輸入的選擇信號(hào)(“001”)，選擇與位數(shù)“1”對(duì)應(yīng)的輸入端子的數(shù)據(jù)。結(jié)果，由選擇器30輸出的數(shù)據(jù)是“H”。
以上的輸入到輸出數(shù)據(jù)側(cè)的選擇器30的輸入端子上的輸出數(shù)據(jù)和選擇信號(hào)的關(guān)系示于表2。
另一方面，圖2(b)所示的信號(hào)的情況下是表示因跳動(dòng)由圖2(a)的信號(hào)的時(shí)鐘、輸出數(shù)據(jù)都偏離相同相位(2位部分)的情況下。
表2

該情況下，時(shí)鐘從“L”成為“H”的邊沿定時(shí)是位數(shù)“3”的位置，與此相對(duì)，輸出數(shù)據(jù)從“L”成為“H”的信號(hào)變化點(diǎn)的定時(shí)成為位數(shù)“2”的位置(同圖的粗線部分)。從而，通過時(shí)鐘側(cè)的除了初始值用以外的觸發(fā)器21b～21e，可以取得例如“0001”(根據(jù)位數(shù)“3”的位置“H”)的電平數(shù)據(jù)，將該數(shù)據(jù)輸入邊沿選擇器23中。在邊沿選擇器23中，經(jīng)過第一AND電路24將電平數(shù)據(jù)輸入選擇器27a～27d中，輸出“0001”(根據(jù)位數(shù)“3”的位置“H”)的電平數(shù)據(jù)。
而且，該電平數(shù)據(jù)“0001”通過編碼器28被符號(hào)化為表示位數(shù)“3”的定時(shí)數(shù)據(jù)(例如“011”)(參照表1)。
輸出數(shù)據(jù)通過輸出數(shù)據(jù)側(cè)的時(shí)間插入器20的除了初始值用以外的觸發(fā)器21b～21e，可以取得例如“0011”(根據(jù)位數(shù)“2”的位置“H”)的電平數(shù)據(jù)，將該數(shù)據(jù)輸入選擇器30的各輸入端子中。而且在輸出數(shù)據(jù)側(cè)的選擇器30中，通過由時(shí)鐘側(cè)輸入的選擇信號(hào)(“011”)，選擇與位數(shù)“3”對(duì)應(yīng)的輸入端子的數(shù)據(jù)。其結(jié)果，由選擇器30輸出的數(shù)據(jù)成為與圖2(a)的情況下相同的“H”。以上的輸出數(shù)據(jù)側(cè)的輸入選擇器30的輸入端子中的輸出數(shù)據(jù)和選擇信號(hào)的關(guān)系示于表3。
表3

從而，無論在圖2(a)的情況下還是在圖2(b)的情況下，雖然因跳動(dòng)信號(hào)變化點(diǎn)變動(dòng)，但是作為任一個(gè)被測定數(shù)據(jù)都可以取得“H”。
而在以往的固定選通脈沖的試驗(yàn)裝置中取得該數(shù)據(jù)的情況下，在圖2(a)的情況下取得“H”，在圖2(b)的情況下取得“L”，被測定的數(shù)據(jù)不能一定(參照?qǐng)D9)。
這樣，在本實(shí)施方式的試驗(yàn)裝置中，即使在因跳動(dòng)被試驗(yàn)器件1的時(shí)鐘和輸出數(shù)據(jù)的信號(hào)變化點(diǎn)(邊沿定時(shí))變動(dòng)的情況下，在時(shí)鐘和輸出數(shù)據(jù)以相同相位偏移的情況下，也總可以取得相同的結(jié)果。
另外，以上的基本動(dòng)作在以時(shí)鐘的下降沿的定時(shí)取得輸出數(shù)據(jù)的情況下也是同樣的。這種情況下，除了初始值用以外的觸發(fā)器21b～21e的位數(shù)“4”的輸出數(shù)據(jù)側(cè)的電平數(shù)據(jù)，將由經(jīng)過時(shí)鐘側(cè)的邊沿選擇器23的第二AND電路25a～25d和經(jīng)選擇器27a～27d輸出的位數(shù)“4”的時(shí)鐘的電平數(shù)據(jù)而取得。
時(shí)鐘的下降沿的位置和表示包括初始值用的觸發(fā)器21a～21d、邊沿選擇器23、編碼器28的輸出關(guān)系如表4所示。
表4

這樣，即使在以時(shí)鐘的下降沿的定時(shí)取得輸出數(shù)據(jù)的情況下，由邊沿選擇器23輸出的電平數(shù)據(jù)與上升沿的情況下也是同樣的。
而且，在以時(shí)鐘的上升沿和下降沿的雙方的定時(shí)取得輸出數(shù)據(jù)的情況下，由于通過時(shí)鐘側(cè)的邊沿選擇器23的OR電路26a～26d取得第一、第二的AND電路24、25的輸出，所以與上述的基本動(dòng)作同樣進(jìn)行，以被試驗(yàn)器件1的時(shí)鐘的上升及下降的兩種定時(shí)就可以取得輸出數(shù)據(jù)。
邊沿選擇器的轉(zhuǎn)換以下，參照?qǐng)D3同時(shí)說明邊沿選擇器23中的轉(zhuǎn)換的實(shí)施例。圖3是將被試驗(yàn)器件1的時(shí)鐘的邊沿定時(shí)轉(zhuǎn)換成上升沿(同圖(a))或下降沿(同圖(b))或上升及下降沿(同圖(c))的3種而取得輸出數(shù)據(jù)的情況下的信號(hào)圖。另外，在圖3所示的例中，與圖2所示的基本動(dòng)作同樣，以位數(shù)“4”的選通脈沖取得輸出數(shù)據(jù)，不言而喻，選通脈沖的位數(shù)可以任意地變更。
首先，對(duì)于SDR型的器件，以時(shí)鐘的上升沿的定時(shí)取得輸出數(shù)據(jù)的情況下，轉(zhuǎn)換邊沿選擇器23的選擇器27a～27n的選擇信號(hào)，選擇第一AND電路24的輸出(Edge Sel＝Rise Edge)。
藉此，被試驗(yàn)器件1的輸出數(shù)據(jù)以被試驗(yàn)器件1的時(shí)鐘的上升沿的定時(shí)而取得。在圖3(a)所示的例中，以第一周期是位數(shù)“0～3”的“1”的位置的定時(shí)、第二周期是位數(shù)“2”的位置的定時(shí)取得輸出數(shù)據(jù)，與規(guī)定的期待值比較。
然后，對(duì)于SDR型的器件，以時(shí)鐘的下降沿的定時(shí)取得輸出數(shù)據(jù)的情況下，轉(zhuǎn)換邊沿選擇器23的選擇器27a～27n的選擇信號(hào)，選擇第二AND電路25的輸出(Edge Sel＝Fall Edge)。
藉此，被試驗(yàn)器件1的輸出數(shù)據(jù)以被試驗(yàn)器件1的時(shí)鐘的下降沿的定時(shí)而取得。在圖3(b)所示的例中，以第一周期是位數(shù)“0～3”的“1”的位置的定時(shí)、第二周期是位數(shù)“2”的位置的定時(shí)取得輸出數(shù)據(jù)，與規(guī)定的期待值比較。
另外，在該圖3(b)所示的例中，時(shí)鐘的下降沿的定時(shí)合起來，與圖3(a)所示的情況下相比，使選通脈沖的輸出定時(shí)慢。
另外，對(duì)于DDR型的器件，以時(shí)鐘的上升及下降的雙方的邊沿定時(shí)取得輸出數(shù)據(jù)的情況下，轉(zhuǎn)換邊沿選擇器23的選擇器27a～27n的選擇信號(hào)，選擇OR電路26的輸出(Edge Sel＝Both Edge)。
藉此，被試驗(yàn)器件1的輸出數(shù)據(jù)以被試驗(yàn)器件1的時(shí)鐘的上升及下降沿的雙方的定時(shí)而取得。在圖3(c)所示的例中，第一周期以時(shí)鐘的上升沿位數(shù)是“0～3”的“1”的位置的定時(shí)，第二周期以下降沿位數(shù)是“1”的位置的定時(shí)取得輸出數(shù)據(jù)。
同樣，第三周期以時(shí)鐘的上升沿是位數(shù)“2”的位置的定時(shí)、第四周期以下降沿是位數(shù)“2”的位置的定時(shí)取得輸出數(shù)據(jù)。藉此，可以以DDR的定時(shí)取得DDR型器件的輸出數(shù)據(jù)。
另外，在圖3(c)所示的例中，DDR的頻率合起來，使選通脈沖的輸出頻率是SDR的情況下(圖3(a)、(b)的情況下)的2倍。
SDR的詳細(xì)動(dòng)作以下參照?qǐng)D4，同時(shí)說明取得SDR的器件的輸出數(shù)據(jù)的情況下的詳細(xì)動(dòng)作。圖4是使SDR型的被試驗(yàn)器件1的時(shí)鐘的邊沿定時(shí)以上升沿取得輸出數(shù)據(jù)的情況下的信號(hào)圖。另外，圖4所示的例是以位數(shù)“0～7”的8位的選通脈沖取得輸出數(shù)據(jù)的情況，但是，不言而喻，選通脈沖的位數(shù)可以任意地變更。
首先，如圖4(a)所示，時(shí)鐘進(jìn)行正常動(dòng)作的情況下，與上述的基本動(dòng)作同樣(參照?qǐng)D2及圖3(a))，被試驗(yàn)器件1的輸出數(shù)據(jù)以被試驗(yàn)器件1的時(shí)鐘的上升沿的定時(shí)而取得。在圖4(a)所示的例中，以第一周期以位數(shù)“0～7”的“1”的位置定時(shí)、第二周期以位數(shù)“2”的位置的定時(shí)取得輸出數(shù)據(jù)，與規(guī)定的期待值比較。
其次，在因跳動(dòng)時(shí)鐘不能正常動(dòng)作的情況下，成為如圖4(b)、(c)所示那樣。
首先，如圖4(b)所示，時(shí)鐘在半周期前偏移的情況下，由于在第二周期內(nèi)不取得時(shí)鐘的上升沿，所以邊沿選擇器23的輸出成為例如表示“無邊沿”的“ALL0”(參照表1)，編碼器28以全標(biāo)度(溢出)的信號(hào)作為選擇器30的選擇信號(hào)輸出。
在圖4(b)所示的例中，不能取得上升沿的第二周期作為全標(biāo)度以最終位“7”的位置的定時(shí)取得輸出數(shù)據(jù)，其結(jié)果，期待值的比較成為“否(Fail)”。
同樣，時(shí)鐘在半周期后偏移的情況下，如圖4(c)所示，由于在第二周期不取得時(shí)鐘的上升沿，所以作為全標(biāo)度以最終位“7”的位置的定時(shí)取得輸出數(shù)據(jù)，其結(jié)果，期待值的比較成為“否(Fail)”。
另外，在時(shí)鐘內(nèi)發(fā)生偏移、由編碼器28輸出全標(biāo)度的信號(hào)的情況下，立即進(jìn)行錯(cuò)誤判定，也可以不進(jìn)行以最終位位置取得的輸出數(shù)據(jù)和期待值的比較，一律判定為“否(Fail)”。
以上對(duì)于SDR型器件說明了以時(shí)鐘上升沿取得輸出數(shù)據(jù)的情況下，即使以時(shí)鐘下降沿取得輸出數(shù)據(jù)的情況下，也可以通過轉(zhuǎn)換邊沿選擇器23的邊沿選擇信號(hào)，與上述同樣進(jìn)行。
DDR詳細(xì)動(dòng)作以下參照?qǐng)D5及圖6，同時(shí)說明取得DDR型的器件的輸出數(shù)據(jù)的情況下的詳細(xì)動(dòng)作。圖5及圖6是DDR型的被試驗(yàn)器件1的時(shí)鐘的以上升及下降的兩種邊沿定時(shí)取得輸出數(shù)據(jù)的情況下的信號(hào)圖，圖5是時(shí)鐘有期待值的情況，圖6是時(shí)鐘無期待值的情況。
另外，這些圖所示的例是以位數(shù)“0～3”的4位的選通脈沖取得輸出數(shù)據(jù)的情況，但是不言而喻，選通脈沖的位數(shù)可以任意地變更。
有時(shí)鐘期待值的情況被試驗(yàn)器件1的時(shí)鐘設(shè)定期待值的情況下，如圖5所示，對(duì)于時(shí)鐘信號(hào)作為數(shù)據(jù)輸入時(shí)鐘側(cè)的選擇器30中，以該時(shí)鐘的上升及下降的邊沿定時(shí)取得，與時(shí)鐘的期待值比較。藉此，在時(shí)鐘發(fā)生偏移的情況下，通過取得時(shí)鐘數(shù)據(jù)與期待值比較，不參照輸出數(shù)據(jù)側(cè)，可以進(jìn)行是否良好的判定。
首先，如圖5(a)所示，先以該時(shí)鐘的上升及下降的邊沿定時(shí)取得時(shí)鐘數(shù)據(jù)，時(shí)鐘所用的期待值，即在各前半周期中與High的值、后半周期中與Low的值比較。時(shí)鐘正常動(dòng)作的情況下，由于由該時(shí)鐘的期待值的判定常常是“良(Pass)”，所以可以取得輸出數(shù)據(jù)。
輸出數(shù)據(jù)的取得與上述的基本動(dòng)作同樣(參照?qǐng)D2及圖3(a))，被試驗(yàn)器件1的輸出數(shù)據(jù)以被試驗(yàn)器件1的時(shí)鐘的上升沿及下降沿的雙方的定時(shí)而取得。在圖5(a)所示的例中，第一周期的時(shí)鐘的上升沿和第二周期的下降沿都以位數(shù)是“0～3”的“1”的位置的定時(shí)取得輸出數(shù)據(jù)，與規(guī)定的期待值比較。
同樣，以第三周期的時(shí)鐘的上升沿位數(shù)是“2”的位置的定時(shí)、和以第四周期的下降沿位數(shù)是“1”的位置的定時(shí)都可以取得輸出數(shù)據(jù)，與規(guī)定的期待值比較。
其次，在因跳動(dòng)而時(shí)鐘不能正常動(dòng)作的情況下，如圖5(b)、(c)所示，時(shí)鐘數(shù)據(jù)以該時(shí)鐘的邊沿定時(shí)取得，與時(shí)鐘用的期待值比較，檢測出不良。
首先，如圖5(b)所示，時(shí)鐘在半周期前偏移的情況下，在第三周期內(nèi)取得時(shí)鐘的下降沿。該情況下，以表示時(shí)鐘下降位置的位數(shù)“2”的位置取得時(shí)鐘的數(shù)據(jù)＝L，由于與時(shí)鐘的前半周期的期待值＝H比較，所以是否良好判定的結(jié)果成為“否(Fail)”。
同樣，在第四周期內(nèi)取得時(shí)鐘的時(shí)鐘的上升沿。該情況下，以表示時(shí)鐘上升位置的位數(shù)“1”的位置取得時(shí)鐘的數(shù)據(jù)＝H，由于與時(shí)鐘的后半周期的期待值＝L比較，所以是否良好判定的結(jié)果成為“否(Fail)”。
因此，在該情況下，不能取得輸出數(shù)據(jù)，判定為“否(Fail)”。
另一方面，在時(shí)鐘在半周期后偏移的情況下，如圖5(c)所示，由于在第三周期不取得時(shí)鐘的邊沿，所以作為全標(biāo)度以最終位“3”的位置取得時(shí)鐘的數(shù)據(jù)＝L，由于與時(shí)鐘的前半周期的期待值＝H比較，所以是否良好判定的結(jié)果成為“否(Fail)”。
在第四周期取得時(shí)鐘的上升沿，該情況下，以表示時(shí)鐘上升位置的位數(shù)“2”的位置取得時(shí)鐘的數(shù)據(jù)＝H，由于與時(shí)鐘的后半周期的期待值＝L比較，所以是否良好判定的結(jié)果成為“否(Fail)”。
因此，該情況下都沒有取得輸出數(shù)據(jù)，判定為“否(Fail)”。
無時(shí)鐘期待值的情況下在時(shí)鐘無期待值的情況下，與上述基本動(dòng)作(參照?qǐng)D2、圖3(c))及SDR的詳細(xì)動(dòng)作(參照?qǐng)D4)同樣進(jìn)行，以時(shí)鐘的上升及下降沿的定時(shí)取得的輸出數(shù)據(jù)與規(guī)定的輸出數(shù)據(jù)用的期待值比較，判定是否良好。
省略詳細(xì)的說明，但該情況下的信號(hào)如圖6所示。
圖6(a)表示時(shí)鐘正常動(dòng)作的情況，(b)表示時(shí)鐘在半周期前偏移的情況，(c)表示時(shí)鐘在半周期后偏移的情況。
如以上說明那樣，按照本實(shí)施方式的半導(dǎo)體試驗(yàn)裝置，通過具備具有包括邊沿選擇器23的時(shí)間插入器20和選擇電路30的源同步電路，可以以由被試驗(yàn)器件1輸出的時(shí)鐘及輸出數(shù)據(jù)作為時(shí)間序列的電平數(shù)據(jù)而取得。時(shí)間序列的電平數(shù)據(jù)表示作為被試驗(yàn)器件1的時(shí)鐘(或者輸出數(shù)據(jù))的信號(hào)變化點(diǎn)的邊沿定時(shí)。從而，通過可以取得表示該時(shí)鐘的邊沿定時(shí)的電平數(shù)據(jù)，就可以將該電平數(shù)據(jù)作為取得被試驗(yàn)器件1的輸出數(shù)據(jù)的定時(shí)信號(hào)而使用。
另外，特別是在本實(shí)施方式中，通過具備邊沿選擇器23，就可以在時(shí)間插入器20中將由多個(gè)選通脈沖取得的時(shí)間序列的電平數(shù)據(jù)作為表示上升沿或者下降沿或者上升及下降的雙方邊沿的定時(shí)的電平數(shù)據(jù)而選擇地輸出。
藉此，即使在被試驗(yàn)器件1的時(shí)鐘及輸出數(shù)據(jù)的信號(hào)變化點(diǎn)(上升沿或者下降沿)因跳動(dòng)而變動(dòng)的情況下，也可以以變動(dòng)的時(shí)鐘的邊沿定時(shí)取得輸出數(shù)據(jù)。
特別是因可以以時(shí)鐘的上升沿及下降沿的雙方的邊沿定時(shí)取得輸出數(shù)據(jù)，所以不僅SDR方式而且DDR方式的器件都可以相對(duì)應(yīng)。
因此，在本實(shí)施方式的半導(dǎo)體試驗(yàn)裝置中，對(duì)于所有類型的被試驗(yàn)器件都可以與跳動(dòng)對(duì)應(yīng)以變動(dòng)的定時(shí)取得輸出數(shù)據(jù)，不會(huì)被跳動(dòng)的影響所左右，常常可以得到正確的試驗(yàn)結(jié)果，特別適宜于高速化的DDR半導(dǎo)體器件的試驗(yàn)裝置。
另外，不言而喻，本發(fā)明的半導(dǎo)體試驗(yàn)裝置不限于在以上的實(shí)施方式中表示的內(nèi)容，在本發(fā)明的范圍內(nèi)可以實(shí)施各種變更。
例如，在上述實(shí)施方式中，對(duì)于時(shí)鐘的邊沿檢測表示了前邊沿檢測的情況下，但是也可以取后邊沿檢測它的情況。
圖7是表示在前邊沿檢測和后邊沿檢測時(shí)進(jìn)行時(shí)鐘的邊沿檢測的情況下的不同的信號(hào)圖，(a)表示前邊沿檢測的情況，(b)表示后邊沿檢測的情況。
如同圖所示，前邊沿檢測是將在其試驗(yàn)周期內(nèi)檢測的希望的邊沿中第一次最初檢測的邊沿作為用于取得輸出數(shù)據(jù)的時(shí)鐘側(cè)的定時(shí)數(shù)據(jù)(編碼數(shù)據(jù))的方法。
與此相反，后邊沿檢測是將在其試驗(yàn)周期內(nèi)檢測的希望的邊沿中第一次最后檢測的邊沿作為用于取得輸出數(shù)據(jù)的時(shí)鐘側(cè)的定時(shí)數(shù)據(jù)(編碼數(shù)據(jù))的方法。
本發(fā)明可以實(shí)現(xiàn)下述的本發(fā)明的優(yōu)良的效果無論是在上述實(shí)施方式中表示的前邊沿檢測還是圖7(b)所示的后邊沿檢測都可以以時(shí)鐘希望的邊沿定時(shí)取得輸出數(shù)據(jù)，可以不受跳動(dòng)的影響而進(jìn)行被試驗(yàn)器件的正確的試驗(yàn)。
如以上說明那樣，根據(jù)本發(fā)明的半導(dǎo)體試驗(yàn)裝置，可以通過具備源同步電路，以由被試驗(yàn)器件輸出的時(shí)鐘及輸出數(shù)據(jù)作為時(shí)間序列的電平數(shù)據(jù)而取得，以由該被試驗(yàn)器件輸出的時(shí)鐘信號(hào)的上升沿、下降沿或者上升及下降的兩邊沿的定時(shí)取得被試驗(yàn)器件的輸出數(shù)據(jù)。藉此，可以以與跳動(dòng)同步的信號(hào)變化點(diǎn)取得輸出數(shù)據(jù)，得到不受跳動(dòng)左右的正確的試驗(yàn)結(jié)果，特別是可以實(shí)現(xiàn)適宜于作為數(shù)據(jù)速率以時(shí)鐘的上升和下降的兩邊沿取得輸出數(shù)據(jù)的DDR型器件的試驗(yàn)的半導(dǎo)體試驗(yàn)裝置。
權(quán)利要求
1.一種半導(dǎo)體試驗(yàn)裝置，其特征在于，具備第一時(shí)間插入器，其輸入由被試驗(yàn)器件輸出的時(shí)鐘、使該時(shí)鐘由具有一定定時(shí)間隔的多個(gè)選通脈沖取得、作為時(shí)間序列的電平數(shù)據(jù)輸出；第二時(shí)間插入器，其輸入由被試驗(yàn)器件輸出的輸出數(shù)據(jù)、使該輸出數(shù)據(jù)由具有一定定時(shí)間隔的多個(gè)選通脈沖取得、作為時(shí)間序列的電平數(shù)據(jù)輸出；和第一選擇電路，其通過輸入由第一及第二時(shí)間插入器輸出的時(shí)間序列的電平數(shù)據(jù)、選擇以輸入到第一時(shí)間插入器的時(shí)鐘的邊沿定時(shí)輸入到第二時(shí)間插入器的輸出數(shù)據(jù)、作為被試驗(yàn)器件的被測定數(shù)據(jù)而輸出；其中第一和/或第二時(shí)間插入器具備邊沿選擇器，該邊沿選擇器輸入由多個(gè)選通脈沖取得的時(shí)間序列的電平數(shù)據(jù)、選擇地輸出表示該電平數(shù)據(jù)的上升沿和/或下降沿的邊沿定時(shí)的電平數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體試驗(yàn)裝置，其特征在于，具備第二選擇電路，其通過輸入由第一時(shí)間插入器輸出的時(shí)間序列的電平數(shù)據(jù)，選擇以輸入到第一時(shí)間插入器的時(shí)鐘的邊沿定時(shí)輸入到該第一時(shí)間插入器的時(shí)鐘、作為被試驗(yàn)器件的時(shí)鐘數(shù)據(jù)而輸出。
3.一種半導(dǎo)體試驗(yàn)裝置，其特征在于，具備第一時(shí)間插入器，其輸入由被試驗(yàn)器件輸出的時(shí)鐘、使該時(shí)鐘由具有一定定時(shí)間隔的多個(gè)選通脈沖取得、作為時(shí)間序列的電平數(shù)據(jù)輸出；和第二選擇電路，其通過輸入由第一時(shí)間插入器輸出的時(shí)間序列的電平數(shù)據(jù)、選擇以輸入到第一時(shí)間插入器的時(shí)鐘的邊沿定時(shí)輸入到該第一時(shí)間插入器的時(shí)鐘、作為被試驗(yàn)器件的時(shí)鐘數(shù)據(jù)輸出；其中第一時(shí)間插入器具備邊沿選擇器，該邊沿選擇器輸入由多個(gè)選通脈沖取得的時(shí)間序列的電平數(shù)據(jù)、選擇地輸出表示該電平數(shù)據(jù)的上升沿和/或下降沿的邊沿定時(shí)的電平數(shù)據(jù)。
4.根據(jù)權(quán)利要求1～3的任一項(xiàng)所述的半導(dǎo)體試驗(yàn)裝置，其特征在于，第一時(shí)間插入器具備多個(gè)順序電路，其輸入由被試驗(yàn)器件輸出的時(shí)鐘；延遲電路，其將以一定的定時(shí)間隔延遲的選通脈沖順次輸入多個(gè)順序電路，并由該順序電路輸出時(shí)間序列的電平數(shù)據(jù)；邊沿選擇器，其輸出通過輸入由多個(gè)順序電路輸出的時(shí)間序列的電平數(shù)據(jù)、輸入被試驗(yàn)器件的時(shí)鐘而取得的時(shí)間序列的電平數(shù)據(jù)的、表示上升沿的電平數(shù)據(jù)、表示下降沿的電平數(shù)據(jù)或者表示上升沿及下降沿的電平數(shù)據(jù)；和編碼器，其使輸入由邊沿選擇器輸出的電平數(shù)據(jù)、表示被試驗(yàn)器件的時(shí)鐘的邊沿定時(shí)的定時(shí)數(shù)據(jù)符號(hào)化而輸出。
5.根據(jù)權(quán)利要求1或2的任一項(xiàng)所述的半導(dǎo)體試驗(yàn)裝置，其特征在于，第二時(shí)間插入器具備多個(gè)順序電路，其輸入由被試驗(yàn)器件輸出的輸出數(shù)據(jù)；和延遲電路，其將以一定的定時(shí)間隔延遲的選通脈沖順次輸入多個(gè)順序電路、由該順序電路輸出時(shí)間序列的電平數(shù)據(jù)。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體試驗(yàn)裝置，其特征在于，第二時(shí)間插入器具有邊沿選擇器，其輸入由多個(gè)順序電路輸出的時(shí)間序列的電平數(shù)據(jù)，并輸出輸入被試驗(yàn)器件的輸出數(shù)據(jù)而取得的時(shí)間序列的電平數(shù)據(jù)的、表示上升沿的電平數(shù)據(jù)、表示下降沿的電平數(shù)據(jù)，或者表示上升沿及下降沿的電平數(shù)據(jù)；和編碼器，其使輸入由邊沿選擇器輸出的電平數(shù)據(jù)，并符號(hào)化為表示被試驗(yàn)器件的輸出數(shù)據(jù)的邊沿定時(shí)的定時(shí)數(shù)據(jù)而輸出。
7.根據(jù)權(quán)利要求4～6的任一項(xiàng)所述的半導(dǎo)體試驗(yàn)裝置，其特征在于，邊沿選擇器由輸入一個(gè)順序電路的反向輸出和下一步順序電路的非反向輸出的第一AND電路、輸入一個(gè)順序電路的非反向輸出和下一步順序電路的反向輸出的第二AND電路、輸入第一及第二的AND電路的輸出的OR電路、和選擇第一AND電路、第二AND電路及OR電路的輸出的任一種的選擇器構(gòu)成。
8.根據(jù)權(quán)利要求1或者2所述的半導(dǎo)體試驗(yàn)裝置，其特征在于，第一選擇電路具備選擇器，其選擇以在第一時(shí)間插入器中被符號(hào)化的時(shí)間序列的電平數(shù)據(jù)作為選擇信號(hào)、由第二時(shí)間插入器輸入的時(shí)間序列電平數(shù)據(jù)中一個(gè)數(shù)據(jù)作為被試驗(yàn)器件的被測定數(shù)據(jù)而輸出。
9.根據(jù)權(quán)利要求2或者3所述的半導(dǎo)體試驗(yàn)裝置，其特征在于，第二選擇電路具備選擇器，其選擇以在第一時(shí)間插入器中被符號(hào)化的時(shí)間序列的電平數(shù)據(jù)作為選擇信號(hào)、由第一時(shí)間插入器輸入的時(shí)間序列的電平數(shù)據(jù)中的一個(gè)數(shù)據(jù)作為被試驗(yàn)器件的時(shí)鐘數(shù)據(jù)而輸出。
10.根據(jù)權(quán)利要求1或者2所述的半導(dǎo)體試驗(yàn)裝置，其特征在于，具備分別連接第一及第二時(shí)間插入器、將由該第一及第二時(shí)間插入器輸出的數(shù)據(jù)分配到規(guī)定的選擇電路中的總線。
全文摘要
以由DUT輸出的時(shí)鐘的上升及下降的兩種邊沿定時(shí)取得DUT(被試驗(yàn)器件)的輸出數(shù)據(jù)，同期取得DDR型器件的輸出數(shù)據(jù)。具備時(shí)鐘側(cè)時(shí)間插入器(20)，其輸入由DUT1的時(shí)鐘、由一定的定時(shí)間隔的多個(gè)選通脈沖取得、作為時(shí)間序列的電平數(shù)據(jù)輸出；數(shù)據(jù)側(cè)時(shí)間插入器(20)，其輸入由DUT1的輸出數(shù)據(jù)、由一定的定時(shí)間隔的多個(gè)選通脈沖取得、作為時(shí)間序列的電平數(shù)據(jù)輸出；和邊沿選擇器(30)，其轉(zhuǎn)換由時(shí)間插入器(20)取得的時(shí)間序列的電平數(shù)據(jù)、選擇地輸出表示該電平數(shù)據(jù)的上升和/或下降沿的電平數(shù)據(jù)。
文檔編號(hào)G11C29/56GK1729400SQ20038010697
公開日2006年2月1日 申請(qǐng)日期2003年12月18日 優(yōu)先權(quán)日2002年12月20日
發(fā)明者大島英幸 申請(qǐng)人:株式會(huì)社愛德萬測試