專利名稱：具有低功率、高寫反應(yīng)時間模式和高功率、低寫反應(yīng)時間模式和／或可獨立選擇的寫反應(yīng) ...的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種動態(tài)隨機存取存儲器(“DRAM”)，特別是，涉及一種用于在低功率、高寫反應(yīng)時間模式或者高功率、低寫反應(yīng)時間模式下操作DRAM的電路和方法。
背景技術(shù)：
集成電路所消耗的功率在它們用于某些應(yīng)用時是關(guān)鍵因素。例如，由便攜式個人計算機中使用的存儲器件消耗的功率大大影響在不需要對給這種計算機供電的電池重新充電的情況下可以使用它們的時間長度。甚至在存儲器件不由電池供電的情況下功耗也是很重要的，因為必須限制由存儲器件產(chǎn)生的熱量。
一般情況下，存儲器件功耗隨著存儲器件的容量和工作速度而增加。隨著存儲器件的容量增加，例如，存儲器件包含更多的必須周期性刷新的存儲單元，必須被接收和處理的地址位的數(shù)量增加。隨著存儲器件的速度增加，存儲器件中的大量信號線更快速地改變狀態(tài)，每個狀態(tài)變化都消耗功率。人們已經(jīng)采用各種方法來減少存儲器件的功耗。例如，已經(jīng)研制了一種技術(shù)來減少存儲器件所需的刷新速度，減少操作所有或部分存儲器件所需的電壓的幅度，以及減少當訪問另一存儲器件時由存儲器件消耗的功率。例如，當DRAM以這些模式工作時，通過將電源移交到輸入緩沖器而在某個DRAM刷新模式期間減少功耗。
如本領(lǐng)域所公知的，存儲器件一般連接到總線構(gòu)造中的控制器件，例如存儲控制器或系統(tǒng)控制器。在總線構(gòu)造中，幾個存儲器件彼此并聯(lián)連接并連接到控制器件。結(jié)果，當控制器件正在給一個存儲器件施加地址或數(shù)據(jù)時，所有其它存儲器件也接收該地址或數(shù)據(jù)。地址和數(shù)據(jù)通常通過接收機或輸入緩沖器耦合到數(shù)據(jù)和地址總線，其中接收機或輸入緩沖器可以是簡單的反相器。耦合到這些接收機之一的數(shù)據(jù)位或地址位每次改變狀態(tài)時，接收機進行切換，由此消耗功率。然而只有一個存儲器件將使用這些數(shù)據(jù)或地址。由切換所有其它存儲器件中的接收機所消耗的功率構(gòu)成浪費的功率。
已經(jīng)用于減少由無效存儲器件消耗的功率的一種技術(shù)是從無效存儲器件中的數(shù)據(jù)緩沖器中除去電源。使用這種方法，每個存儲器件對指令進行解碼，從而確定發(fā)布指令訪問存儲器件的時間。每個存儲器件也對地址進行解碼，以檢測存儲器訪問特定存儲器件的時間。存儲器件中的控制電路將電源移交到所有數(shù)據(jù)輸入緩沖器(也公知為寫接收機)，直到檢測到對那個特定存儲器件進行寫訪問為止。同樣，控制電路將電源移交到所有數(shù)據(jù)輸出緩沖器(也公知為讀發(fā)送機)，直到檢測到對那個特定存儲器件進行讀訪問為止。通過將電源移交給寫接收機和讀發(fā)送機，除非寫訪問或讀訪問分別針對那個存儲器件，可以實現(xiàn)由存儲器件消耗的功率的大大減少。
盡管當存儲器件無效時電源可以從數(shù)據(jù)接收機和發(fā)送機除去，但是電源同樣不能從指令和地址接收機除去，因為它們必須是有效的，以便檢測對該存儲器件進行讀訪問或?qū)懺L問的時間。如果電源從指令和地址緩沖器除去，則它們將不能將指令和地址信號耦合到檢測對該存儲器件進行讀訪問或?qū)懺L問的內(nèi)部電路。
盡管選擇性地將電源移交到寫接收機和讀發(fā)送機提供了減少功耗的優(yōu)點，但是這個優(yōu)點是以減小數(shù)據(jù)訪問速度為代價的。更具體地講，直到存儲器件已經(jīng)對針對該存儲器件的寫指令和地址進行了解碼，電源才開始施加于常規(guī)存儲器件中的寫接收機。直到電源已經(jīng)完全施加于寫接收機，寫接收機才能將寫數(shù)據(jù)耦合到存儲器件中的電路。在常規(guī)存儲器件中，通常需要6-8ns的時間來完全給存儲器件中的寫接收機供電。當利用300MHz時鐘信號進行工作時，例如，在寫接收機能將寫數(shù)據(jù)耦合到內(nèi)部電路之前將需要2個時鐘周期。結(jié)果，這種存儲器件的最小寫反應(yīng)時間是2個時鐘周期。然而通常希望寫反應(yīng)時間少于2個時鐘周期。通常使用各種技術(shù)設(shè)置存儲器件的寫反應(yīng)時間。對于有些存儲器件來說，要么沒有寫反應(yīng)時間，要么寫反應(yīng)時間固定在預(yù)定數(shù)量的時鐘周期上，例如1個時鐘周期。針對其它存儲器件，通過用戶對模式寄存器進行編程來設(shè)置寫反應(yīng)時間。在另外的存儲器件中，通過選擇存儲器件的讀反應(yīng)時間來設(shè)置寫反應(yīng)時間。寫反應(yīng)時間例如可以是少于讀反應(yīng)時間1或2個時鐘周期。在本例中，2個時鐘周期的最小寫反應(yīng)時間將限制讀反應(yīng)時間為3或4個時鐘周期。這個幅度的反應(yīng)時間使常規(guī)存儲器件的工作速度大大降低。
盡管選擇性地將電源移交到存儲器件中的寫接收機對存儲器件的寫反應(yīng)時間有不良影響，但是選擇性地將電源移交到存儲器件中的讀發(fā)送機對存儲器件的讀反應(yīng)時間不會有不良影響。這個差別的主要原因是直到讀指令和讀地址已經(jīng)耦合到存儲器件之后讀數(shù)據(jù)才能從存儲器件進行耦合，這是因為必須首先從存儲單元陣列訪問讀數(shù)據(jù)，然后耦合到存儲器件的數(shù)據(jù)總線端子。相反，伴隨著寫指令和寫地址已經(jīng)耦合到存儲器件或在此之后不久，寫數(shù)據(jù)就可以耦合到存儲器件的數(shù)據(jù)總線端子，因為寫數(shù)據(jù)接下來耦合到存儲單元陣列。因此，只對于將電源移交到寫接收機的情況存在由選擇性地將電源移交到接收機或發(fā)送機引起的增加反應(yīng)時間的問題。
因此需要一種電路和方法，在實現(xiàn)最小寫反應(yīng)時間比實現(xiàn)減少功率更重要的情況下，允許存儲器件在低功率模式下工作而又不對寫反應(yīng)時間造成不良影響。
發(fā)明內(nèi)容
存儲器件的方法和電路允許存儲器件要么在可以增加存儲器件的寫反應(yīng)時間的低功率模式下要么在可以使存儲器件的寫反應(yīng)時間最小的高功率模式下工作。在低功率模式中，存儲器件以上述常規(guī)的方式工作從而當存儲器件檢測到對那個存儲器件進行寫訪問時除外，其余時間將電源移交到存儲器件中的寫接收機。在高功率模式中，在大多數(shù)情況下電源沒有從寫接收機除去，從而寫接收機可以立即將寫數(shù)據(jù)耦合到內(nèi)部電路，由此避免了可能在低功率模式下工作時發(fā)生寫反應(yīng)時間的增加。然而，即使在高功率模式中，當存儲器件中的存儲單元行都不有效時，優(yōu)選從寫接收機除去電源。當存儲器件中的讀發(fā)送機有效時，甚至在高功率模式下也優(yōu)選從寫接收機除去電源。允許存儲器件在低功率模式或高功率模式下工作的方法和電路優(yōu)選用在動態(tài)隨機存取存儲(“DRAM”)器件中，并且這種DRAM器件可以用在計算機系統(tǒng)或一些其它電子系統(tǒng)中。
附圖簡述
圖1是常規(guī)存儲器件的方框圖，可以根據(jù)本發(fā)明的實施例修改該存儲器件以便在低功率模式或高功率模式下工作；圖2是根據(jù)本發(fā)明系統(tǒng)的一個實施例的方框圖，該系統(tǒng)允許圖1的存儲器件在低功率模式或高功率模式下工作；圖3是使用含有圖2的雙模式系統(tǒng)的圖1的存儲器件的計算機系統(tǒng)的方框圖。
發(fā)明的詳細說明圖1是可以利用根據(jù)本發(fā)明一個實施例的雙功率系統(tǒng)的常規(guī)同步動態(tài)隨機存取存儲器(“SDRAM”)2的方框圖。然而，應(yīng)該理解的是，本發(fā)明的各個實施例也可以用在其它類型的DRAM或其它類型的存儲器件中。
SDRAM2的工作由指令解碼器4響應(yīng)在控制總線6上接收到的高電平指令信號來控制。通常由存儲器控制器(圖1中未示出)產(chǎn)生的這些高電平指令信號是時鐘使能信號CKE*、時鐘信號CLK、芯片選擇信號CS*、寫使能信號WE*、行地址選通信號RAS*、列地址選通信號CAS*、以及數(shù)據(jù)掩碼信號DM，其中“*”表示低電平有效的信號。指令解碼器4包括多個輸入緩沖器或指令接收機，總體由參考標記10表示，通過它可以耦合高電平指令信號。如前所述，指令接收機10通常實際上在任何時候都被供電，因此可以檢測到針對存儲器件2的存儲器指令。指令解碼器4響應(yīng)高電平指令信號而產(chǎn)生指令信號序列，從而執(zhí)行由每個高電平指令信號表示的功能(例如，讀或?qū)?。這些指令信號以及它們實現(xiàn)它們的相應(yīng)功能的方式是常規(guī)的。因此，為了簡明起見，省略了對這些指令信號的進一步解釋。指令解碼器4也可以包括模式寄存器11，可以對其進行編程以控制SDRAM2的工作模式，例如其讀反應(yīng)時間。
SDRAM2包括通過地址總線14接收行地址和列地址的地址寄存器12。地址總線14一般連接到存儲器控制器(圖1中未示出)。地址寄存器12包括多個輸入緩沖器或地址接收機，總體由參考標記16表示。每個地址接收機16將相應(yīng)地址位耦合到地址寄存器12中的電路。如前所述，地址接收機16通常實際上在任何時候都被供電，因此SDRAM2可以確定有特定存儲指令針對它。行地址一般首先由地址寄存器12接收并施加于行地址多路復(fù)用器18。行地址多路復(fù)用器18將行地址耦合到與兩個存儲體20、22中的任何一個相關(guān)的大量元件，這取決于形成一部分行地址的存儲體地址位的狀態(tài)。與每個存儲體相關(guān)20、22有關(guān)的是儲存行地址的各個行地址鎖存器25以及對行地址進行解碼并將相應(yīng)信號施加于陣列20或22之一的行解碼器28。行地址多路復(fù)用器18也將行地址耦合到行地址鎖存器26，目的是刷新陣列20、22中的存儲單元。為了刷新目的由刷新計數(shù)器30產(chǎn)生行地址，其中刷新計數(shù)器30由刷新控制器32控制。而刷新控制器32輪到由指令解碼器4進行控制。
在行地址已經(jīng)施加于地址寄存器12并儲存在行地址鎖存器26之一中之后，列地址施加于地址寄存器12。地址寄存器12將列地址耦合到列地址鎖存器40。根據(jù)SDRAM2的工作模式，列地址通過脈沖(burst)計數(shù)器42耦合到列地址緩沖器44，或者當?shù)刂芳拇嫫?2從列地址輸出開始時耦合到脈沖計數(shù)器42，該脈沖計數(shù)器42將列地址序列施加到列地址緩沖器44。在任何情況下，列地址緩沖器44將列地址施加于列解碼器48，該列解碼器48將各個列信號施加于對應(yīng)的讀出放大器以及用于各個陣列20、22之一的相關(guān)列電路50、52。
要從陣列20、22之一讀出的數(shù)據(jù)分別耦合到陣列20、22之一的列電路50、52。然后該數(shù)據(jù)耦合到數(shù)據(jù)輸出寄存器56，該數(shù)據(jù)輸出寄存器56包括多個讀發(fā)送機，總體上用參考標記57表示。每個讀發(fā)送機57將各個數(shù)據(jù)位施加到數(shù)據(jù)總線58的各個導(dǎo)體。只有當響應(yīng)對該SDRAM2的讀存儲器訪問進行檢測而需要讀發(fā)送機57從而將讀數(shù)據(jù)耦合到數(shù)據(jù)總線58時，電源才正常施加于讀發(fā)送機57。將要寫入到陣列20、22之一的數(shù)據(jù)從數(shù)據(jù)總線58通過數(shù)據(jù)輸入寄存器60進行耦合。數(shù)據(jù)輸入寄存器60包括將寫數(shù)據(jù)的各個位從數(shù)據(jù)總線48耦合到數(shù)據(jù)輸入寄存器60中的內(nèi)部電路的多個寫接收機62。然后將寫數(shù)據(jù)耦合到列電路50、52，其中它們分別轉(zhuǎn)移到陣列20、22之一。掩碼寄存器64響應(yīng)數(shù)據(jù)掩碼DM信號，選擇性地改變流入列電路50、52和從列電路50、52流出的數(shù)據(jù)流，例如通過選擇地對將要從陣列20、22讀出的數(shù)據(jù)進行掩碼。如上所述，在常規(guī)SDRAM2中，只有在檢測到對該SDRAM2進行寫存儲訪問時，電源才正常地施加于寫接收機62。
用于允許圖1的SDRAM2或其它存儲器件在低功率、高寫反應(yīng)時間模式或高功率、低寫反應(yīng)時間模式下工作的系統(tǒng)100的一個實施例顯示在圖2中。
圖2所示的系統(tǒng)100包括邏輯電路110，當電源將要施加于寫接收機62時，該邏輯電路110接收大量輸入信號從而產(chǎn)生接收機使能信號“RXEN”(圖1)。邏輯電路110主要用于對這些輸入信號的某些組合進行解碼。為此，邏輯電路110優(yōu)選是指令解碼器4的一部分，盡管它也可以是SDRAM2的其它元件或SDRAM2的分離元件或一些其它存儲器件的一部分。
施加于邏輯電路110的輸入信號包括“低寫反應(yīng)時間”信號，該信號是有效的以便允許系統(tǒng)100在上述高功率、低寫反應(yīng)時間模式下工作。低寫反應(yīng)時間信號優(yōu)選由指令解碼器4中的模式寄存器11(圖1)提供，對其進行編程以便通過常規(guī)方式選擇這一模式。然而，低寫反應(yīng)時間信號或者可以由SDRAM2中的其它元件提供。例如，可以由選擇高功率、低寫反應(yīng)時間模式的邏輯電路(未示出)提供，如果這樣做，則允許存儲器件實現(xiàn)由用戶選擇的寫反應(yīng)時間，或者例如是基于讀反應(yīng)時間的反應(yīng)時間值的寫反應(yīng)時間。通過其它例子，低寫反應(yīng)時間信號可以是施加于SDRAM2的外部可訪問端子的信號，從而可以由SDRAM2外部的器件直接選擇高功率、低寫反應(yīng)時間模式或者低功率、高寫反應(yīng)時間模式。例如，該模式可以根據(jù)執(zhí)行它的軟件的性質(zhì)由微處理器來選擇。
被邏輯電路110解碼的另一輸入信號是“存儲體有效”信號，表示存儲體020(圖1)或存儲體122中的行已經(jīng)被激活。如本領(lǐng)域中所公知的，在從存儲單元的存儲體20、22中的任一個讀出或?qū)懭霐?shù)據(jù)之前，必須激活一行存儲單元。如果在SDRAM2中沒有激活行，則必須給寫接收機62施加電源將不限制寫訪問時間，因為激活SDRAM2的行所需要的時間要遠遠大于給寫接收機62加電所需要的時間要。為了其它目的，存儲體有效信號正常地存在于SDRAM2中。然而，如果它已經(jīng)不存在于SDRAM2中，則由常規(guī)手段提供。
施加于邏輯電路110的另一輸入信號是“下電”信號，它也通常存在于SDRAM2中。下電信號有源以表示當SDRAM2將要在相當一段時間內(nèi)無效時，應(yīng)該從SDRAM2中的許多電路除去電源。例如，在具有其中計算機系統(tǒng)是無效的“睡眠”模式的計算機系統(tǒng)中，SDRAM2通常是無效的，除了周期性地刷新存儲體20、22中的存儲單元之外。下電信號通常由指令解碼器4中的時鐘使能電路(未示出)提供，盡管或者可以由SDRAM2中的其它電路提供，或者在別處以常規(guī)方式或通過一些其它手段來提供。
邏輯電路的最終輸入信號是接收機使能信號“RXENΛ”信號，它通常是由指令解碼器4提供，從而以常規(guī)方式從寫接收機62除去電源。如前所述，在指令解碼器4檢測到對應(yīng)寫存儲訪問的指令并且行解碼器28檢測到對SDRAM2的訪問的任何時候，RXENΛ信號通常都是有效的。
邏輯電路110的工作將從下列的真值表中可以明顯看出，其中“1”表示有效狀態(tài)，“0”表示無效狀態(tài)，以及X表示“不關(guān)心”狀態(tài)，在該狀態(tài)下，當其它信號具有所示狀態(tài)時，不使用信號
該真值表可以由本領(lǐng)域技術(shù)人員使用，從而很容易地設(shè)計實現(xiàn)該表所表示的功能的邏輯電路110。
從上述真值表可以看出，在高功率、低寫反應(yīng)時間模式中，在SDRAM2中的存儲體20、22有效的并且SDRAM2沒有切換到其下電模式的任何時候，RXEN信號都是有效的，從而將電源施加于寫接收機62，而與指令解碼器4是否試圖除去或施加電源到寫接收機62無關(guān)。在低功率、高寫反應(yīng)時間模式中，來自指令解碼器4的RXENΛ信號使RXEN信號有效，從而將電源施加于寫接收機62，只要SDRAM2中的存儲體20、22有效并且SDRAM2沒有被切換到其下電模式。然而，在任何一種模式中，如果SDRAM2中的存儲體20、22不是有效的或者SDRAM2已經(jīng)被切換到其下電模式，則不會將電源施加于寫接收機62。
參見圖2，系統(tǒng)100還包括接收機使能邏輯電路120，它接收來自邏輯電路110的信號RXEN信號和“接收機關(guān)閉”RXOff信號。在將電源施加于讀發(fā)送機57(圖1)從而允許讀發(fā)送機57將讀數(shù)據(jù)提供給數(shù)據(jù)總線58的任何時候，RXOff信號都是有效的。RXOff信號優(yōu)選由SDRAM2中的用于將電源施加給讀發(fā)送機57的常規(guī)電路提供。為此，接收機使能邏輯電路120優(yōu)選位于寫接收機62和讀發(fā)送機57附近，通常將它們制造在非常接近SDRAM2的數(shù)據(jù)總線端子的位置上。接收機使能邏輯電路120非常接近寫接收機62和讀發(fā)送機57是接收機使能邏輯電路120沒有作為邏輯電路110的一部分在圖2中示出的原因。然而，應(yīng)該理解的是，接收機使能邏輯電路120和邏輯電路110可以組合成單個邏輯電路，并且接收機使能邏輯電路120或者邏輯電路110可以分成兩個或多個分離的邏輯電路。
在工作時，在RXEN信號是有效的任何時候，接收機使能邏輯電路120輸出有效電源信號“PWR”，除非RXOff信號是有效的。因此，RXOff信號優(yōu)先于PWR信號。一從讀發(fā)送機57除去電源，RXOff信號就轉(zhuǎn)變到無效狀態(tài)以允許接收機使能邏輯電路120輸出有效PWR信號。
進一步如圖2所示，來自接收機使能邏輯電路120的PWR信號耦合到寫接收機62的電源使能輸入端，在圖2中示出了兩個寫接收機62。寫接收機62從數(shù)據(jù)總線58接收相應(yīng)寫數(shù)據(jù)位，并將寫數(shù)據(jù)位提供給可以是常規(guī)設(shè)計的相應(yīng)數(shù)據(jù)高速緩沖存儲器電路130。寫數(shù)據(jù)可以儲存在數(shù)據(jù)高速緩沖存儲器電路130中，然后通過合適的數(shù)據(jù)通路電路(未示出)耦合到存儲單元的存儲體20、22。當然，寫數(shù)據(jù)也可以通過其它手段從寫接收機62耦合到存儲體20、22。
如上所述，反應(yīng)時間模式可以通過以合適的方式對模式寄存器11(圖1)進行編程來選擇。然而，也可以使用其它技術(shù)在高功率、低寫反應(yīng)時間模式或低功率、高寫反應(yīng)時間模式之間進行選擇。例如，邏輯電路110可以設(shè)計成作為通過外部可訪問端子而施加于SDRAM2的信號的函數(shù)來選擇低功率、高寫反應(yīng)時間模式或高功率、低寫反應(yīng)時間模式。外部信號可以通過處理器(圖2中未示出)或其它電路供給，這取決于要執(zhí)行的軟件的性質(zhì)。如果處理器執(zhí)行存儲器增強應(yīng)用，例如圖表程序，則可以選擇高功率、低寫反應(yīng)時間模式。如果處理器執(zhí)行不是存儲器增強的應(yīng)用，例如類似于電子制表軟件的計算增強程序，則處理器可以選擇低功率、高寫反應(yīng)時間模式。
當然，寫反應(yīng)時間模式可以通過作為讀反應(yīng)時間的函數(shù)選擇寫反應(yīng)時間而以常規(guī)方式來確定。如果選擇3個時鐘周期的讀反應(yīng)時間，例如，則寫反應(yīng)時間將通過適當?shù)氖侄巫詣釉O(shè)置為2個時鐘周期(如果寫反應(yīng)時間小于讀反應(yīng)時間一個時鐘周期)或者1個時鐘周期(如果寫反應(yīng)時間小于讀反應(yīng)時間兩個時鐘周期)。如果寫反應(yīng)時間小于讀反應(yīng)時間兩個時鐘周期，則邏輯電路110可以設(shè)計成自動選擇高功率、低寫反應(yīng)時間模式，從而允許SDRAM2以1個時鐘周期的寫反應(yīng)時間進行工作。如果寫反應(yīng)時間小于讀反應(yīng)時間一個時鐘周期，則邏輯電路110將選擇低功率、高寫反應(yīng)時間模式，因為如果SDRAM2以2個時鐘周期的寫反應(yīng)時間進行工作，則通過使用高功率模式將不能獲得優(yōu)點。其它技術(shù)也可以用于選擇寫反應(yīng)時間和/或是否使用高功率、低寫反應(yīng)時間。
圖3示出可以使用SDRAM2或一些其他存儲器件的計算機系統(tǒng)400的實施例或者根據(jù)本發(fā)明的系統(tǒng)的某個其它實施例，其中所述計算機系統(tǒng)400含有用于允許在低功率模式或高功率模式工作的系統(tǒng)100。計算機系統(tǒng)400包括用于進行各種計算功能的處理器402，例如運行特殊軟件，從而執(zhí)行特殊的計算或任務(wù)。處理器402包括處理器總線404，該處理器總線404通常包括地址總線、控制總線和數(shù)據(jù)總線。此外，計算機系統(tǒng)400包括耦合到處理器402的一個或多個諸如鍵盤或鼠標的輸入器件414，從而允許操作者與計算機系統(tǒng)400交互。通常，計算機系統(tǒng)400也包括耦合到處理器402的一個或多個輸出器件416，例如通常是打印機或視頻終端的輸出器件。一個或多個數(shù)據(jù)存儲器件418也通常耦合到處理器402，從而儲存數(shù)據(jù)或從外部存儲介質(zhì)(未示出)取回數(shù)據(jù)。典型的存儲器件418的例子包括硬盤和軟盤、磁帶和光盤只讀存儲器(CD-ROM)。處理器402也通常通過存儲器控制器430耦合到高速緩沖存儲器426和SDRAM2，其中所述高速緩沖存儲器426通常是靜態(tài)隨機存取存儲器(“SRAM”)。存儲器控制器430包括耦合到地址總線14(圖1)的地址總線，從而將行地址和列地址耦合到DRAM2。存儲器控制器430還包括控制總線，該控制總線將指令信號耦合到SDRAM2的控制總線6。SDRAM2的外部數(shù)據(jù)總線58直接或通過存儲器控制器430耦合到處理器402的數(shù)據(jù)總線。
從前面的說明中應(yīng)該認識到，盡管為了說明的目的而在這里介紹了本發(fā)明的具體實施例，但是在不脫離本發(fā)明的精神和范圍的情況下可以做各種修改。因而，本發(fā)明只受所附權(quán)利要求書的限制。
權(quán)利要求
1.一種用在存儲器件中的寫接收機控制電路，用于使多個寫接收機在高功率、低寫反應(yīng)時間模式或低功率、高寫反應(yīng)時間模式下工作，所述寫接收機控制電路包括接收第一信號和第二信號的邏輯電路，其中所述第一信號表示高功率、低寫反應(yīng)時間模式是否已經(jīng)啟動，所述第二信號表示讀發(fā)送機是否有效，所述邏輯電路可響應(yīng)表示所述高功率、低寫反應(yīng)時間模式已經(jīng)啟動的第一信號，從而當所述讀發(fā)送機無效時，將電源施加于所述寫接收機，而與所述寫接收機是否有效無關(guān)，并且在所述讀發(fā)送機有效時從所述寫接收機除去電源，所述邏輯電路還可響應(yīng)表示高功率、低寫反應(yīng)時間模式?jīng)]有啟動的第一信號，從而當所述寫接收機有效并且所述讀接收機無效時，將電源施加于所述寫接收機，并且當所述寫接收機無效或所述讀發(fā)送機有效時從所述寫接收機除去電源。
2.根據(jù)權(quán)利要求1所述的寫接收機控制電路，其中所述邏輯電路還接收表示存儲單元行是否有效的第三信號，并且其中所述邏輯電路進一步可用于響應(yīng)表示存儲單元行無效的第三信號，從而禁止將電源施加于所述寫接收機，而與所述第一和第二信號的狀態(tài)無關(guān)。
3.根據(jù)權(quán)利要求1所述的寫接收機控制電路，其中所述邏輯電路還接收表示下電模式是否有效的第三信號，并且其中所述邏輯電路進一步可用于響應(yīng)表示下電模式有效的第三信號，從而禁止將電源施加于所述寫接收機，而與所述第一和第二信號的狀態(tài)無關(guān)。
4.根據(jù)權(quán)利要求1所述的寫接收機控制電路，還包括用于產(chǎn)生所述第一信號的模式寄存器，在第一狀態(tài)下對所述模式寄存器進行編程以促使所述第一信號表示高功率、低寫反應(yīng)時間模式已經(jīng)啟動，并且在第二狀態(tài)下對所述模式寄存器進行編程以促使所述第一信號表示高功率、低寫反應(yīng)時間模式?jīng)]有啟動。
5.根據(jù)權(quán)利要求4所述的寫接收機控制電路，其中通過對信號的組合進行解碼來對所述模式寄存器進行編程。
6.根據(jù)權(quán)利要求1所述的寫接收機控制電路，還包括用于產(chǎn)生所述第一信號的模式控制電路，該模式控制電路確定寫反應(yīng)時間并且產(chǎn)生作為所確定的寫反應(yīng)時間是否大于通過以高功率、低寫反應(yīng)時間模式來操作寫接收機可取得的寫反應(yīng)時間函數(shù)的所述第一信號。
7.根據(jù)權(quán)利要求6所述的寫接收機控制電路，其中所述模式控制電路還接收表示讀反應(yīng)時間的第三信號，并且其中所述模式控制電路可操作用于確定作為由該第三信號表示的讀反應(yīng)時間函數(shù)的寫反應(yīng)時間。
8.根據(jù)權(quán)利要求1所述的寫接收機控制電路，其中所述邏輯電路包括集成電路，并且其中所述第一信號包括通過所述集成電路的外部可訪問的端子施加于所述邏輯電路的信號。
9.一種存儲器件，包括行地址電路，可操作用于接收和解碼施加于所述存儲器件的外部地址端子的行地址信號；列地址電路，可操作用于接收和解碼施加于所述外部地址端子的列地址信號；存儲單元陣列，可操作用于儲存在由所述解碼的行地址信號和所述解碼的列地址信號所確定的位置上寫入所述陣列或從所述陣列讀取的數(shù)據(jù)；數(shù)據(jù)通路電路，可操作用于耦合對應(yīng)所述陣列和所述存儲器件的外部數(shù)據(jù)端子之間的數(shù)據(jù)的數(shù)據(jù)信號，所述數(shù)據(jù)通路電路包括多個寫接收機和多個讀發(fā)送機，每個所述寫接收機耦合到所述外部數(shù)據(jù)端子的相應(yīng)一個上，每個所述讀發(fā)送機耦合到所述外部數(shù)據(jù)端子的相應(yīng)一個上；指令解碼器，可操作用于對施加于所述存儲器件的相應(yīng)外部指令端子的多個指令信號進行解碼，所述指令解碼器可操作用于產(chǎn)生對應(yīng)于已解碼的指令信號的控制信號；寫接收機控制電路，使所述寫接收機在高功率、低寫反應(yīng)時間模式或低功率、高寫反應(yīng)時間模式下工作，所述寫接收機控制電路包括接收第一信號和第二信號的邏輯電路，其中所述第一信號表示高功率、低寫反應(yīng)時間模式是否已經(jīng)啟動，所述第二信號表示讀發(fā)送機是否有效，所述邏輯電路可操作響應(yīng)于表示高功率、低寫反應(yīng)時間模式已經(jīng)啟動的第一信號，從而當所述讀發(fā)送機無效時，將電源施加于所述寫接收機，而與所述寫接收機是否有效無關(guān)，并且在所述讀發(fā)送機有效時從所述寫接收機除去電源，所述邏輯電路還可操作響應(yīng)于表示高功率、低寫反應(yīng)時間模式?jīng)]有啟動的第一信號，從而當所述寫接收機有效并且所述讀接收機無效時，將電源施加于所述寫接收機，并且當所述寫接收機無效或所述讀發(fā)送機有效時從所述寫接收機除去電源；以及耦合到所述寫接收機控制電路的模式控制電路，所述模式控制電路產(chǎn)生所述第一信號，并且將所述第一信號施加于所述寫接收機控制電路。
10.根據(jù)權(quán)利要求9所述的存儲器件，其中所述邏輯電路還接收表示所述陣列中的存儲單元行是否有效的第三信號，并且其中所述邏輯電路進一步可操作用于響應(yīng)表示存儲單元行無效的所述第三信號，而禁止將電源施加于所述寫接收機，而與所述第一和第二信號的狀態(tài)無關(guān)。
11.根據(jù)權(quán)利要求9所述的存儲器件，其中所述邏輯電路還接收表示所述存儲器件是否在下電模式下工作的第三信號，并且其中所述邏輯電路進一步可操作用于響應(yīng)表示所述存儲器件在下電模式下工作的所述第三信號，而禁止將電源施加于所述寫接收機，而與所述第一和第二信號的狀態(tài)無關(guān)。
12.根據(jù)權(quán)利要求9所述的存儲器件，其中所述模式控制電路包括用于產(chǎn)生所述第一信號的模式寄存器，在第一狀態(tài)下對所述模式寄存器進行編程以促使所述第一信號表示高功率、低寫反應(yīng)時間模式已經(jīng)啟動，并且在第二狀態(tài)下對所述模式寄存器進行編程以促使所述第一信號表示高功率、低寫反應(yīng)時間模式?jīng)]有啟動。
13.根據(jù)權(quán)利要求12所述的存儲器件，其中所述模式寄存器包含在所述指令解碼器中，并且其中所述模式寄存器通過對多個所述指令信號進行解碼來編程。
14.根據(jù)權(quán)利要求9所述的存儲器件，其中所述模式控制電路包括用于產(chǎn)生所述第一信號的第二邏輯電路，所述第二邏輯電路確定寫反應(yīng)時間，并且產(chǎn)生作為所確定的寫反應(yīng)時間是否大于通過以高功率、低寫反應(yīng)時間模式來操作所述寫接收機可取得的寫反應(yīng)時間函數(shù)的所述第一信號。
15.根據(jù)權(quán)利要求14所述的存儲器件，其中所述第二邏輯電路接收表示讀反應(yīng)時間的第三信號，并且其中所述第二邏輯電路可操作用于確定作為由所述第三信號表示的讀反應(yīng)時間函數(shù)的寫反應(yīng)時間。
16.根據(jù)權(quán)利要求9所述的存儲器件，其中所述模式控制電路包括從所述存儲器件的外部可訪問端子到所述邏輯電路的信號通路，以便所述第一信號可包括通過所述存儲器件的外部可訪問端子施加于所述邏輯電路的信號。
17.根據(jù)權(quán)利要求9所述的存儲器件，其中所述存儲器件包括動態(tài)隨機存取存儲器件。
18.根據(jù)權(quán)利要求9所述的存儲器件，其中所述邏輯電路還接收表示所述存儲器件的工作參數(shù)的第三信號，并且其中所述邏輯電路可操作用于作為所述第一、第二和第三信號的函數(shù)而將電源施加于所述寫接收機。
19.根據(jù)權(quán)利要求18所述的存儲器件，其中所述邏輯電路包括第一電路，產(chǎn)生作為所述第一信號和第三信號函數(shù)的接收機使能信號；以及第二電路，作為所述接收機使能信號和所述第二信號的函數(shù)而將電源施加于所述寫接收機。
20.根據(jù)權(quán)利要求19所述的存儲器件，其中所述存儲器件包括集成電路，并且其中將所述第一電路制造在該集成電路上，并且它離所述指令解碼器比離所述寫接收機更近，并且其中將所述第二電路制造在該集成電路上，并它離所述寫接收機比離所述指令解碼器更近。
21.存儲器件，包括行地址電路，可操作用于接收和解碼施加于所述存儲器件的外部地址端子的行地址信號；列地址電路，可操作用于接收和解碼施加于所述外部地址端子的列地址信號；存儲單元陣列，可操作用于儲存在由所述解碼的行地址信號和所述解碼的列地址信號所確定的位置上寫入所述陣列或從所述陣列讀取的數(shù)據(jù)；數(shù)據(jù)通路電路，可操作用于耦合對應(yīng)于所述陣列和所述存儲器件的外部數(shù)據(jù)端子之間的數(shù)據(jù)的數(shù)據(jù)信號；指令解碼器，可操作用于對施加于所述存儲器件的相應(yīng)外部指令端子的多個指令信號進行解碼，所述指令解碼器可操作用于產(chǎn)生對應(yīng)于所述解碼的指令信號的控制信號；寫反應(yīng)時間控制電路，可操作用于設(shè)置所述存儲器件的寫反應(yīng)時間，而與所述存儲器件的讀反應(yīng)時間無關(guān)。
22.根據(jù)權(quán)利要求21所述的存儲器件，其中所述寫反應(yīng)時間控制電路包括接收表示所述讀反應(yīng)時間的信號的邏輯電路，并且其中所述邏輯電路確定作為由所述信號表示的所述讀反應(yīng)時間函數(shù)的寫反應(yīng)時間。
23.根據(jù)權(quán)利要求22所述的存儲器件，其中所述邏輯電路確定比讀反應(yīng)時間小預(yù)定值的寫反應(yīng)時間。
24.根據(jù)權(quán)利要求21所述的存儲器件，其中所述寫反應(yīng)時間控制電路包括模式寄存器，對所述模式寄存器進行編程以選擇寫反應(yīng)時間。
25.根據(jù)權(quán)利要求24所述的存儲器件，其中所述模式寄存器包含在所述指令解碼器中，并且其中所述模式寄存器通過對多個所述指令信號進行解碼而編程。
26.根據(jù)權(quán)利要求21所述的存儲器件，其中所述寫反應(yīng)時間控制電路包括來自所述存儲器件的外部可訪問端子的信號通路，從而可以通過經(jīng)所述存儲器件的外部可訪問端子施加信號來選擇寫反應(yīng)時間。
27.根據(jù)權(quán)利要求21所述的存儲器件，其中所述存儲器件包括動態(tài)隨機存取存儲器件。
28.一種計算機系統(tǒng)，包括處理器，具有處理器總線；輸入器件，經(jīng)所述處理器總線耦合到所述處理器，從而允許數(shù)據(jù)進入所述計算機系統(tǒng)；輸出器件，經(jīng)所述處理器總線耦合到所述處理器，從而允許數(shù)據(jù)從所述計算機系統(tǒng)輸出；數(shù)據(jù)存儲器件，經(jīng)所述處理器總線耦合到所述處理器，從而允許數(shù)據(jù)從大規(guī)模存儲器件讀出；存儲器控制器，經(jīng)所述處理器總線耦合到所述處理器；以及存儲器件，耦合到所述存儲器控制器，所述存儲器件包括行地址電路，可操作用于接收和解碼施加于所述存儲器件的外部地址端子的行地址信號；列地址電路，可操作用于接收和解碼施加于所述外部地址端子的列地址信號；存儲單元陣列，可操作用于儲存在由所述解碼的行地址信號和所述解碼的列地址信號所確定的位置上寫入所述陣列或從所述陣列讀取的數(shù)據(jù)；數(shù)據(jù)通路電路，可操作用于耦合對應(yīng)于所述陣列和所述存儲器件的外部數(shù)據(jù)端子之間的數(shù)據(jù)的數(shù)據(jù)信號，所述數(shù)據(jù)通路電路包括多個寫接收機和多個讀發(fā)送機，其中每個所述寫接收機耦合到所述外部數(shù)據(jù)端子中的相應(yīng)一個上，每個所述讀發(fā)送機耦合到所述外部數(shù)據(jù)端子中的相應(yīng)一個上；指令解碼器，可操作用于對施加于所述存儲器件的相應(yīng)外部指令端子的多個指令信號進行解碼，該指令解碼器可操作用于產(chǎn)生對應(yīng)于已解碼的指令信號的控制信號；寫接收機控制電路，使所述寫接收機在高功率、低寫反應(yīng)時間模式或低功率、高寫反應(yīng)時間模式下工作，所述寫接收機控制電路包括接收第一信號和第二信號的邏輯電路，其中所述第一信號表示高功率、低寫反應(yīng)時間模式是否已經(jīng)啟動，所述第二信號表示所述讀發(fā)送機是否有效，所述邏輯電路可操作響應(yīng)于表示高功率、低寫反應(yīng)時間模式已經(jīng)啟動的第一信號，從而當所述讀發(fā)送機無效時，將電源施加于所述寫接收機，而與所述寫接收機是否有效無關(guān)，并且在所述讀發(fā)送機有效時從所述寫接收機除去電源，所述邏輯電路還可操作響應(yīng)于表示高功率、低寫反應(yīng)時間模式?jīng)]有啟動的第一信號，從而當所述寫接收機有效并且所述讀接收機無效時，將電源施加于所述寫接收機，并且當所述寫接收機無效或當所述讀發(fā)送機有效時從所述寫接收機除去電源；以及模式控制電路，耦合到所述寫接收機控制電路，所述模式控制電路產(chǎn)生所述第一信號，并且將所述第一信號施加于所述寫接收機控制電路。
29.根據(jù)權(quán)利要求28所述的計算機系統(tǒng)，其中所述邏輯電路還接收表示所述陣列中的存儲單元行是否有效的第三信號，并且其中所述邏輯電路可進一步操作用于響應(yīng)表示存儲單元行無效的所述第三信號，而禁止將電源施加于所述寫接收機，而與所述第一和第二信號的狀態(tài)無關(guān)。
30.根據(jù)權(quán)利要求28所述的計算機系統(tǒng)，其中所述邏輯電路還接收表示所述存儲器件是否在下電模式工作的第三信號，并且其中所述邏輯電路可進一步操作用于響應(yīng)表示所述存儲器件在下電模式工作的所述第三信號，而禁止將電源施加于所述寫接收機，而與所述第一和第二信號的狀態(tài)無關(guān)。
31.根據(jù)權(quán)利要求28所述的計算機系統(tǒng)，其中所述模式控制電路包括用于產(chǎn)生所述第一信號的模式寄存器，在第一狀態(tài)下對所述模式寄存器進行編程，以促使所述第一信號表示高功率、低寫反應(yīng)時間模式已經(jīng)啟動，并且在第二狀態(tài)下對所述模式寄存器進行編程，以促使所述第一信號表示高功率、低寫反應(yīng)時間模式?jīng)]有啟動。
32.根據(jù)權(quán)利要求31所述的計算機系統(tǒng)，其中所述模式寄存器包含在所述指令解碼器中，并且其中所述模式寄存器通過對多個所述指令信號解碼來編程。
33.根據(jù)權(quán)利要求28所述的計算機系統(tǒng)，其中所述模式控制電路包括用于產(chǎn)生所述第一信號的第二邏輯電路，所述第二邏輯電路確定寫反應(yīng)時間，并且產(chǎn)生作為所確定的寫反應(yīng)時間是否大于通過以高功率、低寫反應(yīng)時間模式來操作所述寫接收機可取得的寫反應(yīng)時間函數(shù)的第一信號。
34.根據(jù)權(quán)利要求33所述的計算機系統(tǒng)，其中所述第二邏輯電路接收表示讀反應(yīng)時間的第三信號，并且其中所述第二邏輯電路可操作用于確定作為由所述第三信號表示的讀反應(yīng)時間函數(shù)的寫反應(yīng)時間。
35.根據(jù)權(quán)利要求28所述的計算機系統(tǒng)，其中所述模式控制電路包括從所述存儲器件的外部可訪問端子到所述邏輯電路的信號通路，從而所述第一信號可包括通過所述存儲器件的外部可訪問端子施加于所述邏輯電路的信號。
36.根據(jù)權(quán)利要求28所述的計算機系統(tǒng)，其中所述存儲器件包括動態(tài)隨機存取存儲器件。
37.根據(jù)權(quán)利要求28所述的計算機系統(tǒng)，其中所述邏輯電路還接收表示所述存儲器件的工作參數(shù)的第三信號，并且其中所述邏輯電路可操作用于作為所述第一、第二和第三信號的函數(shù)而將電源施加于所述寫接收機。
38.根據(jù)權(quán)利要求37所述的計算機系統(tǒng)，其中所述邏輯電路包括第一電路，產(chǎn)生作為所述第一信號和第三信號函數(shù)的接收機使能信號；以及第二電路，作為所述接收機使能信號和所述第二信號的函數(shù)而將電源施加于所述寫接收機。
39.根據(jù)權(quán)利要求38所述的計算機系統(tǒng)，其中所述存儲器件包括集成電路，并且其中將所述第一電路制造在所述集成電路上，并且它離所述指令解碼器比離所述寫接收機更近，并且將所述第二電路制造在所述集成電路上，并且它離所述寫接收機比離所述指令解碼器更近。
40.一種計算機系統(tǒng)，包括處理器，具有處理器總線；輸入器件，經(jīng)所述處理器總線耦合到所述處理器，從而允許數(shù)據(jù)進入所述計算機系統(tǒng)；輸出器件，經(jīng)所述處理器總線耦合到所述處理器，從而允許數(shù)據(jù)從所述計算機系統(tǒng)輸出；數(shù)據(jù)存儲器件，經(jīng)所述處理器總線耦合到所述處理器，從而允許數(shù)據(jù)從大規(guī)模存儲器件讀出；存儲器控制器，經(jīng)所述處理器總線耦合到所述處理器；以及存儲器件，耦合到所述存儲器控制器，所述存儲器件包括行地址電路，可操作用于接收和解碼施加于所述存儲器件的外部地址端子的行地址信號；列地址電路，可操作用于接收和解碼施加于所述外部地址端子的列地址信號；存儲單元陣列，可操作用于儲存在由所述解碼的行地址信號和所述解碼的列地址信號確定的位置上寫入所述陣列或從所述陣列讀取的數(shù)據(jù)；數(shù)據(jù)通路電路，可操作用于耦合對應(yīng)于所述陣列和所述存儲器件的外部數(shù)據(jù)端子之間的數(shù)據(jù)的數(shù)據(jù)信號；指令解碼器，可操作用于對施加于所述存儲器件的相應(yīng)外部指令端子的多個指令信號進行解碼，所述指令解碼器可操作用于產(chǎn)生對應(yīng)于已解碼的指令信號的控制信號；寫反應(yīng)時間控制電路，可操作用于設(shè)置所述存儲器件的寫反應(yīng)時間，而與所述存儲器件的所述讀反應(yīng)時間無關(guān)。
41.根據(jù)權(quán)利要求40所述的計算機系統(tǒng)，其中所述寫反應(yīng)時間控制電路包括接收表示讀反應(yīng)時間的信號的邏輯電路，并且其中所述邏輯電路確定作為由所述信號表示的讀反應(yīng)時間函數(shù)的寫反應(yīng)時間。
42.根據(jù)權(quán)利要求41所述的計算機系統(tǒng)，其中所述邏輯電路確定比讀反應(yīng)時間小預(yù)定值的寫反應(yīng)時間。
43.根據(jù)權(quán)利要求40所述的計算機系統(tǒng)，其中所述寫反應(yīng)時間控制電路包括模式寄存器，對所述模式寄存器進行編程以選擇寫反應(yīng)時間。
44.根據(jù)權(quán)利要求43所述的計算機系統(tǒng)，其中所述模式寄存器包含在所述指令解碼器中，并且其中所述模式寄存器通過對多個所述指令信號進行解碼而編程。
45.根據(jù)權(quán)利要求40所述的計算機系統(tǒng)，其中所述寫反應(yīng)時間控制電路包括來自所述存儲器件的外部可訪問端子的信號通路，從而可以通過經(jīng)所述存儲器件的外部可訪問端子施加信號來選擇寫反應(yīng)時間。
46.根據(jù)權(quán)利要求40所述的計算機系統(tǒng)，其中所述存儲器件包括動態(tài)隨機存取存儲器件。
47.在具有用于從數(shù)據(jù)總線接收相應(yīng)數(shù)據(jù)位的多個寫接收機和用于向數(shù)據(jù)總線施加相應(yīng)數(shù)據(jù)位的多個讀發(fā)送機的存儲器件中，在高功率、低寫反應(yīng)時間模式或者低功率、高寫反應(yīng)時間模式下操作所述寫接收機的方法，包括當所述寫接收機正在高功率、低寫反應(yīng)時間模式下工作時，在所述讀發(fā)送機無效時，將電源施加于所述寫接收機，而與所述寫接收機是否有效無關(guān)；當所述寫接收機正在高功率、低寫反應(yīng)時間模式下工作時，當所述讀發(fā)送機有效時，從所述寫接收機除去電源；當所述寫接收機正在低功率、高寫反應(yīng)時間模式下工作時，在所述寫接收機有效并且所述讀接收機無效時，將電源施加于所述寫接收機；以及當所述寫接收機正在低功率、高寫反應(yīng)時間模式下工作時，在所述接收機無效或者所述讀發(fā)送機有效時，將電源移交到所述寫接收機。
48.根據(jù)權(quán)利要求47所述的方法，還包括確定所述存儲器件中的存儲單元行是否有效；如果確定所述存儲器件中的存儲單元行是有效的，則允許將電源施加于所述寫接收機；并且如果確定所述存儲器件中的存儲單元行是無效的，則禁止將電源施加于所述寫接收機。
49.根據(jù)權(quán)利要求47所述的方法，還包括確定所述存儲器件是否正在下電模式下工作；如果確定所述存儲器件不是在下電模式下工作，則允許將電源施加于所述寫接收機；并且如果確定所述存儲器件是在下電模式下工作，則禁止將電源施加于所述寫接收機。
50.根據(jù)權(quán)利要求47所述的方法，還包括通過對所述存儲器件中的模式寄存器進行編程來選擇高功率、低寫反應(yīng)時間模式或低功率、高寫反應(yīng)時間模式。
51.根據(jù)權(quán)利要求47所述的方法，還包括通過向所述存儲器件的外部可訪問端子施加信號來選擇高功率、低寫反應(yīng)時間模式或低功率、高寫反應(yīng)時間模式。
52.根據(jù)權(quán)利要求47所述的方法，還包括通過以下方式來選擇高功率、低寫反應(yīng)時間模式或低功率、高寫反應(yīng)時間模式確定寫反應(yīng)時間；如果所確定的寫反應(yīng)時間大于要求所述寫接收機在高功率、低寫反應(yīng)時間模式下工作的寫反應(yīng)時間，則選擇低功率、高寫反應(yīng)時間模式；以及如果所確定的寫反應(yīng)時間小于或等于要求所述寫接收機在高功率、低寫反應(yīng)時間模式下工作的寫反應(yīng)時間，則選擇高功率、低寫反應(yīng)時間模式。
53.根據(jù)權(quán)利要求52所述的方法，其中確定所述寫反應(yīng)時間的行為包括確定作為所述存儲器件的讀反應(yīng)時間函數(shù)的寫反應(yīng)時間。
54.根據(jù)權(quán)利要求47所述的方法，其中所述存儲器件包括動態(tài)隨機存取存儲器件。
55.在具有用于從數(shù)據(jù)總線接收相應(yīng)數(shù)據(jù)位的多個寫接收機和用于向數(shù)據(jù)總線施加相應(yīng)數(shù)據(jù)位的多個讀發(fā)送機的存儲器件中，一種操作所述寫接收機的方法，包括獨立于所述存儲器件的讀反應(yīng)時間而確定所述存儲器件的寫反應(yīng)時間；以及作為所確定的寫反應(yīng)時間的函數(shù)，將電源施加于所述寫接收機。
56.根據(jù)權(quán)利要求55所述的方法，其中作為所確定的寫反應(yīng)時間的函數(shù)而將電源施加于所述寫接收機的行為包括如果確定的寫反應(yīng)時間大于預(yù)定的寫反應(yīng)時間，則在所述寫接收機有效并且所述讀接收機無效時，將電源施加于所述寫接收機；如果確定的寫反應(yīng)時間大于預(yù)定的寫反應(yīng)時間，則在所述寫接收機無效或者所述讀發(fā)送機有效時，將電源移交到所述寫接收機；如果確定的寫反應(yīng)時間小于或等于預(yù)定的寫反應(yīng)時間，則在所述讀發(fā)送機無效時，將電源施加于所述寫接收機，而與所述寫接收機是否有效無關(guān)；以及如果確定的寫反應(yīng)時間小于或等于預(yù)定的寫反應(yīng)時間，則在所述讀發(fā)送機有效時，將電源從所述寫接收機除去。
57.根據(jù)權(quán)利要求55所述的方法，其中獨立于所述存儲器件的讀反應(yīng)時間而確定所述存儲器件的寫反應(yīng)時間的行為包括對所述存儲器件中的模式寄存器進行編程，從而選擇所述寫反應(yīng)時間。
58.根據(jù)權(quán)利要求55所述的方法，其中獨立于所述存儲器件的讀反應(yīng)時間而確定所述存儲器件的寫反應(yīng)時間的行為包括通過所述存儲器件的外部可訪問端子施加信號。
59.根據(jù)權(quán)利要求55所述的方法，其中所述存儲器件包括動態(tài)隨機存取存儲器件。
全文摘要
一種邏輯電路使動態(tài)隨機存取存儲器中的寫接收機在低功率模式、高寫反應(yīng)時間模式或高功率模式、低寫反應(yīng)時間模式下工作。邏輯電路接收表示高功率、低寫反應(yīng)時間模式是否已經(jīng)啟動的第一信號、表示存儲器件中的存儲單元行是否有效的第二信號、表示存儲器件是否正工作在下電模式下的第三信號以及表示存儲器件的讀發(fā)送機是否有效的第四信號。如果存儲器件中的存儲單元行是有效的、存儲器件不工作在下電模式下以及存儲器件中的讀發(fā)送機無效，則無論何時高功率、低寫反應(yīng)時間模式已經(jīng)啟動，邏輯電路都保持提供給寫接收機的電源。
文檔編號G11C7/00GK1748261SQ200380109680
公開日2006年3月15日 申請日期2003年12月9日 優(yōu)先權(quán)日2002年12月11日
發(fā)明者克里斯托弗·S·約翰遜, 布賴恩·約翰遜 申請人:米克倫技術(shù)公司