專利名稱：差動(dòng)放大器以及使用該差動(dòng)放大器的位線讀放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于讀出和放大半導(dǎo)體存儲(chǔ)器中的數(shù)據(jù)且輸出數(shù)據(jù)的位線讀放大器(bit-line sense amplifier)，具體地說，本發(fā)明涉及一種位線讀放大器，該位線讀放大器能夠通過使用由多個(gè)切換控制信號(hào)所控制的多個(gè)切換元件以循序方式來修改放大方法，以補(bǔ)償該讀放大器的偏移電壓(offsetvoltage)。
背景技術(shù)：
通常，位線讀放大器讀出且放大位線上的數(shù)據(jù)，并且在數(shù)據(jù)總線上輸出數(shù)據(jù)，而數(shù)據(jù)總線讀放大器再次讀出(sense)且放大該位線讀放大器所放大的數(shù)據(jù)，并且將數(shù)據(jù)輸出至數(shù)據(jù)輸出緩沖器。通常會(huì)使用交叉耦合鎖存器型放大器來作為位線讀放大器。
現(xiàn)在將參考圖1來說明典型位線讀放大器的操作。
首先，根據(jù)位線預(yù)充電信號(hào)BLP來開啟晶體管Q1至Q3，以便由預(yù)充電電壓(例如VBLP)對(duì)位線Bit和/Bit預(yù)充電。結(jié)果，使連接至一所選存儲(chǔ)單元的位線Bit和互補(bǔ)位線(complementary bit-line)/Bit被均值化(equalized)。
列譯碼器分析從外部輸入的列地址以便選擇對(duì)應(yīng)于該列地址的字線(word-line)。接著，開啟連接至該所選字線的單元晶體管，以使連接至所選存儲(chǔ)單元的位線Bit和互補(bǔ)位線/Bit之間出現(xiàn)電位差，同時(shí)在單元電容和位線電容之間發(fā)生電荷共享。
此時(shí)，當(dāng)使能讀放大器控制信號(hào)RTO和/S時(shí)，讀放大器控制信號(hào)處于高電平狀態(tài)。當(dāng)讀放大器控制信號(hào)/S處于低電平狀態(tài)時(shí)，讀放大器操作以讀出介于該位線Bit和互補(bǔ)位線/Bit之間的電位差且加以放大。
例如，假設(shè)在所選存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)對(duì)應(yīng)于低電平數(shù)據(jù)，則連接至所選存儲(chǔ)單元的位線Bit的電位變成低于預(yù)充電電壓，而且未連接至所選存儲(chǔ)單元的位線Bit的電位維持在預(yù)充電電壓，從而產(chǎn)生介于這兩個(gè)位線之間的電位差。
結(jié)果，在相當(dāng)于交叉耦合鎖存器型放大器的位線讀放大器中，開啟晶體管Q5和Q6，同時(shí)關(guān)閉晶體管Q4和Q7，以便由該讀放大器控制信號(hào)/S促使連接至該所選存儲(chǔ)單元的位線Bit處于低電平狀態(tài)。另一方面，由該讀放大器控制信號(hào)RTO促使互補(bǔ)位線/Bit處于低電平狀態(tài)。
隨后，由行譯碼器來分析行地址，接著，如果對(duì)應(yīng)于該行地址的行控制信號(hào)被使能而處于高電平狀態(tài)，則會(huì)將該位線讀放大器所放大的位線上的數(shù)據(jù)傳送至數(shù)據(jù)總線。
但是，如果傳統(tǒng)半導(dǎo)體存儲(chǔ)裝置中的此類讀放大器以較低電壓操作，則當(dāng)由位線和讀放大器之間的偏移電壓來讀出在位線上的數(shù)據(jù)時(shí)，則無法確保可靠的操作。因此，已出現(xiàn)耗費(fèi)許多時(shí)間以充分放大位線上的數(shù)據(jù)的問題。
這是因?yàn)?，如果位線讀放大器以較低電壓操作，則會(huì)減少存儲(chǔ)單元中存儲(chǔ)的電荷量，以便在電荷共享期間會(huì)降低介于連接至存儲(chǔ)單元的位線Bit和互補(bǔ)位線/Bit之間的電位差。
結(jié)果，當(dāng)位線讀放大器讀出介于連接至該所選存儲(chǔ)單元的位線和互補(bǔ)位線之間的小電位差時(shí)，則會(huì)因?yàn)樵撾娢徊顜缀跖c偏移電壓相同，而導(dǎo)致該讀放大器以較慢速度操作。而且，如果電位差小于偏移電壓，則會(huì)由于無法正確讀數(shù)據(jù)，而導(dǎo)致發(fā)生數(shù)據(jù)錯(cuò)誤。
圖2顯示一種解決上述問題的傳統(tǒng)位線讀放大器，并且將參考圖3進(jìn)行說明。
在圖3中的時(shí)間段T0是驅(qū)動(dòng)讀放大器的預(yù)備階段。在時(shí)間段T0期間，在半導(dǎo)體存儲(chǔ)裝置執(zhí)行讀取或?qū)懭氩僮髦?，預(yù)充電信號(hào)BLP先被使能而處于高電平狀態(tài)，以便開啟晶體管NM4及NM5。結(jié)果，由預(yù)充電電壓VBLP對(duì)位線BL和/BL預(yù)充電。
此外，為了消除介于位線BL與/BL之間的電壓差，均值化控制信號(hào)EQ被使能而處于高電平狀態(tài)，以便開啟晶體管NM1，并且將該位線BL與/BL互連而成為相等狀態(tài)。此時(shí)，還會(huì)按照相同方法，由該預(yù)充電電壓VBLP對(duì)讀放大器控制信號(hào)/S預(yù)充電。
在時(shí)間段T1至T4期間，啟用讀放大器40。此外，根據(jù)控制信號(hào)CONA、CONB及CONC，在每個(gè)時(shí)間段期間循序修改該讀放大器40，以至于在時(shí)間段T1期間成為負(fù)反饋差動(dòng)放大器、在時(shí)間段T2期間成為正規(guī)差動(dòng)放大器、在時(shí)間段T3期間成為正反饋差動(dòng)放大器以及在時(shí)間段T4期間成為交叉耦合型鎖存器。
在時(shí)間段T1期間，該預(yù)充電控制信號(hào)BLP被禁止而處于低電平狀態(tài)，并且該讀放大器控制信號(hào)/S被使能而處于低電平狀態(tài)，以便該讀放大器40開始操作。
此時(shí)，由于該等切換控制信號(hào)CONA和CONB處于低電平狀態(tài)，而開啟PMOS晶體管PM1，以至于將該P(yáng)MOS晶體管PM1的柵極連接至漏極。結(jié)果，該讀放大器40構(gòu)成一差動(dòng)放大器。
此外，由于該切換控制信號(hào)CONC處于高電平狀態(tài)，而開啟NMOS晶體管NM13，以至于將對(duì)應(yīng)于該讀放大器40的反轉(zhuǎn)輸入端子的互補(bǔ)位線/BL連接至漏極，其中對(duì)應(yīng)于該讀放大器40的輸出端子的PMOS晶體管PM2和NMOS晶體管NM9共同連接至該漏極。結(jié)果，該讀放大器40構(gòu)成一負(fù)反饋差動(dòng)放大器。
因此，將互補(bǔ)位線/BL的電位調(diào)整成能夠補(bǔ)償該讀放大器40的偏移電壓的電壓。
其后，在時(shí)間段T2期間，該切換控制信號(hào)CONC處于低電平狀態(tài)，以至于關(guān)閉NMOS晶體管NM13，并且所有其它的切換控制信號(hào)CONA和CONB都維持低電平狀態(tài)。結(jié)果，該讀放大器40構(gòu)成一正規(guī)差動(dòng)放大器。
此時(shí)，字線WL被使能，以便在位線BL上裝載該所選存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)。因此，由該正規(guī)差動(dòng)放大器來讀出和放大位線BL上的數(shù)據(jù)。
在時(shí)間段T1期間，由于已補(bǔ)償該差動(dòng)放大器的偏移電壓，所以即使將一少量信號(hào)電壓施加至位線BL，該差動(dòng)放大器仍然能夠迅速讀出和放大該電壓。
隨后，在時(shí)間段T3期間，由于該切換控制信號(hào)CONB變成高電平，而開啟NMOS晶體管NM11，以至于將對(duì)應(yīng)于該讀放大器40的非反轉(zhuǎn)輸入端子的位線BL連接至漏極(對(duì)應(yīng)于該讀放大器40的輸出端子的PMOS晶體管PM2和NMOS晶體管NM9共同連接至該漏極)，同時(shí)其它切換控制信號(hào)CONA和CONC維持低電平狀態(tài)。結(jié)果，該讀放大器40構(gòu)成一正反饋差動(dòng)放大器。
因此，由該正反饋差動(dòng)放大器的作用而將位線BL上的數(shù)據(jù)轉(zhuǎn)換成大強(qiáng)度信號(hào)。
其后，在時(shí)間段T4期間，該切換控制信號(hào)CONA處于高電平狀態(tài)，以至于關(guān)閉PMOS晶體管PM3，并且開啟NMOS晶體管NM10和NM12。此外，該切換控制信號(hào)CONB處于高電平狀態(tài)，以至于開啟NMOS晶體管NM11，同時(shí)該切換控制信號(hào)CONC處于低電平狀態(tài)，以至于維持關(guān)閉NMOS晶體管NM13。結(jié)果，該讀放大器40構(gòu)成交叉耦合型鎖存器。因此，能夠迅速鎖存先前階段已放大的數(shù)據(jù)。
此時(shí)，行選擇信號(hào)YI被使能而成為高電平狀態(tài)，以至于將所鎖存的數(shù)據(jù)輸出至數(shù)據(jù)總線DB和/DB。
在上述處理過程中，下文將詳細(xì)說明在時(shí)間段T1期間的偏移電壓補(bǔ)償機(jī)制。也就是說，在時(shí)間段T1期間，將圖2所示的位線讀放大器暫時(shí)修改成一差動(dòng)放大器(如圖4A所示)。此刻，可由在預(yù)定時(shí)間段期間將該差動(dòng)放大器的輸入/輸出端子短路以補(bǔ)償偏移電壓。現(xiàn)在將參考圖4A和4B來詳細(xì)說明此類差動(dòng)放大器的運(yùn)作。
當(dāng)將該差動(dòng)放大器的反轉(zhuǎn)(-)輸入端子和輸出端子瞬間短路時(shí)，就會(huì)將該差動(dòng)放大器修改成一負(fù)反饋差動(dòng)放大器，并且以能夠抵消輸入偏移電壓的方式操作。如果該差動(dòng)放大器的電壓增益足夠大，則在短路后的預(yù)定時(shí)間，介于輸入端子之間的差動(dòng)電壓變成該差動(dòng)放大器的輸入偏移電壓，以便能夠達(dá)到偏移電壓補(bǔ)償且改善靈敏度。
然而，由于晶片尺寸發(fā)展以改善完整性，因而降低MOSFET的輸出電阻，并且隨之降低差動(dòng)放大器的電壓增益。
如果該差動(dòng)放大器的電壓增益A不夠大，則介于差動(dòng)輸入放大器的預(yù)充電電平(Vin，通常是1/2VDD)和無偏移的差動(dòng)放大器的輸出電壓電平Vo間的差值會(huì)顯著影響該位線讀放大器的偏移電壓補(bǔ)償效應(yīng)。
可由下列方程式來表達(dá)位線讀放大器中偏移電壓補(bǔ)償之后的殘余偏移電壓；[方程式1]Voffe=Voff+Vin-Vo1+A]]>圖5顯示根據(jù)差動(dòng)放大器的電壓增益和差動(dòng)放大器的輸出電壓電平的殘余偏移電壓。從方程式可知，根據(jù)介于輸出電壓電平和輸入電壓電平之間的差值，殘余偏移電壓可能相當(dāng)大。例如，假設(shè)將電壓增益設(shè)定為10，將介于輸入電壓與輸出電壓之間的差值設(shè)定為200mV(毫伏特)，并且將原始輸入偏移電壓設(shè)定為50mV，則殘余偏移電壓變成23mV，以至于仍然無法補(bǔ)償45％的原始輸入偏移電壓。
對(duì)于出現(xiàn)殘余偏移電壓問題的另一示例，圖6是顯示各種結(jié)構(gòu)和數(shù)組排列的位線信號(hào)分量的圖表。
位線信號(hào)由有效讀取信號(hào)A、殘余偏移電壓B和電荷噪聲C組成。如圖6所示，將基于設(shè)計(jì)條件的殘余偏移電壓設(shè)定為約10至20mV，并且將原始偏移電壓設(shè)定為40mV，這相當(dāng)于25％至50％的位線信號(hào)。因此，為了降低殘余偏移電壓且最大化偏移電壓補(bǔ)償效果，應(yīng)將差動(dòng)放大器的輸出電壓電平設(shè)計(jì)成符合差動(dòng)輸入的預(yù)充電電平。
然而，差動(dòng)放大器的輸出電壓電平因輸入NMOS晶體管或PMOS晶體管中的門限電壓變化和信道長度或?qū)挾鹊膸缀螌W(xué)變化而受到影響，進(jìn)而造成不符合設(shè)計(jì)值。此類處理過程變化所造成的輸出電壓變化會(huì)顯著影響位線讀放大器的殘余偏移電壓。
接下來將參考圖7和圖8來說明差動(dòng)放大器的輸出電壓變化。
該差動(dòng)放大器包括PMOS晶體管P1和P2以及NMOS晶體管N1、N2和N3，而構(gòu)成電流鏡(current mirror)。該P(yáng)MOS晶體管P1和P2相當(dāng)于主動(dòng)電阻器，而NMOS晶體管N3相當(dāng)于電流源。當(dāng)將完全相同的電壓施加至輸入端子IN和/IN時(shí)，在理想差動(dòng)放大器的情況下，通過NMOS晶體管N1的電流完全與通過NMOS晶體管N2的電流相同。
圖8中的曲線C1表示PMOS晶體管基于設(shè)計(jì)值的電流驅(qū)動(dòng)能力，而曲線C2表示PMOS晶體管基于實(shí)際情況的電流驅(qū)動(dòng)能力。如圖所示，由于處理過程變化，導(dǎo)致PMOS晶體管的實(shí)際電流驅(qū)動(dòng)能力低于設(shè)計(jì)電流驅(qū)動(dòng)能力。這會(huì)造成輸出電壓電平變化。換言之，盡管依據(jù)設(shè)計(jì)值輸出電壓應(yīng)到達(dá)Vo2，然而由于電流驅(qū)動(dòng)能力變化，導(dǎo)致輸出電壓維持在Vo1(低于Vo2)。

發(fā)明內(nèi)容
因此，本發(fā)明目的是提供一種不受電流驅(qū)動(dòng)能力變化影響而能夠維持恒定輸出電壓電平的差動(dòng)放大器。
而且，本發(fā)明目的是使用一種不受電流驅(qū)動(dòng)能力變化影響而能夠維持恒定輸出電壓電平的差動(dòng)放大器作為位線讀放大器，以便補(bǔ)償偏移電壓。
本發(fā)明的一個(gè)方面是提供一種差動(dòng)放大器，包括負(fù)載，連接在電壓源、第一輸出端子和第二輸出端子之間；第一晶體管，連接在所述第一輸出端子和第一節(jié)點(diǎn)之間，根據(jù)第一輸入信號(hào)來開啟所述第一晶體管；第二晶體管，連接在所述第二輸出端子和所述第一節(jié)點(diǎn)之間，根據(jù)第二輸入信號(hào)來開啟所述第二晶體管；MOSFET電阻器，連接在所述第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間，所述MOSFET電阻器的電阻根據(jù)所述第一輸出端子或所述第二輸出端子的電位而改變；共同電流源，連接至所述第二節(jié)點(diǎn)。
此外，根據(jù)本發(fā)明的另一方面的第一實(shí)施例，一種位線讀放大器包括多個(gè)切換部件，用于按順序?qū)⑺鲎x放大器循序修改成負(fù)反饋差動(dòng)放大器、正規(guī)差動(dòng)放大器、正反饋差動(dòng)放大器及交叉耦合型鎖存器，所述讀放大器讀出半導(dǎo)體存儲(chǔ)器中一對(duì)位線上的數(shù)據(jù)；晶體管，所述晶體管連接在所述差動(dòng)放大器和共同電流源之間，并且所述晶體管的電阻根據(jù)一個(gè)所述差動(dòng)放大器的輸出電位改變，或由不同的電源而維持恒定。
此外，根據(jù)本發(fā)明另一方面的第二實(shí)施例，一種位線讀放大器包括多個(gè)切換部件，用于根據(jù)多個(gè)控制信號(hào)按順序?qū)⒆x放大器循序修改成負(fù)反饋差動(dòng)放大器、正規(guī)差動(dòng)放大器和交叉耦合型鎖存器，該讀放大器讀出半導(dǎo)體存儲(chǔ)器中一對(duì)位線上的數(shù)據(jù)；復(fù)原裝置，用于在所述半導(dǎo)體存儲(chǔ)器中重寫所述位線對(duì)和所選存儲(chǔ)單元上所讀出的數(shù)據(jù)；以及晶體管，所述晶體管連接在所述差動(dòng)放大器和共同電流源之間，并且所述晶體管的電阻根據(jù)差動(dòng)放大器之一的輸出電位而改變，或由不同的電源而維持恒定。


下文中將結(jié)合

本發(fā)明的上述觀點(diǎn)和其它功能，其中圖1是一種傳統(tǒng)位線讀放大器的電路圖；圖2是從圖1所示電路升級(jí)的另一傳統(tǒng)位線讀放大器的電路圖；圖3是用于說明圖2所示電路的操作的波形圖；圖4A及圖4B顯示用于說明圖2所示電路的操作的差動(dòng)放大器；圖5是用于說明差動(dòng)放大器的電壓增益和根據(jù)輸出電壓電平的殘余偏移電壓的圖表；圖6是用于說明在讀操作中在位線上的信號(hào)的成分的圖表；圖7表示一種傳統(tǒng)差動(dòng)放大器；圖8是用于說明根據(jù)圖7所示的PMOS晶體管的電流驅(qū)動(dòng)能力的、輸出電壓電平變化的圖表；圖9表示一種根據(jù)本發(fā)明的差動(dòng)放大器；圖10是根據(jù)本發(fā)明第一實(shí)施例的位線讀放大器的詳細(xì)電路圖；圖11是用于說明圖10所示電路的操作的波形圖；圖12是根據(jù)本發(fā)明第二實(shí)施例的位線讀放大器的詳細(xì)電路圖；以及圖13是用于說明圖12所示電路的操作的波形圖。
具體實(shí)施例方式
現(xiàn)在將通過參考附圖的優(yōu)選實(shí)施例來詳細(xì)說明本發(fā)明，附圖中，使用相同的附圖標(biāo)記來標(biāo)識(shí)相同的或相似的部件。
圖9表示一種根據(jù)本發(fā)明的差動(dòng)放大器。
根據(jù)本發(fā)明的差動(dòng)放大器包括電流鏡，包含PMOS晶體管M3和M4以及NMOS晶體管；電流源，包含NMOS晶體管M5；以及MOSFET電阻器，包含插在電流鏡和電流源之間的NMOS晶體管。
由于PMOS晶體管M3和M4構(gòu)成靜態(tài)電壓源，所以如果NMOS晶體管M1與M2的特性完全相同，則通過晶體管M3和M1的電流分別與通過晶體管M4和M2的電流相同。NMOS晶體管M6的柵極端子被連接至差動(dòng)放大器的輸出節(jié)點(diǎn)(a)。
假設(shè)由于在尚未插入MOSFET電阻器M6的傳統(tǒng)差動(dòng)放大器中的處理過程變化，而導(dǎo)致輸出電壓OUT發(fā)生變量ΔVo，在假設(shè)無處理過程變化的設(shè)計(jì)層級(jí)中，這可視為將gm3*ΔVo之電流供應(yīng)至差動(dòng)放大器的節(jié)點(diǎn)(a)。如果將電流供應(yīng)至根據(jù)本發(fā)明的差動(dòng)放大器，則由于該MOSFET電阻器M6的負(fù)反饋操作而導(dǎo)致顯著減少輸出電壓OUT的變化?？捎上铝蟹匠淌絹肀磉_(dá)該節(jié)點(diǎn)(a)處的電壓變量。換言之，如果在該節(jié)點(diǎn)(a)處應(yīng)用Krichhoff’s(基爾霍夫)電流定律；[方程式2]gm3·ΔVof+12gm6·ΔVof=gm3·ΔVo]]>[方程式3]ΔVof=11+12gm6gm3·ΔVo]]>
因此，通過允許NMOS FET M6的跨導(dǎo)gm大于PMOS FET M3的跨導(dǎo)gm，就能夠減小輸出電壓電平的變量ΔVof。
圖10是根據(jù)本發(fā)明第一實(shí)施例的位線讀放大器的詳細(xì)電路圖，該位線讀放大器采用圖9所示的差動(dòng)放大器。
現(xiàn)在，將參考圖11來詳細(xì)說明圖10所示的電路的結(jié)構(gòu)和操作。
根據(jù)本發(fā)明的位線讀放大器包括均值化/預(yù)充電控制單元10，用于根據(jù)預(yù)充電控制信號(hào)BLP，運(yùn)用一恒定電壓VBLP將位線對(duì)Bit及/Bit均值化和預(yù)充電；以及讀放大器40，用于讀出和放大該位線對(duì)Bit及/Bit上的數(shù)據(jù)。
該均值化/預(yù)充電控制單元10包括連接在位線對(duì)Bit及/Bit之間的NMOS晶體管3，以及串聯(lián)連接在位線對(duì)Bit及/Bit之間的NMOS晶體管1和2。根據(jù)該預(yù)充電控制信號(hào)BLP開啟該NMOS晶體管1、2和3，并且將該位線預(yù)充電電壓VBLP供應(yīng)至該NMOS晶體管1和2中的連接節(jié)點(diǎn)。
該讀放大器40包括PMOS晶體管4、5、6和22以及NMOS晶體管7、8、9、10、21和23。
該P(yáng)MOS晶體管4連接在一內(nèi)部電源電壓源VDD和節(jié)點(diǎn)K1之間，并且該P(yáng)MOS晶體管4的柵極系連接至節(jié)點(diǎn)K3。該P(yáng)MOS晶體管5連接在該內(nèi)部電源電壓源VDD和節(jié)點(diǎn)K2之間，并且該P(yáng)MOS晶體管5的柵極連接至節(jié)點(diǎn)K1。
該NMOS晶體管9連接在該位線Bit和節(jié)點(diǎn)K2之間，并且該NMOS晶體管9的柵極接收控制信號(hào)Conbprz。該NMOS晶體管10連接在該位線/Bit和節(jié)點(diǎn)K1之間，并且該NMOS晶體管10的柵極接收控制信號(hào)Condprz。
該P(yáng)MOS晶體管6連接在節(jié)點(diǎn)K1和節(jié)點(diǎn)K3之間，而該NMOS晶體管7連接在節(jié)點(diǎn)K3和節(jié)點(diǎn)K2之間。該P(yáng)MOS晶體管6和該NMOS晶體管7的柵極都接收控制信號(hào)Conaz。
該NMOS晶體管11連接在節(jié)點(diǎn)K1和節(jié)點(diǎn)K4之間，并且該NMOS晶體管11的柵極連接至該位線Bit。該NMOS晶體管12連接在節(jié)點(diǎn)K2和節(jié)點(diǎn)K4之間，并且該NMOS晶體管11的柵極連接至該位線/Bit。
該P(yáng)MOS晶體管22連接在節(jié)點(diǎn)K3和節(jié)點(diǎn)K5之間，而該NMOS晶體管23連接在節(jié)點(diǎn)K5和電壓源(例如VBLP)之間。該P(yáng)MOS晶體管22和該NMOS晶體管23的柵極都接收控制信號(hào)Conaz。該NMOS晶體管21連接在節(jié)點(diǎn)K4和讀放大器控制信號(hào)Sx的輸入端子之間，并且該NMOS晶體管21的柵極連接至節(jié)點(diǎn)K5。
該NMOS晶體管8連接在節(jié)點(diǎn)K2和該位線/Bit之間，并且該NMOS晶體管8的柵極接收控制信號(hào)Concz。
在此情況下，該P(yáng)MOS晶體管4和5以及該NMOS晶體管11和12屬于該讀放大器40的基本部件。該P(yáng)MOS晶體管6以及該NMOS晶體管7、8、9和10是由該控制信號(hào)Conaz、Conbprz、Concz和Condprz所控制的切換部件，用于按順序?qū)⒃撟x放大器40的放大方法循序修改成反饋差動(dòng)放大、正規(guī)差動(dòng)放大、正反饋差動(dòng)放大及交叉耦合鎖存型放大。具體而言，該NMOS晶體管8是一切換部件，用于將差動(dòng)放大器的輸入端和輸出端瞬間短路，以便偏移補(bǔ)償該NMOS晶體管8。另外，該NMOS晶體管21和23以及該P(yáng)MOS晶體管22都是用作改善偏壓穩(wěn)定性和增加差動(dòng)放大增益的部件。具體而言，該NMOS晶體管21用作在線性區(qū)域中操作的NMOS FET電阻器。該P(yáng)MOS晶體管22和該NMOS晶體管23相當(dāng)于切換部件，用于當(dāng)針對(duì)該NMOS晶體管21執(zhí)行偏移補(bǔ)償時(shí)連接至差動(dòng)放大器的輸出端以改善偏壓穩(wěn)定性，以及在偏移補(bǔ)償之后連接至恒定電壓VBLP。
參考圖11來說明具有上述結(jié)構(gòu)的讀放大器的操作。
圖11中的時(shí)間段T0對(duì)應(yīng)于驅(qū)動(dòng)讀放大器的預(yù)備階段。在半導(dǎo)體存儲(chǔ)裝置執(zhí)行讀取操作或?qū)懭氩僮髦埃A(yù)充電控制信號(hào)BLP先被使能而處于高電平狀態(tài)，以便開啟該NMOS晶體管1、2和3。結(jié)果，運(yùn)用該預(yù)充電電壓VBLP將位線Bit和/Bit均值化和預(yù)充電。
此時(shí)，以類似方式，由該預(yù)充電電壓VBLP將讀放大器控制信號(hào)/Sx預(yù)充電。
在時(shí)間段T1至T4期間，啟用該讀放大器40。此外，根據(jù)控制信號(hào)Conaz、Conbprz、Concz及Condprz以循序修改該讀放大器40，以至于在時(shí)間段T1期間成為負(fù)反饋差動(dòng)放大器，以進(jìn)行偏移補(bǔ)償；在時(shí)間段T2期間成為正規(guī)差動(dòng)放大器，以進(jìn)行讀操作；在時(shí)間段T3期間成為正反饋差動(dòng)放大器，以進(jìn)行鎖定操作；以及在時(shí)間段T4期間成為交叉耦合型鎖存器，以進(jìn)行鎖存操作和復(fù)原操作。類似于時(shí)間段T1期間，在時(shí)間段T5對(duì)應(yīng)于下一循環(huán)的位線預(yù)充電的時(shí)間段。
1)負(fù)反饋差動(dòng)放大(T1)在時(shí)間段T1期間，該預(yù)充電控制信號(hào)BLP被禁止而處于低電平狀態(tài)，并且該讀放大器控制信號(hào)/Sx被使能而處于低電平狀態(tài)，而以便使該讀放大器40開始操作。
此時(shí)，由于該切換控制信號(hào)Conaz和Conbprz處于低電平狀態(tài)，所以開啟該P(yáng)MOS晶體管6和22。由于開啟該P(yáng)MOS晶體管22，以至于將該NMOS晶體管21的柵極連接至節(jié)點(diǎn)K1。以此方式，該P(yáng)MOS晶體管4和5以及該NMOS晶體管11、12和21構(gòu)成差動(dòng)放大器。如上文所述，該NMOS晶體管21作為MOSFET電阻器操作，并且被連接至節(jié)點(diǎn)K1(對(duì)應(yīng)于該差動(dòng)放大器的第一輸出端)。
此外，由于該切換控制信號(hào)Concz處于高電平狀態(tài)，所以會(huì)開啟該NMOS晶體管8。因此，將該差動(dòng)放大器的輸出節(jié)點(diǎn)K2連接至該NMOS晶體管12的柵極(對(duì)應(yīng)于該差動(dòng)放大器的非反轉(zhuǎn)輸入端子)。結(jié)果，該差動(dòng)放大器作為負(fù)反饋差動(dòng)放大器操作。
以此方式，控制該位線/Bit的電位而成為能夠補(bǔ)償該讀放大器40的偏移電壓的電壓。
其間，由于NMOS晶體管的負(fù)反饋效應(yīng)，因而能夠顯著減小因處理過程變化所造成的差動(dòng)放大器的輸出電壓變化，進(jìn)而顯著降低補(bǔ)抵補(bǔ)償之后的殘余偏移電壓。
2)正規(guī)差動(dòng)放大(T2)在時(shí)間段T2期間，該切換控制信號(hào)Concz處于低電平狀態(tài)，以至于關(guān)閉NMOS晶體管8，并且所有其它的切換控制信號(hào)Conaz、Conbprz和Condprz都維持低電平狀態(tài)。結(jié)果，該讀放大器40構(gòu)成正規(guī)差動(dòng)放大器，該正規(guī)差動(dòng)放大器包含該P(yáng)MOS晶體管4和5以及該NMOS晶體管11、12和21。
此時(shí)，由于已補(bǔ)償該差動(dòng)放大器的偏移電壓，因而顯著改進(jìn)該差動(dòng)放大器的靈敏度，進(jìn)而能夠迅速讀出小信號(hào)。
3)正反饋差動(dòng)放大(T3)在時(shí)間段T3期間，該切換控制信號(hào)Conbprz處于高電平狀態(tài)，而開啟NMOS晶體管9，以至于將對(duì)應(yīng)于該讀放大器40的非反轉(zhuǎn)輸入端子的位線Bit連接至對(duì)應(yīng)于非反轉(zhuǎn)輸出端子的節(jié)點(diǎn)K2，同時(shí)其它切換控制信號(hào)Conaz、Concz和Condprz維持低電平狀態(tài)。結(jié)果，該讀放大器40構(gòu)成正反饋差動(dòng)放大器，該正反饋差動(dòng)放大器包含該P(yáng)MOS晶體管4和5以及該NMOS晶體管11、12和21。
以此方式，由于正反饋差動(dòng)放大效應(yīng)，而將位線Bit上的數(shù)據(jù)轉(zhuǎn)換成較大強(qiáng)度之信號(hào)。
4)交叉耦合鎖存型放大(T4)在時(shí)間段T4期間，該切換控制信號(hào)Conaz處于高電平狀態(tài)，以至于關(guān)閉該P(yáng)MOS晶體管6，并且開啟該NMOS晶體管7和23。由于開啟該NMOS晶體管23，所以將位線預(yù)充電電壓VBLP供應(yīng)至該NMOS晶體管21的柵極。此外，由于該切換控制信號(hào)Conbprz和Condprz變成高電平狀態(tài)，所以會(huì)開啟該NMOS晶體管9和10。該切換控制信號(hào)Concz維持低電平狀態(tài)，所以仍然關(guān)閉該NMOS晶體管8。結(jié)果，該讀放大器40構(gòu)成交叉耦合型鎖存器。因此，能夠迅速鎖存先前階段已放大的數(shù)據(jù)。
圖12是根據(jù)本發(fā)明第二實(shí)施例的位線讀放大器的詳細(xì)電路圖。
圖12的電路的配置方式類似于圖11的電路的配置方式。然而，由于用于鎖存所讀的存儲(chǔ)單元數(shù)據(jù)的NMOS晶體管15和16隔離于用于讀出存儲(chǔ)單元數(shù)據(jù)的NMOS晶體管7和8，所以圖12所示電路比圖11所示電路稍微復(fù)雜一些。晶體管1至19構(gòu)成一種類似于圖1所示的位線讀放大器，并且使用控制信號(hào)CMP、EQL、WL、RST、STC、Sx和CSL來控制該位線讀放大器中所包含的部件。
現(xiàn)在將詳細(xì)說明每個(gè)部件。該NMOS晶體管1、2和3用于使用VDD/2來均值化和預(yù)充電該位線對(duì)Bit和/Bit。該P(yáng)MOS晶體管13和14以及該NMOS晶體管15和16構(gòu)成該位線讀放大器中的基本交叉耦合型鎖存器。該NMOS晶體管7和8直接讀出位線上的數(shù)據(jù)。該NMOS晶體管21是該放大器中的共同電流源。該NMOS晶體管11和該P(yáng)MOS晶體管12屬于切換部件，用于允許在起始步驟將該位線讀放大器修改成差動(dòng)放大器，并且允許在后續(xù)步驟將該位線讀放大器修改成差交叉耦合鎖存型放大器。該NMOS晶體管5和6屬于切換部件，用于允許在位線單元4中復(fù)原所鎖存的數(shù)據(jù)。具體而言，該NMOS晶體管10和19屬于切換部件，分別用于在便移補(bǔ)償步驟將該差動(dòng)放大器的輸入端子和輸出端子短路，并且將參考電壓供應(yīng)至該差動(dòng)放大器的輸入端子。
現(xiàn)在將參考圖13來說明圖12所示的電路的操作。
請(qǐng)參閱圖13，時(shí)間段T0相對(duì)應(yīng)于驅(qū)動(dòng)讀放大器的預(yù)備階段。在半導(dǎo)體存儲(chǔ)裝置執(zhí)行讀取操作或?qū)懭氩僮髦?，均值化控制信?hào)EQL先被使能而處于高電平狀態(tài)，以便開啟該NMOS晶體管1、2和3。結(jié)果，使用該預(yù)充電電壓VBLP將位線Bit和/Bit均值化和預(yù)充電。
此時(shí)，還按照類似方式，將讀放大器控制信號(hào)/Sx預(yù)充電至預(yù)充電電壓VBLP。
在圖13所示的時(shí)間段T1至T4期間，啟用該讀放大器50。此外，根據(jù)多個(gè)控制信號(hào)按順序修改該讀放大器50，以至于在時(shí)間段T1期間成為負(fù)反饋差動(dòng)放大器，以進(jìn)行便移補(bǔ)償；在時(shí)間段T2期間成為正規(guī)差動(dòng)放大器，以進(jìn)行讀出操作；在時(shí)間段T3期間成為鎖存器，以進(jìn)行鎖存操作。時(shí)間段T4相當(dāng)于復(fù)原時(shí)間段。類似于時(shí)間段T0期間，時(shí)間段T5對(duì)應(yīng)于下一循環(huán)的預(yù)充電時(shí)間段。
1)負(fù)反饋差動(dòng)放大(T1)在時(shí)間段T1期間，該均值化控制信號(hào)EQL處于低電平狀態(tài)，以便啟用該讀放大器50。該控制信號(hào)CMP處于高電平狀態(tài)，以便開啟該NMOS晶體管19，并且將該參考電壓VBLP供應(yīng)至該位線Bit。由于該控制信號(hào)LTC處于低電平狀態(tài)，所以會(huì)開啟該P(yáng)MOS晶體管12和23，以便PMOS晶體管13和14以及NMOS晶體管7、8和21構(gòu)成差動(dòng)放大器。該NMOS晶體管21作為MOSFET電阻器操作，并且通過PMOS晶體管23和12而NMOS晶體管21的柵極連接至該差動(dòng)放大器的第一輸出節(jié)點(diǎn)K1。
此外，由于該控制信號(hào)CMP處于高電平狀態(tài)，所以會(huì)開啟該NMOS晶體管10。結(jié)果，將該差動(dòng)放大器的第二輸出節(jié)點(diǎn)K2連接至該NMOS晶體管7的柵極(對(duì)應(yīng)于該NMOS晶體管7的非反轉(zhuǎn)輸入端子)。結(jié)果，該差動(dòng)放大器作為負(fù)反饋差動(dòng)放大器操作。
因此，將位線/Bit的電位調(diào)整成能夠補(bǔ)償該讀放大器50的偏移電壓的電壓。
其間，由于NMOS晶體管21的負(fù)反饋效應(yīng)，因而能夠顯著減小因處理過程變化所造成的差動(dòng)放大器的輸入電壓變化，進(jìn)而顯著降低補(bǔ)償之后的殘余偏移電壓。
2)正規(guī)差動(dòng)放大在時(shí)間段T2期間，該控制信號(hào)CMP處于低電平狀態(tài)，以至于關(guān)閉NMOS晶體管10，并且使該差動(dòng)放大器的反轉(zhuǎn)輸入端子隔離于該第一輸入端子。結(jié)果，形成正規(guī)差動(dòng)放大器。該控制信號(hào)WL被使能而處于高電平狀態(tài)，以便在位線/Bit上裝載存儲(chǔ)單元4中的數(shù)據(jù)。由該讀放大器50(其構(gòu)成已完成偏移補(bǔ)償?shù)恼?guī)差動(dòng)放大器)來讀出和放大位線/Bit上的數(shù)據(jù)。
3)鎖存器在時(shí)間段T3期間，該控制信號(hào)LTC處于高電平狀態(tài)，所以會(huì)開啟該NMOS晶體管11。結(jié)果，該P(yáng)MOS晶體管13和15以及該NMOS晶體管15、16構(gòu)成一鎖存器。因此，該讀放大器50構(gòu)成一交叉耦合型鎖存器。
4)復(fù)原時(shí)間段在時(shí)間段T4期間，控制信號(hào)RST處于高電平狀態(tài)，所以會(huì)開啟該NMOS晶體管5和6。結(jié)果，會(huì)將已放大的存儲(chǔ)單元數(shù)據(jù)再次重寫至位線和存儲(chǔ)單元。
根據(jù)用于偏移補(bǔ)償?shù)膫鹘y(tǒng)位線讀放大器，會(huì)在讀出步驟之前先完成偏移補(bǔ)償步驟。在此情況下，讀放大器構(gòu)成一差動(dòng)放大器，并且會(huì)瞬間將輸入端子和輸出端子短路以進(jìn)行。然而，該差動(dòng)放大器的電壓增益以及介于平衡輸出電平與輸入信號(hào)的電壓電平之間的差異都會(huì)影響偏移補(bǔ)償之后的殘余偏移電壓值。換言之，當(dāng)該差動(dòng)放大器的電壓增益不夠大時(shí)，殘余補(bǔ)償值達(dá)不到偏移補(bǔ)償前的補(bǔ)償值的50％。
如上文所述，根據(jù)本發(fā)明，將一MOSFET電阻器插入至該差動(dòng)放大器的共同源。此外，負(fù)反饋效應(yīng)也會(huì)促進(jìn)偏壓穩(wěn)定性。因此，能夠抑制因處理過程變化所造成的差動(dòng)放大器的平衡輸出電壓變化。結(jié)果，能夠顯著減小殘余補(bǔ)償值。此外，此類操作所獲得的存儲(chǔ)單元數(shù)據(jù)還可以作為DRAM的低電壓操作的更重要因素。
雖然已參照其優(yōu)選實(shí)施例對(duì)本發(fā)明進(jìn)行了說明，但是本技術(shù)領(lǐng)域人員應(yīng)知道，在不脫離本發(fā)明和所附權(quán)利要求的精神和范圍的情況下，可進(jìn)行各種變更和修改。
權(quán)利要求
1.一種差動(dòng)放大器，包括負(fù)載，連接在電壓源、第一輸出端子和第二輸出端子之間；第一晶體管，連接在所述第一輸出端子和第一節(jié)點(diǎn)之間，根據(jù)第一輸入信號(hào)來開啟所述第一晶體管；第二晶體管，連接在所述第二輸出端子和所述第一節(jié)點(diǎn)之間，根據(jù)第二輸入信號(hào)來開啟所述第二晶體管；MOSFET電阻器，連接在所述第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間，所述MOSFET電阻器的電阻根據(jù)所述第一輸出端子或所述第二輸出端子的電位而改變；和共同電流源，連接至所述第二節(jié)點(diǎn)。
2.如權(quán)利要求1所述的差動(dòng)放大器，其中所述MOSFET電阻器包含一PMOS晶體管，而所述PMOS晶體管的柵極被連接至所述第一輸出端子或所述第二輸出端子。
3.如權(quán)利要求1所述的差動(dòng)放大器，其中所述負(fù)載包括連接在所述電壓源和所述第一輸出端子之間的第一PMOS晶體管，以及連接在所述電壓源和所述第二輸出端子之間的第二PMOS晶體管。
4.如權(quán)利要求1所述的差動(dòng)放大器，其中所述第一晶體管和所述第二晶體管均是NMOS晶體管。
5.如權(quán)利要求1所述的差動(dòng)放大器，其中所述負(fù)載包括連接在所述電壓源和所述第一輸出端子之間的第一NMOS晶體管，以及連接在所述電壓源與所述第二輸出端子之間的第二NMOS晶體管。
6.如權(quán)利要求1所述的差動(dòng)放大器，其中所述第一晶體管和所述第二晶體管均是PMOS晶體管。
7.如權(quán)利要求1所述的差動(dòng)放大器，所述MOSFET電阻器相當(dāng)于一NMOS晶體管，而所述NMOS晶體管的柵極被連接至所述第一輸出端子或所述第二輸出端子。
8.一種位線讀放大器，包括多個(gè)切換部件，用于按順序?qū)⒆x放大器循序修改成負(fù)反饋差動(dòng)放大器、正規(guī)差動(dòng)放大器、正反饋差動(dòng)放大器和交叉耦合型鎖存器，所述讀放大器讀出半導(dǎo)體存儲(chǔ)器中的一對(duì)位線上的數(shù)據(jù)；以及晶體管，所述晶體管連接在所述差動(dòng)放大器和共同電流源之間，并且所述晶體管的電阻根據(jù)所述差動(dòng)放大器中的一個(gè)的輸出電位而改變，或由不同的電源來維持恒定。
9.如權(quán)利要求8所述的位線讀放大器，其中所述晶體管是NMOS晶體管；以及其中當(dāng)所述讀放大器作為差動(dòng)放大器操作時(shí)，則所述電阻根據(jù)所述差動(dòng)放大器中的一個(gè)的輸出而改變，而當(dāng)所述讀放大器作為交叉耦合型鎖存器操作時(shí)，則所述電阻維持恒定。
10.一種位線讀放大器包括多個(gè)切換部件，用于根據(jù)多個(gè)控制信號(hào)將讀放大器循序修改成負(fù)反饋差動(dòng)放大器、正規(guī)差動(dòng)放大器和交叉耦合型鎖存器，所述讀放大器讀出半導(dǎo)體存儲(chǔ)器中的一對(duì)位線上的數(shù)據(jù)；復(fù)原構(gòu)件，用于在所述半導(dǎo)體存儲(chǔ)器中重寫所述對(duì)位線和所選存儲(chǔ)單元上的數(shù)據(jù)；以及晶體管，所述晶體管連接在所述差動(dòng)放大器和共同電流源之間，并且所述晶體管的電阻根據(jù)差動(dòng)放大器中的一個(gè)的輸出電位而改變，或由不同的電源來維持恒定。
11.如權(quán)利要求10所述的位線讀放大器，其中所述晶體管是NMOS晶體管；以及其中當(dāng)所述讀放大器系作為差動(dòng)放大器操作時(shí)，則所述電阻根據(jù)所述差動(dòng)放大器中的一個(gè)的輸出而改變，而當(dāng)所述讀放大器作為所述交叉耦合型鎖存器操作時(shí)，則所述電阻維持恒定。
全文摘要
本發(fā)明公開了一種位線讀放大器，包括多個(gè)切換部件，用于按順序?qū)⑺鲎x放大器循序修改成負(fù)反饋差動(dòng)放大器、正規(guī)差動(dòng)放大器、正反饋差動(dòng)放大器和交叉耦合型鎖存器，所述讀放大器讀出半導(dǎo)體存儲(chǔ)器中一對(duì)位線上的數(shù)據(jù)；晶體管，所述晶體管連接在所述差動(dòng)放大器中的一個(gè)和共同電流源之間，并且所述晶體管的電阻根據(jù)所述等差動(dòng)放大器的一個(gè)的輸出電位而改變，或由不同的電源來維持恒定。
文檔編號(hào)G11C11/409GK1604463SQ200410006769
公開日2005年4月6日 申請(qǐng)日期2004年2月26日 優(yōu)先權(quán)日2003年10月2日
發(fā)明者盧光明 申請(qǐng)人:海力士半導(dǎo)體有限公司