專利名稱：高階區(qū)域效能的資料線路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種積體電路記憶裝置，像是動(dòng)態(tài)隨機(jī)存取記憶體(DRAM)、靜態(tài)隨機(jī)存取記憶體(SRAM)、唯讀內(nèi)存(ROM)和其它記憶體結(jié)構(gòu)，特別是將具有記憶資料訊號(hào)(memory data signal)的位線路組(bit line pairs)連接至資料線路讀出放大器(dataline sense amplifier)，因而資料線路讀出放大器得以感應(yīng)資料記憶訊號(hào)、放大資料記憶訊號(hào)以產(chǎn)生一記憶資料位元的一種電路和方法。
先前技術(shù)按，一般積體電路記憶裝置，像是動(dòng)態(tài)隨機(jī)存取記憶體(DRAM)、靜態(tài)隨機(jī)存取記憶體(SRAM)、唯讀記憶體(ROM)是圖示于圖1a-圖1c。
如圖1a所示的記憶積體電路(memory integrated circuit)具有多元獨(dú)立記憶陣列裝置MAU(memory array unit)。每一記憶陣列裝置是由記憶資料單元群組MB
.....MB[n](memory block)所構(gòu)成。記憶群組MB[R]是作為一冗余(redundant)或備用(spare)資料區(qū)塊(block)，它可設(shè)計(jì)來取代剩余的記憶資料單元群組MB
...MB[n]的非功能性區(qū)域。
主資料線路讀出放大器MDQSA(main data line sense amplifier)的組合(bank)從挑選出的記憶資料單元群組MB
...MB[n]來感應(yīng)記憶資料訊號(hào)，然后對(duì)記憶資料訊號(hào)加以放大、轉(zhuǎn)換成一可為記憶積體電路的I/O電路所能接受的訊號(hào)層次。資料線路讀出放大器MDQSA(dataline sense amplifier)組合(bank)的每一主資料線路讀出放大器的輸入是為一組與每一記憶資料單元群組MB
...MB[n]相連接的主資料線路MDQ(main dataLine)。
每一記憶資料單元群組MB
...MB[n]是分成記憶區(qū)段MSEG(memory segment)群組。如圖1b所示，每一記憶區(qū)段MSEG是由多個(gè)副陣列所組成。每一記憶副陣列的結(jié)構(gòu)，如圖1c所示，具有以行列的安排方式的記憶格(memory cell)陣列。在記憶格(memory cell)的陣列周邊上則具有一位線路讀出放大器SA(bit line senseamplifier)的組合。每一位線路讀出放大器的輸出是經(jīng)由位元開關(guān)BS1...BSn而連接至成對(duì)的局部資料線路(localdata line)LDQ1，...LDQ4。同樣地，局部資料線路LDQ1，...LDQ4是有選擇性地連接至主資料線路MDQ1...MDQ4(main data line)，然后再連接至主資料線路讀出放大器MDQSA(maindata line sense amplifier)。
主資料開關(guān)MDSW1...MDSWn提供了局部資料線路LDQ1，...LDQ4與主資料線路讀出放大器的選擇性連接。如圖所示，每一主資料線路MDQ1...MDQ4是經(jīng)由一主資料開關(guān)MDSW1...MDSWn連接至每一記憶資料單元群組MB
...MB[n]的局部資料線路LDQ1，...LDQ4上。當(dāng)于記憶資料單元群組MB
...MB[n]內(nèi)的記憶格所選取時(shí)，適當(dāng)?shù)奈婚_關(guān)BS0...BSn以及適當(dāng)?shù)闹髻Y料開關(guān)MDSW1...MDSWn則被激活來確保選取的記憶格是與主資料線路讀出放大器MDQSA(m0ain data line sense amplifier)。
為了避免記憶資料訊號(hào)受到選取資料格的破壞，位元開關(guān)BS0...BSn以及主資料開關(guān)MDSW1...MDSWn必需予以啟動(dòng)來讓唯一的記憶格連接至主資料線路讀出放大器MDQSA(maindata line sense amplifier)。
于每一副陣列內(nèi)的記憶格的水平列(row)是由字組線路控制訊號(hào)WL0，WL1，...，WLi(word line control signal)來啟動(dòng)。
由一選取字組線路WL0，WL1，...，WLi-1，Wli所啟動(dòng)的記憶格將一記憶資料訊號(hào)轉(zhuǎn)移(transfer)至位線路BL00，BL00，...，BLmn，BLmn(bit line)。在動(dòng)態(tài)隨機(jī)存取記憶體的結(jié)構(gòu)中，如眾所皆知，諸位線路是與一從啟動(dòng)的記憶格接收電荷(charge)的接收位線路BL00，...，BLmn相配對(duì)。然而，補(bǔ)足的(complemented)的位線路BL00，...，BLmn則作為一電壓參考(voltage reference)。而成對(duì)的位線路BL00，BL00，...，BLmn，BLmn(bit line)是連接至位線路讀出放大器SA來感應(yīng)并將記憶資料訊號(hào)放大至適合偵測(cè)的范圍(level)。
成對(duì)的位線路BL00，BL00，...，BLmn，BLmn(bit line)是透過位元開關(guān)電路連接至局部資料線路(local data line)LDQ1，...LDQ4配對(duì)。位精選訊號(hào)(bit selectsignal)BS1，...，BSn則連接至位元開關(guān)電路來選取一組配對(duì)好的位線路BL00，BL00，BL01，BL01，...，BLmn，BLmn來連接至局部資料線路(local dataline)LDQ1，LDQ2的每一配對(duì)。
位元開關(guān)是由金屬氧化物半導(dǎo)體(MOS)電晶體(M5和M6，M7和M8，M9和M10)的配對(duì)組合來構(gòu)成。MOS電晶體(M5和M6，M7和M8，M9和M10)的成對(duì)漏極(DRAIN)是分別成對(duì)地連接至位線路BL00，BL00，BL01，BL01，...，BLmn，BLmn，而MOS電晶體(M5和M6，M7和M8)的成對(duì)源極(source)則連接至局部資料線路(local data line)LDQ1，以及MOS電晶體(M9和M10)的成對(duì)源極(source)則連接至局部資料線路(local data line)LDQ2。很顯然地，記憶副陣列具有成對(duì)的位元線路的任一號(hào)值(number)，該位線路是連接至位元開關(guān)內(nèi)的MOS電晶體任何配對(duì)數(shù)值。此外，很明顯地，局部資料線路的多重配對(duì)是包含于圖中所示的結(jié)構(gòu)內(nèi)。MOS電晶體(M5和M6，M7和M8，M9和M10)的配對(duì)閘極(gate)則彼此連接至位元開關(guān)控制線路BS1，...，BSn。位元開關(guān)控制線路BS1，...，BSn的啟動(dòng)(activation)則指示出一對(duì)應(yīng)該連接至局部資料線路(local data line)LDQ1和LDQ2的位線路BL00，BL00，BL00，BL00，...，BLmn，BLmn(bit line)。局部資料線路(local data line)LDQ1和LDQ2是連接至局部資料線路選擇電路LDQSEL。啟動(dòng)LDQSEL電路的局部資料線路將局部資料線路(local data line)LDQ1和LDQ2分別成對(duì)地連接至主資料線路MDQ1和MDQ2(maindata line)。而成對(duì)的主資料線路MDQ1和MDQ2再連接至主資料線路讀出放大器MDQSA1和MDQSA2(main data line sense amplifier)。
主資料線路讀出放大器MDQSA1和MDQSA2的輸出是為資料選取器DSEL(data selector)的輸入。資料選取器DSEL選擇主資料線路讀出放大器MDQSA1和MDQSA2的其中的一輸出以作為置于I/O電極(terminal)記憶位來完成電路的轉(zhuǎn)換。
資料選取器DSEL(data selector)是為精選的地址訊號(hào)SELADDR所控制。當(dāng)精選的地址訊號(hào)SELADDR設(shè)定為第一狀態(tài)(0)時(shí)，主資料線路讀出放大器MDQSA2的輸出則轉(zhuǎn)移至I/O電極(terminal)。反之，當(dāng)精選的地址訊號(hào)SELADDR設(shè)定為第二狀態(tài)(1)時(shí)，主資料線路讀出放大器MDQSA1的輸出則轉(zhuǎn)移至I/O電極。
主資料開關(guān)MDSW1...MDSWn是分別由成對(duì)的MOS電晶體、(M3和M4，M1和M2)來組成。MOS電晶體(M3和M4)的成對(duì)漏極(DRAIN)是連接至局部資料線路LDQ1，而MOS電晶體(M3和M4)的源極(source)則連接至主資料線路MDQ1，因此再連接至主資料線路讀出放大器MDQSA1。MOS電晶體(M1和M2)的源極(source)則連接至主資料線路MDQ2，因此再連接至主資料線路讀出放大器MDQSA2。MOS電晶體(M3和M4)的閘極(gate)則彼此連接至開關(guān)啟動(dòng)控制線路(SWEN)。開關(guān)啟動(dòng)控制訊號(hào)(SWEN1)是啟動(dòng)MOS電晶體(M3和M4)。MOS電晶體(M1和M2)的閘極(gate)則彼此連接至開關(guān)啟動(dòng)控制線路(SWEN)。開關(guān)啟動(dòng)控制訊號(hào)(SWEN2)是啟動(dòng)MOS電晶體(M1和M2)。
下列則是一已有技術(shù)的記憶副陣列的讀取運(yùn)作說明。若字組線路WL0予以一足夠啟動(dòng)記憶格MC1，MC2和MC3的電壓層級(jí)(voltage level)，電荷將從記憶格MC1轉(zhuǎn)移至位線路BL00，從記憶格MC2轉(zhuǎn)移至位線路BL01，從記憶格MC3轉(zhuǎn)移至位線路BLmn。BL00，BL01和BLmn則分別充電(charge)來作為位線路BL00，BL01和BLmn的參考電壓源。讀出放大器SA可感應(yīng)到電荷并放大位線路BL00和BL00，BL01和BL01，BLmn和BLmn之間的電壓差異至一可為主資料線路讀出放大器MDQSA1和MDQSA2所偵測(cè)到的適當(dāng)電壓層級(jí)。位元開關(guān)控制線路BS1，...，BSn其中之一會(huì)被啟動(dòng)將成對(duì)的位線路BL00和BL00，BL01和BL01，BLmn和BLmn連接至成組的局部資料線路LDQ1和LDQ2。例如，如果位元開關(guān)訊號(hào)BS1啟動(dòng)后，則MOS電晶體(M5和M6)則打開，而呈現(xiàn)于位線路BL00和BL00的記憶資料訊號(hào)則連接至成組的局部資料線路LDQ1。再者，當(dāng)位元開關(guān)訊號(hào)BS1啟動(dòng)后，則MOS電晶體(M9和M10)則打開，而呈現(xiàn)于位線路BL01和BL01的記憶資料訊號(hào)則連接至成組的局部資料線路LDQ2。
如果呈現(xiàn)于局部資料線路LDQ1和LDQ2的記憶資料訊號(hào)為被感應(yīng)或被放大來于I/O電極形成資料位元時(shí)，主資料開關(guān)則被開關(guān)啟動(dòng)控制線路SWEN1，SWEN2所啟動(dòng)，并分別將記憶資料訊號(hào)從成對(duì)的局部資料線路LDQ1和LDQ2轉(zhuǎn)換為成對(duì)的主資料線路MDQ1和MDQ2。當(dāng)開關(guān)啟動(dòng)控制線路SWEN1，SWEN2被啟動(dòng)時(shí)，MOS電晶體(M3和M4，M1和M2)則分別打開而將成對(duì)的局部資料線路LDQ1連接至主資料線路MDQ1，以及將成對(duì)的局部資料線路LDQ2連接至主資料線路MDQ2。
接著，精選的地址訊號(hào)SELADDR設(shè)定為啟動(dòng)任一MOS電晶體(M21和M22)來將記憶資料位從主資料線路MDQ1或MDQ2轉(zhuǎn)換成I/O電極。
已有的結(jié)構(gòu)得讓多重記憶資料訊號(hào)得以被記憶副陣列讀取。然而，這卻需要雙重的主資料線路MDQ1或MDQ2、雙重的主資料線路讀出放大器MDQSA1和MDQSA1以及雙重的資料選取器DSEL。此外，該開關(guān)控制電路在提供控制訊號(hào)給精選的地址訊號(hào)SELADDR時(shí)則更為復(fù)雜。
在″A 286mm2 256Mb DRAM with x 32 Both-EndsDQ″Watanabe et al.，IEEE JournalOf Solid-StateCircuits，Vol.31，NO 4，April 1996，pp.567-574的參考文獻(xiàn)中描述了一256Mb動(dòng)態(tài)隨機(jī)存取記憶體芯片結(jié)構(gòu)，它提供了可達(dá)x32寬的組織。為了盡量縮小(minimize)其體積大小，其中介紹了三種方法一為可互換層次(exchangeablehierarchical)式的資料線路結(jié)構(gòu)、一為不規(guī)則感應(yīng)放大布局(layout)、一為于兩端的局部再驅(qū)動(dòng)模式(redrive scheme)的分離位址匯流排(split address bus)。在″A 220mm2Four-and Eight-Bank，256-Mb SDRAMwith Single-Sided Stitched WL Architecture″Kirihata et al.，IEEE Journal Of Sol id-State Circuits，Vol.33，NO 11，NOV 1998，pp.1711-1719以及″Multiple Twisted Data Line Techniques for Multigigabit DRAM’s″，Min et al.，IEEE Journal Of Solid-State Circuits，Vol.34，NO 6，JUNE 1999pp.856-865兩參考文獻(xiàn)中提供了一動(dòng)態(tài)隨機(jī)存取記憶體的階層資料線路結(jié)構(gòu)的描述。
美國(guó)專利第5,812,473號(hào)案(Tsai)揭示了一「具有替代資料線路感應(yīng)功能的同步動(dòng)態(tài)隨機(jī)存取記憶體」。
美國(guó)專利第5,546,349號(hào)案(Watanabe et.al)揭示了一「可互換、層次式的資料線路結(jié)構(gòu)」。
美國(guó)專利第5,877,994號(hào)(Mueller et.al)揭示了一「具有空間效能的MDQ開關(guān)結(jié)構(gòu)」。
美國(guó)專利第5,418,737號(hào)案(Tran)揭示了一「具有測(cè)試副資料線路和匹配線路的動(dòng)態(tài)隨機(jī)存取記憶體」。
美國(guó)專利第5,859,793號(hào)(Santani et al.)揭示了一「具有避免因?yàn)榧纳娙荻`讀的平行資料線路的同步半導(dǎo)體記憶結(jié)構(gòu)」。
美國(guó)專利第5,909,388號(hào)案(Mueller)揭示了一「具有縫合字組線路(stitched)來降低字組線路的電阻的動(dòng)態(tài)隨機(jī)存取記憶體電路」。該動(dòng)態(tài)隨機(jī)存取記憶體另包括一具有位線路組、主資料線路組、字組線路的低阻導(dǎo)體、局部資料線路組、以及主線路-開關(guān)連接器組的層次式的資料線路結(jié)構(gòu)，其于至少四種不同記憶體電路半導(dǎo)體層所組成的結(jié)構(gòu)，在所有已有技術(shù)中，主資料開關(guān)(main data switch)是設(shè)置于記憶體陣列(memory array)的一側(cè)，在最壞的情形下，資料取用的時(shí)間可能會(huì)變得非常久。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明的主要目的，即在于創(chuàng)作出一種電路和方法，其將具有記憶資料訊號(hào)(memorydata signal)的位線路組(bit line pairs)連接至資料線路讀出放大器(data line sense amplifier)，因而資料線路讀出放大器得以感應(yīng)資料記憶訊號(hào)、放大資料記憶訊號(hào)以產(chǎn)生一記憶資料位元。
本發(fā)明的另一目的，在于規(guī)劃一記憶體提升取用資料時(shí)間的不同斷面的配置。
為了達(dá)到上述和其它目的，本發(fā)明于一隨機(jī)存取記憶體的多個(gè)副陣列的多個(gè)組位元線路和一資料線路讀出放大器之間連接一層次式位元線路選取電路。該位線路選取電路具有一組位元線路選取器電路來將每一副陣列的多個(gè)對(duì)位線路其中的一對(duì)有選擇性地連接至該成對(duì)的局部資料線路。該位元線路選取電路另包括一局部資料線路選取器電路來選取多個(gè)對(duì)局部資料線路其中的一對(duì)以連接至一對(duì)主資料線路。該對(duì)的主資料線路是連接至資料線路讀出放大器之輸入端。
該位元線路選取器電路是由多個(gè)開關(guān)所組成。每一開關(guān)擁有與多個(gè)對(duì)位元線路其中的一對(duì)相連的第一對(duì)電極、一與多個(gè)對(duì)局部資料線路其中的一對(duì)相連接的第二對(duì)電極、以及一有選擇性地將第一對(duì)電極連接至第二對(duì)電極的控制電梯，因而得將該對(duì)位線路連結(jié)至該對(duì)局部資料線路上。該位線路選取器電路的每一開關(guān)擁有一對(duì)MOS電晶體，而該對(duì)MOS電晶體具有一對(duì)漏極，其連接至成對(duì)的位元線路，成對(duì)的MOS電晶體的源極是連接至該對(duì)局部資料線路，以及成對(duì)的MOS電晶體的閘極是相互連接而形成控制電路，并且連接至該開關(guān)控制電路以提供一位元線路選取訊號(hào)來指示出一對(duì)應(yīng)該連接至該對(duì)局部資料線路的位元線路。
該位元線路選取器電路是由多個(gè)開關(guān)所組成。每一開關(guān)具有與多個(gè)對(duì)局部資料線路其中的一對(duì)相連的第一對(duì)電極、一與連結(jié)至資料線路讀出放大器不同輸入端(diff-erential input)的該對(duì)的主資料線路相連的第二對(duì)電極、以及有選擇性將第一對(duì)電極連接至第二對(duì)電極以達(dá)到有選擇性連結(jié)該對(duì)局部資料線路至該對(duì)不同輸入端目的一控制電極。該記憶格陣列是受預(yù)設(shè)主資料開關(guān)對(duì)稱包圍，以提升最差狀態(tài)的資料取用時(shí)間。
每一開關(guān)具有一對(duì)MOS電晶體，該對(duì)MOS電晶體擁有一對(duì)連接至該對(duì)局部資料線路的漏極、一對(duì)連接至該對(duì)主資料線路的源極、以及一對(duì)相互連接而形成該控制電極的閘極，并且連接至該開關(guān)控制電路以提供一位元線路選取訊號(hào)。
為求進(jìn)一步了解本發(fā)明的構(gòu)造特征、技術(shù)內(nèi)容與功能，請(qǐng)參閱以下有關(guān)本發(fā)明的詳細(xì)說明與附圖，然而所附圖標(biāo)乃供參考與說明用，并非用以對(duì)本發(fā)明施予限制。


圖1a至圖1c是已有技術(shù)的層次式資料線路結(jié)構(gòu)的示意圖。
圖2是本發(fā)明的層次式資料線路架構(gòu)示意圖。
圖3是本發(fā)明實(shí)施例示意圖。
圖4是本發(fā)明記憶資料訊號(hào)的流程圖。
圖5是本發(fā)明記憶體單元配置的底面圖。
圖6是本發(fā)明的完整底面圖。
圖標(biāo)中組件與編號(hào)對(duì)照說明10....啟動(dòng)在字組線路上的記憶格20....連結(jié)來自記憶格的電荷至位線路30....選取位線路 40....連結(jié)選取的位元線路至局部資料線路50....選取局部資料線路60....連結(jié)局部資料線路至主資料線路70....轉(zhuǎn)換在局部資料線路上的記憶資料訊號(hào)至記憶位80....所有局部資料線路皆被選取具體實(shí)施方式
請(qǐng)參閱圖2，其為本發(fā)明層次式資料線路架構(gòu)的示意圖。如上的于已有技術(shù)所述，記憶格是以行列的安排方式，于一記憶資料單元群組MB[n]內(nèi)形成一記憶區(qū)段MSEG[n]的每一記憶副陣列。每一行(column)的記憶格是藉由位線路BL00和BL00，BL01和BL01，...BLmn和BLmn來彼此連接。而每一列(row)的記憶格是由字組線路WL0，...，Wli而彼此連接。位線路BL00和BL00，...，BLmn和BLmn則成對(duì)設(shè)置并與讀出放大器SA(sense amplifier)相連接。如上所述，在讀取的過程中，一被選取的記憶格將作為記憶資料訊號(hào)的電荷轉(zhuǎn)換成連接至位線路BL00和BL00，...，BLmn和BLmn的讀出放大器SA。位線路BL00和BL00，...，BLmn和BLmn，其與被選取的記憶格相連的位線路成對(duì)設(shè)置者是設(shè)定為參考電壓值(level)，并且作為一讀出放大器SA的參考電壓來源。讀出放大器SA是感應(yīng)并放大記憶資料訊號(hào)成為主資料線路讀出放大器MDQSA所需的范圍(level)。
每一對(duì)位線路BL00和BL00，...，BLmn和BLmn是連接至位元線路開關(guān)選取電路BITSWSEL。該位元線路開關(guān)選取電路BIT SWSEL則連接位線路BL00和BL00，...，BLmn和BLmn其中的一對(duì)至適當(dāng)?shù)木植抠Y料線路LDQ1，...LDQn。每一位元線路開關(guān)選取電路BIT SWSEL是經(jīng)由位元選取線路BSn來連接至開關(guān)控制電流SWCTRL。該位選取線路BSn則選取一組成對(duì)的位線路BL00，BL00，BL00，BL00，...，BLmn，BLmn(bit line)藉由位元線路開關(guān)選取電路BITSWSEL來連接至局部資料線路LDQ1，...LDQn。
局部資料線路LDQ1，...LDQn另再連接至局部資料線路選取電路(LDQSEL)。該局部資料線路選取電路(LDQSEL)選取局部資料線路LDQ1，...LDQn其中之一來連接至主資料線路，接著再連接至主資料線路讀出放大器MDQSA 1。開關(guān)控制電路則藉由開關(guān)啟動(dòng)控制線路(SWEN)來連接至局部資料線路選取電路(LDQSEL)。開關(guān)啟動(dòng)控制線路(SWEN)的狀態(tài)決定了哪一局部資料線路應(yīng)連接至主資料線路MDQ1，接著，哪一個(gè)記憶資料訊號(hào)得以轉(zhuǎn)換成主資料線路讀出放大器MDQSA 1。
主資料線路讀出放大器MDQSA 1具有一連接至I/O電極的輸出。該主資料線路讀出放大器MDQSA 1是感應(yīng)、放大并轉(zhuǎn)換記憶資料訊號(hào)為與I/O電極相連的外電路所需的電壓和電流值。
開關(guān)控制電路將記憶位址匯流排訊號(hào)予以解碼并詮釋以便選取其中一組位線路BL00和BL00，...，BLmn和BLmn應(yīng)與主資料線路讀出放大器MDQSA1作連接。
請(qǐng)見圖3為本發(fā)明的位元線路選取電路實(shí)施例。本發(fā)明的位元線路選取電路是由一位元線路開關(guān)選取電路BIT SWSEL和局部資料線路選擇電路LDQSEL所組成。位元線路開關(guān)選取電路BIT SWSEL包含了多重開關(guān)得以用來選擇性地選取成對(duì)的位線路BL00和BL00，BLmn和BLmn來連接至局部資料線路LDQ1、成對(duì)的位線路BL01和BL01來連接至局部資料線路LDQ2。每一開關(guān)具有兩連接至位元線路BL00和BL00，BL01和BL01或，BLmn和BLmn其中的一對(duì)位線路的電極、一對(duì)連接至局部資料線路LDQ1或LDQ2的電梯、及一連接至位精選訊號(hào)線路BSn的控制線路。位元線路開關(guān)選取電路BIT SWSEL的每一多重開關(guān)是由成對(duì)的MOS電晶體(M15和M16，M17和M18，M19和M20)所組成。每一對(duì)MOS電晶體(M15和M16，M17和M18，M19和M20)的漏極分別與位線路BL00和BL00，BL01和BL01...，BLmn和BLmn相連接。每一對(duì)MOS電晶體(M15和M16，M17和M18)的源極與局部資料線路LDQ1相連接，而MOS電晶體(M19和M20)則與局部資料線路LDQ2相連接。MOS電晶體(M15和M16，M19和M20)的閘極與位精選訊號(hào)線路BS1相連接。MOS電晶體(M17和M18)的閘極與位精選訊號(hào)線路BSn相連接。
該成對(duì)的局部資料線路LDQ1，LDQ2是連接至局部資料線路選擇電路LDQSEL，而局部資料線路選擇電路LDQSEL則由多重開關(guān)所形成。每一開關(guān)擁有一對(duì)與局部資料線路LDQ1，LDQ2相連的電極、一與主資料線路MDQ1相連的第二對(duì)電極、以及一與具有開關(guān)啟動(dòng)控制線路(SWEN)的開關(guān)控制電路相連的一控制電極。該開關(guān)是由成對(duì)的MOS電晶體(M11和M12，M13和M14)所組成。成對(duì)的MOS電晶體(M11和M12)的漏極是連接至成對(duì)的局部資料線路LDQ1。成對(duì)的MOS電晶體(M13和M14)的漏極是連接至成對(duì)的局部資料線路LDQ2。成對(duì)的MOS電晶體(M11和M12，M13和M14)的源極是分別彼此連接至主資料線路MDQ1和MDQ2，接著再連接至主資料線路讀出放大器MDQSA1的輸出端。
主資料線路讀出放大器MDQSA1可感應(yīng)呈現(xiàn)于成對(duì)的主資料線路MDQ1上的記憶資料訊號(hào)的振幅(amplitude)，并放大和轉(zhuǎn)換記憶訊號(hào)為與I/O電極相連的外電路所需的電壓和電流值。
成對(duì)的MOS電晶體(M11和M12，M13和M14)的閘極是分別彼此經(jīng)由開關(guān)啟動(dòng)控制線路(SWEN1和SWEN2)來連接至開關(guān)控制電路。
本發(fā)明的位元線路選取電路功能如下例如，將字組WL0設(shè)定為可啟動(dòng)記憶格MC1，MC2和MC3的電壓值。存在于記憶格MC1，MC2和MC3上的電荷則分別轉(zhuǎn)移至位線路BL00，BL01，BLmn。位線路BL00，BL01，BLmn作為連接至每一組位線路BL00和BL00，BL01和BL01，BLmn和BLmn的讀出放大器SA的參考電壓源。位線路讀出放大器可感應(yīng)由記憶格MC1，MC2和MC3轉(zhuǎn)換來的電荷、放大該電荷來產(chǎn)生存在于成對(duì)的位線路BL00和BL00，BL01和BL01，BLmn和BLmn上的記憶資料訊號(hào)。若記憶格MC1，MC2可被讀取時(shí)，位精選線路BS1得以啟動(dòng)來打開MOS電晶體(M15和M16、M19和M20)組。而被啟動(dòng)的MOS電晶體(M19和M20)組則將記憶資料訊號(hào)從記憶格MC2連接至局部資料線路LDQ2。
根據(jù)預(yù)期的記憶格位址，開關(guān)啟動(dòng)控制線路(SWEN1和SWEN2)則啟動(dòng)合適的MOS電晶體(M11和M12或，M13和M14)組來將從局部資料線路LDQ1或LDQ2的記憶資料訊號(hào)轉(zhuǎn)換為主資料線路MDQ1，然后再轉(zhuǎn)換到主資料線路讀出放大器MDSA1。例如，如果在第一階段，從存在于記憶格MC1上的電荷的記憶資料訊號(hào)被讀取時(shí)，開關(guān)啟動(dòng)控制線路(SWEN1)則設(shè)定為可啟動(dòng)MOS電晶體組(M11和M12)的電壓值。存在于局部資料線路LDQ1的記憶資料訊號(hào)則轉(zhuǎn)移至主資料線路MDQ1。主資料線路讀出放大器MDQSA1可感應(yīng)源自記憶格MC1、且來自局部資料線路LDQ1的訊號(hào)、放大記憶資料訊號(hào)、并且轉(zhuǎn)換它為與I/O電極相連接的外電路的電壓和訊號(hào)值。
如果需要源自于記憶格MC2的記憶資料訊號(hào)時(shí)，開關(guān)控制電路則關(guān)閉開關(guān)啟動(dòng)控制訊號(hào)(SWEN1)并打開關(guān)閉開關(guān)啟動(dòng)控制訊號(hào)(SWEN2)，因此，來自局部資料線路LDQ2的記憶資料訊號(hào)得以移轉(zhuǎn)至主資料線路MDQ1，接著再移轉(zhuǎn)至主資料線路讀出放大器MDQSA1，以轉(zhuǎn)換成與I/O電極相連接的外電路所需的電壓和電流值。
主資料開關(guān)(SWEN1)、(SWEN2)的配置大幅提升資料取用時(shí)間的效率，藉由在圖5、圖6中受記憶體陣列中間所包圍的主資料開關(guān)設(shè)置，該最差狀態(tài)資料取用時(shí)間會(huì)被縮減至任何已有技術(shù)的一半，圖5是顯示主資料開關(guān)(SWEN1)、(SWEN2)與預(yù)設(shè)包圍的記憶體陣列的配置，圖6是顯示所有受預(yù)設(shè)主資料開關(guān)SWEN1...SWEN14包圍的主記憶體方塊MA#12....MA#41的配置。
如上所述可以清楚看出，具有本發(fā)明的位線路選取電路的階層式資料線路結(jié)構(gòu)得使用較少的主資料線路MDQ和主資料線路讀出放大器MDQSA來完成于讀取狀態(tài)時(shí)記憶資料訊號(hào)從記憶格移轉(zhuǎn)的動(dòng)作。再者，本發(fā)明簡(jiǎn)化的結(jié)構(gòu)得讀取多重記憶格(multiple memory)。此外，開關(guān)控制電路得藉由移除圖1c中所示的精選地址控制線路而予以簡(jiǎn)化。
再來重新溫已選取記憶資料訊號(hào)的方法，如圖4所示，其代表本發(fā)明記憶資料訊號(hào)的流程圖。該方法首先啟動(dòng)(10)于記憶格陣列字組線路上的所有記憶格。存在于被啟動(dòng)的記憶格的電荷則連結(jié)(20)至與被啟動(dòng)的記憶格相連的位線路上。從多重位線路來選取(30)含有預(yù)期的(desired)資料記憶訊號(hào)的成對(duì)式位線路來將選取的位線路組連結(jié)(40)至一成對(duì)的局部資料線路。選取(50)一成對(duì)式的局部資料線路，并經(jīng)由成對(duì)式主資料線路而連結(jié)(60)至資料線路讀取放大器的輸入端。主資料線路傳送放大器將記憶資料訊號(hào)轉(zhuǎn)換(70)成一為記憶位所需的適當(dāng)訊號(hào)范圍。反復(fù)地(iteratively)選取(50)每一預(yù)期的資料直到選取(80)最后一局部資料線路為止。
惟以上所述的，僅為本發(fā)明的較佳實(shí)施例而已，并非用來限定本發(fā)明實(shí)施的范圍。即凡依本發(fā)明權(quán)利要求范圍所作的均等變化與修飾，皆為本發(fā)明專利權(quán)利要求所含蓋，特先予以陳明。
權(quán)利要求
1.一種高階區(qū)域效能的資料線路結(jié)構(gòu)，其特征在于主要是將連接記憶體的多個(gè)副陣列的多個(gè)組位元線路和一主資料線讀出放大器間的位元線路選取電路，至少包括一局部資料線路選取電路，由多個(gè)被連接的局部資料線選取其中一組來連接至一與主資料線路讀出放大器相連的成對(duì)主資料線，其中每一組局部資料線有選擇性地連接至多對(duì)位線的一組成對(duì)的位元線，其中局部資料選取線路包括，一第一多個(gè)開關(guān)，每一開關(guān)具有第一對(duì)與局部資料線相連的電極、一與主資料線讀取放大器輸入端相連的主資料線連接的第二對(duì)電極、以及一有選擇性地連接第一、二對(duì)電極的控制電極，因而得有選擇性地連接一對(duì)局部資料線至一對(duì)主資料線，其中該多個(gè)副陣列是受預(yù)設(shè)該第一多個(gè)開關(guān)所包圍；以及一位元線選取器電路來有選擇性地將每一副陣列的多個(gè)位元線的一組成對(duì)位線來連結(jié)至一組成對(duì)的局部資料線，其中該位元線選取器電路包括，一第二多個(gè)開關(guān)，該第二多個(gè)開關(guān)中的每一開關(guān)具有與多數(shù)成對(duì)位線的一相連的第一對(duì)電極、與多數(shù)成對(duì)的局部資料線的一相連的第二對(duì)電極、以及可選擇性連接第一、二對(duì)電極以連結(jié)該對(duì)位元線路至該對(duì)局部資料線的一控制電極。
2.如權(quán)利要求1所述的電路，其特征在于其中每一開關(guān)包含一對(duì)MOS電晶體，而該對(duì)MOS電晶體的漏極是連接至成對(duì)的局部資料線，成對(duì)MOS電晶體的源極是連接至主資料線，以及成對(duì)MOS電晶體的閘極是同時(shí)形成控制電極，并連接一提供局部資料線選取訊號(hào)的開關(guān)控制電路。
3.如權(quán)利要求1所述的電路，其特征在于其中第二多個(gè)開關(guān)中的每一開關(guān)具有一對(duì)MOS電晶體，該對(duì)MOS電晶體擁有一對(duì)連接至該對(duì)位線的漏極、一對(duì)連接至該對(duì)局部資料線的源極、以及一對(duì)相互連接而形成控制電極的閘極，并且連接至該開關(guān)控制電路以提供一位元線選取訊號(hào)來指示出一對(duì)應(yīng)該連接至該對(duì)局部資料線的位元線。
4.如權(quán)利要求1所述的電路，其特征在于其中該記憶體是由包括由靜態(tài)隨機(jī)存取記憶體、動(dòng)態(tài)隨機(jī)存取記憶體以及只讀記憶體所構(gòu)成的記憶體群組中選出。
5.一種記憶體，至少包括至少一以行列的安排方式的記憶格副陣列，因此各行成對(duì)的記憶格得以成對(duì)位線而彼此相連接；多個(gè)對(duì)連接至成對(duì)位元線的局部資料線；一資料線選取器電路來選取一對(duì)局部資料線以連接至與主資料線讀取放大器相連的一對(duì)主資料線，其中每一對(duì)局部資料線得有選擇性地連結(jié)至一對(duì)位線上，其中該資料線選取器電路包括，一第一多個(gè)開關(guān)，每一開關(guān)具有與多數(shù)成對(duì)的局部資料線的一相連的第一對(duì)電極、一穿過開關(guān)中間受前述記憶格包圍而與讀取放大器的一對(duì)輸入端相連的連接至該對(duì)主資料線路的第二對(duì)電極，以及一有選擇性地連接第一、二對(duì)電極的控制電極，因而得有選擇性地連接一對(duì)局部資料線至一對(duì)主資料線；以及，一位元線選擇電路，得有選擇性地連結(jié)每一副陣列多個(gè)對(duì)位線其中一對(duì)位元線至該對(duì)局部資料線上，其中該位元線選擇電路包括，一第二多個(gè)開關(guān)，該第二多個(gè)開關(guān)中的每一開關(guān)具有與一成對(duì)的位線路相連的第一對(duì)電極、與一成對(duì)的局部資料線相連的第二對(duì)電極、以及可選擇性連接第一、二對(duì)電極，以達(dá)到連結(jié)該對(duì)位線路至該對(duì)局部資料線路目的的一控制電極。
6.如權(quán)利要求5所述的記憶體，其特征在于其中第一多個(gè)開關(guān)的每一開關(guān)皆含有一對(duì)MOS電晶體，而該對(duì)MOS電晶體的漏極是連接至成對(duì)的局部資料線，成對(duì)的MOS電晶體的源極是連接至該對(duì)主資料線，以及成對(duì)的MOS電晶體的閘極是相互連接而形成控制電極，并連接至一可提供局部資料線選取訊號(hào)的開關(guān)控制電路。
7.如權(quán)利要求5所述的記憶體，其特征在于其中第二多個(gè)開關(guān)中的每一開關(guān)具有一對(duì)MOS電晶體，該對(duì)MOS電晶體擁有一對(duì)連接至該對(duì)位線的漏極、一對(duì)連接至該對(duì)局部資料線的源極、以及一對(duì)相互連接而形成該控制電極的閘極，并且連接至一開關(guān)控制電路以提供一位元線選取訊號(hào)來指示出一對(duì)應(yīng)該連接至該對(duì)局部資料線的位線。
8.如權(quán)利要求5所述的記憶體，其特征在于其中記憶格是由記憶體群組來構(gòu)成，其包括靜態(tài)隨機(jī)存取記憶體、動(dòng)態(tài)隨機(jī)存取記憶體以及只讀記憶體。
9.一種位線連結(jié)裝置，其特征在于其有選擇性地將一對(duì)與記憶格群組相連的位元線連結(jié)至一主資料線讀出放大器，至少包括一連接至多個(gè)對(duì)位線路的位元線選取裝置，它可用來選取該對(duì)被連結(jié)的位線，其中該位元線選取裝置包括，一第一多個(gè)開關(guān)，該第一多個(gè)開關(guān)中的每一開關(guān)具有與一成對(duì)的位線相連的第一對(duì)電極、與一成對(duì)的局部資料線相連的第二對(duì)電極、以及可選擇性連結(jié)該第一、二對(duì)電極，以連結(jié)該對(duì)位元線至該對(duì)局部資料線的一控制電極。多個(gè)對(duì)連接至位元線選取裝置的局部資料線路，其用來傳送一來自被選取資料線的記憶資料訊號(hào)；以及，一連設(shè)于多個(gè)對(duì)局部資料線和主資料線讀出放大器間的資料線路選取裝置，其用來選取一對(duì)局部資料線來連結(jié)至該主資料線路讀出放大器，并將該記憶資料訊號(hào)傳送至讀出放大器來被感應(yīng)并放大至一記憶資料位元，其中該局部資料線選取裝置包括，一第二多個(gè)開關(guān)，每一開關(guān)具有與多對(duì)成對(duì)的局部資料線的一相連的第一對(duì)電極、一穿過主資料開關(guān)中間受前述記憶格陣列包圍而與讀取放大器的一對(duì)輸入端相連的連接至該對(duì)主資料線路的第二對(duì)電極，以及一有選擇性地連接第一、二對(duì)電極的控制電極，因而得有選擇性地連接一對(duì)局部資料線至一對(duì)主資料線。
10.如權(quán)利要求9所述的位元線連結(jié)裝置，其特征在于其中第一多個(gè)開關(guān)的每一開關(guān)皆含有一對(duì)MOS電晶體，而該對(duì)MOS電晶體的漏極是連接至成對(duì)的局部資料線，成對(duì)的MOS電晶體的源極是連接至該對(duì)主資料線，以及成對(duì)的MOS電晶體的閘極是相互連接而形成控制電極，并連接至一可提供局部資料線選取訊號(hào)的開關(guān)控制電路。
11.如權(quán)利要求10所述的記憶體，其特征在于其中該第二多個(gè)開關(guān)中的每一開關(guān)具有一對(duì)MOS電晶體，該對(duì)MOS電晶體擁有一對(duì)連接至該對(duì)位線的漏極、一對(duì)連接至該對(duì)局部資料線的源極、以及一對(duì)相互連接而形成該控制電極的閘極，并且連接至該開關(guān)控制電路以提供一位線選取訊號(hào)來指示出一對(duì)應(yīng)該連接至該對(duì)局部資料線的位線。
12.如權(quán)利要求10所述的裝置，其特征在于其中記憶格是由記憶體群組所構(gòu)成，其包括靜態(tài)隨機(jī)存取記憶體、動(dòng)態(tài)隨機(jī)存取記憶體以及只讀記憶體。
13.一種用來該選取資料記憶訊號(hào)從一連接至一對(duì)位線的一位線的受選取記憶格轉(zhuǎn)移至一主資料線讀出放大器的方法，其特征在于至少包括下列步驟a、取包含來自一多個(gè)對(duì)位元線的資料記憶訊號(hào)的該對(duì)位線路；b、連接該對(duì)被選取的位線至一多個(gè)對(duì)局部資料線其中的一對(duì)，其中該對(duì)位元線至該局部資料線的選取和連結(jié)是由一位線選取器電路來執(zhí)行，并有選擇性地連結(jié)每一副陣列多個(gè)對(duì)位元線其中的一對(duì)至該對(duì)局部資料線，位元線選取器電路包括，一第一多個(gè)開關(guān)，該第一多個(gè)開關(guān)中的每一開關(guān)具有與多個(gè)對(duì)位線其中的一對(duì)相連的第一對(duì)電極、與一成對(duì)的局部資料線相連的第二對(duì)電極、以及有選擇性連接第一、二對(duì)電極，以達(dá)到連結(jié)該對(duì)位線至該對(duì)局部資料線的一控制電極；c、選取多個(gè)對(duì)局部資料線其中的該對(duì)局部資料線；以及，d、連接該對(duì)被選取的局部資料線至該主資料線讀出放大器，其中該對(duì)局部資料線的選取和連接是由一局部資料線選取電路來執(zhí)行，并選取多個(gè)對(duì)局部資料線其中的一對(duì)來連接至與該主資料線讀出放大器相連的一對(duì)主資料線，而每對(duì)局部資料線是有選擇性也連結(jié)至多個(gè)對(duì)位線其中的一對(duì)，該局部資料線電路包括，一第二多個(gè)開關(guān)，每一開關(guān)具有與多個(gè)對(duì)局部資料線其中的一對(duì)相連的第一對(duì)電極、一穿過多個(gè)開關(guān)中間受前述記憶格陣列包圍而與讀取放大器的一對(duì)輸入端相連的連接至該對(duì)主資料線路的第二對(duì)電極，以及一有選擇性地連接第一、二對(duì)電極的控制電極，因而得有選擇性地連接一對(duì)局部資料線至一對(duì)主資料線，隨機(jī)存取記憶格以及只讀記憶格。
14.如權(quán)利要求13所述的方法，其特征在于其中多個(gè)開關(guān)中的每一開關(guān)具有一對(duì)MOS電晶體，該對(duì)MOS電晶體擁有一對(duì)連接至該對(duì)位線路的漏極、一對(duì)連接至該對(duì)局部資料線路的源極、以及一對(duì)相互連接而形成該控制電極的閘極，并且連接至該開關(guān)控制電路以提供一位線路選取訊號(hào)來指示出一對(duì)應(yīng)該連接至該對(duì)局部資料線路的位線路。
15.如權(quán)利要求13所述的方法，其特征在于其中第二多個(gè)開關(guān)的每一開關(guān)皆含有一對(duì)MOS電晶體，而該對(duì)MOS電晶體的漏極是連接至成對(duì)的局部資料線，成對(duì)的MOS電晶體的源極是連接至該對(duì)主資料線，以及成對(duì)的MOS；電晶體的閘極是相互連接而形成控制電極，并連接至一可提供局部資料線選取訊號(hào)的開關(guān)控制電路。
16.如權(quán)利要求13所述的方法，其特征在于其中選取的記憶格是由記憶格群組來構(gòu)成，其包括靜態(tài)隨機(jī)存取記憶格、動(dòng)態(tài)隨機(jī)存取記憶格以及只讀記憶格。
全文摘要
一種高階區(qū)域效能的資料線路結(jié)構(gòu)，主要是于一隨機(jī)存取記憶體的多個(gè)副陣列的多個(gè)組位元線和一資料線讀出放大器之間連接一層次式位元線選取電路。該位元線選取電路具有一組位元線選取器電路來將每一副陣列的多個(gè)對(duì)位元線其中之一對(duì)有選擇性地連接至該成對(duì)的局部資料線。該位元線選取電路另包括一局部資料線選取器電路來選取多個(gè)對(duì)局部資料線其中之一對(duì)以連接至一對(duì)主資料線。該對(duì)的主資料線是連接至資料線讀出放大器的輸入端，該記憶格副陣列是受主資料開關(guān)包圍，以提升資料取用時(shí)間。
文檔編號(hào)G11C7/00GK1661721SQ20041000765
公開日2005年8月31日 申請(qǐng)日期2004年2月26日 優(yōu)先權(quán)日2004年2月26日
發(fā)明者夏濬, 袁德銘, 王明弘, 沈俊吉 申請(qǐng)人:鈺創(chuàng)科技股份有限公司