專利名稱：內(nèi)建自行測試系統(tǒng)及方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及內(nèi)建自行測試(BIST)的系統(tǒng)及方法，特別是涉及BIST的實(shí)時外部仿真的系統(tǒng)以及方法。
背景技術(shù)：
當(dāng)應(yīng)用特定集成電路(ASIC)技術(shù)擴(kuò)展到新的市場，更稠密的埋入內(nèi)存的需求一般地增加。例如，便于攜帶以及多媒體應(yīng)用的市場例如行動電路以及個人數(shù)字助理一般需要增加埋入內(nèi)存之密度用于更高的功能以及更低的功率消耗。為了提供此增加的需求，埋入動態(tài)隨機(jī)存取內(nèi)存(eDRAM)巨指令已經(jīng)被供應(yīng)于技藝狀態(tài)ASIC公文包中。EDRAM整合到ASIC設(shè)計(jì)一般已經(jīng)加強(qiáng)焦點(diǎn)于如何最佳的測試高密度巨指令，例如一復(fù)雜DRAM巨指令，在一邏輯測試環(huán)境中。
例如，直接內(nèi)存存取(DMA)測試經(jīng)?？赡鼙皇褂靡詼y試傳統(tǒng)DRAM，其具有輸入臺以直接控制地址，數(shù)據(jù)以及控制腳其系可被一外部測試器存取。外部測試器可能直接地操作DRAM輸入且監(jiān)控其輸出用以測試。埋入eDRAM之直接存取測試，或其它類型的埋入RAM例如埋入磁RAM(MRAM)以及埋入快閃RAM，然而，一般地在硅區(qū)方面，有用的輸入/輸出(I/O)腳，寫入復(fù)雜性以及測試時間上系亦昂貴的。例如，以埋入RAM，僅存取到RAM一般地系經(jīng)由系統(tǒng)應(yīng)用其中RAM系被埋入。為了要求應(yīng)用到功能當(dāng)測試器一般地可能要求額外內(nèi)存儲存或額外I/O腳來外部存取。
一般地，埋入裝置測試問題的一較佳的解決方法是使用一內(nèi)建自行測試(BIST)系統(tǒng)，其執(zhí)行組件足以高錯誤覆蓋于DRAM上。此組件可能包含，例如，一兩次冗位解決的計(jì)算，圖樣程序化彈性，實(shí)時或速度上測試，以及測試模式應(yīng)用于邊緣測試。BIST能力的建立經(jīng)常已經(jīng)允許測試大的，埋入的內(nèi)存于邏輯測試器上而無加入鑄模面積或伴隨實(shí)行測試不精確性，例如，隔離多任務(wù)器。
一般地，BIST是一相對簡單的電路(雖然其可能為復(fù)雜的)其作用類似一小的測試器在半導(dǎo)體芯片或集成電路上。BIST可能被設(shè)計(jì)為具有部份或完全存取到埋入RAM，而外部自動測試裝置經(jīng)常僅具有非常有限的存取到芯片，且依賴BIST來執(zhí)行詳細(xì)的內(nèi)存測試。BIST可能測試僅核心內(nèi)存組件因?yàn)樾酒倪壿嬰娐房赡苡梢环指舻倪壿嫓y試器來測試。
因?yàn)锽IST在鑄模上且可以直接控制埋入RAM，一設(shè)計(jì)者可能設(shè)計(jì)不同層的功能性在BIST以及實(shí)際裝置電路之間，例如不同的測試模式。為了測試埋入RAM，外部測試器可能送出一指令到BIST以開始一測試。一般地，當(dāng)BIST完成測試，其回到外部測試器一數(shù)值指示是否裝置通過或失敗測試。例如，一邏輯0可能指示DRAM通過測試而一邏輯1可能指示DRAM失敗測試，或者反之亦然。
一潛在缺陷關(guān)于存在BIST執(zhí)行系為僅有限的信息自BIST測試外部可用于芯片。一般地，外部測試器可能被使用僅于初始BIST測試程序向量與計(jì)時輸入，且用于監(jiān)控非常有限的BIST輸出，例如一失敗的旗腳以及一測試端部(EOT)腳。一般地，一旦一測試被開始實(shí)施，芯片上BIST內(nèi)部產(chǎn)生地址以及數(shù)據(jù)圖樣送至埋入RAM，且內(nèi)部比較數(shù)據(jù)自埋入RAM返回。如果裝置測試失敗，則BIST可能在一指定的外部腳上衰退失敗，例如通過設(shè)定失敗信號為一邏輯1來指示一失敗，或者維持一邏輯0來指示一通過測試。
從外部測試器的觀點(diǎn)，僅自BIST接收的信息為是否裝置之整個測試通過或失敗。換句話說，外部測試器接收相同結(jié)果不管是否一單一內(nèi)存地址在芯片上失敗，或者整個內(nèi)存數(shù)組失敗，以及外部測試器不會分辨兩個之間以及確定失敗的造成位置。

發(fā)明內(nèi)容
這些以及其它問題一般地被解決或防止，且技術(shù)優(yōu)點(diǎn)系一般地達(dá)成，通過本發(fā)明較佳實(shí)施例，其使用外部測試裝置來仿真內(nèi)部BIST測試，因此使獲得或產(chǎn)生詳細(xì)測試結(jié)果為可能。通過在測試期間實(shí)時仿真BIST測試序列，外部測試器可能監(jiān)控自BIST之一輸出且決定當(dāng)他們發(fā)生時的失敗位置。外部測試器可能產(chǎn)生一位失敗映像以指示是否每一內(nèi)存位置通過或失敗BIST測試。
根據(jù)本發(fā)明一較佳實(shí)施例，用于測試一半導(dǎo)體芯片上的埋入內(nèi)存核心的方法包含提供一定時器到半導(dǎo)體芯片上的BIST電路，初始化BIST電路以執(zhí)行埋入內(nèi)存核心的內(nèi)建自行測試使用一地址序列，開始內(nèi)建自行測試的仿真，其中仿真仿造地址序列且其中仿真使用定時器以與BIST電路測試同步運(yùn)轉(zhuǎn)，監(jiān)控自BIST電路的輸出用于一指示一內(nèi)存單元內(nèi)建自身測試失敗，且如果有一內(nèi)存單元失敗，關(guān)聯(lián)內(nèi)存單元失敗與通過仿真所產(chǎn)生的特定地址。
根據(jù)本發(fā)明另外較佳實(shí)施例，測試一半導(dǎo)體芯片上一埋入內(nèi)存核心的系統(tǒng)具有BIST對應(yīng)包含一仿真測試程序具有一控制接口以初始化且計(jì)時BIST對應(yīng)在半導(dǎo)體芯片上，一地址產(chǎn)生器用以產(chǎn)生一第一地址序列對應(yīng)通過BIST對應(yīng)在一內(nèi)建自行測試埋入內(nèi)存核心期間所產(chǎn)生的第二地址序列，其中地址產(chǎn)生器從仿真測試程序接收計(jì)時數(shù)據(jù)用以同步化第一地址序列與第二地址序列，且數(shù)據(jù)輸入節(jié)點(diǎn)用以在埋入內(nèi)存核心之內(nèi)建自行測試期間接收從BIST對應(yīng)的數(shù)據(jù)輸出總線信號，其中數(shù)據(jù)輸出總線信號指示是否個別內(nèi)存單元之內(nèi)建自行測試失敗，且其中測試系統(tǒng)系適應(yīng)于關(guān)聯(lián)一特定內(nèi)存單元失敗與通過地址產(chǎn)生器所產(chǎn)生的對應(yīng)的地址。
根據(jù)本發(fā)明另外的較佳實(shí)施例，一半導(dǎo)體芯片包含一埋入內(nèi)存核心包含內(nèi)存單元的數(shù)組，一BIST電路連結(jié)內(nèi)存核心且包含對應(yīng)用以測試內(nèi)存單元在內(nèi)存核心中，以及信號線連結(jié)在BIST電路以及外部可存取節(jié)點(diǎn)之間，其中信號線包含一數(shù)據(jù)輸出總線，以及其中BIST電路系用以提供，在數(shù)據(jù)輸出總線上，測試通過/失敗數(shù)據(jù)對應(yīng)個別的內(nèi)存單元其系以一內(nèi)建自行測試被測試。
本發(fā)明一較佳實(shí)施例的優(yōu)點(diǎn)是為其提供關(guān)于埋入內(nèi)存核心代替單一失敗或通過的詳細(xì)的信息。一位失敗映像可能自一BIST測試被產(chǎn)生。詳細(xì)的信息可能精確地指示失敗發(fā)生在哪里且僅多少的裝置正失敗。
本發(fā)明一較佳實(shí)施例另外的優(yōu)點(diǎn)是為其使經(jīng)濟(jì)的埋入內(nèi)存測試為可能，因?yàn)橐恢圃煺卟恍枰⒁辉竭^臺的內(nèi)存測試巨指令用于線的監(jiān)控。實(shí)際的產(chǎn)品具有BIST可能被使用如線監(jiān)控以偵測埋入內(nèi)存缺陷。
本發(fā)明一較佳實(shí)施例的另外的優(yōu)點(diǎn)為其允許埋入內(nèi)存之速度上的測試。從測試器的定時器可能被運(yùn)作在高速以提供一裝置的實(shí)際可行的測試。
本發(fā)明一較佳實(shí)施例的另外的優(yōu)點(diǎn)為其可被使用以檢查且證實(shí)BIST其本身。一缺陷可能被有意地制造在一測試芯片上，且接著BIST可能被指示執(zhí)行一測試。從測試所產(chǎn)生之位失敗映像可能被與實(shí)際失敗比較以確定BIST被正確地運(yùn)作。本發(fā)明的一較佳實(shí)施例可能亦被使用以檢查BIST的地址雜亂的操作，如物理地址以及邏輯地址轉(zhuǎn)換或轉(zhuǎn)變。
前述已經(jīng)概括地指出本發(fā)明特征以及技術(shù)的優(yōu)點(diǎn)為了詳細(xì)說明本發(fā)明，下列說明可能更好地被了解。本發(fā)明額外的特征以及優(yōu)點(diǎn)將被描述在下，其形成本發(fā)明權(quán)利要求的主題。其應(yīng)該被本領(lǐng)域的普通技術(shù)人員所了解的是披露的觀念以及特定實(shí)施例可能被容易地使用作為修飾或設(shè)計(jì)其它結(jié)構(gòu)或程序的基礎(chǔ)以實(shí)行本發(fā)明相同的目的。其也應(yīng)該被本領(lǐng)域的普通技術(shù)人員所了解的是此相等的結(jié)構(gòu)不與本發(fā)明范圍以及精神相違背，如從屬權(quán)利要求中所提出。


為了更加完整地了解本發(fā)明以及其優(yōu)點(diǎn)，現(xiàn)在結(jié)合以下附圖予以描述本發(fā)明，附圖中
圖1是BIST系統(tǒng)的方塊圖，其用以測試一eDRAM核心；圖2是流程圖顯示圖1BIST系統(tǒng)的操作；圖3是BIST數(shù)據(jù)寫入eRAM核心的流程圖；以及圖4是BIST讀取數(shù)據(jù)且比較循環(huán)的流程圖。
具體實(shí)施例方式
制造且使用本發(fā)明較佳實(shí)施例系被詳細(xì)討論如下。然而，其應(yīng)該被了解的是，本發(fā)明提供許多適當(dāng)?shù)陌l(fā)明概念其可被實(shí)體化于特定背景的一廣泛的多樣化。討論的特定實(shí)施例系僅說明特定的方式以制造且使用本發(fā)明，但不限制本發(fā)明的范圍。例如，下文中詳細(xì)描述的實(shí)施例關(guān)于一埋入DRAM核心之BIST，但是本發(fā)明可能被使用于具有其它埋入電路中，例如其它類型的埋入內(nèi)存，或其它在一ASIC上有限存取的電路。
圖1是一方塊圖，說明一測試組態(tài)根據(jù)本發(fā)明的一較佳實(shí)施例。埋入DRAM核心100以及BIST 102系位在連接到自動測試裝置(ATE)104的半導(dǎo)體芯片或鑄模上。一般地，完整存取到eDRAM核心100系可使用于芯片上，且僅有線的存取可被使用到外部測試裝置。ERAM核心100具有一內(nèi)存的標(biāo)準(zhǔn)接口信號，包含核心數(shù)據(jù)在線路106，定時器108，地址線110，行地址頻閃觀測器112，列地址頻閃觀測器114，芯片選擇116，可寫118，可計(jì)時120，以及核心數(shù)據(jù)輸出線122。在其它實(shí)施例中，eDRAM核心100可能具有更多，更少或者不同的接口信號以控制內(nèi)存。
BIST 102可能使用接口信號以控制操作且監(jiān)控eDRAM核心100在一測試期間。BIST 102依次具有外部可使用的信號以接口與ATE104。程序向量輸入124系通過ATE 104使用以提供一測試向量到BIST 102。程序向量124可能被使用以初始化一測試通過選擇BIST之特定測試來運(yùn)作。ATE 104可能傳訊程序向量124的負(fù)載且實(shí)際的開始測試通過BIST 102與負(fù)載信號126。埋入內(nèi)存的測試系較佳地被執(zhí)行如一預(yù)先導(dǎo)引測試。ATE 104亦提供一差動計(jì)時到BIST 102通過計(jì)時信號定時器1 130以及定時器2 132。BIST定時器128系自這些計(jì)時信號衍生。ATE 102可能亦提供一復(fù)位信號140到BIST 102以重新設(shè)定BIST對應(yīng)。
BIST 102可能傳訊一測試之端部到ATE 104以測試信號之端部134，且可能傳到一測試失敗通過失敗信號136。BIST 102可能亦提供數(shù)據(jù)讀出總線138到ATE 104。數(shù)據(jù)讀出總線138可能為任何數(shù)量的線路，但是較佳地為與核心數(shù)據(jù)輸出總線122從eDRAM核心100相同的尺寸。數(shù)據(jù)輸出總線138可能被使用以指示一特定失敗到ATE104，其可能使用這個信息來決定未通過特定位置。
外部測試器可能為完整或半自動的。較佳地，ATE 104控制一測試的開始，且監(jiān)控信號自BIST 104用于在一測試期間一未通過發(fā)生。ATE 104包含仿真測試程序142，其仿真由BIST 102所執(zhí)行的測試當(dāng)BIST 102正執(zhí)行測試的時候?；诜抡娴腂IST程序，地址產(chǎn)生器144產(chǎn)生位置于相同的序列如實(shí)際的BIST，在與BIST 102同步化中。一地址系被產(chǎn)生，ATE 104監(jiān)控一失敗指示的數(shù)據(jù)輸出總線138。如果數(shù)據(jù)輸出總線138指示一失敗，ATE 104配對該失敗與通過地址產(chǎn)生器144產(chǎn)生的對應(yīng)地址，且標(biāo)記失敗的特定位置在位失敗映像146中。
圖2中的流程圖200說明BIST測試之典型的操作根據(jù)本發(fā)明的一較佳實(shí)施例。ATE 104提供計(jì)時到BIST 102，因此ATE 104可以在一測試期間與BIST 102操作的計(jì)時同步。較佳地，計(jì)時可被運(yùn)作在半導(dǎo)體芯片的正常計(jì)時速度。依賴于測試參數(shù)，計(jì)時可選擇地可能被運(yùn)作較慢或甚至較快于正常計(jì)時速度。首先，一BIST復(fù)位循環(huán)202系通過ATE 104使用復(fù)位信號140被開始。在復(fù)位循環(huán)被完成之后，ATE 104執(zhí)行步驟204通過負(fù)載一程序向量或者命令124到一BIST內(nèi)存或登錄器使用負(fù)載信號126。步驟206等待引導(dǎo)準(zhǔn)備信號而作用，且在其作用之后，一不操作(NOP)系被執(zhí)行以延遲一循環(huán)。
BIST圖樣開始210以及ATE仿真圖樣開始212開始執(zhí)行以一同步的方式。那就是，外部仿真配合或跟隨BIST圖樣循環(huán)來循環(huán)。相同的測試程序通過BIST來運(yùn)作可能被外部測試器通過下列相同地址測試序列而被仿真。
接著，在步驟214中，BIST 102寫入數(shù)據(jù)到所有的在內(nèi)存核心100中被測試的內(nèi)存單元。一較佳的實(shí)施例BIST寫入圖樣序列300系顯示更詳細(xì)于圖3中。寫入圖樣開始于步驟302。BIST 102接著執(zhí)行一回路直到被測試的單元在所有地址以數(shù)據(jù)寫入。在回路中，BIST執(zhí)行下列序列激勵304，NOP 306，寫入數(shù)據(jù)308，NOP 310，預(yù)先充電312，以及NOP 314。在步驟316中，BIST決定是否數(shù)據(jù)寫入圖樣完成。如果還未完成，BIST執(zhí)行下一個地址的序列。如果寫入圖樣已經(jīng)完成，序列繼續(xù)在圖2中。
回到參考圖2，在寫入數(shù)據(jù)序列完成之后，BIST 102開始測試內(nèi)存核心100于步驟216中通過讀出數(shù)據(jù)且與數(shù)據(jù)寫入到個別的內(nèi)存位置比較。一較佳的實(shí)施例BIST讀出圖樣序列400系更詳細(xì)地被顯示于圖4中。讀取圖樣開始起始于步驟402。除了讀出數(shù)據(jù)取代寫入數(shù)據(jù)之外，一讀取之初始部分隨著一相似寫入的序列激勵404，NOP406，讀出數(shù)據(jù)408，NOP 410，重新充電412，以及NOP 414。在此序列完成之后，BIST比較讀出數(shù)據(jù)與自步驟416中的地址之寫入循環(huán)所預(yù)想的數(shù)值。如果數(shù)據(jù)等于或有效的如決定于步驟418中，讀出序列回到一通過在步驟422中的地址。如果數(shù)據(jù)不相等，讀出序列回到步驟420中的地址的失敗。
回到參考圖2，從讀出序列回來的通過或失敗系被檢查于步驟218中。如果無失敗，測試?yán)^續(xù)進(jìn)行步驟224。如果有失敗，BIST傳訊失敗到外部測試器于步驟220中。在一較佳的實(shí)施例中，失敗系被傳送到外部測試器經(jīng)由數(shù)據(jù)輸出總線138。BIST引擎使用一組數(shù)據(jù)輸出節(jié)點(diǎn)或腳到外部測試器以傳訊內(nèi)存單元失敗，節(jié)點(diǎn)系較佳的為DQ腳。數(shù)據(jù)輸出總線系較佳地8位寬，但可選擇地可能為16或32或者更多的位寬，或者可能少于8位寬。一般地，每一腳代表一內(nèi)存單元。從這些腳之輸出系邏輯0如果定位的單元通過讀出循環(huán)測試。然而，如果一定位的單元測試失敗，對應(yīng)的數(shù)據(jù)腳系被設(shè)定為邏輯1以通過外部測試器之失敗偵測。
基于測試一失敗，外部測試器登錄地址以及數(shù)據(jù)腳結(jié)合失敗于步驟222中。當(dāng)BIST執(zhí)行埋入內(nèi)存單元核心的測試，外部測試器系執(zhí)行測試的仿真，運(yùn)作相同的地址序列如BIST。外部測試器以地址產(chǎn)生器144產(chǎn)生獨(dú)立地址信息因此當(dāng)數(shù)據(jù)自BIST被接收，測試器可能結(jié)合對應(yīng)的地址位置。BIST地址序列以及數(shù)據(jù)讀出，以及外部地址產(chǎn)生系同步化為外部測試器所產(chǎn)生的相同的計(jì)時。測試器偵測數(shù)據(jù)輸出腳狀態(tài)在每一有效數(shù)據(jù)循環(huán)期間。如果數(shù)據(jù)為邏輯0，表示定位的單元通過測試。如果BIST輸出數(shù)據(jù)為邏輯1，則表示定位的單元測試失敗。外部測試器登錄失敗位置且可能建構(gòu)內(nèi)存核心的位失敗映像使用地址數(shù)據(jù)以及從BIST接收之輸出數(shù)據(jù)。
步驟224決定是否測試完成，即是否全部被測試的內(nèi)存單元已經(jīng)被決定是。如果沒有，讀取循環(huán)系被重復(fù)。如果測試已經(jīng)完成，外部測試器完成埋入內(nèi)存之位失敗映像的產(chǎn)生。BIST可能使用測試信號的端部來指示外部測試器其測試為完成。BIST可能亦使用失敗腳在那時來指示是否芯片已經(jīng)通過或失敗整體測試。
如一可選擇的，取代或除了監(jiān)控失敗的數(shù)據(jù)輸出，外部測試器可能通過失敗旗腳在一BIST測試期間獲取一失敗。如果在一讀取循環(huán)之后失敗信號是一邏輯1，則外部測試器可能自DQ腳獲取失敗數(shù)據(jù)，且從其地址產(chǎn)生器登錄地址信息，以使用于建構(gòu)一位失敗映像。
在BIST測試執(zhí)行且位失敗映像被建構(gòu)之后，映像可能被儲存在一數(shù)據(jù)庫中。位失敗映像可能依從且儲存在測試運(yùn)作之時，或者可能被遵循且儲存在測試完成之后。位失敗映像可能被描述以原文或圖形輸出的方式。一般地，一位失敗映像可能提供關(guān)于埋入內(nèi)存非常有用的且詳細(xì)的信息。例如，位失敗映像可能幫助在由芯片設(shè)計(jì)或制造線之操作所導(dǎo)入的缺陷之間的區(qū)別。
雖然本發(fā)明以及其優(yōu)點(diǎn)已經(jīng)詳細(xì)描述，其應(yīng)該被了解的是不同的改變，替換以及選擇可被用于此而無違背本發(fā)明的范圍以及精神如從屬權(quán)利要求所定義。例如，上面討論的許多特征以及功能可被執(zhí)行于軟件，硬件，或韌體，或者其組合中。如另外的例子，將被熟習(xí)此技藝的那些人容易地了解的是此處描述的步驟順序可能被改變而仍然在本發(fā)明的范圍中。特別是，數(shù)據(jù)的寫入所有內(nèi)存單元可能首先被執(zhí)行，接著讀取且比較所有內(nèi)存單元的數(shù)據(jù)?？蛇x擇的，寫入以及讀出數(shù)據(jù)可被選擇于一些樣式中。如另外的例子，邏輯數(shù)值可能被激勵高以及不激勵低，或反之亦然。如另外的例子，計(jì)時可能被提供自外部測試器之中，或者可能被分別地產(chǎn)生且均提供到外部測試器以及BIST。
再者，本發(fā)明應(yīng)用的范圍系不傾向局限于說明書中所描述的程序，機(jī)器，制造，物質(zhì)成分，工具，方法以及步驟特別的實(shí)施例。本領(lǐng)域的普通技術(shù)人員將容易地從本發(fā)明的揭露，程序，機(jī)器，制造，物質(zhì)成分，工具，方法，或步驟中了解，目前存在或較晚被發(fā)展，其執(zhí)行實(shí)質(zhì)上相同功能或達(dá)成實(shí)質(zhì)上相同結(jié)果如描述于此對應(yīng)的實(shí)施例而可能被使用根據(jù)本發(fā)明。因此，從屬權(quán)利要求被包含在此程序、機(jī)器、制造、物質(zhì)成分、工具、方法或步驟中。
權(quán)利要求
1.一測試系統(tǒng)用以測試在一半導(dǎo)體芯片上具有內(nèi)建自行測試(BIST)對應(yīng)的一埋入內(nèi)存核心，該測試系統(tǒng)包含該半導(dǎo)體芯片上一仿造的測試程序具有一控制接口用以初始化以及計(jì)時該BIST對應(yīng)；一地址產(chǎn)生器用以在埋入內(nèi)存核心的內(nèi)建自行測試期間產(chǎn)生對應(yīng)由該BIST對應(yīng)所產(chǎn)生一第二地址序列的第一地址序列，其中該地址產(chǎn)生器自該仿造的測試程序接收計(jì)時信息以使該第一地址序列與該第二地址序列同步；以及數(shù)據(jù)輸入節(jié)點(diǎn)用以在該埋入內(nèi)存核心之內(nèi)建自行測試期間從該BIST對應(yīng)接收數(shù)據(jù)輸出總線信號，其中該數(shù)據(jù)輸出總線信號指示是否個別的內(nèi)存單元之內(nèi)建自身測試失敗，且其中該測試系統(tǒng)被適應(yīng)于關(guān)于一特定的內(nèi)存單元失敗與該地址產(chǎn)生器所產(chǎn)生的一對應(yīng)地址。
2.根據(jù)權(quán)利要求1所述的測試系統(tǒng)，其中該控制接口還包括一程序向量輸出以及一負(fù)載信號以初始化該BIST對應(yīng)。
3.根據(jù)權(quán)利要求1所述的測試系統(tǒng)，還包括一測試輸入的端部與該BIST對應(yīng)連結(jié)。
4.根據(jù)權(quán)利要求1所述的測試系統(tǒng)，還包括一失敗信號輸入與該BIST對應(yīng)連結(jié)，該失敗信號用以指示是否該半導(dǎo)體芯片的一內(nèi)建自行測試通過或失敗。
5.根據(jù)權(quán)利要求1所述的測試系統(tǒng)，其中該數(shù)據(jù)輸出總線系八位寬。
6.根據(jù)權(quán)利要求1所述的測試系統(tǒng)，其中該測試系統(tǒng)使用該內(nèi)存單元失敗信息以及該地址產(chǎn)生，以產(chǎn)生該埋入內(nèi)存核心的一位失敗映像。
7.一半導(dǎo)體芯片，包括一埋入內(nèi)存核心包含一內(nèi)存單元數(shù)組；一內(nèi)建自行測試(BIST)電路連結(jié)該內(nèi)存核心且包含電路用以在內(nèi)存核心中測試該內(nèi)存單元；以及信號線連結(jié)在該BIST電路以及外部可存取的節(jié)點(diǎn)之間，其中該信號線包含一數(shù)據(jù)輸出總線，以及其中該BIST電路系用以提供，在該數(shù)據(jù)輸出總線上，測試通過/失敗數(shù)據(jù)對應(yīng)個別的內(nèi)存單元，其系以一內(nèi)建自行測試被測試。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體芯片，其中該BIST電路系被連結(jié)到埋入內(nèi)存核心具有一接口包含內(nèi)存數(shù)據(jù)輸入，內(nèi)存數(shù)據(jù)輸出，內(nèi)存計(jì)時以及內(nèi)存控制信號。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體芯片，其中該數(shù)據(jù)輸出總線系為八位寬。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體芯片，其中該信號線連結(jié)在該外部節(jié)點(diǎn)以及該BIST電路之間，還包括一程序向量輸入，一程序向量負(fù)載信號，以及一計(jì)時信號輸入到該BIST電路。
11.根據(jù)權(quán)利要求第7所述的半導(dǎo)體芯片，其中該信號線連結(jié)在該外部節(jié)點(diǎn)以及該BIST電路之間，還包括從該BIST電路的一測試信號輸出端。
12.根據(jù)權(quán)利要求7所述的半導(dǎo)體芯片，其中該信號線連結(jié)在該外部節(jié)點(diǎn)以及該BIST電路之間，還包括一失敗信號自該BIST電路，該失敗信號用以指示是否該半導(dǎo)體芯片通過或未通過一內(nèi)建自行測試。
13.根據(jù)權(quán)利要求7所述的半導(dǎo)體芯片，其中該埋入內(nèi)存核心是一埋入動態(tài)隨機(jī)存取內(nèi)存核心(eDRAM)。
14.一種半導(dǎo)體芯片上測試埋入內(nèi)存核心的方法，該方法包含提供一定時器至該半導(dǎo)體芯片上的內(nèi)建自行測試(BIST)電路；使用一地址序列，初始化該BIST電路以執(zhí)行該埋入內(nèi)存核心的內(nèi)建自行測試；開始該內(nèi)建自行測試之仿造，其中該仿造仿真地址序列且其中該仿造使用定時器來與該BIST電路測試同步進(jìn)行；監(jiān)控一輸出自該BIST電路用于指示一內(nèi)存單元內(nèi)建自行測試失??；以及假如有一內(nèi)存單元失敗，關(guān)聯(lián)該內(nèi)存單元失敗與仿造產(chǎn)生的一特定地址。
15.根據(jù)權(quán)利要求14所述的方法，其中監(jiān)控自BIST電路的該輸出包含監(jiān)控失敗指示自BIST的一數(shù)據(jù)輸出總線。
16.根據(jù)權(quán)利要求14所述的方法，其中監(jiān)控自該BIST電路之輸出包含監(jiān)控自該BIST的一失敗信號用于失敗指示。
17.根據(jù)權(quán)利要求14所述的方法，還包括產(chǎn)生一位失敗映像出自于該埋入內(nèi)存核心之內(nèi)建自行測試的結(jié)果。
18.根據(jù)權(quán)利要求14所述的方法，其中該內(nèi)建自行測試包含全部內(nèi)存單元的第一寫入數(shù)據(jù)被測試，接著自該內(nèi)存單元讀取數(shù)據(jù)且比較讀取數(shù)據(jù)與寫入數(shù)據(jù)。
19.根據(jù)權(quán)利要求14所述的方法，其中該內(nèi)建自行測試包含交替寫入與讀取內(nèi)存核心中內(nèi)存單元的數(shù)據(jù)。
20.根據(jù)權(quán)利要求14所述的方法，還包括當(dāng)測試信號的終止系自BIST電路被接收時，終止該仿造。
全文摘要
外部測試裝置系被使用以仿造一內(nèi)部BIST測試，因此使獲取或產(chǎn)生詳細(xì)測試結(jié)果為可能。通過在測試時間實(shí)時仿真BIST測試序列，外部測試器可能監(jiān)控自BIST之一輸出且決定失敗發(fā)生的確實(shí)位置。外部測試器可能產(chǎn)生一位失敗映像指示是否每一內(nèi)存位置通過或未通過BIST測試。
文檔編號G11C7/24GK1551225SQ20041004352
公開日2004年12月1日 申請日期2004年5月12日 優(yōu)先權(quán)日2003年5月12日
發(fā)明者T·博赫勒, J·V·達(dá)薩帕, 王力, T 博赫勒, 達(dá)薩帕 申請人:因芬尼昂技術(shù)北美公司, 國際商業(yè)機(jī)器公司