專利名稱：顯示裝置的制作方法
技術(shù)區(qū)域本發(fā)明涉及顯示裝置，特別涉及具備移位緩存器電路的顯示裝置。
背景技術(shù)：
現(xiàn)有，在反相器電路方面，已知有具有負(fù)載電阻的電阻負(fù)載型反相器電路(參照例如非專利文獻(xiàn)1)。
此外，在移位緩存器電路方面，已知有具備上述非專利文獻(xiàn)1所揭示的電阻負(fù)載型反相器電路的移位緩存器電路。此外，移位緩存器電路，使用在例如驅(qū)動(dòng)液晶顯示裝置或有機(jī)電場發(fā)光(EL)顯示裝置的柵極線或漏極線的電路上。圖13具有現(xiàn)有的電阻負(fù)載型反相器電路的移位緩存器電路的電路圖。參照圖13，現(xiàn)有的第1段的移位緩存器電路104a1，由第1電路部104b1與第2電路部104c1所構(gòu)成。另外，移位緩存器電路104a1的下一段的移位緩存器電路104a2，由第1電路部104b2與第2電路部104c2所構(gòu)成。
第1電路部104b1具有n溝道晶體管NT101以及NT102；電容C101；以及電阻R101。以下，將本背景技術(shù)的說明中的n溝道晶體管NT101、NT102以及NT103分別稱為晶體管NT101、NT102以及NT103。晶體管NT101的漏極被輸入激活信號ST，而源極與節(jié)點(diǎn)ND101連接。該晶體管NT101的柵極與時(shí)鐘信號線CLK1連接。此外，晶體管NT102的源極與負(fù)側(cè)電位(VSS)連接，而漏極與節(jié)點(diǎn)ND102連接。此外，電容C101的一方的電極與負(fù)側(cè)電位(VSS)連接，而另一方的電極與節(jié)點(diǎn)ND101連接。另外，在節(jié)點(diǎn)ND102與正側(cè)電位(VDD)之間連接有電阻R101。通過晶體管NT102與電阻R101可構(gòu)成反相器電路。
此外，第1段的移位緩存器電路104a1的第2電路部104c1，由包括晶體管NT103與電阻R102的反相器電路所構(gòu)成。晶體管NT103的源極與負(fù)側(cè)電位(VSS)連接，而漏極與節(jié)點(diǎn)ND103連接。此外，晶體管NT103的柵極與第1電路部104b1的節(jié)點(diǎn)ND102連接。另外，在節(jié)點(diǎn)ND103與正側(cè)電位(VDD)之間連接有電阻R102。此外，由節(jié)點(diǎn)ND103輸出第1段的移位緩存器電路104a1的輸出信號SR1。另外，節(jié)點(diǎn)ND103連接有第2段的移位緩存器電路104a2的第1電路部104b2。
此外，第2段之后的移位緩存器電路，以與上述第1段的移位緩存器電路104a1相同的構(gòu)成。另外，形成后段的移位緩存器電路的第1電路部與前段的移位緩存器電路的輸出節(jié)點(diǎn)連接的構(gòu)造。
圖14為圖13所示的現(xiàn)有的移位緩存器電路的時(shí)序圖。接著參照圖13以及圖14說明現(xiàn)有的移位緩存器電路的動(dòng)作。
首先，初期狀態(tài)，輸入L電位的激活信號ST。接著，將激活信號ST設(shè)定為H電位后，再將時(shí)鐘信號CLK1設(shè)定為H電位。由此，第1段的移位緩存器電路104a1的第1電路部104b1的晶體管NT101的柵極會(huì)被供給H電位的時(shí)鐘信號CLK1，因此晶體管NT101會(huì)成為導(dǎo)通(ON)狀態(tài)。因此，由于晶體管NT102的柵極被供給H電位的激活信號ST，故晶體管NT102形成導(dǎo)通狀態(tài)。由此，由于節(jié)點(diǎn)ND102的電位下降而成為L電位，故晶體管NT103轉(zhuǎn)變?yōu)閿嚅_(OFF)狀態(tài)。如此一來，節(jié)點(diǎn)ND103的電位會(huì)上升，而由第1段的移位緩存器電路104a1輸出做為輸出信號SR1的H電位的信號。該H電位的信號，也會(huì)被供給至第2段的移位緩存器電路104a2的第1電路部104b2。此外，在時(shí)鐘信號CLK1為H電位的期間內(nèi)H電位的電位會(huì)儲(chǔ)存于電容C101中。
接著，將時(shí)鐘信號CLK1設(shè)定為L電位。由此，晶體管NT101會(huì)形成斷開狀態(tài)。之后再將激活信號ST設(shè)定為L電位。此時(shí)，即使晶體管NT101成為斷開狀態(tài)，節(jié)點(diǎn)ND101的電位也會(huì)因儲(chǔ)存在電容C101的H電位的電位而保持在H電位，故晶體管NT102會(huì)維持導(dǎo)通狀態(tài)。由此，節(jié)點(diǎn)ND102的電位會(huì)保持在L電位，故晶體管NT103的柵極的電位可保持在L電位。由此，因晶體管NT103維持在斷開狀態(tài)，故第2電路部104c1會(huì)持續(xù)輸出做為輸出信號SR1的H電位的信號。
接著，將輸入第2段的移位緩存器電路104a2的第1電路部104b2的時(shí)鐘信號CLK2設(shè)定為H電位。由此，第2段的移位緩存器電路104a2，會(huì)在輸入有第1段的移位緩存器電路104a1的H電位的輸出信號SR1的狀態(tài)下輸入H電位的時(shí)鐘信號CLK2，并由此進(jìn)行與上述第1段的移位緩存器電路104a1相同的動(dòng)作。因此，會(huì)由第2電路部104c2輸出H電位的輸出信號SR2。
之后，將時(shí)鐘信號再度設(shè)定成H電位。由此，第1電路部104b1的晶體管NT101會(huì)形成導(dǎo)通狀態(tài)。此時(shí)，節(jié)點(diǎn)ND101的電位通過激活信號ST變?yōu)長電位而下降至L電位。因此，晶體管NT102會(huì)轉(zhuǎn)變?yōu)閿嚅_狀態(tài)，而節(jié)點(diǎn)ND102的電位則上升至H電位。由此，晶體管NT103會(huì)形成導(dǎo)通狀態(tài)，故節(jié)點(diǎn)ND103的電位會(huì)由H電位下降至L電位。因此，會(huì)由第2電路部104c1輸出L電位的輸出信號SR1。通過上述動(dòng)作，可由各段的移位緩存器電路依序輸出時(shí)序經(jīng)移位的H電位的輸出信號(SR1、SR2、SR3、…)。
非專利文獻(xiàn)1岸野正剛著《半導(dǎo)體裝置的基礎(chǔ)》奧姆社(Ohmsha，Ltd.)出版，1985年4月25日，第184-187頁但是，圖13所示的現(xiàn)有的移位緩存器電路，在第1段的移位緩存器電路104a1中，由于輸出信號SR1為H電位的期間晶體管NT102保持在導(dǎo)通狀態(tài)，因此，會(huì)產(chǎn)生貫通電流經(jīng)由電阻R101以及晶體管NT102而通過正側(cè)電位VDD與負(fù)側(cè)電位VSS之間的問題。另外，在輸出信號SR1為L電位的期間，晶體管NT103保持在導(dǎo)通狀態(tài)，因此，會(huì)產(chǎn)生貫通電流經(jīng)由電阻R102以及晶體管NT103而通過正側(cè)電位VDD與負(fù)側(cè)電位VSS之間的問題。因此，不論輸出信號SR1在H電位或L電位時(shí)，都會(huì)發(fā)生貫通電流通過正側(cè)電位VDD與負(fù)側(cè)電位VSS之間的問題。此外，在其它段的移位緩存器電路中，也具有與第1段的移位緩存器電路104a1相同的構(gòu)造，因此與第1段的移位緩存器電路104a1相同，不論輸出信號在H電位或L電位時(shí)，都會(huì)發(fā)生貫通電流通過正側(cè)電位VDD與負(fù)側(cè)電位VSS之間的問題。其結(jié)果導(dǎo)致，將上述的現(xiàn)有的移位緩存器電路使用在驅(qū)動(dòng)液晶顯示裝置或有機(jī)EL顯示裝置的柵極線或漏極線的電路時(shí)，會(huì)產(chǎn)生液晶顯示裝置或有機(jī)EL顯示裝置的消耗電流增加的問題。

發(fā)明內(nèi)容
本發(fā)明為了解決上述問題而完成，本發(fā)明的一個(gè)目的在于提供一種可抑制消耗電流增加的顯示裝置。
為達(dá)成上述目的，本發(fā)明的第1方面的顯示裝置，具有用來依序驅(qū)動(dòng)對像素供給影像信號的多個(gè)漏極線的多個(gè)段移位緩存器電路；以及設(shè)置在多個(gè)段的移位緩存器電路的動(dòng)作開始側(cè)，且不與漏極線連接的多個(gè)段的第1虛擬移位緩存器電路，其中，移位緩存器電路以及第1虛擬移位緩存器電路包含有第1電路部，該第1電路部具有連接在第1電位側(cè)的第1導(dǎo)電型的第1晶體管；連接在第2電位側(cè)的第1導(dǎo)電型的第2晶體管；以及連接在第1晶體管的柵極與第2電位之間，用來在第2晶體管為導(dǎo)通狀態(tài)時(shí)使第1晶體管成為斷開狀態(tài)的第1導(dǎo)電型的第3晶體管。
根據(jù)該第1方面的顯示裝置，如上述一般，在移位緩存器電路以及第1虛擬移位緩存器電路的第1電路部中，通過設(shè)置用來在第2晶體管為導(dǎo)通狀態(tài)時(shí)使第1晶體管形成斷開狀態(tài)的第3晶體管來進(jìn)行控制，使連接第1電位側(cè)的第1晶體管與連接第2電位側(cè)的第2晶體管不會(huì)同時(shí)形成導(dǎo)通狀態(tài)，因此，在第1電路部中，可抑制貫通電流經(jīng)由第1晶體管與第2晶體管而通過第1電位與第2電位之間。此外，在連接多個(gè)段上述移位緩存器電路的同時(shí)，將該多個(gè)段移位緩存器電路連接至構(gòu)成顯示部的像素而制作顯示裝置時(shí)，會(huì)在與下述的漏極線對應(yīng)的區(qū)域產(chǎn)生顯示不均勻的問題，其中該漏極線與顯示部的多個(gè)段的移位緩存器電路的動(dòng)作開始側(cè)起的第2段的移位緩存器電路連接。因此，在第1方面中，如上述一般，通過在多個(gè)段的移位緩存器電路的動(dòng)作開始側(cè)，設(shè)置不與漏極線連接的多個(gè)段的第1虛擬緩存器電路，而由此使動(dòng)作開始側(cè)起第2段的移位緩存器電路會(huì)形成不與漏極線連接的第1虛擬緩存器電路，故可防止在與動(dòng)作開始側(cè)起第2段的移位緩存器電路對應(yīng)的區(qū)域中產(chǎn)生顯示不均勻的問題。
在上述第1方面的顯示裝置中，最好具有設(shè)置在多個(gè)段的移位緩存器電路的動(dòng)作開始側(cè)的相反側(cè)，且不與漏極線連接的第2虛擬移位緩存器電路。在連接多個(gè)段上述移位緩存器電路的同時(shí)，將該多個(gè)段移位緩存器電路連接至構(gòu)成顯示部的像素而制作顯示裝置時(shí)，有時(shí)也會(huì)在與下述的漏極線對應(yīng)的區(qū)域中產(chǎn)生顯示不均勻的問題，其中該漏極線與顯示部的多個(gè)段的移位緩存器電路的動(dòng)作開始側(cè)的相反側(cè)的1段(最終段)的移位緩存器電路連接。因此，如上述一般，通過在多個(gè)段的移位緩存器電路的動(dòng)作開始側(cè)的相反側(cè)設(shè)置不與漏極線連接的第2虛擬移位緩存器電路，最終段的移位緩存器電路會(huì)形成不與漏極線連接的第2虛擬移位緩存器電路，故可抑制在與最終段的移位緩存器電路對應(yīng)的區(qū)域中產(chǎn)生顯示不均勻的問題。
在上述第1方面的顯示裝置中，最好在多個(gè)段的第1虛擬移位緩存器電路的初段輸入激活信號。由此結(jié)構(gòu)，可使激活信號提前2個(gè)時(shí)鐘，因此可輕易地將產(chǎn)生顯示不均勻的區(qū)域提前2個(gè)時(shí)鐘。由此可輕易地使顯示不均勻的區(qū)域?qū)?yīng)不與漏極線連接的虛擬移位緩存器電路所配置的區(qū)域，而得以輕易控制顯示不均勻。
在上述第1方面的顯示裝置中，最好至少第1晶體管、第2晶體管以及第3晶體管為p型的場效晶體管。根據(jù)上述構(gòu)成，p型的場效晶體管，不同于n型的場效晶體管，無須形成LDD(Lightly Doped Drain)的構(gòu)造而得以簡化制造過程。
在上述第1方面的顯示裝置中，最好在第1晶體管的柵極與源極之間連接有第1電容。通過上述構(gòu)造，可使第1晶體管的柵極電位隨著第1晶體管的源極電位的上升下降而升降。由此，可輕易地使第1晶體管持續(xù)維持導(dǎo)通狀態(tài)。其結(jié)果，可使第1電路部的輸出電位(第1晶體管的源極電位)上升或下降至第1電位。
在上述第1方面的顯示裝置中，最好第3晶體管具有相互電性連接的2個(gè)柵極電極。通過上述構(gòu)造，即使施加于第3晶體管的偏壓大于第1電位與第2電位的電位差，施加于第3晶體管的電壓，也得以通過2個(gè)柵極電極分配至對應(yīng)各柵極電極的源極-漏極間以與柵極-漏極間，故對應(yīng)第3晶體管的各柵極電極的源極-漏極間以與柵極-源極間，會(huì)被施加以小于第1電位與第2電位的電位差的電壓。由此，即使施加于第3晶體管的偏壓大于第1電位與第2電位的電位差，也可抑制第3晶體管的特性的劣化，其結(jié)果，可抑制因第3晶體管的特性的劣化導(dǎo)致包含移位緩存器電路的顯示裝置的掃描特性的降低。
在上述第1方面的顯示裝置中，第1晶體管最好是響應(yīng)時(shí)鐘信號而導(dǎo)通。根據(jù)此種構(gòu)造，時(shí)鐘信號的導(dǎo)通狀態(tài)期間僅限于預(yù)定期間，因此較諸于為了激活第1晶體管而使用連續(xù)的激活信號的情形，供給激活信號的期間會(huì)縮短。由此，在第1電路部中，當(dāng)?shù)?晶體管為導(dǎo)通狀態(tài)，且時(shí)鐘信號也呈導(dǎo)通狀態(tài)時(shí)，可通過第3晶體管縮短貫通電流通過用來供給時(shí)鐘信號的時(shí)鐘信號線與第2電位之間的期間。
在上述第1方面的顯示裝置中，最好還具有連接于第1晶體管的柵極與用來供給時(shí)鐘信號的時(shí)鐘信號線之間，并連接成二極管的第4晶體管。通過此種構(gòu)造，可防止電流在時(shí)鐘信號線與第1晶體管的柵極間逆流，因此可確實(shí)地將第1晶體管的柵極-源極間電壓維持在閾值電壓以上。由此，可進(jìn)一步確實(shí)地使第1晶體管保持在導(dǎo)通狀態(tài)。
此時(shí)，最好連接成二極管的第4晶體管，具有相互電性連接的2個(gè)柵極電極。通過此種構(gòu)造，即使施加于第4晶體管的偏壓大于第1電位與第2電位的電位差，施加于第4晶體管的電壓，也可通過2個(gè)柵極電極分配至與各柵極電極對應(yīng)的源極-漏極間以與柵極-源極間，因此與第4晶體管的各柵極電極對應(yīng)的源極-漏極間以與柵極-源極間，會(huì)被施加以小于第1電位與第2電位的電位差的電壓。由此，即使施加于第4晶體管的偏壓大于第1電位與第2電位的電位差，也可防止第4晶體管特性的劣化。其結(jié)果，可抑制因第4晶體管特性的劣化導(dǎo)致包含移位緩存器電路的顯示裝置的掃描特性降低。
在上述第1方面的顯示裝置中，最好，第1電路部，還具有連接在第1晶體管的柵極與供給時(shí)鐘信號的時(shí)鐘信號線之間，且響應(yīng)前述第3晶體管呈斷開狀態(tài)時(shí)要變?yōu)閷?dǎo)通狀態(tài)的信號而導(dǎo)通的第1導(dǎo)電型的第5晶體管。根據(jù)此種構(gòu)造，由于第3晶體管與第5晶體管不會(huì)同時(shí)形成導(dǎo)通狀態(tài)，故可防止貫通電流經(jīng)由第3晶體管與第5晶體管通過第2電位與時(shí)鐘信號線之間，而得以抑制消耗電流的增加。
在上述第1方面的顯示裝置中，最好第1電路部具有與第1晶體管的柵極連接，且響應(yīng)第1信號而導(dǎo)通的第1導(dǎo)電型的第4晶體管；以及連接在第4晶體管與第1電位之間，且響應(yīng)前述第1信號呈導(dǎo)通狀態(tài)時(shí)要變?yōu)閿嚅_狀態(tài)的第2信號而導(dǎo)通的第1導(dǎo)電型的第5晶體管。根據(jù)該種構(gòu)造，除了可使用第1信號與第2信號，可在第4晶體管呈導(dǎo)通狀態(tài)時(shí)使第5晶體管轉(zhuǎn)變?yōu)閿嚅_狀態(tài)，且可在第4晶體管為斷開狀態(tài)時(shí)使第5晶體管轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。由此，由于第4晶體管以及第5晶體管的任何一方，會(huì)經(jīng)常維持在導(dǎo)通狀態(tài)，即使與第2電位連接的第3晶體管為導(dǎo)通的狀態(tài)下，也可抑制貫通電流經(jīng)由第3晶體管、第4晶體管以及第5晶體管而通過第1電位與第2電位之間。其結(jié)果，不僅可抑制貫通電流經(jīng)由第1晶體管以及第2晶體管而通過第1電位與第2電位之間，也可抑制貫通電流經(jīng)由第3晶體管、第4晶體管以及第5晶體管而通過第1電位與第2電位之間，而得以控制消耗電流的增加。
此時(shí)，最好在第1晶體管的源極、第4晶體管以及第5晶體管的連接點(diǎn)之間連接第2電容。通過此種構(gòu)造，當(dāng)?shù)?晶體管為導(dǎo)通狀態(tài)時(shí)，可將第1電位所供給的電荷儲(chǔ)存在第2電容中，因此，隨著第4晶體管形成導(dǎo)通狀態(tài)而使第5晶體管成為斷開狀態(tài)時(shí)可通過儲(chǔ)存在第2電容的電荷使第1晶體管形成導(dǎo)通狀態(tài)。
本發(fā)明的第2方面的顯示裝置，具有用來依序驅(qū)動(dòng)對像素供給影像信號的多個(gè)漏極線的多個(gè)段的移位緩存器電路；以及設(shè)置于多個(gè)段的移位緩存器電路的動(dòng)作開始側(cè)的相反側(cè)，且不與漏極線連接的虛擬移位緩存器電路，其中，移位緩存器電路與虛擬移位緩存器電路包含有與第1電位側(cè)連接的第1導(dǎo)電型的第1晶體管；與第2電位側(cè)連接的第1導(dǎo)電型的第2晶體管；連接在第1晶體管的柵極與第2電位之間，用來在第2晶體管呈導(dǎo)通狀態(tài)時(shí)使第1晶體管轉(zhuǎn)變成斷開狀態(tài)的第1導(dǎo)電型的第3晶體管。
根據(jù)該第2方面的顯示裝置，如上述一般，通過在移位緩存器電路的第1電路部中，設(shè)置用來在第2晶體管呈導(dǎo)通狀態(tài)時(shí)使第1晶體管轉(zhuǎn)變成斷開狀態(tài)的第3晶體管，即可控制與第1電位側(cè)連接的第1晶體管以及與第2電位側(cè)連接的第2晶體管同時(shí)變?yōu)閷?dǎo)通狀態(tài)，因此可在第1電路部中，抑制貫通電流經(jīng)由第1晶體管以及第2晶體管而通過第1電位與第2電位之間。另外，在連接多個(gè)段的上述移位緩存器電路的同時(shí)，將該多個(gè)段的移位緩存器電路連接至構(gòu)成顯示部的像素以制作顯示裝置時(shí)，有時(shí)會(huì)在與下述的漏極線對應(yīng)的區(qū)域中產(chǎn)生顯示不均勻的問題，其中該漏極線與顯示部的多個(gè)段的移位緩存器電路的動(dòng)作開始側(cè)的相反側(cè)的一段(最終段)連接。因此，根據(jù)第2方面，如上述一般，通過在多個(gè)段的移位緩存器電路的動(dòng)作開始側(cè)的相反側(cè)設(shè)置不與漏極線連接的虛擬移位緩存器電路，可使最終段的移位緩存器電路形成不與漏極線連接的虛擬移位緩存器電路，因此可抑制在與最終段的移位緩存器電路對應(yīng)的區(qū)域中產(chǎn)生顯示不均勻的問題。


圖1為顯示本發(fā)明的第1實(shí)施方式的液晶顯示裝置的平面圖。
圖2為構(gòu)成圖1所示的第1實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的電路圖。
圖3為圖2所示的移位緩存器電路的最終段的電路圖。
圖4用來說明具有2個(gè)柵極電極的P溝道晶體管構(gòu)造的模式圖。
圖5為圖1所示的第1實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的時(shí)序圖。
圖6為構(gòu)成本發(fā)明的第2實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的電路圖。
圖7為圖6所示的移位緩存器電路的最終段的電路圖。
圖8圖6所示的第2實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的時(shí)序圖。
圖9構(gòu)成本發(fā)明的第3實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的電路圖。
圖10為圖9所示的移位緩存器電路的最終段的電路圖。
圖11為圖9所示的第3實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的時(shí)序圖。
圖12為顯示本發(fā)明的第4實(shí)施方式的有機(jī)EL顯示裝置的平面圖。
圖13為具有現(xiàn)有的電阻負(fù)載型反相器電路的移位緩存器電路的電路圖。
圖14為圖13所示的現(xiàn)有的移位緩存器電路的時(shí)序圖。
符號說明1、11顯示部；2、12像素；2a、12a、12bp溝道晶體管；2b像素電極；2c對向電極；2d液晶；2e輔助電容；4、14、24水平驅(qū)動(dòng)器(H驅(qū)動(dòng)器)；4a1、4a2、4an、4a(n+1)、14a1、14a2、14an、14a(n+1)、24a1、24a2、24an、24a(n+1)、104a1、104a2移位緩存器電路；4b1、4b2、14b1、14b2、24b1、24b2第1虛擬移位緩存器電路；4b3、4b3、24b3第2虛擬移位緩存器電路；4a11、4a21、4an1、4a(n+1)、4b11、4b21、4b31、14a11、14a21、14an1、14a(n+1)、14b11、14b21、14b31、24a11、24a21、24an1、24a(n+1)1、24b11、24b21、24b31、104b1、104b2第1電路部；5垂直驅(qū)動(dòng)器(V驅(qū)動(dòng)器)；6驅(qū)動(dòng)IC；6a信號產(chǎn)生電路；6b電源電路；12c輔助電容；12d陽極；12e陰極；12f；有機(jī)EL組件；50、60基板；90柵極絕緣膜；91、92柵極電極；91a、92a源極區(qū)域；91b、92b漏極區(qū)域；91c、92c溝道區(qū)域；104c1、104c2第2電路部；C1、C2、C101電容；NT101至103n溝道晶體管；PT1至PT4、PT10、PT14、PT24、PT25、PT30P溝道晶體管；R1、R101、R102電阻；VDD、VVDD、HVDD正側(cè)電位；VSS、VVSS、HVS負(fù)側(cè)電位。
具體實(shí)施例方式
以下，根據(jù)

本發(fā)明的實(shí)施方式。
(第1實(shí)施例)圖1顯示本發(fā)明的第1實(shí)施方式的液晶顯示裝置的平面圖。圖2構(gòu)成第1實(shí)施方式的液晶顯示裝置的水平驅(qū)動(dòng)器(H驅(qū)動(dòng)器)的移位緩存器電路的電路圖。圖3圖2所示的移位緩存器電路的最終段的電路圖。
首先參照圖1，在本第1實(shí)施方式中，在基板50上設(shè)置顯示部1。此外，圖1的顯示部1顯示一像素的構(gòu)造。在該顯示部1中，像素2配置成矩陣狀。各個(gè)像素2由p溝道晶體管2a、像素電極2b、與像素電極2b相向配置且為各像素2共通的對向電極2c、夾置于該等像素電極2b與對向電極2c之間的液晶2d、以及輔助電容2e所構(gòu)成。p溝道晶體管2a的柵極與柵極線連接。此外p溝道晶體管2a的源極與漏極線連接。此外，p溝道晶體管2a的漏極與像素電極2b以及輔助電容2c相連接。
此外，在基板50上，沿著顯示部1的一邊設(shè)置用來驅(qū)動(dòng)(掃描)顯示部1的漏極線的水平開關(guān)(HSW)3以及H驅(qū)動(dòng)器4。另外，又以沿著顯示部1的另一邊的方式在基板50上設(shè)置用來驅(qū)動(dòng)(掃描)顯示部1的柵極線的垂直驅(qū)動(dòng)器(V驅(qū)動(dòng)器)5。此外，在圖1中，雖僅記載2個(gè)HSW，實(shí)際上依照像素?cái)?shù)量進(jìn)行配置，此外，H驅(qū)動(dòng)器4以及V驅(qū)動(dòng)器5，也僅記載2個(gè)構(gòu)成該等驅(qū)動(dòng)器的晶體管，但該等晶體管同樣是依照像素的數(shù)量來進(jìn)行配置。此外，在基板50的外部設(shè)有驅(qū)動(dòng)IC6。該驅(qū)動(dòng)IC6具有信號產(chǎn)生電路6a以及電源電路6b。驅(qū)動(dòng)IC6向H驅(qū)動(dòng)器4供給激活信號HST、時(shí)鐘信號HCLK、正側(cè)電位HVDD以及負(fù)側(cè)電位HVSS。此外，驅(qū)動(dòng)IC6向V驅(qū)動(dòng)器5供給激活信號VST、時(shí)鐘信號VCLK、致能信號ENB、正側(cè)電位VVDD以及負(fù)側(cè)電位VVSS。
此外，如圖2以及圖3所示，H驅(qū)動(dòng)器4具有與漏極線連接的多個(gè)段的移位緩存器電路4a1、4a2、…以及4an。
在此，在第1實(shí)施方式中，在與漏極線連接的移位緩存器電路4a1、4a2、…以及4an的前段中，設(shè)有不與漏極線連接的2段的虛擬移位緩存器電路4b1以及4b2。此外，在第1實(shí)施方式中，如圖3所示，在與漏極線連接的移位緩存器電路4a1、4a2、…以及4an的最終段的次段中，則設(shè)有虛擬移位緩存器電路4b3。該虛擬移位緩存器電路4b3的次段中，設(shè)有不與水平開關(guān)連接的移位緩存器電路4a(n+1)。此外，虛擬移位緩存器電路4b1以及4b2，本發(fā)明的“第1虛擬移位緩存器電路”的一例。而虛擬移位緩存器電路4b3本發(fā)明的“第2虛擬移位緩存器電路”的一例。
此外，在第1實(shí)施方式中，如圖2所示，構(gòu)成激活信號HST輸入第1段(初段)的虛擬移位緩存器電路4b1的方式。由此，較諸于未設(shè)置2段的虛擬移位緩存器電路4b1以及4b2的情形，可將輸入有激活信號的移位緩存器電路的位置往前段側(cè)移動(dòng)2段，因此，可將輸入激活信號HST的時(shí)序提前2個(gè)時(shí)序。
此外，第1段的虛擬緩存器電路4b1由第1電路部4b11以及第2電路部4b12所構(gòu)成。此外，該第1電路部4b11以及第2電路部4b12本發(fā)明的「第1電路部」的一例。第1電路部4b11以及第2電路部4b12含有p溝道晶體管PT1、PT2以及PT3、連接成二極管的p溝道晶體管PT4、連接p溝道晶體管的源極與漏極而形成的電容C1。此外，p溝道晶體管PT1、PT2、PT3、以及PT4本發(fā)明的“第1晶體管”、“第2晶體管”、“第3晶體管”、“第4晶體管”的一例。另外，電容C1本發(fā)明的“第1電容”的一例。另外，第2電路部4b12不同于第1電路部4b11，另含有高電阻R1。
在此，根據(jù)第1實(shí)施方式，設(shè)于第1電路部4b11以及第2電路部4b12的p溝道晶體管PT1至PT4，與構(gòu)成電容C1的p溝道晶體管，全部由p型的MOS晶體管(場效晶體管)所形成的TFT(薄膜晶體管)所構(gòu)成。以下，將p溝道晶體管PT1至PT4分別稱為晶體管PT1至PT4。
此外，根據(jù)第1實(shí)施方式，晶體管PT3以及PT4，如圖4所示，形成具有相互電性連接的2個(gè)柵極電極91以及92的構(gòu)造。具體而言，一方的柵極電極91以及另一方的柵極電極92經(jīng)由柵極絕緣膜90形成于一方的溝道區(qū)域91c以及另一方的溝道區(qū)域92c上。此外，一方的溝道區(qū)域91c夾于一方的源極區(qū)域91a與一方的漏極區(qū)域91b之間，另一方的溝道區(qū)域92c則夾于另一方的源極區(qū)域92a與另一方的漏極區(qū)域92b之間。此外，漏極區(qū)域91b與源極區(qū)域92a由共通的雜質(zhì)區(qū)域所構(gòu)成。
此外，如圖2所示，在第1電路部4b11中，晶體管PT1的源極與節(jié)點(diǎn)ND2連接，而漏極與負(fù)側(cè)電位HVSS連接。另外，負(fù)側(cè)電位HVSS本發(fā)明的“第1電位”的一例。該晶體管PT1的柵極，與節(jié)點(diǎn)ND1連接，且晶體管PT1的柵極被供給時(shí)鐘信號HCLK1。晶體管PT2的源極與正側(cè)電位HVDD連接，而漏極與節(jié)點(diǎn)ND2連接。此外，正側(cè)電位HVDD本發(fā)明的“第2電位”的一例。該晶體管PT2的柵極被供給激活信號HST。
在此，在第1實(shí)施方式中，晶體管PT3連接在晶體管PT1的柵極與正側(cè)電位HVDD之間。該晶體管PT3的柵極被供給激活信號HST。此外，晶體管PT3為了在晶體管PT2呈導(dǎo)通狀態(tài)時(shí)使晶體管PT1成為斷開狀態(tài)而設(shè)。由此，可抑制晶體管PT2與晶體管PT1同時(shí)形成導(dǎo)通狀態(tài)。
此外，在第1實(shí)施方式中，電容C1連接在晶體管PT1的柵極與源極之間。此外，連接成二極管的晶體管PT4，連接在晶體管PT1的柵極與時(shí)鐘信號線HCLK1之間。通過連接成二極管的晶體管PT4，可抑制時(shí)鐘信號HCLK1的H電位的脈沖電壓由時(shí)鐘信號線HCLK1逆流至電容C1。
此外，第2電路部4b12的電路構(gòu)造，基本上與第1電路部4b11的電路構(gòu)造相同。但是，在第2電路部4b12中，晶體管PT1的源極以及晶體管PT2的漏極，分別與節(jié)點(diǎn)ND4連接，而晶體管PT1的柵極則與節(jié)點(diǎn)ND3連接。此外，高電阻R1，連接在晶體管PT4與時(shí)鐘信號線HCLK1之間。
此外，由第2電路部4b12的節(jié)點(diǎn)ND4(輸出節(jié)點(diǎn))，輸出第1段的虛擬移位緩存器電路4b1的輸出信號Dummy-SR1。此外，第1段的虛擬移位緩存器電路4b1的節(jié)點(diǎn)ND4(輸出節(jié)點(diǎn))連接有第2段的虛擬緩存器電路4b2。
另外，第2段的虛擬移位緩存器電路4b2、多個(gè)段的移位緩存器電路4a1、4a2、…4an以及4a(n+1)、以及設(shè)在最終段的虛擬移位緩存器電路4b3同樣具有與第1段的虛擬移位緩存器電路4b1相同的電路構(gòu)造。即，第2段的虛擬移位緩存器電路4b2以及設(shè)在最終段側(cè)的虛擬移位緩存器電路4b3，分別由具有與第1段的虛擬移位緩存器電路4b1的第1電路部4b11以及第2電路部4b12相同構(gòu)造的第1電路部4b21以及4b31、第2電路部4b22以及4b32所構(gòu)成。此外，多個(gè)段的移位緩存器電路4a1、4a2、…4an以及4a(n+1)，分別由具有與第1段的虛擬移位緩存器電路4b1的第1電路部4b11以及第2電路部4b12相同構(gòu)造的第1電路部4a11、4a21、…4an1以及4a(n+1)1、第2電路部4a12、4a22、…4an2以及4a(n+1)2所構(gòu)成。此外，后段的移位緩存器電路的第1電路部，構(gòu)成與前段的移位緩存器電路的輸出節(jié)點(diǎn)連接的方式。
此外，如圖2以及圖3所示，在水平開關(guān)3中，于各段設(shè)置晶體管PT30。各段的晶體管PT30的柵極與各段的輸出節(jié)點(diǎn)的節(jié)點(diǎn)ND4連接。由此，各段的晶體管PT30會(huì)被供以各段的輸出信號(Dummy-SR1、Dummy-SR2)、SR1、SR2、…SRn以及Dummy-SR3)。該晶體管PT30的源極與視頻信號線Video連接，而漏極與漏極線連接。
在此，根據(jù)第1實(shí)施方式，設(shè)于各段的晶體管PT30中，與虛擬移位緩存器電路4b1、4b2以及4b3連接的晶體管PT30的漏極，并不與漏極線連接。此外，與虛擬移位緩存器電路4b1、4b2以及4b3連接的晶體管PT30的漏極，也可與設(shè)在用來進(jìn)行顯示的顯示區(qū)域以外的區(qū)域的漏極線連接。此點(diǎn)在以下的說明中也同。
圖5為圖1所示的根據(jù)第1實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的時(shí)序圖。在圖5中，Dummy-SR1、Dummy-SR2、SR1以及SR2，分別表示來自第1段以及第2段的虛擬移位緩存器電路4b1與4b2，以及來自第1段以及第2段的虛擬移位緩存器電路4a1與4a2的輸出信號。接著，參照圖2、圖3以及圖5，說明第1實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的動(dòng)作。
首先，在初期狀態(tài)下，H電位(HVDD)的激活信號HST，被輸入第1段的虛擬移位緩存器電路4b1的第1電路部4b11。由此，當(dāng)?shù)?電路4b11的晶體管PT2與PT3轉(zhuǎn)變?yōu)閿嚅_狀態(tài)時(shí)，晶體管PT1則會(huì)轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，因此節(jié)點(diǎn)ND2的電位會(huì)形成L電位。因此，在第2電路部4b12中，晶體管PT2與PT3會(huì)成為導(dǎo)通狀態(tài)。由此，由于節(jié)點(diǎn)ND3的電位會(huì)形成H電位，故第2電路部4b12的晶體管PT1會(huì)轉(zhuǎn)變?yōu)閿嚅_狀態(tài)。如此一來，在第2電路部4b12中，晶體管PT2會(huì)形成導(dǎo)通狀態(tài)，同時(shí)晶體管PT1會(huì)形成斷開狀態(tài)，因此節(jié)點(diǎn)ND4的電位會(huì)轉(zhuǎn)變?yōu)镠電位。由此，可在初期狀態(tài)下，由第1段的虛擬移位緩存器電路4b1輸出H電位的輸出信號Dummy-SR1。
在該狀態(tài)下，只要輸入L電位(HVSS)的激活信號HST，在第1電路部4b11中，晶體管PT2以及PT3即轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。由此，由于節(jié)點(diǎn)ND1以及節(jié)點(diǎn)ND2的電位會(huì)同時(shí)轉(zhuǎn)變?yōu)镠電位，故第1電路部4b11的晶體管PT1保持?jǐn)嚅_狀態(tài)。此外，通過節(jié)點(diǎn)ND2的電位轉(zhuǎn)變?yōu)镠電位，在第2電路部4b12中，晶體管PT2以及PT3即轉(zhuǎn)變?yōu)閿嚅_狀態(tài)。此時(shí)，由于節(jié)點(diǎn)ND3的電位保持在H電位的狀態(tài)，故第2電路部4b12的晶體管PT1可維持?jǐn)嚅_狀態(tài)。因此，由于節(jié)點(diǎn)ND4的電位維持在H電位，故第1段的虛擬移位緩存器電路4b1會(huì)輸出H電位的輸出信號Dummy-SR1。
接著，在第1電路部4b11中，經(jīng)由晶體管PT4而輸入L電位(HVSS)的時(shí)鐘信號HCLK1。此時(shí)，因晶體管PT3呈導(dǎo)通狀態(tài)，故節(jié)點(diǎn)ND1的電位會(huì)維持在H電位。由此，第1電路部4b11的晶體管PT1可維持?jǐn)嚅_狀態(tài)。此外，在時(shí)鐘信號HCLK1為L電位期間，貫通電流會(huì)經(jīng)由第1電路部4b11的晶體管PT4以及PT3而通過時(shí)鐘信號線HCLK1與正側(cè)電位HVDD之間。但是，在時(shí)鐘信號為L電位的期間，工作比(duty ratio)被設(shè)定為大約1/30(L電位期間約80nsec至約160nsec)，故貫通電流通過時(shí)鐘信號線HCLK1與正側(cè)電位HVDD之間的期間，只會(huì)局限在時(shí)鐘信號為L電位的約80nsec至約160nsec的短期間內(nèi)。
另一方面，在第2電路部4b12中，L電位(HVSS)的時(shí)鐘信號HCLK1經(jīng)由高電阻R1與晶體管PT4而輸入。此時(shí)，由于晶體管PT3呈斷開狀態(tài)，因此通過節(jié)點(diǎn)ND3的電位形成L電位，晶體管PT1會(huì)轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。此時(shí)，因高電阻R1的故晶體管PT1不易轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，故晶體管PT1轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)時(shí)的響應(yīng)速度會(huì)變慢。
此時(shí)，在第2電路部4b12中，因晶體管PT2形成斷開狀態(tài)，因此節(jié)點(diǎn)ND4的電位會(huì)因?yàn)閿嚅_狀態(tài)的晶體管PT1而降低至HVSS側(cè)。此時(shí)，節(jié)點(diǎn)ND3的電位(晶體管PT1的柵極電位)會(huì)隨著節(jié)點(diǎn)ND4的電位(晶體管PT1的源極電位)的下降而降低，使得晶體管PT1的柵極-源極間電壓能通過電容C1而維持。此外，除了第2電路部4b12的晶體管PT3為斷開狀態(tài)外，在晶體管PT4中，由于來自時(shí)鐘信號線HCLK1的H電位的信號不會(huì)逆流至節(jié)點(diǎn)ND3側(cè)，故得以維持電容C1的保持電壓(晶體管PT1的柵極-漏極間電壓)。由此，當(dāng)節(jié)點(diǎn)ND4的電位降低時(shí)，晶體管PT1也可維持常態(tài)的導(dǎo)通狀態(tài)，故節(jié)點(diǎn)ND4的電位可降低至HVSS。其結(jié)果，會(huì)由第1段的虛擬移位緩存器電路4b1輸出L電位的輸出信號Dummy-SR1。
此外，在第2電路部4b12中，節(jié)點(diǎn)ND4的電位下降到HVSS時(shí)的節(jié)點(diǎn)ND3的電位，會(huì)低于HVSS。因此，施加在與正側(cè)電位HVDD連接的晶體管PT3的偏壓，會(huì)大于HVDD與HVSS的電位差。此外，時(shí)鐘信號HCLK1變?yōu)镠電位(HVDD)時(shí)，施加在與時(shí)鐘信號線HCLK1連接的晶體管PT4的偏壓，也會(huì)大于HVDD與HVSS的電位差。
接著，在第1電路部4b11中，于輸入H電位(HVDD)的激活信號HST后，晶體管PT2以及PT3會(huì)形成斷開狀態(tài)。此時(shí)，節(jié)點(diǎn)ND1以及ND2會(huì)在保持H電位的狀態(tài)下形成浮動(dòng)狀態(tài)。如此一來，由于不會(huì)對其他部分造成影響，而得以持續(xù)由第1段的虛擬移位緩存器電路4b1輸出L電位的輸出信號Dummy-SR1。
接著，在第1電路部4b11中，再度，經(jīng)由晶體管PT4輸入L電位(HVSS)的時(shí)鐘信號HCLK1。由此，第1電路部4b11的晶體管PT1會(huì)轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，因此，節(jié)點(diǎn)ND2的電位會(huì)降低至HVSS側(cè)。此時(shí)，節(jié)點(diǎn)ND1的電位會(huì)隨著節(jié)點(diǎn)ND2的電位的下降而降低，使得晶體管PT1的柵極-源極間電壓能通過電容C1而維持。此外，在第1電路部4b11中，除了晶體管PT3為斷開狀態(tài)外，在晶體管PT4中，由于來自時(shí)鐘信號線HCLK1的H電位的信號不會(huì)逆流至節(jié)點(diǎn)ND1側(cè)，故得以維持電容C1的保持電壓。由此，當(dāng)節(jié)點(diǎn)ND2的電位降低時(shí)，晶體管PT1也可維持常態(tài)的導(dǎo)通狀態(tài)，故節(jié)點(diǎn)ND2的電位可降低至HVSS。因此，第2電路部4b12的晶體管PT2以及PT3會(huì)轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。此外，節(jié)點(diǎn)ND2的電位降低至HVSS時(shí)的節(jié)點(diǎn)ND1的電位，會(huì)低于HVSS。
此時(shí)，根據(jù)第1實(shí)施方式，在第2電路部4b12中，通過晶體管PT3使晶體管PT1維持?jǐn)嚅_狀態(tài)，故可抑制晶體管PT1與晶體管PT2同時(shí)轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。由此，可抑制貫通電流經(jīng)由晶體管PT1以及PT2而通過正側(cè)電位HVDD與負(fù)側(cè)電位HVSS之間。
此外，在第2電路部4b12中，通過晶體管PT2呈導(dǎo)通狀態(tài)，而晶體管PT1呈斷開狀態(tài)，節(jié)點(diǎn)ND4的電位會(huì)由HVSS上升至HVDD而變?yōu)镠電位。因此，可由第1段的虛擬移位緩存器電路4b1輸出L電位的輸出信號Dummy-SR1。
如上述一般，在第1實(shí)施方式中，當(dāng)?shù)?段的虛擬移位緩存器電路4b1的第1電路部4b11中被輸入L電位的激活信號HST時(shí)，只要輸入L電位的時(shí)鐘信號HCLK1，便會(huì)由第2電路部4b12輸出L電位的輸出信號Dummy-SR1。然后，在第2電路部4b12輸出L電位的輸出信號Dummy-SR1的狀態(tài)下，再度輸入L電位的時(shí)鐘信號HCLK1時(shí)，由第2電路部4b12輸出的輸出信號Dummy-SR1會(huì)成為H電位。
此外，來自第1段的虛擬移位緩存器電路4b1的第2電路部4b12的輸出信號Dummy-SR1，會(huì)被輸入第2段的虛擬移位緩存器電路4b2的第1電路部4b21中。在第2段的虛擬移位緩存器電路4b2中，當(dāng)?shù)?段的虛擬移位緩存器電路4b1的L電位的輸出信號Dummy-SR1被輸入第1電路部4b21時(shí)，只要輸入L電位的時(shí)鐘信號HCLK2，便可由第2電路部4b22輸出L電位的輸出信號Dummy-SR2。此外，在連接有第2段的虛擬移位緩存器電路4b2的第1段的移位緩存器電路4a1中，當(dāng)?shù)?段的虛擬移位緩存器電路4b2的L電位的輸出信號Dummy-SR2被輸入第1電路部4a11時(shí)，只要輸入L電位的時(shí)鐘信號HCLK1，便可由第2電路部4a12輸出L電位的輸出信號SR1。另外，在連接有第1段的虛擬移位緩存器電路4a1的第2段的移位緩存器電路4a2中，當(dāng)?shù)?段的移位緩存器電路4a1的L電位的輸出信號SR1被輸入第1電路部4a21時(shí)，只要輸入L電位的時(shí)鐘信號HCLK2，便可由第2電路部4a22輸出L電位的輸出信號SR1。如此一來，隨著來自前段的移位緩存器電路的輸出信號被輸入次段的移位緩存器電路，成為L電位且時(shí)序相錯(cuò)的時(shí)鐘信號HCLK1以及HCLK2，會(huì)交替被輸入各段的移位緩存器電路。由此，可使由各段的移位緩存器電路輸出L電位的輸出信號的時(shí)序移位。
此外，通過將時(shí)序經(jīng)移位的L電位的信號輸入水平開關(guān)3的各段的晶體管PT30，各段的晶體管PT30會(huì)依序轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。由此，可由視頻信號線Video將視頻信號供給至各段的漏極線，故可依序驅(qū)動(dòng)(掃描)各段的漏極線。此外，在輸入有虛擬移位緩存器電路4b1、4b2以及4b3的輸出信號Dummy-SR1、Dummy-SR2以及Dummy-SR3的晶體管PT30中，由于漏極并不與漏極線連接，故即使晶體管PT30呈導(dǎo)通狀態(tài)，視頻信號也不會(huì)被供給至漏極線。此外，如前述一般，晶體管PT30也可與設(shè)置在顯示區(qū)域以外的漏極線連接，而對該漏極線無論供給視頻信號與否均無妨。
此外，完成1條柵極線的各段的漏極線的掃描后，選擇下一柵極線。接著，再度依序掃描各段的漏極線后，選擇下一柵極線。通過反復(fù)進(jìn)行該動(dòng)作，直到完成最后的柵極線的各段的漏極線的掃描，即完成一畫面的掃描。
根據(jù)第1實(shí)施方式，如上述一般，通過在第1電路部4b11以及第2電路部4b12中，設(shè)置用來在晶體管PT2為導(dǎo)通狀態(tài)時(shí)使晶體管PT1轉(zhuǎn)為斷開狀態(tài)的晶體管PT3，可抑制連接在負(fù)側(cè)電位HVSS的晶體管PT1與連接在正側(cè)電位HVDD的晶體管PT2同時(shí)轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，因此，在第1電路部4b11以及第2電路部4b12中，可抑制貫通電流經(jīng)由晶體管PT1與晶體管PT2而通過負(fù)側(cè)電位HVSS與正側(cè)電位HVDD之間。由此可抑制液晶顯示裝置的消耗電流的增加。
此外，根據(jù)第1實(shí)施方式，通過在與漏極線連接的多個(gè)段的移位緩存器電路4a1、4a2、…以及4an的前段(動(dòng)作開始側(cè))，設(shè)置不與漏極線連接的2段的虛擬移位緩存器電路4b1以及4b2，可使動(dòng)作開始側(cè)起第2段的移位緩存器電路成為不與漏極線連接的第2段的虛擬移位緩存器電路4b2，故可抑制在與動(dòng)作開始側(cè)起第2段的移位緩存器電路對應(yīng)的區(qū)域中產(chǎn)生顯示不均勻的問題。此外，通過在與漏極線連接的多個(gè)段的移位緩存器電路4a1、4a2、…4an的最終段(移位緩存器電路4an)的次段中設(shè)置不與漏極線連接的虛擬移位緩存器電路4b3，最終段的移位緩存器電路會(huì)形成不與漏極線連接的虛擬移位緩存器電路4b3，因此可抑制在與最終段的移位緩存器電路對應(yīng)的區(qū)域中產(chǎn)生顯示不均勻的問題。
此外，在第1實(shí)施方式中，通過p型的MOS晶體管(場效晶體管)所形成的TFT(薄膜晶體管)構(gòu)成設(shè)在第1電路部4b11以及第2電路部4b12的晶體管PT1至PT4，以及構(gòu)成電容C1的晶體管，可使進(jìn)行離子注入步驟的次數(shù)與離子注入屏蔽的塊數(shù)，較形成包含2種導(dǎo)電型晶體管的移位緩存器時(shí)減少。由此，不僅可簡化制造步驟，同時(shí)也可刪減制造成本。此外p型場效晶體管，不同于n型場效晶體管，無須形成LDD(Lightly Doped Drain)的構(gòu)造，故可簡化制造步驟。若不考慮上述優(yōu)點(diǎn)，晶體管PT1、PT2以及PT3也可以是n溝道晶體管。
此外，根據(jù)第1實(shí)施方式，通過將晶體管PT3以及晶體管PT4構(gòu)成分別具有相互電性連接的2個(gè)柵極電極91以及92的方式，施加于晶體管PT3以及晶體管PT4的源極-漏極間的電壓，可以大致一半的程度(電壓的分配比率根據(jù)晶體管尺寸大小等變動(dòng))分別分配至與一方的柵極電極91對應(yīng)的源極-漏極間以及與另一方的柵極電極92對應(yīng)的源極-漏極間。因此，即使施加于晶體管PT3以及晶體管PT4的源極-漏極間的偏壓，大于HVSS與HVDD的電位差，在與晶體管PT3以及PT4的一方的柵極電極91對應(yīng)的源極-漏極間以及與另一方的柵極電極92對應(yīng)的源極-漏極間，會(huì)分別被施加以小于HVSS與HVDD的電位差。此外，施加于晶體管PT3以及PT4的柵極-源極間的電壓，可以大致一半的程度(電壓的分配比率根據(jù)晶體管尺寸大小等變動(dòng))分別分配至與一方的柵極電極91對應(yīng)的柵極-源極間以及與另一方的柵極電極92對應(yīng)的柵極-源極間。
因此，即使施加于晶體管PT3以及PT4的柵極-源極間的偏壓，大于HVSS與HVDD的電位差，在與晶體管PT3以及PT4的一方的柵極電極91對應(yīng)的柵極-源極間以及與另一方的柵極電極92對應(yīng)的柵極-源極間，會(huì)分別被施加以小于HVSS與HVDD的電位差。由此，可抑制因?qū)w管PT3以及PT4施加大于HVSS與HVDD的電位差的偏壓，而導(dǎo)致晶體管PT3以及PT4的特性劣化，因此可抑制包含移位緩存器電路的液晶顯示裝置的掃描特性的降低。
(第2實(shí)施方式)圖6構(gòu)成本發(fā)明的第2實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的電路圖。圖6圖6所示的移位緩存器電路的最終段的電路圖。參照圖6以及圖6，說明在第2實(shí)施方式中，除了可抑制顯示不均勻的發(fā)生外，較諸于第1實(shí)施方式，更能夠控制貫通電流的流通的H驅(qū)動(dòng)器的一例。首先，參照圖6以及圖6，說明第2實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的電路構(gòu)造。
該第2實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器14，如圖6以及圖6所示一般，具有與漏極線連接的多個(gè)段的移位緩存器電路14a1、4a2、…以及14an。
在此，在第2實(shí)施方式中，連接在漏極線的移位緩存器電路14a1、14a2、…以及14an的前段中，設(shè)有不與漏極線連接的2段的虛擬移位緩存器電路14b1以及14b2。此外，在第2實(shí)施方式中，如圖6所示，在與漏極線連接的移位緩存器電路14a1、14a2、…以及14an的最終段的次段中，設(shè)有虛擬移位緩存器電路14b3。此外，虛擬移位緩存器電路14b1以及14b2，本發(fā)明的「第1虛擬移位緩存器電路」的一例，另外，虛擬移位緩存器電路14b3，本發(fā)明的「第2虛擬移位緩存器電路」的一例。
此外，在第2實(shí)施方式中，如圖6所示，構(gòu)成激活信號HST被輸入第1段(初段)的虛擬移位緩存器電路14b1的方式。由此，較諸于未設(shè)置2段虛擬移位緩存器電路14b1以及14b2的情形，更能夠使被輸入激活信號HST的移位緩存器電路的位置往前段側(cè)移動(dòng)2段，因此，可使輸入激活信號HST的時(shí)序提前2個(gè)時(shí)鐘。
此外，第1段的虛擬移位緩存器電路14b1，由第1電路14b11以及第2電路14b12所構(gòu)成。此外該第1電路14b11以及14b12，本發(fā)明的「第1電路部」的一例，該第1電路14b11以及第2電路14b12包含有p溝道晶體管PT1、PT2、PT3以及PT10，連接成二極管的p溝道晶體管PT14，連接p溝道晶體管的源極與漏極而形成的電容C1。
即，在第2實(shí)施方式的第1電路14b11以及第2電路14b12中，在上述的1實(shí)施方式的第1電路4b11以及第2電路4b12(參照圖2)的電路構(gòu)造中，追加p溝道晶體管PT10，并通過僅具有1個(gè)柵極電極的一般的場效晶體管形成p溝道晶體管PT14。此外，第2電路部14b12不同于第1電路部14b11，另包含有高電阻R1。
此外，在第2實(shí)施方式中，設(shè)在第1電路14b11以及第2電路14b12中的p溝道晶體管PT1至PT3、PT10以及PT14、與構(gòu)成電容C1的p溝道晶體管，均是由p型的MOS晶體管(場效晶體管)所形成的TFT(薄膜晶體管)構(gòu)成。以下，將p溝道晶體管PT1至PT3、PT10以及PT14，分別稱為晶體管PT1至PT3、PT10以及PT14。
此外，在第2實(shí)施方式中，晶體管PT3，與上述第1實(shí)施方式的虛擬移位緩存器電路4b1(參照圖2)的晶體管PT3相同，分別形成具有相互電性連接的2個(gè)柵極電極91以及92(參照圖4)的方式。
此外，如圖6所示，在第1電路部14b11中晶體管PT1的源極與節(jié)點(diǎn)ND2連接，而漏極與負(fù)側(cè)電位HVSS連接。晶體管PT1的柵極與節(jié)點(diǎn)ND1連接，同時(shí)晶體管PT1的柵極被供給時(shí)鐘信號HCLK1。另一方面，晶體管PT2的源極與正側(cè)電位HVDD連接，而漏極則與節(jié)點(diǎn)ND2連接。該晶體管PT2被供給激活信號HST。
此外，在第2實(shí)施方式中，晶體管PT3被連接在晶體管PT1的柵極與正側(cè)電位HVDD之間。該晶體管PT3的柵極被供給激活信號HST。此外，晶體管PT3，用來在晶體管PT2呈導(dǎo)通狀態(tài)時(shí)使晶體管PT1維持?jǐn)嚅_狀態(tài)而設(shè)。由此，可進(jìn)行控制使晶體管PT2與晶體管PT1得以同時(shí)呈現(xiàn)導(dǎo)通狀態(tài)。
在此，在第2實(shí)施方式中，電容C1連接在晶體管PT1的柵極與源極之間，此外，晶體管PT14的源極連接在節(jié)點(diǎn)ND1側(cè)，而漏極則與時(shí)鐘信號線HCLK1連接。
此外，在第2實(shí)施方式中，晶體管PT10連接在晶體管PT14與節(jié)點(diǎn)ND1之間。即，晶體管PT10的源極與節(jié)點(diǎn)ND1連接，而漏極與晶體管PT14的源極連接。該晶體管PT10的柵極，被供給次段的虛擬移位緩存器電路14b2的輸出信號Dummy-SR2。此外，晶體管PT10本發(fā)明的“第5晶體管”的一例。
此外，第2電路14b12的電路構(gòu)造，基本上與第1電路部14b11的電路構(gòu)造相同，但是，晶體管PT1的源極以及晶體管PT2的漏極，分別與節(jié)點(diǎn)ND4連接，而晶體管PT1的柵極則與節(jié)點(diǎn)DN3連接。此外，在第2電路部14b12的晶體管PT10的柵極，被供給激活信號HST。另外，高電阻R1，連接在晶體管PT14與時(shí)鐘信號線HCLK1之間。
接著，會(huì)由第2電路部14b12的節(jié)點(diǎn)ND4(輸出節(jié)點(diǎn))輸出第1段的虛擬移位緩存器電路14b1的輸出信號Dummy-SR1。此外，第1段的虛擬移位緩存器電路14b1的節(jié)點(diǎn)ND4(輸出節(jié)點(diǎn))，連接有第2段的虛擬移位緩存器電路14b2。
此外，第2段的虛擬移位緩存器電路14b2、多個(gè)段的移位緩存器電路14a1、14a2、…14an以及14(+1)、以及設(shè)在于最終段側(cè)的虛擬移位緩存器電路14b3，也具有與上述第1段的虛擬移位緩存器電路14b1相同的電路構(gòu)造，即，第2段的虛擬移位緩存器電路14b2以及設(shè)在于最終段側(cè)的虛擬移位緩存器電路14b3，分別由具有與第1段的虛擬移位緩存器電路14b1的第1電路部14b11以及第2電路部14b12相同構(gòu)造的第1電路部14b21以及14b31與第2電路部14b22以及14b32所構(gòu)成。另外，多個(gè)段的移位緩存器電路14a1、14a2、…14an以及14a(n+1)，分別由具有與第1段的虛擬移位緩存器電路14b1的第1電路部14b11以及第2電路部14b12相同構(gòu)造的第1電路部14a11、14a21、…14an1以及14a(n+1)與第2電路部14a12，14a22，…、14an2以及14a(n+1)2所構(gòu)成。
在此，在第2實(shí)施方式中，預(yù)定段(最終段以外)的第1電路部的晶體管PT10的柵極，被供給次段的移位緩存器電路的輸出信號，而第2電路部的晶體管PT10的柵極，被供給前段的移位緩存器電路的輸出信號或是激活信號HST。
此外，如圖6所示，除了與最終段側(cè)的虛擬移位緩存器電路14b3連接的外，不與水平開關(guān)3連接的移位緩存器電路14a(n+1)的第1電路部14a(n+1)1的晶體管PT10的柵極與負(fù)側(cè)電位HVSS連接。因此，在該移位緩存器電路14a(n+1)的第1電路部14a(n+1)1的晶體管PT10的柵極持續(xù)被供給以電位的信號。
此外，如圖6以及圖6所示，在水平開關(guān)3中，依照各段設(shè)置晶體管PT30。各段的晶體管PT30的柵極，與各段的輸出節(jié)點(diǎn)的節(jié)點(diǎn)ND4連接。由此，各段的晶體管PT30，會(huì)被供給各段的輸出信號(Dummy-SR1、Dummy-SR2、SR1、SR2、…SRn以及Dummy-SR3)。該晶體管PT30的源極與視頻信號線Video連接，而漏極與漏極線連接。此外，設(shè)于各段的晶體管PT30中，與虛擬移位緩存器電路14b1，14b2以及14b3連接的晶體管PT30的漏極，并不與漏極線連接。
圖8為圖6所示的第2實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的時(shí)序圖。在圖8中，Dummy-SR1、Dummy-SR2、SR1以及SR2，分別表示來自第1段與第2段的虛擬移位緩存器電路14b1以及14b2、以及第1段與第2段的移位緩存器電路14a1以及14a2的輸出信號。接著，參照圖6至圖8，說明第2實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的動(dòng)作。
首先，在初期狀態(tài)，所有的虛擬移位緩存器電路14b1、14b2以及14b3，與移位緩存器電路14a1至14an的輸出信號Dummy-SR1至Dummy-SR3以及SR1至SRn均為H電位。
在該狀態(tài)下，一經(jīng)輸入L電位的激活信號HST，在第1段的虛擬移位緩存器電路14b1的第1電路部14b11中，晶體管PT2以及PT3會(huì)成為導(dǎo)通狀態(tài)。之后，L電位的時(shí)鐘信號HCLK1會(huì)被輸入至第1電路部14b11的晶體管PT14以及第2電路部14b12的晶體管PT14的柵極。由此，第1電路部14b11的晶體管PT14以及第2電路部14b12的晶體管PT14會(huì)成為導(dǎo)通狀態(tài)。此外，第2電路部14b12的晶體管PT14成為導(dǎo)通狀態(tài)時(shí)的響應(yīng)速度，會(huì)因高電阻R1而變慢。
此時(shí)，在第2實(shí)施方式中，由于第1段的虛擬移位緩存器電路14b1的第1電路部14b11的晶體管PT10的柵極，被供給第2段的虛擬移位緩存器電路14b2的H電位的輸出信號Dummy-SR2，因此晶體管PT10會(huì)形成斷開狀態(tài)。因此，在第1電路部14b11中，即使晶體管PT3與晶體管PT14為導(dǎo)通狀態(tài)，貫通電流也不會(huì)經(jīng)由晶體管PT3與晶體管PT14而由HVDD流至?xí)r鐘信號線HCLK1。
此外，在第1電路部14b11中，因晶體管PT3為導(dǎo)通狀態(tài)，晶體管PT10為斷開狀態(tài)，因此節(jié)點(diǎn)ND1的電位會(huì)上升到H電位。由此，可使第1電路部14b11的晶體管PT1成為斷開狀態(tài)。此時(shí)，因晶體管PT2為導(dǎo)通狀態(tài)，因此節(jié)點(diǎn)ND2的電位會(huì)上升至H電位。由此，第2電路部14b12的晶體管PT2以及PT3會(huì)成為斷開狀態(tài)。
此時(shí)，在第2實(shí)施方式中，由于第2電路部14b12的晶體管PT10的柵極，被供以L電位的激活信號HST，因此晶體管PT10會(huì)形成導(dǎo)通狀態(tài)。由此，節(jié)點(diǎn)ND3的電位會(huì)下降到L電位，故第2電路部14b12的晶體管PT1會(huì)成為導(dǎo)通狀態(tài)。在該狀態(tài)下，由于第2電路部14b12的晶體管PT2為斷開狀態(tài)，故節(jié)點(diǎn)ND4的電位會(huì)降到HVSS側(cè)。
此時(shí)，節(jié)點(diǎn)ND3的電位(晶體管PT1的柵極電位)，隨著節(jié)點(diǎn)ND4的電位(晶體管PT1的源極電位)的下降而下降，使得晶體管PT的柵極-漏極間電壓能通過第2電路部14b12的電容C1 維持。此外，在第2電路部14b12中，除了晶體管PT3為斷開狀態(tài)外，由于來自時(shí)鐘信號線的H電位的時(shí)鐘信號HCLK1不會(huì)逆流至節(jié)點(diǎn)ND3側(cè)，故得以維持電容C1的保持電壓(晶體管PT1的柵極-漏極間電壓)。由此，當(dāng)節(jié)點(diǎn)ND4的電位降低時(shí)，第2電路部14b12的晶體管PT1也可維持常態(tài)的導(dǎo)通狀態(tài)，故節(jié)點(diǎn)ND4的電位可降低至HVSS。其結(jié)果，會(huì)由第1段的虛擬移位緩存器電路14b1輸出L電位的輸出信號Dummy-SR1。
此外，在第2電路部14b12中，節(jié)點(diǎn)ND4的電位下降到HVSS時(shí)的節(jié)點(diǎn)ND3的電位，會(huì)低于HVSS。因此，施加在與正側(cè)電位HVDD連接的晶體管PT3的偏壓，會(huì)大于HVDD與HVSS的電位差。
接著，隨著時(shí)鐘信號HCLK變?yōu)镠電位，第1電路部14b11的晶體管PT14以及第2電路部14b12的晶體管PT14會(huì)成為斷開狀態(tài)。之后，隨著激活信號HST變?yōu)镠電位，第1電路部14b11的晶體管PT2以及PT3、第2電路部14b12的晶體管PT10會(huì)成為斷開狀態(tài)。此時(shí)，在節(jié)點(diǎn)ND1以及ND2保持H電位的狀態(tài)下成為浮動(dòng)狀態(tài)。此外，通過第2電路部14b12的斷開狀態(tài)的晶體管PT14與電容C1，使節(jié)點(diǎn)ND4的電位保持在HVSS(L電位)。由此，會(huì)由第1段的虛擬緩存器電路14b1持續(xù)輸出L電位的輸出信號Dummy-SR1。
此外，第1段的虛擬移位緩存器電路14b1的L電位的輸出信號Dummy-SR1，被供給至第2段的虛擬移位緩存器電路14b2的第1電路部14b21。在該狀態(tài)下，當(dāng)?shù)?段的虛擬移位緩存器電路14b2被輸入L電位的時(shí)鐘信號HCLK2時(shí)，在第2段的虛擬移位緩存器電路14b2中，會(huì)進(jìn)行與對第1段的移位緩存器電路14b1供給L電位的激活信號HST以及L電位的時(shí)鐘信號HCLK1的上述動(dòng)作相同的動(dòng)作。由此，可由第2段的虛擬移位緩存器電路14b2輸出L電位的輸出信號Dummy-SR2。
接著，通過使時(shí)鐘信號HCLK成為L電位，可使第1電路部14b11的晶體管PT14以及第2電路部14b12的晶體管PT14轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。
此時(shí)，在第2時(shí)方式中，由于第1段的虛擬移位緩存器電路14b1的第1電路部14b11的晶體管PT10的柵極，被供給第2段的虛擬移位緩存器電路14b2的L電位的輸出信號Dummy-SR2，故第1電路部14b11的晶體管PT10轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，由此，因第1電路部14b11的晶體管PT1為導(dǎo)通狀態(tài)，故節(jié)點(diǎn)ND2會(huì)成為L電位。結(jié)果，第2電路部14b12的晶體管PT2以及PT3將成為導(dǎo)通狀態(tài)。
此時(shí)，在第2實(shí)施方式中，由于第2電路部14b12的晶體管PT10的柵極被供以H電位的激活信號HST，因此晶體管PT10會(huì)成為斷開狀態(tài)。因此，在第2電路部14b12中，即使晶體管PT3與晶體管PT14為導(dǎo)通狀態(tài)，貫通電流也不會(huì)經(jīng)由晶體管PT3與PT14而從HVDD流至?xí)r鐘信號線HCLK1。
此外，在第2電路部14b12中，由于晶體管PT3為導(dǎo)通狀態(tài)，而晶體管PT10為斷開狀態(tài)，故節(jié)點(diǎn)ND3的電位會(huì)上升至H電位。由此，因第2電路部14b12的晶體管PT1會(huì)轉(zhuǎn)為斷開狀態(tài)，故節(jié)點(diǎn)ND4的電位會(huì)上升至HVDD。其結(jié)果，會(huì)從第1段的虛擬移位緩存器電路14b1輸出H電位的輸出信號Dummy-SR1。
如上所述，在第2實(shí)施方式中，當(dāng)L電位的激活信號HST被輸入至第1段的虛擬移位緩存器電路14b1的第1電路部14b11時(shí)，只要一輸入L電位的時(shí)鐘信號HCLK1，便會(huì)自第2電路部14b12輸出L電位的輸出信號Dummy-SR1。此外，在第2電路部14b12輸出L電位的輸出信號Dummy-SR1的狀態(tài)下，再度輸入L電位的時(shí)鐘信號HCLK時(shí)，從第2電路部14b12輸出的輸出信號Dummy-SR1會(huì)轉(zhuǎn)變?yōu)镠電位。接著，由第1段的虛擬移位緩存器電路14b1輸出的輸出信號Dummy-SR1，會(huì)被輸入第2段的虛擬移位緩存器電路14b2的第1電路部14b21。如此一來，隨著來自前段的移位緩存器電路的L電位的輸出信號被輸入至次段的移位緩存器電路，形成L電位的時(shí)序相錯(cuò)的時(shí)鐘信號HCLK1以及HCLK2，會(huì)通過交互輸入各段的移位緩存器電路，而使由各段的移位緩存器電路輸出L電位的輸出信號的時(shí)序移位。
接著，通過將時(shí)序經(jīng)移位的L電位的信號輸入水平開關(guān)3的各段的晶體管PT30，可使各段的晶體管PT30依序轉(zhuǎn)變成導(dǎo)通狀態(tài)。由此，會(huì)自視頻信號線Video將視頻信號供給至各段的漏極線，故各段的漏極線可依序進(jìn)行驅(qū)動(dòng)(掃描)。此外，在被輸入虛擬移位緩存器電路14b1、14b2與14b3的輸出信號Dummy-SR1、Dummy-SR2以及Dummy-SR3的晶體管PT30，由于其漏極并不與漏極線連接，故即使晶體管PT30轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，視頻信號也不會(huì)被供給至漏極線。
接著，結(jié)束與一條柵極線連接的各段漏極線的掃描后，即選擇下一柵極線。然后，再度依序完成各段的漏極線的掃描后，再選擇下一柵極線。在完成最后一條柵極線的掃描前不斷地重復(fù)該動(dòng)作，以由此完成一畫面的掃描。
此外，如圖6所示，持續(xù)對與最終段側(cè)的虛擬移位緩存器電路14b3連接，而不與水平開關(guān)3連接的移位緩存器電路14a(n+1)的第1電路部14a(n+1)1的晶體管PT10的柵極供給L電位的信號。因此，該第1電路部14a(n+1)1的晶體管PT10，會(huì)持續(xù)維持導(dǎo)通狀態(tài)。
在第2實(shí)施方式，如上述一般，通過設(shè)置響應(yīng)次段的輸出信號SR(m+1)而導(dǎo)通的第1電路部的晶體管PT10；以及響應(yīng)前段的輸出信號SR(m-1)或激活信號HST而導(dǎo)通的第2電路部的晶體管PT10，次段的輸出信號SR(m+1)與前段的輸出信號SR(m-1)不會(huì)同時(shí)成為L電位，因此第1電路部的晶體管PT10與第2電路部的晶體管PT10不會(huì)同時(shí)轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。此外，由于第1電路部的晶體管PT3響應(yīng)前述的輸出信號SR(m-1)或激活信號HST而導(dǎo)通，故在第1電路部中，晶體管PT10與晶體管PT3不會(huì)同時(shí)形成導(dǎo)通狀態(tài)。因此，可在第1電路部中，通過晶體管PT10與晶體管PT3，抑制貫通電流通過正側(cè)電位HVDD與時(shí)鐘信號線之間。此外，第2電路部的晶體管PT3，在響應(yīng)前段的輸出信號SR(m-1)或激活信號HST而導(dǎo)通的第2電路部的晶體管PT10的導(dǎo)通狀態(tài)期間呈斷開狀態(tài)，因此在第2電路部中，晶體管PT10與晶體管PT3不會(huì)同時(shí)成為導(dǎo)通狀態(tài)。因此，可在第2電路部中，通過晶體管PT10與晶體管PT3，抑制貫通電流通過正側(cè)電位HVDD與時(shí)鐘信號線之間。
此外，在第2實(shí)施方式中，與上述第1實(shí)施方式相同，通過用來在晶體管PT2呈導(dǎo)通狀態(tài)時(shí)使晶體管PT1成為斷開狀態(tài)的晶體管PT3，可抑制貫通電流經(jīng)由晶體管PT1與晶體管PT2通過正側(cè)電位HVDD與負(fù)側(cè)電位HVSS之間。由此，在第2實(shí)施方式中，除了可抑制貫通電流經(jīng)由晶體管PT1與晶體管PT2通過正側(cè)電位HVDD與負(fù)側(cè)電位HVSS之間的外，還可抑制貫通電流經(jīng)由晶體管PT3與晶體管PT10通過正側(cè)電位HVDD與時(shí)鐘信號線之間，因此較諸于第1實(shí)施方式，更能夠抑制液晶顯示裝置的消耗電流的增加。
此外，在第2實(shí)施方式中，通過在與漏極線連接的多個(gè)段的移位緩存器電路14a1、14a2、…與14an的前段(動(dòng)作開始側(cè))，設(shè)置不與漏極線連接的2段的虛擬移位緩存器電路14b1以及14b2，使動(dòng)作開始側(cè)起第2段的移位緩存器電路成為不與漏極線連接的第2段的虛擬移位緩存器電路14b2，故可抑制在與動(dòng)作開始側(cè)起第2段的移位緩存器電路對應(yīng)的區(qū)域中產(chǎn)生顯示不均勻的問題。此外，由于通過在與漏極線連接的多個(gè)段的移位緩存器電路14a1、14a2、…與14an的最終段(移位緩存器電路14an)的次段，設(shè)置不與漏極線連接的2段的虛擬移位緩存器電路14b3，使最終段的移位緩存器電路成為不與漏極線連接的虛擬移位緩存器電路14b3，故可抑制在與最終段的移位緩存器電路對應(yīng)的區(qū)域中產(chǎn)生顯示不均勻的問題。
此外，第2實(shí)施方式的其它效果，與上述第1實(shí)施方式相同。
(第3實(shí)施方式)圖9構(gòu)成本發(fā)明的第3實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的電路圖。圖10圖9所示的移位緩存器電路的最終段電路圖。參照圖9以及圖10，說明在第3實(shí)施方式中，除了可抑制顯示不均勻的產(chǎn)生外，較諸于第1實(shí)施方式，更能夠抑制貫通電流的流通的H驅(qū)動(dòng)器的其它例。首先，參照圖9以及圖10，說明第3實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的電路構(gòu)造。
該第3實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器24，如圖9以及圖10所示一般，具有與漏極線連接的多個(gè)段的移位緩存器電路24a1、24a2、…以及24an。
在此，在第3實(shí)施方式中，連接在漏極線的移位緩存器電路24a1、24a2、…以及24an的前段中，設(shè)有不與漏極線連接的2段的虛擬移位緩存器電路24b1以及24b2。此外，在第3實(shí)施方式中，如圖10所示，在與漏極線連接的移位緩存器電路24a1、24a2、…以及24an的最終段的次段中，設(shè)有虛擬移位緩存器電路24b3。該虛擬移位緩存器電路24b3的次段中，設(shè)有不與水平開關(guān)3連接的移位緩存器電路24a(n+1)。此外，虛擬移位緩存器電路24b1以及24b2，本發(fā)明的“第1虛擬移位緩存器電路”的一例，另外，虛擬移位緩存器電路24b3，本發(fā)明的“第2虛擬移位緩存器電路”的一例。
此外，在第3實(shí)施方式中，如圖9所示，構(gòu)成于第1段(初段)的虛擬移位緩存器電路24b1中輸入激活信號HST的方式。由此，較諸于未設(shè)置2段虛擬移位緩存器電路24b1以及24b2的情形，更能夠使被輸入激活信號HST的移位緩存器電路的位置往前段側(cè)移動(dòng)2段，因此，可使輸入激活信號HST的時(shí)序提前2個(gè)時(shí)鐘。
此外，第1段的虛擬移位緩存器電路24b1，由第1電路24b11以及第2電路24b12所構(gòu)成。此外，該第1電路24b11以及24b12，本發(fā)明的“第1電路部”的一例。第1電路24b11以及第2電路24b12包含有p溝道晶體管PT1、PT2、PT3，PT24以及PT25，連接p溝道晶體管的源極與漏極而形成的電容C1以及C2。
即，第3實(shí)施方式的第1電路24b11以及第2電路24b12，在上述第1實(shí)施方式的第1電路4b11以及第2電路4b12(參照圖2)的電路構(gòu)造中，具備取代p溝道晶體管PT4，而追加p溝道晶體管PT24以及p溝道晶體管PT25的外，并于p溝道晶體管PT24以及p溝道晶體管PT25PT25的接觸點(diǎn)P1與節(jié)點(diǎn)ND2之間追加電容C2的電路構(gòu)造。此外，p溝道晶體管PT24以及p溝道晶體管PT25，為本發(fā)明的“第4晶體管”以及“第5晶體管”的一例。另外，電容C2，本發(fā)明的“第2電容”的一例。
此外，在第3實(shí)施方式中，設(shè)在第1電路24b11以及第2電路24b12中的p溝道晶體管PT1至PT3、PT24以及PT25、與構(gòu)成電容C1與C2的p溝道晶體管，均是由p型的MOS晶體管(場效晶體管)所形成的TFT(薄膜晶體管)構(gòu)成。以下，將p溝道晶體管PT1至PT3、PT24以及PT25，分別稱為晶體管PT1至PT3、PT24以及PT25。
此外，在第3實(shí)施方式中，晶體管PT3，與上述第1實(shí)施方式的虛擬移位緩存器電路4b1(參照圖2)的晶體管PT3相同，分別形成具有相互電性連接的2個(gè)柵極電極91以及92(參照圖4)的方式。
此外，如圖9所示，在第1電路部24b11中晶體管PT1的源極與節(jié)點(diǎn)ND2連接，而漏極與負(fù)側(cè)電位HVSS連接。此外，晶體管PT1的柵極與節(jié)點(diǎn)ND1連接。另外，晶體管PT1的柵極與節(jié)點(diǎn)ND1連接。另外，晶體管PT2的源極除了與正側(cè)電位HVDD連接外，其漏極與節(jié)點(diǎn)ND2連接。該晶體管PT2的柵極被供以激活信號HST。
在此，在第3實(shí)施方式中，晶體管PT3被連接在晶體管PT1的柵極與正側(cè)電位HVDD之間。該晶體管PT3的柵極被供給激活信號HST。此外，晶體管PT3，用來在晶體管PT2呈導(dǎo)通狀態(tài)時(shí)使晶體管PT1維持?jǐn)嚅_狀態(tài)而設(shè)。由此，可進(jìn)行控制使晶體管PT2與晶體管PT1得以同時(shí)呈現(xiàn)導(dǎo)通狀態(tài)。
另外，在第3實(shí)施方式中，電容C1連接在晶體管PT1的柵極與源極之間，此外，在第3實(shí)施方式中，連接有晶體管PT1的柵極的節(jié)點(diǎn)ND1與負(fù)側(cè)電位HVSS之間，連接有晶體管PT24。該晶體管PT24的柵極被供給時(shí)鐘信號HCLK1。此外，在晶體管PT24與負(fù)側(cè)電位HVSS之間，連接晶體管PT25。該晶體管PT25的柵極，被供給時(shí)鐘信號HCLK1的反轉(zhuǎn)時(shí)鐘信號的時(shí)鐘信號HCLK2。另外，時(shí)鐘信號HCLK與時(shí)鐘信號HCLK2，在驅(qū)動(dòng)IC6(參照圖1)，由1個(gè)時(shí)鐘信號所產(chǎn)生。此外，時(shí)鐘信號HCLK1與時(shí)鐘信號HCLK2，本發(fā)明的“第1信號”以及“第2信號”的一例。
此外，在第1電路部24b11的節(jié)點(diǎn)ND2中，連接有第2電路部24b12。第2電路24b12的電路構(gòu)造，基本上與第1電路部24b11的電路構(gòu)造相同，但是，在第2電路部24b12中，晶體管PT1的源極以及晶體管PT2的漏極，分別與節(jié)點(diǎn)ND4連接，而晶體管PT1的柵極則與節(jié)點(diǎn)ND3連接。
接著，會(huì)由第2電路部24b12的節(jié)點(diǎn)ND4(輸出節(jié)點(diǎn))輸出第1段的虛擬移位緩存器電路24b1的輸出信號Dummy-SR1。此外，第1段的虛擬移位緩存器電路24b1的節(jié)點(diǎn)ND4(輸出節(jié)點(diǎn))中，連接有第2段的虛擬移位緩存器電路24b2。
此外，第2段的虛擬移位緩存器電路24b2、多個(gè)段的移位緩存器電路24a1、24a2、…24an以及24a(n+1)、以及設(shè)在于最終段側(cè)的虛擬移位緩存器電路24b3，也具有與上述第1段的虛擬移位緩存器電路24b1相同的電路構(gòu)造，即，第2段的虛擬移位緩存器電路24b2以及設(shè)在于最終段側(cè)的虛擬移位緩存器電路24b3，分別由具有與第1段的虛擬移位緩存器電路24b1的第1電路部24b11以及第2電路部24b12相同構(gòu)造的第1電路部24b21以及24b31與第2電路部24b22以及24b32所構(gòu)成。另外，多個(gè)段的移位緩存器電路24a1、24a2、…24an以及24a(n+1)，分別由具有與第1段的虛擬移位緩存器電路24b1的第1電路部24b11以及第2電路部24b12相同構(gòu)造的第1電路部24a11、24a21、…24an1以及24a(n+1)與第2電路部24a12，24a22，…、24an2以及24a(n+1)2所構(gòu)成。此外，后段的移位緩存器電路的第1電路部，構(gòu)成與前段的移位緩存器電路的輸出節(jié)點(diǎn)連接的方式。
此外，如圖9以及圖10所示，在水平開關(guān)3中，依照各段設(shè)置晶體管PT30。各段的晶體管PT30的柵極，與各段的輸出節(jié)點(diǎn)的節(jié)點(diǎn)ND4連接。由此，各段的晶體管PT30，會(huì)被供給各段的輸出信號(Dummy-SR1、Dummy-SR2、SR1、SR2、…SRn以及Dummy-SR3)。該晶體管PT30的源極與視頻信號線Video連接，而漏極與漏極線連接。此外，設(shè)于各段的晶體管PT30中，與虛擬移位緩存器電路24b1，24b2以及24b3連接的晶體管PT30的漏極，并不與漏極線連接。
圖11為圖9所示的第3實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的時(shí)序圖。此外，在圖11中，Dummy-SR1、Dummy-SR2、SR1以及SR2，分別表示來自第1段與第2段的虛擬移位緩存器電路24b1以及24b2、以及第1段與第2段的移位緩存器電路24a1以及24a2的輸出信號。接著，參照圖9至圖11，說明第3實(shí)施方式的液晶顯示裝置的H驅(qū)動(dòng)器的移位緩存器電路的動(dòng)作。
首先，在初期狀態(tài)下，H電位的激活信號HST被輸入第1段的虛擬緩存器電路24b1的第1電路部24b11。由此，晶體管PT2會(huì)成為斷開狀態(tài)，因此節(jié)點(diǎn)ND2的電位會(huì)成為L電位。因此，第2電路部24b12的晶體管PT2以及PT3呈斷開狀態(tài)。通過第2電路部24b12的晶體管PT3成為斷開狀態(tài)，節(jié)點(diǎn)ND3的電位會(huì)成為L電位，因此晶體管PT2會(huì)成為導(dǎo)通狀態(tài)。如此一來，在第2電路部24b12中，隨著晶體管PT2轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，晶體管PT1會(huì)成為斷開狀態(tài)，故節(jié)點(diǎn)ND4的電位會(huì)變?yōu)镠電位。由此，在初期狀態(tài)中，會(huì)由第1段的虛擬緩存器電路24b1的第2電路部24b12輸出H電位的輸出信號Dummy-SR1。
此外，在該初期狀態(tài)下，在第1電路部24b11以及第2電路部24b12中，H電位的時(shí)鐘信號HCLK1被輸入晶體管PT24，而L電位的時(shí)鐘信號HCLK2被輸入晶體管PT25。由此，在第1電路部24b11以及第2電路部24b12中，晶體管PT24會(huì)轉(zhuǎn)變成斷開狀態(tài)，而晶體管PT25則轉(zhuǎn)變成導(dǎo)通狀態(tài)。
此時(shí)，根據(jù)第3實(shí)施方式，在第1電路部24b11以及第2電路部24b12中，由負(fù)側(cè)電位HVSS經(jīng)由晶體管PT25供給L電位的電荷，同時(shí)該L電位的電荷，儲(chǔ)存在連接于晶體管PT24以及PT25的連接點(diǎn)P1之間的電容C2中。
在該狀態(tài)下，一經(jīng)輸入L電位的激活信號HST后，第1電路部24b11的晶體管PT2以及PT3轉(zhuǎn)變成導(dǎo)通狀態(tài)。由此，由于節(jié)點(diǎn)ND1以及節(jié)點(diǎn)ND2的電位會(huì)變?yōu)镠電位，故晶體管PT1保持在斷開狀態(tài)。接著，通過節(jié)點(diǎn)ND2的電位變?yōu)镠電位，第2電路部24b12的晶體管PT2以及PT3會(huì)成為斷開狀態(tài)。此時(shí)，因節(jié)點(diǎn)ND3的電位保持在H電位狀態(tài)，故第2電路部24b12的晶體管PT1也繼續(xù)維持?jǐn)嚅_狀態(tài)。因此，節(jié)點(diǎn)ND4的電位會(huì)維持在H電位。由此，會(huì)由第2電路部24b12輸出H電位的輸出信號Dummy-SR1。
接著，隨著輸入第1電路部24b11的晶體管PT24的時(shí)鐘信號HCLK1轉(zhuǎn)變?yōu)長電位，輸入晶體管PT25的時(shí)鐘信號HCLK2也轉(zhuǎn)變?yōu)長電位。
此時(shí)，根據(jù)第3實(shí)施方式，在第1電路部24b11中，晶體管PT24為導(dǎo)通狀態(tài)時(shí)，晶體管PT25為斷開狀態(tài)。此時(shí)，通過晶體管PT25成為斷開狀態(tài)，即使晶體管PT3以及PT24為導(dǎo)通狀態(tài)，同樣可抑制貫通電流經(jīng)由第1電路部24b11的晶體管PT3、晶體管PT24以及晶體管PT25而通過赴側(cè)電位HVSS與正側(cè)電位HVDD之間。此外，由于第1電路部24b11的晶體管PT3呈導(dǎo)通狀態(tài)，因此節(jié)點(diǎn)ND1的電位會(huì)保持在H電位。由此，第1電路部24b11的晶體管PT1可保持在斷開狀態(tài)。
另一方面，在第2電路部24b12中，同樣隨著輸入晶體管PT24的時(shí)鐘信號HCLK1轉(zhuǎn)變?yōu)長電位，輸入晶體管PT25的時(shí)鐘信號HCLK2也也轉(zhuǎn)變?yōu)镠電位。由此，第2電路部24b12的晶體管PT24會(huì)轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，而晶體管PT25則轉(zhuǎn)變?yōu)閿嚅_狀態(tài)。
此時(shí)，根據(jù)第3實(shí)施方式，在第2電路部24b12中，初期狀態(tài)下儲(chǔ)存于電容C2的L電位的電荷，通過晶體管PT24進(jìn)行供給。此時(shí)，因第2電路部24b12的晶體管PT3為斷開狀態(tài)故節(jié)點(diǎn)ND3的電位會(huì)變?yōu)長電位。由此，第2電路部24b12的晶體管PT1會(huì)轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。
此時(shí)，第2電路部24b12的晶體管PT2為斷開狀態(tài)的故，經(jīng)由導(dǎo)通狀態(tài)的晶體管PT1，節(jié)點(diǎn)ND4的電位會(huì)降低至負(fù)側(cè)電位HVSS側(cè)。此時(shí)，節(jié)點(diǎn)ND3的電位(晶體管PT1的柵極電位)，隨著節(jié)點(diǎn)ND4的電位(晶體管PT1的源極電位)的下降而降低，使得晶體管PT1的柵極-源極間的電壓能通過第2電路部24b12的電容C1而維持。此外，在第2電路部24b12中，因晶體管PT3與晶體管PT25為斷開狀態(tài)而得以維持電容C1的保持電壓(晶體管PT1的柵極-源極間電壓)。由此，于節(jié)點(diǎn)ND4的電位降低時(shí)，第2電路部24b12的晶體管PT1可維持經(jīng)常性的導(dǎo)通狀態(tài)，故輸出電位的節(jié)點(diǎn)ND4的電位會(huì)降低至HVSS。其結(jié)果，會(huì)由第2電路部24b12輸出L電位的輸出信號Dummy-SR1。
此外，在第2電路部24b12中，節(jié)點(diǎn)ND4的電位下降至HVSS時(shí)的節(jié)點(diǎn)ND3的電位，會(huì)低于HVSS。因此，施加于與正側(cè)電位HVDD連接的晶體管PT3的偏壓，會(huì)大于HVDD與HVSS的電位差。
接著，在第1電路部24b11以及第2電路部24b12中，當(dāng)輸入晶體管PT24的時(shí)鐘信號HCLK1為H電位時(shí)，輸入晶體管PT25的時(shí)鐘信號HCLK2則成為L電位。由此，在第1電路部24b11以及第2電路部24b12中，晶體管PT24會(huì)轉(zhuǎn)變?yōu)閿嚅_狀態(tài)，而晶體管PT25則轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。在該情況下，節(jié)點(diǎn)ND1以及節(jié)點(diǎn)ND2的電位也維持在H電位。另外，節(jié)點(diǎn)ND3以及節(jié)點(diǎn)ND4在保持L電位的狀態(tài)下成為浮動(dòng)狀態(tài)。因此，會(huì)維持由第2電路部24b12輸出L電位的輸出信號Dummy-SR1。
此時(shí)，根據(jù)第3實(shí)施方式，在第1電路部24b11以及第2電路部24b12中，在時(shí)鐘信號HCLK1為H電位，且時(shí)鐘信號HCLK2為L電位的期間，由負(fù)側(cè)電位HVSS經(jīng)由晶體管PT25供給L電位的電荷，并將該L電位的電荷儲(chǔ)存在電容C2。
接著，當(dāng)輸入第1電路部24b11的激活信號HST變?yōu)镠電位時(shí)，第1電路部24b11的晶體管PT2以及PT3會(huì)轉(zhuǎn)變成斷開狀態(tài)。此時(shí)，節(jié)點(diǎn)ND1以及節(jié)點(diǎn)ND2在保持H電位的狀態(tài)下形成浮動(dòng)狀態(tài)，因此，不會(huì)對其他部分造成影響，而得以由第2電路部24b12維持輸出L電位的輸出信號Dummy-SR1。
接著，在第1電路部24b11中，當(dāng)輸入晶體管PT24的時(shí)鐘信號HCLK成為L電位時(shí)，輸入晶體管PT25的時(shí)鐘信號HCLK2則成為H電位。由此，在第1電路部24b11的晶體管PT24會(huì)轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，而晶體管PT25則轉(zhuǎn)變?yōu)閿嚅_狀態(tài)。
此時(shí)，根據(jù)第3實(shí)施方式，儲(chǔ)存于第1電路部24b11的電容C2的L電位的電荷，通過晶體管PT24進(jìn)行供給。
此時(shí)，因第1電路部24b11的晶體管PT3為斷開狀態(tài)，故節(jié)點(diǎn)ND1的電位會(huì)變?yōu)長電位。由此，第1電路部24b11的晶體管PT1會(huì)轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)。因此，節(jié)點(diǎn)ND2的電位，會(huì)降低至負(fù)側(cè)電位HVSS。此時(shí)，節(jié)點(diǎn)ND1，隨著ND2的電位的下降降低電位，使得晶體管PT1的柵極-源極間電壓能通過電容C1而維持。此外，晶體管PT3與晶體管PT25呈斷開狀態(tài)，因此可維持電容C1的保持電壓(晶體管PT1的柵極-源極間電壓)。由此，于節(jié)點(diǎn)ND2的電位降低時(shí)，晶體管PT1可維持經(jīng)常性的導(dǎo)通狀態(tài)，故節(jié)點(diǎn)ND2的電位會(huì)降低至HVSS而成為L電位。因此，第2電路部24b12的晶體管PT2以及PT3會(huì)形成導(dǎo)通狀態(tài)。
經(jīng)由第2電路部24b12的晶體管PT3成為導(dǎo)通狀態(tài)，節(jié)點(diǎn)ND3的電位會(huì)上升至H電位，因此晶體管PT1會(huì)變?yōu)閷?dǎo)通狀態(tài)。由此，可抑制第2電路部24b12的晶體管PT1與晶體管PT2同時(shí)轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，而得以抑制貫通電流經(jīng)由第2電路部24b12的晶體管PT1以及PT2通過負(fù)側(cè)電位HVSS與正側(cè)電位HVDD之間。
另一方面，在第2電路部24b12中，當(dāng)輸入晶體管PT24的時(shí)鐘信號HCLK1成為L電位時(shí)，輸入晶體管PT25的時(shí)鐘信號HCLK2則成為H電位。
此時(shí)，根據(jù)第3實(shí)施方式，在第2電路部24b12中，晶體管PT24會(huì)轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，而晶體管PT25則轉(zhuǎn)變?yōu)閿嚅_狀態(tài)。此時(shí)通過晶體管PT25形成斷開狀態(tài)，可抑制貫通電流經(jīng)由第2電路部24b12的晶體管PT3、PT24以及PT25通過負(fù)側(cè)電位HVSS與正側(cè)電位HVDD之間。
此外，通過第2電路部24b12的晶體管PT2為導(dǎo)通狀態(tài)而晶體管PT1為斷開狀態(tài)，節(jié)點(diǎn)ND4的電位會(huì)由HVSS上升到HVDD并變?yōu)镠電位。因此，會(huì)由第2電路部24b12輸出H電位的輸出信號Dummy-SR1。
如上所述，根據(jù)第3實(shí)施方式，在第1段的虛擬移位緩存器電路24b1的第1電路部24b11被輸入L電位的激活信號HST時(shí)，只要輸入L電位的時(shí)鐘信號HCLK1，并輸入H電位的時(shí)鐘信號HCLK2，便會(huì)由第2電路部24b12輸出L電位的輸出信號Dummy-SR1。然后，在所輸入的時(shí)鐘信號HCLK1變?yōu)镠電位，而時(shí)鐘信號HCLK2變?yōu)長電位后，時(shí)鐘信號HCLK1再度回到L電位，且時(shí)鐘信號HCLK2再度回到H電位時(shí)，由第2電路部24b12輸出的輸出信號Dummy-SR1會(huì)變?yōu)镠電位。
此外，來自第1段的虛擬移位緩存器電路24b1的第2電路部24b12的輸出信號Dummy-SR1，會(huì)被輸入第2段的虛擬移位緩存器電路24b2的第1電路部24b21。在第2段的虛擬移位緩存器電路24b2中，當(dāng)?shù)?電路部24b21中被輸入第1段的虛擬移位緩存器電路24b1的L電位的輸出信號Dummy-SR1時(shí)，只要輸入H電位的時(shí)鐘信號HCLK1以及L電位的時(shí)鐘信號HCLK2，便會(huì)由第2電路部24b22輸出L電位的輸出信號Dummy-SR2。此外，在第1段的移位緩存器電路24a1中，當(dāng)?shù)?電路部24a11中被輸入第2段的虛擬移位緩存器電路24b2的L電位的輸出信號Dummy-SR2時(shí)，只要輸入L電位的時(shí)鐘信號HCLK1以及H電位的時(shí)鐘信號HCLK2，便會(huì)由第2電路部24a12輸出L電位的輸出信號SR1。
此外，在第2段的移位緩存器電路24a2中，當(dāng)?shù)?電路部24a21中被輸入第1段的移位緩存器電路24a1的L電位的輸出信號SR1時(shí)，只要輸入L電位的時(shí)鐘信號HCLK1以及H電位的時(shí)鐘信號HCLK2，便會(huì)由第2電路部24a22輸出L電位的輸出信號SR2。如此一來，在前段的移位緩存器電路的L電位的輸出信號被輸入次段的移位緩存器電路的同時(shí)，通過將時(shí)鐘信號HCLK1以及時(shí)鐘信號HCLK2輸入各段的移位緩存器電路，即可依序由各段的移位緩存器電路輸出時(shí)序經(jīng)移位的L電位的輸出信號。
接著，通過將時(shí)序經(jīng)移位的L電位的信號輸入水平開關(guān)3的各段的晶體管PT30，即可使各段的晶體管PT30依序轉(zhuǎn)變成導(dǎo)通狀態(tài)。由此，會(huì)自視頻信號線Video將視頻信號供給至各段的漏極線，故各段的漏極線可依序進(jìn)行驅(qū)動(dòng)(掃描)。此外，在被輸入虛擬移位緩存器電路24b1、24b2與24b3的輸出信號Dummy-SR1、Dummy-SR2以及Dummy-SR3的晶體管PT30中，由于漏極并不與漏極線連接，故即使轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，視頻信號也不會(huì)被供給至漏極線。
接著，結(jié)束與一條柵極線連接的各段漏極線的掃描后，即選擇下一柵極線。然后，再度依序完成各段的漏極線的掃描后，再選擇下一柵極線。在完成最后一條柵極線的掃描前可通過不斷重復(fù)該動(dòng)作，以完成一畫面的掃描。
根據(jù)第3實(shí)施方式，如上述一般，通過設(shè)置與晶體管PT1的柵極連接，并響應(yīng)時(shí)鐘信號HCLK1而導(dǎo)通的晶體管PT24；與連接在晶體管PT24與負(fù)側(cè)電位HVSS之間，并響應(yīng)時(shí)鐘信號HCLK1的反轉(zhuǎn)信號的時(shí)鐘信號HCLK2而導(dǎo)通的晶體管PT25，可利用時(shí)鐘信號HCLK1以及時(shí)鐘信號HCLK2，在晶體管PT24為導(dǎo)通狀態(tài)時(shí)使晶體管PT25斷開，而在晶體管PT24為斷開狀態(tài)時(shí)使晶體管PT25導(dǎo)通。由此，由于晶體管PT24與晶體管PT25的任何一方會(huì)維持常態(tài)性的斷開狀態(tài)，因此即使與正側(cè)電位HVDD連接的晶體管PT3為導(dǎo)通狀態(tài)，同樣可抑制貫通電流經(jīng)由晶體管PT24與晶體管PT25而通過負(fù)側(cè)電位HVSS與正側(cè)電位HVDD之間。
此外，在第3實(shí)施方式中，與上述第1實(shí)施方式相同，通過用來在晶體管PT2呈導(dǎo)通狀態(tài)時(shí)使晶體管PT1轉(zhuǎn)為斷開狀態(tài)的晶體管PT3，可抑制貫通電流經(jīng)由晶體管PT1與晶體管PT2通過正側(cè)電位HVDD與負(fù)側(cè)電位HVSS之間。其結(jié)果，在第3實(shí)施方式中，除了可抑制貫通電流經(jīng)由晶體管PT1與晶體管PT2通過正側(cè)電位HVDD與負(fù)側(cè)電位HVSS之間外，還可抑制貫通電流經(jīng)由晶體管PT3、晶體管PT24以及晶體管PT25通過正側(cè)電位HVDD與負(fù)側(cè)電位HVSS之間，因此較諸于第1實(shí)施方式，更能夠抑制液晶顯示裝置的消耗電流的增加。
此外，在第3實(shí)施方式中，通過在與漏極線連接的多個(gè)段的移位緩存器電路24a1、24a2、…與24an的前段(動(dòng)作開始側(cè))，設(shè)置不與漏極線連接的2段的虛擬移位緩存器電路24b1以及24b2，使動(dòng)作開始側(cè)起第2段的移位緩存器電路變成不與漏極線連接的第2段的虛擬移位緩存器電路24b2，故可抑制在與動(dòng)作開始側(cè)起第2段的移位緩存器電路對應(yīng)的區(qū)域中產(chǎn)生顯示不均勻的問題。此外，由于通過在與漏極線連接的多個(gè)段的移位緩存器電路24a1、24a2、…與24an的最終段(移位緩存器電路24an)的次段，設(shè)置不與漏極線連接的2段的虛擬移位緩存器電路24b3，使最終段的移位緩存器電路變成不與漏極線連接的虛擬移位緩存器電路24b3，故可抑制在與最終段的移位緩存器電路對應(yīng)的區(qū)域中產(chǎn)生顯示不均勻的問題。
此外，第3實(shí)施方式的其它效果與上述第1實(shí)施方式相同。
(第4實(shí)施方式)圖12為顯示本發(fā)明的第4實(shí)施方式的有機(jī)電場發(fā)光(EL；Electroluminescence)顯示裝置的平面圖。參照圖12說明在第4實(shí)施方式中，將本發(fā)明適用于有機(jī)EL顯示裝置的例。
在第4實(shí)施方式的有機(jī)EL顯示裝置中，如圖12所示，在基板60上設(shè)置顯示部11。此外，圖12的顯示部11顯示一像素的構(gòu)造。此外，顯示部11中設(shè)置成矩陣狀的各像素12，由2個(gè)p溝道晶體管12a以及12b(以下稱為晶體管12a以及12b)；輔助電容12c；陽極12d；與陽極呈相對配置的陰極12e；夾于該等陽極12d與陰極12e之間的有機(jī)EL組件12f所構(gòu)成。晶體管12a的柵極與柵極線連接。此外，晶體管12a的源極與漏極線連接。此外，晶體管12的漏極連接輔助電容12c以及晶體管12b的柵極。另外晶體管12b的漏極與陽極12d連接。此外，H驅(qū)動(dòng)器4內(nèi)部的電路構(gòu)造與使用圖2所示的晶體管的移位緩存器電路所致的H驅(qū)動(dòng)器4的構(gòu)造相同。第4實(shí)施方式的有機(jī)EL顯示裝置的上述裝置以外的部分的構(gòu)造，與圖1所示的第1實(shí)施方式的液晶顯示裝置相同。
根據(jù)第4實(shí)施方式，可通過上述構(gòu)造，抑制有機(jī)EL顯示裝置的顯示部的顯示不均勻與H驅(qū)動(dòng)器的消耗電流的增加，并獲得與第1實(shí)施方式相同的效果。
此外，本次所揭示的實(shí)施方式的各點(diǎn)均屬例示，不應(yīng)將的視為本發(fā)明的限定。本發(fā)明的范圍，根據(jù)權(quán)利要求而非上述實(shí)施方式的說明，而且還包含有與權(quán)利要求均等的意義以及范圍內(nèi)的所有變更。
例如，在上述實(shí)施方式中，在移位緩存器電路的動(dòng)作開始側(cè)(初段側(cè))設(shè)置2段的虛擬移位緩存器電路，并在最終段配置1段的虛擬移位緩存器電路，但本發(fā)明并不限于此，也可僅在移位緩存器電路的初段側(cè)或是最終段配置虛擬移位緩存器電路。或在初段側(cè)配置3段以上的虛擬移位緩存器電路。
此外，在上述實(shí)施方式中，說明將本發(fā)明應(yīng)用在液晶顯示裝置以及有機(jī)EL顯示裝置中的例子，但本發(fā)明并不限于此，也可用在液晶顯示裝置以及有機(jī)EL顯示裝置以外的顯示裝置中。
此外，在上述實(shí)施方式中，說明僅在H驅(qū)動(dòng)器中應(yīng)用本發(fā)明的移位緩存器電路的例子，但本發(fā)明并不限于此，也可在H驅(qū)動(dòng)器以及V驅(qū)動(dòng)器兩中使用本發(fā)明的移位緩存器電路。在該情況下，可進(jìn)一步降低消耗電流。
權(quán)利要求
1.一種顯示裝置，其特征在于，具有用來依序驅(qū)動(dòng)對像素供給影像信號的多個(gè)漏極線的多個(gè)段移位緩存器電路；以及設(shè)置在前述多個(gè)段移位緩存器電路的動(dòng)作開始側(cè)，且不與前述漏極線連接的多個(gè)段的第1虛擬移位緩存器電路，前述移位緩存器電路以及前述第1虛擬移位緩存器電路，包含有第1電路部，該第1電路部具有連接在第1電位側(cè)的第1導(dǎo)電型的第1晶體管；連接在第2電位側(cè)的第1導(dǎo)電型的第2晶體管；以及連接在前述第1晶體管的柵極與前述第2電位之間，用來在前述第2晶體管為導(dǎo)通狀態(tài)時(shí)使前述第1晶體管成為斷開狀態(tài)的第1導(dǎo)電型的第3晶體管。
2.根據(jù)權(quán)利要求1的顯示裝置，其特征在于，尚具有設(shè)置在前述多個(gè)段移位緩存器電路的動(dòng)作開始側(cè)的相反側(cè)，且不與前述漏極線連接的第2虛擬移位緩存器電路。
3.根據(jù)權(quán)利要求1的顯示裝置，其特征在于，前述多個(gè)段的第1虛擬移位緩存器電路的初段輸入有激活信號。
4.根據(jù)權(quán)利要求1的顯示裝置，其特征在于，至少前述第1晶體管、前述第2晶體管以及前述第3晶體管為p型的場效晶體管。
5.根據(jù)權(quán)利要求1的顯示裝置，其特征在于，前述第1晶體管的柵極與源極之間連接有第1電容。
6.根據(jù)權(quán)利要求1的顯示裝置，其特征在于，前述第3晶體管具有相互電性連接的2個(gè)柵極電極。
7.根據(jù)權(quán)利要求1的顯示裝置，其特征在于，前述第1晶體管響應(yīng)時(shí)鐘信號而導(dǎo)通。
8.根據(jù)權(quán)利要求1-7中任一項(xiàng)的顯示裝置，其特征在于，尚具有連接于前述第1晶體管的柵極與供給時(shí)鐘信號的時(shí)鐘信號線之間，且連接成二極管的第4晶體管。
9.根據(jù)權(quán)利要求8的顯示裝置，其特征在于，前述連接成二極管的第4晶體管，具有相互電性連接的2個(gè)柵極電極。
10.根據(jù)權(quán)利要求1-7中的任1項(xiàng)的顯示裝置，其特征在于，前述第1電路部，尚包含有連接在前述第1晶體管的柵極與供給時(shí)鐘信號的時(shí)鐘信號線之間，且響應(yīng)前述第3晶體管呈斷開狀態(tài)時(shí)要變?yōu)閷?dǎo)通狀態(tài)的信號而導(dǎo)通的第1導(dǎo)電型的第5晶體管。
11.根據(jù)權(quán)利要求1-6中任1項(xiàng)的顯示裝置，其特征在于，前述第1電路部，具有連接在前述第1晶體管的柵極，且響應(yīng)第1信號而導(dǎo)通的第1導(dǎo)電型的第4晶體管；以及連接于前述第4晶體管與前述第1電位之間，且響應(yīng)前述第1信號呈導(dǎo)通狀態(tài)時(shí)要變?yōu)閿嚅_狀態(tài)的第2信號而導(dǎo)通的第1導(dǎo)電型的第5晶體管。
12.根據(jù)權(quán)利要求11的顯示裝置，其特征在于，在前述第1晶體管的源極，與前述第4晶體管以及前述第5晶體管的連接點(diǎn)之間，連接有第2電容。
13.一種顯示裝置，具有用來依序驅(qū)動(dòng)對像素供給影像信號的多個(gè)漏極線的多個(gè)段移位緩存器電路；以及設(shè)置在前述多個(gè)段移位緩存器電路的動(dòng)作開始側(cè)的相反側(cè)，且不與前述漏極線連接的虛擬移位緩存器電路，前述移位緩存器電路以及前述虛擬移位緩存器電路，包含有第1電路部，該第1電路部具有連接在第1電位側(cè)的第1導(dǎo)電型的第1晶體管；連接在第2電位側(cè)的第1導(dǎo)電型的第2晶體管；以及連接在前述第1晶體管的柵極與前述第2電位之間，用來在前述第2晶體管為導(dǎo)通狀態(tài)時(shí)使前述第1晶體管成為斷開狀態(tài)的第1導(dǎo)電型的第3晶體管。
全文摘要
本發(fā)明提供一種可抑制消耗電流的增加的顯示裝置。該顯示裝置具有用來依序驅(qū)動(dòng)對像素供給影像信號的多個(gè)漏極線的多個(gè)段移位緩存器電路(4a1、4a2、…)以及(4an)；設(shè)置在多個(gè)段移位緩存器電路(4a1、4a2、…)以及(4an)的動(dòng)作開始側(cè)，且不與漏極線連接的2段的虛擬移位緩存器電路(4b1)以及(4b2)。此外，移位緩存器電路(4a1)與虛擬移位緩存器電路(4b1)具有與負(fù)側(cè)電位HVSS連接的p溝道晶體管(PT1)；與正側(cè)電位HVDD連接的p溝道晶體管(PT2)；連接在p溝道晶體管(PT1)的柵極與正側(cè)電位HVDD之間，用來在p溝道晶體管PT2為ON狀態(tài)時(shí)使p溝道晶體管(PT1)成為OFF狀態(tài)的p溝道晶體管(PT3)。
文檔編號G11C19/28GK1577429SQ200410062640
公開日2005年2月9日 申請日期2004年6月30日 優(yōu)先權(quán)日2003年6月30日
發(fā)明者廣澤考司 申請人:三洋電機(jī)株式會(huì)社