專利名稱：采用兩級內(nèi)容尋址寄存器比較的低功耗快表的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬集成電路設(shè)計(jì)技術(shù)領(lǐng)域。具體涉及一種采用兩級內(nèi)容尋址寄存器(CAM)和兩級比較的結(jié)構(gòu)來實(shí)現(xiàn)處理器的快表(TLB)。
背景技術(shù)：
隨著微電子技術(shù)的飛速發(fā)展，近年來移動(dòng)電子設(shè)備和個(gè)人通信設(shè)備如個(gè)人掌上電腦、移動(dòng)電話等越來越普及，由于這些設(shè)備的電池比較昂貴，因此低功耗處理器的應(yīng)用也越來越廣泛。一般而言，32位架構(gòu)的CPU能夠支持大型應(yīng)用程序及完整的操作系統(tǒng)。程序通常是存儲(chǔ)在芯片外的存儲(chǔ)器，再從高速緩存執(zhí)行程序，并由一個(gè)存儲(chǔ)管理單元(MMU)來管理整個(gè)過程。MMU由于要完成地址比較和地址轉(zhuǎn)換的功能，是處理器的一個(gè)主要功耗源，而MMU是由快表(TLB)和一些控制電路組成，TLB是MMU的功耗所在。因此低功耗TLB的設(shè)計(jì)是低功耗處理器設(shè)計(jì)中的一個(gè)關(guān)鍵部分。由于TLB的功耗通常占整個(gè)處理器功耗的很大一部分(隨處理器的不同以及TLB大小的不同約占15％～25％)，設(shè)計(jì)低功耗的TLB對于降低整個(gè)處理器的功耗是極為關(guān)鍵的。
TLB的功能是加快虛、實(shí)地址的轉(zhuǎn)換速度，它可以分為兩部分一部分存放虛擬地址，用來和處理器給出的地址進(jìn)行比較；另一部分存放物理地址，虛擬地址和物理地址是一一對應(yīng)的，當(dāng)某一路虛擬地址命中時(shí)，相應(yīng)的物理地址就被讀出。在處理器與快速緩存(Cache)或外存交換數(shù)據(jù)前必需完成地址轉(zhuǎn)換。因此，TLB是由大量存儲(chǔ)單元和比較單元組成，通常是處理器的關(guān)鍵路徑所在，故用通常的硬件描述語言(HDL code)的方法來設(shè)計(jì)TLB不但面積龐大、功耗巨大，而且會(huì)大大降低處理器的速度，嚴(yán)重影響整個(gè)系統(tǒng)的性能。
一般來說，現(xiàn)在的低功耗TLB都采用CAM來實(shí)現(xiàn)虛擬地址的存儲(chǔ)和比較功能，用靜態(tài)隨機(jī)訪問存儲(chǔ)器(SRAM)來存儲(chǔ)物理地址。但是為了保證TLB的命中率，通常TLB都采用全相聯(lián)結(jié)構(gòu)，這樣每次地址轉(zhuǎn)換時(shí)所有的CAM單元都要進(jìn)行比較，功耗仍然比較大。因此，有的設(shè)計(jì)采用把TLB分塊的辦法來降低每次比較的CAM單元數(shù)。但是這實(shí)際上是降低了TLB的相聯(lián)度，與全相聯(lián)TLB相比，盡管降低了功耗但是會(huì)降低命中率，是以犧牲一部分性能來換取低功耗的。而有一部分處理器為了追求低功耗把TLB的容量做小，這種辦法雖然大大降低了芯片面積和功耗，但同時(shí)也大大降低了整個(gè)系統(tǒng)的性能，無法滿足當(dāng)今日益復(fù)雜的應(yīng)用環(huán)境。鑒于以上缺點(diǎn)，對高性能低功耗TLB的設(shè)計(jì)仍需進(jìn)行進(jìn)一步研究。
如果能像TLB分塊的辦法一樣，減少每次比較的CAM單元數(shù)，同時(shí)又能達(dá)到與全相聯(lián)TLB一樣的性能，這將是一種非常好的TLB設(shè)計(jì)方法。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種采用兩級CAM比較的低功耗TLB，可在滿足處理器速度的前提下，大大減少每次參加比較的CAM單元數(shù)，同時(shí)減小CAM命中線上的電壓擺幅，從而極大的降低TLB的功耗。
本發(fā)明提出的低功耗TLB，其結(jié)構(gòu)框圖如圖1所示，由64路CAM陣列1(由64×29比特的CAM單元構(gòu)成)和64路SRAM陣列2(由64×22比特的SRAM單元構(gòu)成)以及最后的輸出靈敏放大器3經(jīng)電路依次連接組成。CAM單元執(zhí)行后得到的信號(hào)控制SRAM進(jìn)行讀操作，SRAM的數(shù)據(jù)經(jīng)過靈敏放大器后輸出。其中，CAM陣列1的基本單元為CAM單元，SRAM陣列2的基本單元為SRAM單元；采用NMOS管MN預(yù)充電和DMOS管MP放電的充放電電路(見圖3所示)；把每一種CAM分成第一級4和第二級5兩級比較，由與門6產(chǎn)生最終Match信號(hào)(見圖4所示)。
本發(fā)明中，CAM單元的結(jié)構(gòu)如圖2所示，其結(jié)構(gòu)與一般的CAM單元基本相似，由標(biāo)準(zhǔn)六管SRAM單元和比較單元組成。CMOS管M1～M4是兩個(gè)互相反饋的倒相器。NMOS管T1、T2是門管，其中NMOS管T1、T2的源極分別與位線BL、BLN相連，柵極都與字線WL相連，T1的漏極與CMOS管M1、M3組成的倒相器的輸出相連，T2的漏極與CMOS管M1、M3組成的倒相器的輸出相連；NMOS管CM1、CM2組成異或邏輯，實(shí)現(xiàn)比較功能，其中CM1、CM2的漏極相連(節(jié)點(diǎn)N)，源極分別與位線BL、BLN相連，柵極分別與T1、T2的漏極相連；NMOS管MD(在CAM陣列中相應(yīng)記為MDi，i＝1，2…64)的柵極與CM1、CM2的漏極相連，漏極就是Match線。與一般的CAM單元不同的是MD的源極接到一個(gè)可控端Vin而不是接地。當(dāng)Match線預(yù)充電時(shí)可控端Vin為高阻態(tài)，此時(shí)無論位線BL、BLN是什么電平都不會(huì)使Match線通過MD管放電，這樣就省去了傳統(tǒng)型CAM預(yù)充電時(shí)必須把位線BL、BLN都放電至低電平而帶來的位線電平轉(zhuǎn)換功耗。
本發(fā)明中，為了減小Match線上的電壓擺幅，采用如圖3所示的CAM充放電電路，其中CAM陣列的64個(gè)CAM單元中的NMOS管MD1、MD2...MD64通過Match線并聯(lián)于NMOS管MN和PMOS管MP之間，MN和MP的柵極分別接控制信號(hào)pre和EN，pre是充電使能信號(hào)，EN是比較使能信號(hào)。Match線通過MN、MP來完成充電和放電過程，當(dāng)對Match線預(yù)充電時(shí)，MN管導(dǎo)通MP管截止，由于MN是NMOS管，它的襯底是低電平，就會(huì)產(chǎn)生襯底偏置效應(yīng)使MN管的閾值電壓VthMN升高，這樣Match線的最高電平為VDD-VthMN，擺幅比用PMOS管充電減小VthMN。同樣，當(dāng)對Match線放電時(shí)，MP管導(dǎo)通MN管截止，由于MP是PMOS管，它的襯底是高電平，也會(huì)使它的閾值電壓|VthMP|增大，使Match線的最低電平為|VthMP|，擺幅比用NMOS管放電減小|VthMP|。最終，采用本發(fā)明的電路后可以使Match線上的電壓擺幅降低為VDD-VthMN-|VthMP|，因而每次進(jìn)行地址比較時(shí)的功耗也就降低了。
本發(fā)明中，每一路TLB的CAM結(jié)構(gòu)如圖4所示，由兩級CAM構(gòu)成。第一級可由4個(gè)CAM單元并聯(lián)而成，它們的Match線連在一起，記為Match1，共用一個(gè)PMOS管MP1來放電；第二級由25個(gè)CAM單元并聯(lián)而成，它們的Match線連在一起，記為Match2，通過NMOS管MN1、PMOS管MP1來放電，MN1與MP2串連構(gòu)成放電通路，MN1的柵極接Match1，Match1和Match2通過與門6得到最終的Match信號(hào)。這樣就把本來需要同時(shí)比較的29個(gè)CAM單元分成兩級比較，只有當(dāng)?shù)谝患壍?個(gè)CAM單元都命中才開始比較第二級的25個(gè)CAM單元，否則就不需要比較第二級CAM直接使Match線變?yōu)榈碗娖?，表示這一路TLB未命中。根據(jù)MOS管功耗模型的分析和推導(dǎo)，可以證明在本發(fā)明中當(dāng)?shù)谝患壢?個(gè)CAM單元，第二級取為25個(gè)CAM單元時(shí)，TLB的功耗最小。
由于本發(fā)明中大大降低了CAM單元的Match線上的電壓擺幅，因此產(chǎn)生最終Match信號(hào)的與門6，對于低電源電壓的應(yīng)用時(shí)，要把翻轉(zhuǎn)電壓設(shè)計(jì)在擺幅的一半處，以免產(chǎn)生錯(cuò)誤。采用本發(fā)明的兩級CAM比較結(jié)構(gòu)速度僅比一級CAM比較結(jié)構(gòu)慢100ps，這在TLB應(yīng)用中幾乎可以忽略。
本發(fā)明中，為了加快物理地址從SRAM陣列中讀出和增加驅(qū)動(dòng)能力，加入了一級靈敏放大器。


圖1為本發(fā)明的TLB總體框圖。
圖2為本發(fā)明使用的CAM單元電路圖。
圖3為本發(fā)明使用CAM陣列的充電和放電電路。
圖4為本發(fā)明的兩級CAM比較電路圖。
圖5為本發(fā)明兩路CAM比較的波形圖。
圖6為本發(fā)明TLB的波形圖。
圖中標(biāo)號(hào)1為64路CAM陣列，2為64路SRAM陣列，3為輸出靈敏放大器，4為第一級CAM，5為第2級CAM，6為與門。
具體實(shí)施例方式
下面結(jié)合附圖進(jìn)一步詳細(xì)描述本發(fā)明。
本發(fā)明的整體硬件電路組成與傳統(tǒng)的TLB基本相同，使得本發(fā)明的TLB能夠?qū)崿F(xiàn)低功耗的創(chuàng)新點(diǎn)在于改進(jìn)了CAM單元的設(shè)計(jì)、降低CAM單元Match線上的電壓擺幅、采用兩級CAM比較的結(jié)構(gòu)，不但使每個(gè)CAM單元工作時(shí)的功耗降低，而且使每次進(jìn)行比較操作的CAM單元數(shù)大大降低。當(dāng)處理器給出虛擬地址(VA)后，TLB就會(huì)把每一路的CAM與虛擬地址進(jìn)行比較，找出與虛擬地址匹配的那一路。對于隨機(jī)輸入的64路TLB來說，如果采用傳統(tǒng)的一級CAM結(jié)構(gòu)，每次地址轉(zhuǎn)換都需要同時(shí)比較1856個(gè)CAM單元，而采用本發(fā)明的結(jié)構(gòu)平均每次只要比較356個(gè)CAM單元，路數(shù)越多這種方法的優(yōu)勢也就越明顯。比較結(jié)束后最多只有一路TLB命中，由這一路TLB的Match信號(hào)來控制與它相對應(yīng)SRAM的字線，輸出相應(yīng)的物理地址，為了加快讀出速度和增加驅(qū)動(dòng)強(qiáng)度，每一位物理地址都通過一個(gè)靈敏放大器輸出。
圖5是CAM的仿真波形圖。圖中給出了時(shí)鐘和兩路TLB的信號(hào)，Match1_1、Match1_2、Match_1代表第一路信號(hào)。在第一個(gè)比較周期中，第二路命中而第一路不命中并且是由第一路的Match1_1信號(hào)使第一路的Match1信號(hào)變低，此時(shí)第一路的第二級CAM單元并沒有進(jìn)行比較，因此Match2_1沒有放電。在第二個(gè)比較周期中，兩路都不命中但第二路是由于Match2_2信號(hào)使Match2信號(hào)變低，即第二路TLB的第一級CAM比較命中，Match1_2沒有放電，因?yàn)檫@種情況需要進(jìn)行兩級比較，因此延時(shí)稍大。
圖6是TLB的輸出波形圖。圖中第31路命中，其他路都不命中，同時(shí)還給出了物理地址的第最高位PA_O[19]，以及最終的TLB命中信號(hào)Hit。虛擬地址在時(shí)鐘上升沿之前給出，轉(zhuǎn)換后的物理地址在時(shí)鐘下降沿之前穩(wěn)定，從虛擬地址輸入到物理地址的讀出最大延遲為2.1ns。對于物理Cache即虛、實(shí)地址的轉(zhuǎn)換必須在半周期內(nèi)完成的系統(tǒng)來說，最高工作頻率可達(dá)到238MHz。
權(quán)利要求
1.一種采用兩級內(nèi)容尋址寄存器比較的低功耗快表，其特征在于由64路CAM陣列(1)和64路SRAM陣列(2)和輸出靈敏放大器(3)經(jīng)電路依次連接組成；其中，CAM陣列(1)的基本單元為CAM單元，SRAM陣列(2)的基本單元為SRAM單元；采用NMOS管MN預(yù)充電和DMOS管MP放電的充放電電路；每一路CAM分成第一級(4)和第二級(5)的兩級比較，由與門(6)產(chǎn)生最終Match信號(hào)。
2.根據(jù)權(quán)利要求1所述的低功耗快表，其特征在于所述CAM單元由標(biāo)準(zhǔn)六管SRAM單元和比較單元組成，其中NMOS管CM1、CM2組成異或邏輯，實(shí)現(xiàn)比較功能，其中CM1、CM2的漏極相連，源極分別與位線BL、BLN相連，柵極分別與T1、T2的漏極相連；NMOS管MD的柵極與CM1、CM2的漏極相連，漏極就是Match線，源極接可控端Vin。
3.根據(jù)權(quán)利要求1所述的低功耗快表，其特征在于CAM陣列的64個(gè)CAM單元中的NMOS管MD1、MD2...MD64通過Match線并聯(lián)于NMOS管MN和PMOS管MP之間，MN和MP的柵極分別接控制信號(hào)的充電使能信號(hào)，pre和比較使能信號(hào)EN，構(gòu)成CAM充放電路。
4.根據(jù)權(quán)利要求1所述的低功耗快表，其特征在于所述兩級CAM中，第一級由4個(gè)CAM單元并聯(lián)而成，它們的Match線連在一起，記為Match1，共用一個(gè)PMOS管MP1來放電；第二級由25個(gè)CAM單元并聯(lián)而成，它們的Match線連在一起，記為Match2，通過NMOS管MN1、PMOS管MP1來放電，MN1與MP2串連構(gòu)成放電通路，MN1的柵極接Match1，Match1和Match2通過與門(6)得到最終的Match信號(hào)。
5.根據(jù)權(quán)利要求1所述的低功耗快表，其特征在于所述與門(6)把番電壓設(shè)計(jì)在擺幅的一米處。
全文摘要
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體為一種采用兩級內(nèi)容尋址寄存器(CAM)比較的低功耗快表(TLB)。主要由64路CAM陣列(64×29比特的CAM單元)和64路SRAM陣列(64×22比特的SRAM單元)以及最后的輸出靈敏放大器組成。其中采用改進(jìn)的CAM單元以省去預(yù)充電時(shí)的位線轉(zhuǎn)換功耗；用NMOS管充電、PMOS放電來降低CAM單元Match線上的電壓擺幅；采用兩級CAM串連比較，以大幅減少每次比較的CAM單元數(shù)。本發(fā)明的兩級CAM比較的TLB與傳統(tǒng)TLB相比，功耗大大地降低。
文檔編號(hào)G11C8/00GK1605993SQ20041006758
公開日2005年4月13日 申請日期2004年10月28日 優(yōu)先權(quán)日2004年10月28日
發(fā)明者顧滄海, 黃宏, 周曉方, 閔昊 申請人:復(fù)旦大學(xué)