專利名稱：鎖存電路和包括該電路的同步存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用在同步存儲器中的鎖存電路，其具有內(nèi)部時鐘電路，用于產(chǎn)生和外部時鐘信號同步的內(nèi)部時鐘信號，以鎖存地址信號、命令信號以及數(shù)據(jù)信號，并其根據(jù)該內(nèi)部時鐘信號來輸入和輸出地址信號、命令信號以及數(shù)據(jù)信號。本發(fā)明還涉及包括該鎖存電路的同步存儲器。
對于用在例如同步動態(tài)隨機訪問存儲器(SDRAM)的現(xiàn)有同步存儲器中的鎖存電路，在規(guī)范中詳細定義了輸入信號的建立時間和保持時間，輸入和輸出引腳電容以及輸入和輸出幅度，從而在芯片內(nèi)部和外部之間的輸入/輸出接口操作在高頻率(即高速)。另一方面，為了增加芯片內(nèi)部操作速度，較精細處理以及較高速度器件的開發(fā)是有效的，但難以跟上接口的高頻率(高速)操作。因此，芯片內(nèi)部的操作速度和接口處的操作速度之間的差距趨向增加。在這種情況下，為了增加芯片內(nèi)部的操作速度，能并行讀取和寫入多比特數(shù)據(jù)的預(yù)取(prefetch)存儲器是有效的。
作為典型的預(yù)取存儲器，雙數(shù)據(jù)速率同步動態(tài)隨機訪問存儲器(DDR-SDRAM)是已知的。DDR-SDRAM在外部時鐘的上升沿和下降沿傳輸數(shù)據(jù)，即以和在外部時鐘一個周期內(nèi)傳送單個數(shù)據(jù)的同步操作相比的雙倍數(shù)據(jù)速率。在DDR-SDRAM中，預(yù)取比特的數(shù)目等于2N，其中N代表數(shù)據(jù)引腳(DQ)的數(shù)目。因此，實現(xiàn)2N預(yù)取。此外，在作為DDR-SDRAM改進的DDR2-SDRAM中，連續(xù)在每兩個外部時鐘周期上執(zhí)行數(shù)據(jù)傳輸。在這種情況下，預(yù)取比特數(shù)目等于4N.因此，實現(xiàn)了4N預(yù)取。通過如上所述增加預(yù)取比特的數(shù)目，改進了數(shù)據(jù)傳輸速率。在8比特(×8)結(jié)構(gòu)中，N等于8。
在2N預(yù)取中，并行讀取2×8(＝16)比特數(shù)據(jù)并在兩個分離的定時輸出，即和每個外部時鐘周期的上升沿和下降沿同步。因此，2N預(yù)取允許芯片內(nèi)部操作頻率等于外部時鐘的外部時鐘頻率的1/2。在4N預(yù)取中，并行讀取4×8(＝32)比特數(shù)據(jù)，并在四個分離的定時輸出，即和外部時鐘的每兩個周期的上升沿和下降沿同步。因此4N預(yù)取允許芯片內(nèi)部操作頻率等于1/4。因此，這樣的預(yù)取結(jié)構(gòu)在提高和接口較高頻率操作一致的芯片內(nèi)部操作速度中是有效的。
然而，即使使用預(yù)取結(jié)構(gòu)，也不可能在從芯片外部捕獲諸如命令信號、地址信號或數(shù)據(jù)信號的外部輸入信號到芯片內(nèi)部的部分提高操作速度。上述部分用鎖存電路實現(xiàn)，時鐘頻率必須等于外部時鐘頻率，從而允許地址信號、命令信號或數(shù)據(jù)信號按照和外部時鐘同步來輸入和輸出。因此，即使采用預(yù)取結(jié)構(gòu)，同步存儲器的操作頻率也受鎖存電路性能的限制。
近來，通過將電源電壓從2.5V降低到1.8V進一步到1.5V，并縮小外部輸入信號的幅度來實現(xiàn)接口上的較高頻率操作。相應(yīng)的，通過將預(yù)取比特數(shù)目從2N增加到4N，進一步到8N來提高芯片內(nèi)部操作速度。在此情形下，也要求鎖存電路操作速度提高，從而滿足接口處的較高頻率操作。
參考圖1到3，將說明現(xiàn)有DDR2-SDRAM。圖1和2所示的命令鎖存電路130包括命令解碼器131，鎖存電路132，以及輸出電路132。通過命令解碼器131、鎖存電路132以及輸出電路133將多種外部命令信號RASB，CASB，WEB和CSB捕獲到芯片的內(nèi)部電路。給鎖存電路132提供內(nèi)部時鐘信號CLKB作為用于鎖存的控制信號。
如圖3所示，和外部時鐘信號CK上升沿同步的內(nèi)部時鐘信號CLKB被提供給鎖存電路132。因此，外部時鐘信號CK和內(nèi)部時鐘信號CLKB在操作頻率上彼此相等。因此，命令鎖存電路130包括鎖存電路132，其對應(yīng)于內(nèi)部時鐘信號CLKB并可操作在和外部時鐘信號CK的外部時鐘頻率相等的操作頻率上。
對于DDR2-SDRAM的標(biāo)準數(shù)據(jù)傳輸速率667Mbps，外部時鐘信號CK的頻率周期(TCK)是3ns。在此情況中，內(nèi)部時鐘信號CLKB具有對應(yīng)于數(shù)據(jù)傳輸速率是333Mbps的DDR-SDRAM一半的脈沖寬度，大約1.5ns。因此，因為諸如更精細處理以及較高速度器件的實現(xiàn)沒有顯著改進，難于在捕獲或取出命令信號中保留足夠的裕度(margin)。在此情況中，可能由于不充足的裕度而引起操作錯誤的出現(xiàn)。
結(jié)果，芯片內(nèi)的操作頻率受鎖存電路性能的限制。即使采用預(yù)取結(jié)構(gòu)，也難以實現(xiàn)高頻存儲器。此外，鎖存電路內(nèi)部的高頻率操作會惡化建立和保持特性。

發(fā)明內(nèi)容
因此本發(fā)明的一個目的是提供一種鎖存系統(tǒng)，其能增加高頻操作上的鎖存裕度，從而改進建立和保持特性并防止操作錯誤。
本發(fā)明的另一目的是提供一種包括上述鎖存系統(tǒng)的同步存儲器。
本發(fā)明的特殊目的是提供一咱適于高頻操作的鎖存電路。
根據(jù)本發(fā)明，提供一種鎖存系統(tǒng)，其用于鎖存作為外部輸入信號的、從外部提供的、與外部時鐘信號同步的命令信號、地址信號或數(shù)據(jù)信號，并且其包括內(nèi)部時鐘產(chǎn)生電路，用于產(chǎn)生作為單觸發(fā)脈沖的、和外部時鐘信號同步的兩個內(nèi)部時鐘信號，以及一對鎖存電路，用于由內(nèi)部時鐘信號鎖存命令信號、地址信號或數(shù)據(jù)信號。
為提供用在同步存儲器中用于鎖存命令信號、地址信號以及數(shù)據(jù)信號并適于高頻操作的鎖存電路，根據(jù)本發(fā)明的鎖存系統(tǒng)所具有的結(jié)構(gòu)使得響應(yīng)于外部時鐘信號產(chǎn)生兩個內(nèi)部時鐘信號并將其提供給兩個鎖存電路，用于鎖存命令信號、地址信號以及數(shù)據(jù)信號。通過此結(jié)構(gòu)，可將內(nèi)部時鐘頻率降到外部時鐘頻率的1/2。因此能增加內(nèi)部時鐘信號的脈沖寬度，并增加高頻操作時的鎖存裕度。
因此，在數(shù)據(jù)傳輸速率是667Mbps的DDR2-SDRAM中，內(nèi)部時鐘信號的脈沖寬度可從現(xiàn)有同步存儲器的1.5ns增加到大約2.8ns。
由于鎖存電路的操作頻率和現(xiàn)有同步存儲器相比可降至1/2，因此能在鎖存電路的內(nèi)部節(jié)點處保留足夠的操作裕度，并改進了受操作裕度影響的建立和保持特性。
內(nèi)部時鐘產(chǎn)生電路產(chǎn)生是單觸發(fā)脈沖的內(nèi)部時鐘信號。因此，即使外部時鐘信號供應(yīng)停止，例如在自刷新模式中，也可以重新設(shè)定內(nèi)部時鐘信號，從而避免操作錯誤。


圖1是具有命令鎖存電路的現(xiàn)有同步存儲器的功能框圖；圖2是圖1所示命令鎖存電路的電路框圖；圖3是描述圖1所示命令鎖存電路操作的時序圖；圖4是根據(jù)本發(fā)明第一實施的具有讀取命令鎖存電路的同步存儲器的功能框圖；圖5是圖4所示內(nèi)部時鐘產(chǎn)生電路的電路框圖；圖6是圖4所示讀取命令鎖存電路的電路框圖；圖7是描述圖6所示讀取命令鎖存電路操作的時序圖；
圖8是描述作為本發(fā)明第二實施例的圖6所示讀取命令鎖存電路在自刷新模式中的操作的時序圖；圖9是顯示作為本發(fā)明第三實施例的作為包括該鎖存電路的同步存儲器的DDR-SDRAM的圖；圖10是顯示具有8個存儲器塊的DDR-SDRAM的存儲芯片布局的圖；圖11是根據(jù)本發(fā)明第四實施例的具有預(yù)充電命令鎖存電路的同步存儲器的功能框圖；圖12是描述圖11所示預(yù)充電命令鎖存電路操作的時序圖；圖13是根據(jù)本發(fā)明第五實施例的具有地址鎖存電路的同步存儲器的功能框圖；圖14是圖13所示地址鎖存電路的電路框圖；圖15是描述圖13所示地址鎖存電路操作的時序圖。
具體實施例方式
現(xiàn)在，將參考附圖對本發(fā)明的幾個優(yōu)選實施例進行說明。
第一實施例參考圖4到7，將說明具有根據(jù)本發(fā)明第一實施例的讀取命令鎖存電路的同步存儲器。在下文中，僅說明和本發(fā)明相關(guān)的同步存儲器部分，省略對剩余部分的說明。
參考圖4，同步存儲器包括外部時鐘輸入電路1，內(nèi)部時鐘產(chǎn)生電路2，讀取命令鎖存電路3，外部信號輸入電路4，以及Y系列電路5。
根據(jù)本發(fā)明的同步存儲器的特征在于4N預(yù)取操作。內(nèi)部時鐘產(chǎn)生電路2產(chǎn)生兩個內(nèi)部時鐘信號CLKB1和CLKB2。讀取命令鎖存電路3在一對鎖存電路32A和32B處接收內(nèi)部時鐘信號CLKB1和CLKB2。
外部時鐘輸入電路1是提供有外部時鐘信號CK和CK的運算放大器，并發(fā)送放大結(jié)果到內(nèi)部時鐘產(chǎn)生電路2。內(nèi)部時鐘產(chǎn)生電路2包括一對脈沖產(chǎn)生電路21A和21B以及計數(shù)器22。脈沖產(chǎn)生電路21A和21B產(chǎn)生兩個單觸發(fā)脈沖(one-shot pulses)作為內(nèi)部時鐘信號CLKB1和CLKB2，并將內(nèi)部時鐘信號CLKB1和CLKB2傳送到讀取命令鎖存電路3。讀取命令鎖存電路3包括命令解碼器31，鎖存電路32A和32B以及輸出電路33。鎖存電路32A和32B通過解碼器31接收來自外部信號輸入電路4的命令信號。鎖存電路32A和32B分別通過內(nèi)部時鐘信號CLKB1和CLKB2鎖存命令信號，并通過輸出電路33傳送命令信號到存儲器塊中的Y-系列電路5。
參考圖5，將詳細說明內(nèi)部時鐘產(chǎn)生電路2。如圖所示，每個脈沖產(chǎn)生電路21A和21B包括兩個輸入側(cè)反相器、輸出側(cè)反相器，延遲電路、兩個與非鎖存電路以及輸出電路。輸出電路包括在電源和地電平之間串聯(lián)連接的第一到第三晶體管，并且兩個反相器形成具有連接到第一和第二晶體管連接點的輸入端子并產(chǎn)生內(nèi)部時鐘信號CLKB1和CLKB2的觸發(fā)器。
給輸入側(cè)反相器之一提供外部時鐘輸入電路1的輸出。給另一個輸入側(cè)反相器提供脈沖產(chǎn)生電路21A或21B的輸出。給與非鎖存電路之一提供一個輸入側(cè)反相器的輸出以及計數(shù)器22的輸出。計數(shù)器22產(chǎn)生兩個信號，即提供到脈沖產(chǎn)生電路21A和21B的非反相和反相信號，如以下結(jié)合計數(shù)器22描述的。通過延遲電路將另一個輸入側(cè)反相器的輸出以及一個與非鎖存電路的輸出提供到另一個與非鎖存電路。該另一個與非鎖存電路產(chǎn)生由輸出側(cè)反相器反相并提供到第一晶體管柵極和第三晶體管柵極的輸出。將外部時鐘輸入電路1的輸出提供給第二晶體管的柵極。
通過延遲電路延遲輸出信號，產(chǎn)生具有等于延遲時間的脈沖寬度的單觸發(fā)脈沖。利用此結(jié)構(gòu)，獲得對應(yīng)于外部時鐘信號1/2頻率的作為單觸發(fā)脈沖的內(nèi)部時鐘信號。
如圖5所示，計數(shù)器22具有兩個鎖存電路23A和23B以及兩個反相器。提供外部時鐘輸入電路1的輸出和鎖存電路23B的輸出到鎖存電路23A，并產(chǎn)生輸出，該輸出通過反相器之一提供到鎖存電路23B和脈沖產(chǎn)生電路21B。通過另一個反相器提供外部時鐘輸入電路1的輸出到鎖存電路23B，并產(chǎn)生提供到鎖存電路23A和脈沖產(chǎn)生電路21A的輸出。
因此，內(nèi)部時鐘產(chǎn)生電路2具有一對單觸發(fā)脈沖產(chǎn)生電路(脈沖產(chǎn)生電路21A和21B)和時鐘計數(shù)器電路(計數(shù)器22)。每個單觸發(fā)脈沖產(chǎn)生電路產(chǎn)生和外部時鐘信號CK上升沿同步的單觸發(fā)信號。時鐘計數(shù)器電路通過分頻外部時鐘信號產(chǎn)生非反相和反相信號，并交替啟動單觸發(fā)脈沖產(chǎn)生電路中的一個和另一個。內(nèi)部時鐘產(chǎn)生電路2產(chǎn)生內(nèi)部時鐘信號CLKB1和CLKB2。因此，交替產(chǎn)生和外部時鐘信號CK上升沿同步的單觸發(fā)脈沖。
下面參考圖6，讀取命令鎖存電路3包括解碼器3，命令鎖存電路32以及輸出電路33。
解碼器31具有與非門，該與非門被提供有來自外部信號輸入電路4(圖4)的外部信號，用于產(chǎn)生提供到命令鎖存電路32的解碼信號。注意到在此圖6中的“RAST”是行地址選通選中(Row AddressStrobe True)并且代表高電平是有效電平。命令鎖存電路32具有鎖存電路32A和32B。輸出電路33具有響應(yīng)于鎖存電路32A和32B的或門，用于產(chǎn)生發(fā)送到Y(jié)系列電路5(圖4)的輸出信號MDRDT。給鎖存電路32A和32B分別提供來自內(nèi)部時鐘信號產(chǎn)生電路2的第一和第二內(nèi)部時鐘信號CLKB1和CLKB2，并且隨后響應(yīng)于內(nèi)部時鐘信號CLKB1和CLKB2產(chǎn)生輸出信號MDRDT。鎖存電路32A和32B的每一個都和圖2的鎖存電路132相同，在此省略其細節(jié)描述。
在上述例子中，顯示了讀取命令鎖存系統(tǒng)。輸出信號MDRDT是讀取控制命令信號。命令解碼器31包括普通類型的與非門，并通過參考規(guī)格表組合外部命令信號來解碼每個命令信號。命令鎖存電路包括分別和內(nèi)部時鐘信號CLKB1和CLKB2下降沿同步操作的一對鎖存電路。更具體的，在內(nèi)部時鐘信號CLKB1的下降沿，鎖存電路之一鎖存輸入命令信號。在輸入命令信號是讀取命令信號的例子中，產(chǎn)生輸出信號MDRDT。然后，在內(nèi)部時鐘信號CLKB2的下降沿，另一個鎖存電路所存輸入命令信號。在輸入命令信號是讀取命令信號的例子中，產(chǎn)生輸出信號MDRDT。在此，鎖存電路的輸出經(jīng)歷或邏輯，以產(chǎn)生輸出信號。更具體的，在鎖存電路任何之一鎖存讀取命令信號的例子中，產(chǎn)生輸出信號MDRDT。
作為4N預(yù)取的特性，禁止輸入與時鐘信號連續(xù)上升沿同步的相同的命令信號。更具體的，如果內(nèi)部時鐘信號CLKB1鎖存了讀取命令信號，則該讀取命令信號部不會被在內(nèi)部時鐘信號CLKB1之后下一個內(nèi)部時鐘信號CLKB2連續(xù)鎖存。因此，允許每一鎖存電路操作在外部時鐘信號的兩個周期上。在外部時鐘信號CK具有3ns周期和數(shù)據(jù)傳輸速率是667Mbps的例子中，鎖存電路操作在兩倍寬的6ns周期。因此，鎖存電路操作在對應(yīng)于外部時鐘信號CK的外部時鐘頻率的1/2頻率。
除了圖4到6之外參考圖7，將描述讀取操作。在此假定讀取命令信號在上升沿“0”和上升沿“3”輸入。
在4N預(yù)取中，規(guī)范中定義可在2個或更多時鐘間隔提供讀取命令信號。這是因為芯片內(nèi)讀取操作在兩個時鐘周期內(nèi)執(zhí)行。通過使用此技術(shù)，4N預(yù)取存儲器和2N預(yù)取存儲器相比實現(xiàn)約兩倍的操作頻率改進。因此，如果讀取命令信號在外部時鐘信號CK的上升沿“0”輸入，下一命令在外部時鐘信號CK的上升沿“2”或更晚的上升沿輸入。在此，作為內(nèi)部時鐘信號CLKB1，在外部時鐘信號CK的偶數(shù)上升沿產(chǎn)生單觸發(fā)脈沖。
另一方面，作為內(nèi)部時鐘信號CLKB2，在外部時鐘信號CK的奇數(shù)上升沿產(chǎn)生單觸發(fā)脈沖。在此實施例中，通過使用內(nèi)部時鐘信號CLKB1和CLKB2鎖存命令信號。因此，當(dāng)DDR2-SDRAM具有667Mbps數(shù)據(jù)傳輸速率時，每一內(nèi)部時鐘信號CLKB1和CLKB2的脈沖寬度可以加寬到大約2.8ns。由于使用單觸發(fā)脈沖，因此即使當(dāng)操作頻率低且相同命令之間的間隔是一個時鐘時也能鎖存命令信號。
第二實施例作為第二實施例，將描述第一實施例中的同步存儲器用于自刷新模式的例子。
在自刷新模式中，使用和圖4讀取命令鎖存電路等效的鎖存電路作為自刷新鎖存電路。使用和圖5、6顯示的類似的電路結(jié)構(gòu)而不做任何改變。
在自刷新模式中，DRAM中存儲單元內(nèi)的電荷保持在低電功率。不需要給進入自刷新模式的芯片提供外部信號。在芯片內(nèi)部，在預(yù)定周期自動執(zhí)行自刷新操作以保持存儲單元內(nèi)的信息。因此，通常在自刷新模式中停止提供外部時鐘信號到芯片。在規(guī)范中，允許在輸入自刷新命令SELF的下一個周期停止外部時鐘信號。
如圖8所示，當(dāng)外部時鐘信號CK鎖存自刷新命令SELF時，時鐘啟動信號CKE轉(zhuǎn)為無效，從而外部時鐘信號的輸入停止。
作為單觸發(fā)脈沖的內(nèi)部時鐘信號CLKB1變?yōu)楦唠娖讲⒆詣又匦略O(shè)定。不產(chǎn)生內(nèi)部時鐘信號CLKB2，因為外部時鐘信號停止。
當(dāng)自刷新模式回到正常操作模式時，由自刷新退出命令EXIT激活時鐘啟動信號CKE，從而輸入外部時鐘信號CK。然后，產(chǎn)生內(nèi)部時鐘信號。
在此實施例中，內(nèi)部時鐘產(chǎn)生電路使用單觸發(fā)脈沖來滿足上述規(guī)范。更具體的，用外部時鐘信號CK的上升沿產(chǎn)生內(nèi)部時鐘信號CLKB1的下降沿，內(nèi)部時鐘信號CLKB1的上升沿自發(fā)的作為單觸發(fā)脈沖出現(xiàn)。另一方面，不產(chǎn)生內(nèi)部時鐘信號CLKB2，因為外部時鐘信號CK停止。因此，在此實施例中，當(dāng)SDRAM自刷新操作時，從未出現(xiàn)內(nèi)部時鐘信號不重新設(shè)定的狀態(tài)。因此，不可能引起操作錯誤。
在第一和第二實施例中，用于響應(yīng)于作為外部命令信號的命令信號的命令鎖存電路的內(nèi)部時鐘頻率降低到外部時鐘頻率的1/2。因此能夠增加內(nèi)部時鐘信號的脈沖寬度，并當(dāng)高頻率操作時加寬鎖存裕度。因此，由于鎖存電路的操作頻率可降低到1/2，因此能在鎖存電路的內(nèi)部節(jié)點處保留操作裕度，并改進由操作裕度影響的建立和保持特性。
第三實施例下面參考圖9和10，將說明DDR-SDRAM作為第三實施例。
參考圖9，通過時鐘輸入電路11提供外部時鐘信號CK和CK到內(nèi)部時鐘產(chǎn)生電路12。
提供了外部時鐘信號CK和CK，內(nèi)部時鐘產(chǎn)生電路12產(chǎn)生兩個單觸發(fā)脈沖作為內(nèi)部時鐘信號CLKB1和CLKB2。通過內(nèi)部時鐘信號CLKB1和CLKB2的定時，可以控制地址信號、命令信號以及其他不同的內(nèi)部控制信號。
命令輸入電路13提供有控制輸入信號，該控制輸入信號包括和外部時鐘信號CK和CK同步的行地址選通信號RAS、列地址選通信號CAS、寫入啟動信號WE以及芯片選擇信號CS，并傳送控制輸入信號到命令鎖存電路4。給命令鎖存電路14提供來自內(nèi)部時鐘產(chǎn)生電路12的兩個內(nèi)部時鐘信號CLKB1和CLKB2，并鎖存控制輸入信號。
通過公共輸入端子地址向具有地址緩沖器功能地址(Add)輸入電路15提供X地址信號和Y地址信號，并按時間順序和外部時鐘CK和CK同步地傳送X地址信號和Y地址信號到地址(Add)鎖存電路16。通過Add輸入電路15提供的X地址信號和Y地址信號由Add鎖存電路16捕獲。
Add鎖存電路16捕獲的X地址信號被提供到具有預(yù)解碼器功能的X冗余控制電路45。X冗余控制電路45產(chǎn)生提供到存儲器塊70的X解碼器73(圖10)的輸出信號，以產(chǎn)生用于字線WL的選擇信號。通過選擇字線WL的操作，小讀取信號出現(xiàn)在存儲器陣列71的互補位線BL上，并由讀出放大器放大。
另一方面，Add鎖存電路16捕獲的Y地址信號被提供到具有預(yù)解碼器功能的Y冗余控制電路42。Y冗余控制電路42產(chǎn)生提供到存儲器塊70的Y解碼器72的輸出信號，以產(chǎn)生用于位線BL的選擇信號。
下面將說明存儲器塊70的外圍電路。
被提供有來自命令鎖存電路14的多種信號，Y控制電路41通過Y冗余控制電路42訪問存儲器塊70的Y解碼器72。更具體的，在Y冗余控制電路42的列地址緩沖器內(nèi)捕獲的地址信號被作為預(yù)置數(shù)據(jù)提供到包含在Y控制電路41內(nèi)的列地址計數(shù)器。根據(jù)命令信號指定的操作模式(后面將描述)，列地址計數(shù)器將列地址信號作為預(yù)置數(shù)據(jù)或由連續(xù)遞增該列地址信號所獲得的值傳送到Y(jié)解碼器72。
被提供有來自命令鎖存電路14的多種命令信號，X控制電路43通過X冗余控制電路45訪問存儲器塊70的X解碼器73。
在刷新模式中，X冗余控制電路45中的行地址緩沖器捕獲由刷新計數(shù)器44產(chǎn)生刷新地址信號作為行地址信號，以用于刷新控制。在此實施例中，通過內(nèi)部時鐘產(chǎn)生電路12捕獲刷新地址信號作為行地址信號，雖然本發(fā)明并不局限于此。
Y冗余控制電路42和X冗余控制電路45的每一個存儲缺陷地址，并將該存儲的缺陷地址和如上所述的捕獲的地址信號比較。當(dāng)它們之間相互一致時，Y冗余控制電路42或X冗余控制電路45請求Y解碼器72或X解碼器73選擇備用字線WL或備用位線BL，并禁止對于正常字線WL或正常位線BL的選擇操作。
給讀取控制電路51和寫入控制電路61提供來自命令鎖存電路14的外部時鐘信號(例如時鐘信號、時鐘啟動信號、芯片選擇信號、列地址選通信號、行地址選通信號、寫入啟動信號以及數(shù)據(jù)輸入/輸出掩碼控制信號)以及對應(yīng)于存儲體的地址信號，雖然并不限于此。根據(jù)這些信號的電平改變或定時，讀取控制電路51和寫入控制電路61產(chǎn)生多種控制信號，例如用于控制DDR-SDRAM內(nèi)操作模式的控制信號，以及和其對應(yīng)的多種定時信號。為此目的，每個讀取控制電路51和寫入控制電路61都具有控制邏輯以及模式寄存器。
由存儲器塊70內(nèi)的讀出放大器放大以及由列交換電路(未示出)選擇的存儲信息被連接到公共輸入/輸出線MIO，并傳送到主放大器53。主放大器53被實施為在存儲器塊70中的主放大器74(圖10)，以及和寫入電路的寫入放大器67。更具體的，在讀取操作的例子中，通過Y交換電路讀取的讀取數(shù)據(jù)信號被放大并通過作為輸出緩沖器的數(shù)據(jù)輸出電路55從外部端子DQ輸出。另一方面，在寫入操作的例子中，從外部端子DQ提供的寫入數(shù)據(jù)信號通過作為輸入緩沖器的數(shù)據(jù)輸入電路64被捕獲并通過寫入電路傳送到公共輸入/輸出線MIO和選定的位線BL。通過讀出放大器的放大操作傳送寫入數(shù)據(jù)信號到選定的位線BL，并且存儲單元79的電容保持對應(yīng)于該寫入數(shù)據(jù)信號的電荷。
在被提供操作電壓(例如電壓VDD和來自電源端子的電壓VSS)的情況下，內(nèi)部電源產(chǎn)生電路80產(chǎn)生預(yù)充電電壓VDD/2，板極電壓VDD/2，內(nèi)部遞升電壓(internal step-up voltage)VPP，內(nèi)部遞減電壓(internal step-down voltage)VDL以及襯底背面偏壓(substrate backbias voltage)VBB。
參考圖10，將說明包括多個存儲器塊70的DDR-SDRAM芯片7。
如圖10所示，存儲器芯片7包括8個存儲器塊70。因此在本實施例的SDRAM中，存儲器芯片7包括多個存儲器塊或體(bank)。每個存儲器塊70包括存儲器陣列71，Y解碼器72，X解碼器73，以及主放大器74。X解碼器73沿存儲器陣列71的一側(cè)布置。Y解碼器72和主放大器74布置于接近存儲器芯片7的中心，并和X解碼器73垂直。
由其X解碼器73相互鄰近的每一對兩存儲器塊70形成存儲體。在存儲器芯片7的橫向方向(即在圖中的水平方向)，兩個存儲體平行配置，從而四個存儲器塊70在單行中對準。外圍電路沿存儲器芯片7的橫向方向配置在存儲器芯片7的中心。在和橫向方向垂直的方向(即在圖中的垂直方向)，相對于外圍電路對稱配置上面兩個存儲體和下面兩個存儲體，從而上面兩個存儲體的Y解碼器72和主放大器74和下面兩個存儲體的那些相對。從而，8個存儲器塊70形成單個存儲器芯片7。
除圖10之外再參考圖9，每個存儲器塊70的存儲器陣列71具有多個子陣列，該子陣列由從X解碼器72沿圖中水平方向延伸的字線WL所分離，并且主字線延伸通過子陣列并連接到子陣列中的多個子字線。通過子字線選擇線來選擇子字線。因此，采用層級式(hierarchical)字線系統(tǒng)。通過此結(jié)構(gòu)，連接到每一單個子字線上的存儲單元79的數(shù)目減少，從而以高速執(zhí)行選擇子字線的操作。
此外，每個存儲器塊70的存儲器陣列71具有多個由從Y解碼器72延伸的Y選擇線分離的子陣列。這些子陣列劃分位線BL。因此，連接到位線BL的存儲單元79的數(shù)目減少，從而可以確保從存儲單元79讀取到位線BL上的讀取數(shù)據(jù)電壓。存儲單元79包括動態(tài)存儲單元，其中存儲器電容中電荷的存在和不存在分別對應(yīng)于數(shù)據(jù)“1”和數(shù)據(jù)“0”。由存儲器電容中的電荷和位線BL上的預(yù)充電電荷間的電荷耦合來執(zhí)行讀取操作。因此，通過減少連接到位線BL的存儲單元79的數(shù)目，可以確保要求的信號量。
雖然在圖中沒有顯示，但子字驅(qū)動器陣列配置在每個子陣列的左側(cè)和右側(cè)。在上側(cè)和下側(cè)(在位線方向)配置讀出放大器陣列。給每個讀出放大器陣列提供列選擇電路和位線預(yù)充電電路。通過選擇字線(子字線)，從存儲單元中讀取數(shù)據(jù)。此時檢測到出現(xiàn)在每個位線上的微小的電位差，并由讀出放大器放大。
雖然沒有具體限制，但主輸入/輸出線MIO在圖10中垂直方向延伸到子字驅(qū)動器陣列上方。沿讀出放大器陣列配置本地輸入/輸出線LIO。通過行選擇信號，本地輸入/輸出線LIO和主輸入/輸出線MIO被連接。外圍電路連接到總輸入/輸出線GIO，該輸出線GIO連接到對應(yīng)于選定存儲體的主輸入/輸出線MIO?？傒斎?輸出線GIO連接到填充(pad)DQ-PAD，該DQ-PAD通過輸入/輸出FIFO(先入先出)電路和作為輸入與輸出緩沖器的輸入與輸出電路連接到外部端子DQ。
雖然圖10中沒有顯示，但給存儲器芯片7提供適當(dāng)?shù)耐鈬娐贰腁dd輸入電路(圖9)15提供的地址信號被Add鎖存電路16按照與外部時鐘信號CK和CK同步方式捕獲。此后，響應(yīng)于命令信號，由行地址緩沖器和列地址緩沖器的電路以地址多路復(fù)用方式捕獲該地址信號。然后由每個地址緩沖器保持該提供的地址信號。例如，行地址緩沖器和列地址緩沖器的每一個都在單個存儲周期期間保持該捕獲的地址信號。具有晶體管(MOSFET)等用于比較存儲在熔絲中的存儲地址和輸入地址的Y冗余控制電路42和X冗余控制電路45也形成在存儲器芯片7的中心。
在本實施例的DDR-SDRAM中，在形成一個存儲體的兩個存儲器陣列71中，8個存儲器排列成用于4個體的陣列，該4個體的地址通過在主輸入/輸出線MIO上的地址按照用于Y0和Y1的“0”和“1”來識別。更具體的，地址“0”對應(yīng)于Y0＝0和Y1＝0，地址“1”對應(yīng)于Y0＝1和Y1＝1，地址“2”對應(yīng)于Y0＝0和Y1＝1，并且地址“3”對應(yīng)于Y0＝1和Y1＝0。
在此狀態(tài)中，在讀取操作中，相應(yīng)于列地址信號來從兩個存儲器陣列中選擇32比特，從每個存儲器陣列中選擇16比特。通過使用總輸入/輸出線GIO，輸出32比特數(shù)據(jù)。因此，執(zhí)行4N預(yù)取操作(N＝8)。更具體的，輸出電路產(chǎn)生和時鐘信號CK的第一上升沿同步的8比特地址“0”，和時鐘信號CK的第一下降沿同步的8比特，和時鐘信號CK的第二上升沿同步的8比特，以及和時鐘信號CK的第二下降沿同步的8比特，即在四個時刻的每一個產(chǎn)生8比特。
雖然沒有明確限制，如上所述，具有大存儲容量(例如256兆比特)的DDR-SDRAM的存儲器芯片被劃分為8個存儲器塊，并且該存儲器塊兩個相鄰存儲器塊形成一個體。每個存儲器塊被分為8×16陣列作為子陣(submat)。每個單個子陣包括512×512比特。因此，將512存儲單元79連接到單個子字線。類似的，512存儲單元79被連接到位線BL。在以下說明中，主輸入/輸出線MIO被簡化稱為MIO線，總輸入/輸出線GIO被簡化稱為GIO線。
主放大器電路、主放大器輸出電路、GIO線以及輸出寄存器電路中的每一個都被分配給每個地址“0”、“1”、“2”和“3”。如上所述，從主放大器74到輸出寄存器的數(shù)據(jù)傳輸對于地址“0”、“1”、“2”和“3”同時進行。更具體的，在MIO線上讀取的32比特數(shù)據(jù)被主放大器74同時檢測并傳輸?shù)捷敵黾拇嫫鳌８鶕?jù)開始地址Y0和Y1，輸出寄存器內(nèi)的數(shù)據(jù)和外部時鐘CK的上升沿和下降沿同步輸出。因此，在本實施例中，32個主放大器74和32條GIO線同時操作。
第四實施例參考圖11和12，將描述作為第四實施例的具有預(yù)充電(PRE)命令鎖存電路的同步存儲器。第四實施例結(jié)構(gòu)基本上和第一實施例類似，除了將讀取命令鎖存電路3替換為PRE命令鎖存電路3-A。更具體的，命令鎖存電路3-A沒有用于選擇兩個鎖存電路輸出之一的輸出電路。命令鎖存電路3-A的兩個輸出之一由存儲體選擇。相似部分由相同參考標(biāo)記表示，并不再說明。
參考圖11，同步存儲器包括外部時鐘輸入電路1，內(nèi)部時鐘產(chǎn)生電路2，PRE命令鎖存電路3-A，外部信號輸入電路4以及X系列電路6。
更具體的，PRE命令鎖存電路3-A包括鎖存電路32A和32B，并產(chǎn)生兩個輸出信號MDPRET1和MDPRET2。在DDR2-SDRAM中，僅在預(yù)充電命令的例子中相同命令之間的間隔是一個時鐘。因此，如果將圖4中結(jié)構(gòu)直接應(yīng)用到PRE命令鎖存電路，當(dāng)輸入連續(xù)命令時可能引起操作錯誤。因此，使用對于相同存儲體來說預(yù)充電命令的命令間隔是兩個時鐘或更多的事實，鎖存電路32A和32B傳送輸出信號MDPRET1和MDPRET2到每個存儲體中的X系列電路6。每個存儲體中的X系列電路6在預(yù)充電控制電路輸入部分具有帶有或邏輯的結(jié)構(gòu)。
參考圖12，假定用于存儲體0和1的預(yù)充電命令PRE0和PRE1分別在外部時鐘信號上升沿0和1連續(xù)輸入。在此狀態(tài)中，鎖存電路32A和32B的輸出信號MDPRET1和MDPRET2連續(xù)并獨立輸出。然而，用于相同存儲體的預(yù)充電命令不是被連續(xù)輸入。因此，存儲體0中的預(yù)充電電路由信號MDPRET1操作，而存儲體1中的預(yù)充電電路由信號MDPRET2操作。
因此，通過使用圖11的結(jié)構(gòu)，PRE命令鎖存電路3-A顯示和第一實施例類似的效果。
第五實施例下面參考圖13到15，將說明作為第五實施例的具有地址鎖存電路的同步存儲器。第五實施例結(jié)構(gòu)基本上和圖4和圖11中的第一以及第四實施例類似，除了讀取命令鎖存電路3或預(yù)充電命令鎖存電路3-A被替換為地址鎖存電路3-B，并且外部信號輸入電路4被替換為地址信號輸入電路4-B。更具體的，地址鎖存電路3-B接收每個地址，沒有解碼器。從鎖存電路輸出選擇的一個地址被傳送到X系列電路或Y系列電路中的存儲體。相似部分用相同參考標(biāo)記表示，并省略對其說明。
參考圖13，本實施例中的地址鎖存系統(tǒng)包括外部時鐘輸入電路1，內(nèi)部時鐘產(chǎn)生電路2，對應(yīng)于地址A0的A0地址鎖存電路3-B以及A0地址信號輸入電路4-B，以及對應(yīng)于該存儲器塊的Y系列電路5以及X系列電路6。地址鎖存電路3-B和地址信號輸入電路4-B分別對應(yīng)于圖9中的Add鎖存電路16和Add輸入電路15。
在地址鎖存系統(tǒng)中，和命令信號不同，地址信號在每個時鐘周期和外部時鐘信號上升沿同步地輸入。因此，沒有直接應(yīng)用圖4和圖11的電路結(jié)構(gòu)。A0地址鎖存電路3-B包括具有鎖存電路34A和34B的地址鎖存電路以及由地址選擇電路35形成的輸出電路。
參考圖14，將說明A0地址鎖存電路3-B。對于每個剩余地址，提供類似地址鎖存電路。
提供有內(nèi)部時鐘信號CLKB1和CLKB2，鎖存電路34A和34B鎖存地址AT0。地址選擇電路35通過相應(yīng)內(nèi)部時鐘信號傳送作為輸出信號PAT0的由鎖存電路34A和34B之一鎖存的地址到存儲體的外圍電路。
上述命令鎖存電路的輸出是在解碼外部命令信號之后，通過單觸發(fā)脈沖，使用用于各個命令的高啟動信號產(chǎn)生的。因此，每次輸出命令之后，命令鎖存電路的輸出必須被重新設(shè)定，以等待下一輸入。另一方面，地址鎖存電路34的輸出無需每次被重新設(shè)定。
這是因為地址信號的數(shù)目對于1吉比特多達14個，并且解碼之后的解碼信號在芯片內(nèi)不能操作。因此，直接鎖存并傳送解碼之前的未解碼信號。因此，在高和低電平的地址信號都是有效信號，無需被重新設(shè)定。
參考圖15，假定外部地址1和0連續(xù)在外部時鐘信號的上升沿0，1，2和3輸入。在此狀態(tài)中，在外部時鐘信號每個上升沿0和2輸入的地址“1”被內(nèi)部時鐘信號CLKB1鎖存，并被作為地址輸出信號PAT0傳送到X-或Y系列電路。在外部時鐘信號每個上升沿1和3輸入的地址“0”被內(nèi)部時鐘信號CLKB2鎖存，并被作為地址輸出信號PAT0傳送到X-或Y系列電路。
因此，通過圖13的結(jié)構(gòu)，A0地址鎖存電路顯示類似第一實施例的效果。
圖14所示電路結(jié)構(gòu)可用不同的電路結(jié)構(gòu)替換，只要實現(xiàn)上述功能。
在根據(jù)本發(fā)明的鎖存系統(tǒng)中，內(nèi)部時鐘產(chǎn)生電路響應(yīng)于外部時鐘信號CK產(chǎn)生兩個內(nèi)部時鐘信號CLKB1和CLKB2。用于每個命令信號、地址信號和數(shù)據(jù)信號的鎖存電路用響應(yīng)于內(nèi)部時鐘信號的兩個鎖存電路實現(xiàn)，從而容易地適于將雙倍周期階段。上述電路適于具有用于命令信號、地址信號以及數(shù)據(jù)信號的鎖存電路并要求高頻操作的同步裝置。
雖然本發(fā)明結(jié)合其實施例進行說明，但本領(lǐng)域技術(shù)人員能十分容易的以不同方式應(yīng)用本發(fā)明，而不背離本發(fā)明的范圍。
權(quán)利要求
1.一種鎖存系統(tǒng)，用于鎖存從外部提供的、與外部時鐘信號同步的外部輸入信號，該鎖存系統(tǒng)包括內(nèi)部時鐘產(chǎn)生電路，用于產(chǎn)生作為單觸發(fā)脈沖的、和外部時鐘信號同步的兩個內(nèi)部時鐘信號，以及一對鎖存電路，用于由該兩個內(nèi)部時鐘信號鎖存外部輸入信號。
2.根據(jù)權(quán)利要求1的鎖存系統(tǒng)，其中內(nèi)部時鐘信號之一和外部時鐘信號的第一上升沿同步，而另一個內(nèi)部時鐘信號和在該第一上升沿之后的下一外部時鐘信號的第二上升沿同步。
3.根據(jù)權(quán)利要求2的鎖存系統(tǒng)，其中內(nèi)部時鐘信號具有對應(yīng)于1/2外部時鐘信號頻率的頻率。
4.根據(jù)權(quán)利要求3的鎖存系統(tǒng)，進一步包括解碼器，用解碼作為外部輸入信號的讀取命令信號，以產(chǎn)生解碼讀取命令信號，并發(fā)送該解碼讀取命令信號到鎖存電路，以及輸出電路，其提供有由鎖存電路產(chǎn)生的作為單觸發(fā)脈沖的鎖存輸出信號，以產(chǎn)生要被發(fā)送到存儲器塊預(yù)定外圍電路的輸出信號。
5.根據(jù)權(quán)利要求3的鎖存系統(tǒng)，進一步包括解碼器，用于解碼作為外部輸入信號的刷新命令信號，以產(chǎn)生解碼刷新命令信號，并發(fā)送該解碼刷新命令信號到鎖存電路，以及輸出電路，其提供有由鎖存電路產(chǎn)生的作為單觸發(fā)脈沖的鎖存輸出信號，以產(chǎn)生要發(fā)送到存儲器塊預(yù)定外圍電路的輸出信號。
6.根據(jù)權(quán)利要求3的鎖存系統(tǒng)，進一步包括解碼器，用于解碼作為外部輸入信號的預(yù)充電命令信號，以產(chǎn)生解碼預(yù)充電命令信號，并發(fā)送該解碼預(yù)充電命令信號到鎖存電路，存儲器塊的預(yù)定外圍電路具有或電路，用于選擇由鎖存電路產(chǎn)生的作為單觸發(fā)脈沖的鎖存輸出信號。
7.根據(jù)權(quán)利要求3的鎖存系統(tǒng)，其中鎖存電路提供有地址信號并產(chǎn)生作為單觸發(fā)脈沖的鎖存輸出信號，該鎖存系統(tǒng)進一步包括選擇電路，用于選擇由鎖存電路產(chǎn)生的鎖存輸出信號，以產(chǎn)生要發(fā)送到存儲器塊預(yù)定外圍電路的選定輸出信號。
8.一種包括如權(quán)利要求1所述的鎖存系統(tǒng)的同步存儲器。
9.一種包括如權(quán)利要求2所述的鎖存系統(tǒng)的同步存儲器。
10.一種包括如權(quán)利要求3所述的鎖存系統(tǒng)的同步存儲器。
11.一種包括如權(quán)利要求4所述的鎖存系統(tǒng)的同步存儲器。
12.一種包括如權(quán)利要求5所述的鎖存系統(tǒng)的同步存儲器。
13.一種包括如權(quán)利要求6所述的鎖存系統(tǒng)的同步存儲器。
14.一種包括如權(quán)利要求7所述的鎖存系統(tǒng)的同步存儲器。
全文摘要
一種具有對應(yīng)于和外部輸出信號同步的兩個內(nèi)部時鐘信號的鎖存電路的兩個鎖存系統(tǒng)。該內(nèi)部時鐘信號和外部時鐘信號的上升沿同步，并被產(chǎn)生為具有對應(yīng)于外部時鐘信號外部時鐘頻率1/2的頻率的單觸發(fā)脈沖。
文檔編號G11C8/06GK1627441SQ200410096249
公開日2005年6月15日 申請日期2004年11月25日 優(yōu)先權(quán)日2003年11月25日
發(fā)明者藤澤宏樹 申請人:爾必達存儲器株式會社