專(zhuān)利名稱(chēng)：字符譯碼器及存儲(chǔ)器裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型有關(guān)于一種字符譯碼器，特別是有關(guān)于一種字符譯碼器，適用于閃存裝置。
背景技術(shù)：
圖1是表示快閃半導(dǎo)體存儲(chǔ)器的基本結(jié)構(gòu)。存儲(chǔ)器是由存儲(chǔ)的最小單位快閃存儲(chǔ)單元(Flash Memory Cell)等構(gòu)成，多個(gè)快閃存儲(chǔ)單元依序地以數(shù)組方式排列成為快閃存儲(chǔ)單元數(shù)組(Flash Memory Array)10。每個(gè)快閃存儲(chǔ)單元(如圖1的標(biāo)號(hào)“100”)具有存儲(chǔ)晶體管，且存儲(chǔ)晶體管用以?xún)?chǔ)存“1”位準(zhǔn)或“0”位準(zhǔn)。在快閃存儲(chǔ)單元數(shù)組10中，字符線(Word line)WL10至WL1n是用以選擇行(Row)方向的存儲(chǔ)單元。字符譯碼器(Word line decoder)11接收行地址信號(hào)以選擇對(duì)應(yīng)的字符線WL10至WL1n。位譯碼器(Bit linedecoder)12接收列地址信號(hào)以選擇對(duì)應(yīng)的位線BL10至BL1m。因此，借著行與列的各個(gè)地址信號(hào)來(lái)選擇快閃存儲(chǔ)單元數(shù)組10的任意個(gè)快閃存儲(chǔ)單元，進(jìn)而對(duì)被選擇的快閃存儲(chǔ)單元做讀取、程序化或清除的動(dòng)作。
圖2是表示現(xiàn)有字符譯碼器11，字符譯碼器11包括多個(gè)字元譯碼單元110至11n。以字符譯碼單元110為例，字符譯碼單元110對(duì)應(yīng)于單一字符線WL10。電源線VDD的電壓值為2.5V(在0.25μm制程下)。電源線ZVDD的電壓值在程序化及讀取周期時(shí)為2.5V，當(dāng)在存儲(chǔ)器為清除周期，且開(kāi)始執(zhí)行清除動(dòng)作時(shí)，電源線ZVDD的電壓值為13.5V。如圖2所示，由于NMOS晶體管N11及N13的柵極耦接于電源線VDD，故NMOS晶體管N11及N13為持續(xù)導(dǎo)通狀態(tài)。此外，在任何周期內(nèi)，字符線未被選擇的狀態(tài)下，字符線系耦接于接地線GND(例如0V)，即為低電壓位準(zhǔn)。
在清除周期且字符線WL10被選擇的情況下，信號(hào)SEL10變?yōu)楦唠妷何粶?zhǔn)，NMOS晶體管N10導(dǎo)通而PMOS晶體管P10關(guān)閉，故節(jié)點(diǎn)NO11為低電壓位準(zhǔn)。由于NMOS晶體管N11導(dǎo)通，節(jié)點(diǎn)NO12也為低電壓位準(zhǔn)，使得PMOS晶體管P12導(dǎo)通，字符線WL10的電壓開(kāi)始由0V變?yōu)?.5V，即由低電壓位準(zhǔn)變?yōu)楦唠妷何粶?zhǔn)。而當(dāng)要使字符線WL10開(kāi)始執(zhí)行清除動(dòng)作時(shí)，字符線WL10的電壓再由2.5V變?yōu)?3.5V。此時(shí)，由于NMOS晶體管N13導(dǎo)通，節(jié)點(diǎn)NO13的電壓則為2.0V(2.5V-0.5V)，其中0.5V為NMOS晶體管N13的臨界電壓。
另一方面，在存儲(chǔ)器為清除周期且未選擇字符線WL10的情況下，信號(hào)SEL10變?yōu)榈碗妷何粶?zhǔn)，NMOS晶體管N10關(guān)閉而PMOS晶體管P10導(dǎo)通，故節(jié)點(diǎn)NO11為高電壓位準(zhǔn)。由于NMOS晶體管N12的柵極耦接于節(jié)點(diǎn)NO11，使NMOS晶體管N12導(dǎo)通，故節(jié)點(diǎn)NO13為低電壓位準(zhǔn)，且字符線WL10也為低電壓位準(zhǔn)。PMOS晶體管P11的柵極耦接于字符線WL10，故PMOS晶體管P11導(dǎo)通，此時(shí)，節(jié)點(diǎn)NO12的電壓為13.5V，且節(jié)點(diǎn)NO11的電壓為2.0V(2.5V-0.5V)，其中0.5V為NMOS晶體管N11的臨界電壓。
在半導(dǎo)體為0.25μm制程的情況下，以上所敘述的操作是可以順利進(jìn)行的。然而，在半導(dǎo)體為0.18μm、0.15μm或0.13μm制程的情況下，由于電源線VDD的電壓較低，故在存儲(chǔ)器為清除周期時(shí)，會(huì)造成用以隔絕高電壓的NMOS晶體管N11及N13無(wú)法正常工作。
假設(shè)在半導(dǎo)體為0.18μm、0.15μm或0.13μm制程的情況下，電源線VDD的電壓為1.2V。當(dāng)在清除周期且字符線WL10被選擇以執(zhí)行清除動(dòng)作時(shí)，字符線WL10的電壓為13.5，而節(jié)點(diǎn)NO13的電壓為0.7V(1.2V-0.5V)。因此對(duì)字符線WL10而言，字符線WL10的電壓無(wú)法穩(wěn)定地維持在13.5V，以致后端電路無(wú)法正確動(dòng)作。對(duì)于NMOS晶體管N13而言，漏極和源極的電壓差(Vds)過(guò)大(12.8V＝13.5V-0.7V)，造成NMOS晶體管N13損壞。同樣地，在清除周期且字符線WL10未被選擇的情況下，節(jié)點(diǎn)NO11的電壓位準(zhǔn)為0.7V(1.2V-0.5V)，而節(jié)點(diǎn)NO12的電壓位準(zhǔn)為13.5V。對(duì)于NMOS晶體管N11而言，漏極和源極的電壓差(Vds)過(guò)大(12.8V＝13.5V-0.7V)，造成NMOS晶體管N11損壞。

發(fā)明內(nèi)容
有鑒于此，為了解決上述問(wèn)題，本實(shí)用新型主要目的在于提供一種字符譯碼器，適用于閃存裝置，以提高閃存裝置的可靠度。
為獲致上述的目的，本實(shí)用新型提出一種字符譯碼器，適用于存儲(chǔ)器裝置，用以驅(qū)動(dòng)存儲(chǔ)器數(shù)組中的字符線。此字符譯碼器包括第一電路、第二電路、緩沖電路以及電壓提升裝置。第一電路受第一電源線供電，且具有兩反相的第一節(jié)點(diǎn)及第二節(jié)點(diǎn)，而第二節(jié)點(diǎn)耦接字符線。第二電路受第二電源線供電，并接收對(duì)應(yīng)字符線的字符線選擇信號(hào)。緩沖電路具有第一MOS晶體管，第二MOS晶體管以及第三MOS晶體管。第一MOS晶體管的兩源漏極分別耦接第一節(jié)點(diǎn)及第二電路，第二MOS晶體管的兩源漏極分別耦接第二節(jié)點(diǎn)及第三MOS晶體管于第三節(jié)點(diǎn)，第三MOS晶體管的兩源漏極分別耦接至第三節(jié)點(diǎn)及接地線，且第三MOS晶體管的柵極耦接第二電路。電壓提升裝置控制第一MOS晶體管及第二MOS晶體管的柵極。當(dāng)存儲(chǔ)器數(shù)組于清除周期時(shí)，第一電源線提供第一電壓，第二電源提供第二電壓，電壓提升裝置提供第三電壓至第一及第二MOS晶體管的柵極，且第一電壓大于第三電壓，第三電壓大于第二電壓。
由此，本實(shí)用新型的有益效果是根據(jù)本實(shí)用新型的字符譯碼器，在清除周期中，藉由控制提供至緩沖電路的電壓，以確保字符線維持在一定的位準(zhǔn)。此外，也降低了用以隔絕高電壓的NMOS晶體管的漏-源電壓，使得在半導(dǎo)體為0.18μm、0.15μm或0.13μm制程的情況下，NMOS晶體管仍可正常工作，從而提高閃存裝置的可靠度。


圖1表示快閃半導(dǎo)體存儲(chǔ)器的基本結(jié)構(gòu)。
圖2表示現(xiàn)有字符譯碼器。
圖3表示本實(shí)用新型的閃存裝置。
圖4表示本實(shí)用新型的字符譯碼器。
圖5表示本實(shí)用新型的電壓提升裝置示意圖。
圖6表示本實(shí)用新型的字符譯碼器的操作時(shí)序圖。
符號(hào)說(shuō)明10～快閃存儲(chǔ)單元數(shù)組；100～快閃存儲(chǔ)單元；11～字符譯碼器；110...11n～字符譯碼單元；12～位譯碼器；BL10...BL1m～位線；GND～接地線；N10...N13～NMOS晶體管；P10...P12～PMOS晶體管；NO11...NO13～節(jié)點(diǎn)；VDD、ZVDD～電源線WL10...WL1n～字符線；3～閃存裝置；30～快閃存儲(chǔ)單元數(shù)組；31～字符譯碼器；310...31n～字符譯碼單元；32～位譯碼器；33～電壓提升裝置；300～第一電路；301～第二電路；302～緩沖電路；330～振蕩器；331～提升電路；332～調(diào)整器；333～開(kāi)關(guān)電路；334～第三電路；BL30...BL3m～位線；NO31...NO36～節(jié)點(diǎn)；N30...N34～NMOS晶體管；P30...P33～PMOS晶體管；WL30...WL3n～字符線。
具體實(shí)施方式
為使本實(shí)用新型的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下實(shí)施例圖3是表示本實(shí)用新型的閃存裝置。閃存裝置3包括快閃存儲(chǔ)單元數(shù)組30、字符譯碼器31及位譯碼器32。字符譯碼器31控制多個(gè)字元線WL30至WL3n，且位譯碼器32控制多個(gè)字元線BL30至BL3m。透過(guò)字符譯碼器31及位譯碼器32的控制，可以選擇快閃存儲(chǔ)單元數(shù)組30中特定的快閃存儲(chǔ)單元。
字符譯碼器31包括電壓提升裝置33及多個(gè)字元譯碼單元310至31n。本實(shí)用新型的實(shí)施例以字符譯碼單元310為例，參閱圖4，字符譯碼單元310對(duì)應(yīng)于單一字符線WL30，且包括第一電路300、第二電路301及緩沖電路302。
第一電路300包括PMOS晶體管P31及P32。PMOS晶體管P31的柵極耦接PMOS晶體管P32的漏極于節(jié)點(diǎn)NO31，且其源極耦接電源線ZVDD。PMOS晶體管P32的柵極耦接PMOS晶體管P31的漏極于節(jié)點(diǎn)NO32，且其源極耦接電源線ZVDD。
第二電路301包括PMOS晶體管P30及NMOS晶體管N30。PMOS晶體管P30源極耦接電源線VDD，且NMOS晶體管N30的源極耦接接地線GND。PMOS晶體管P30及NMOS晶體管N30的柵極耦接選擇信號(hào)SEL30，且其漏極彼此耦接于節(jié)點(diǎn)NO34。
緩沖電路302包括NMOS晶體管N31、N32及N33。NMOS晶體管N31的源極耦接第一電路300于節(jié)點(diǎn)NO32。NMOS晶體管N33的漏極耦接第一電路300于節(jié)點(diǎn)NO31，且其源極耦接NMOS晶體管N32的漏極于節(jié)點(diǎn)NO33。NMOS晶體管N 32的源極耦接接地線GND。NMOS晶體管N31的漏極及NMOS晶體管N32的柵極耦接第二電路301于節(jié)點(diǎn)NO34。NMOS晶體管N31及N33的柵極耦接于電壓提升裝置33。
電源線VDD的電壓值為1.2V。電源線ZVDD的電壓值在程序化周期及讀取周期時(shí)為1.2V，當(dāng)在清除周期字符線開(kāi)始WL30執(zhí)行清除動(dòng)作時(shí)，電源線ZVDD的電壓值為13.5V。
參閱圖4，在清除周期且字符線WL30被選擇的情況下，信號(hào)SEL30變?yōu)楦唠妷何粶?zhǔn)，NMOS晶體管N30導(dǎo)通而PMOS晶體管P30關(guān)閉，故節(jié)點(diǎn)NO34為低電壓位準(zhǔn)，且電壓提升裝置33提供電壓為2.5V至NMOS晶體管N31及N33的柵極，使得NMOS晶體管N31及N33導(dǎo)通。由于NMOS晶體管N31導(dǎo)通，節(jié)點(diǎn)NO32也為低電壓位準(zhǔn)，并使得PMOS晶體管P32導(dǎo)通。字符線WL30的電壓開(kāi)始由0V變?yōu)?.2V，即由低電壓位準(zhǔn)變?yōu)楦唠妷何粶?zhǔn)。而當(dāng)字符線WL30開(kāi)始執(zhí)行清除動(dòng)作時(shí)，字符線WL30的電壓再由1.2V變?yōu)?3.5V。此時(shí)，由于NMOS晶體管N33導(dǎo)通，節(jié)點(diǎn)NO33的電壓位準(zhǔn)則為2V(2.5V-0.5V)，其中0.5V為NMOS晶體管N33的臨界電壓。
另一方面，在清除周期而未選擇字符線WL30的情況下，信號(hào)SEL30變?yōu)榈碗妷何粶?zhǔn)，NMOS晶體管N30關(guān)閉而PMOS晶體管P30導(dǎo)通，故節(jié)點(diǎn)NO34為高電壓位準(zhǔn)，且電壓提升裝置33提供電壓為2.5V至NMOS晶體管N31及N32的柵極，使得NMOS晶體管N31及N33導(dǎo)通。由于NMOS晶體管N 32的柵極耦接于節(jié)點(diǎn)NO34，使NMOS晶體管N32導(dǎo)通，故節(jié)點(diǎn)NO33為低電壓位準(zhǔn)，且字符線WL30也為低電壓位準(zhǔn)。PMOS晶體管P21的柵極耦接于字符線WL10，故PMOS晶體管P31導(dǎo)通，此時(shí)，節(jié)點(diǎn)NO32的電壓為13.5V，且節(jié)點(diǎn)NO34的電壓為2V(2.5V-0.5V)，其中0.5V為NMOS晶體管N31的臨界電壓。
如上所述，當(dāng)在清除周期字符線WL30被開(kāi)始執(zhí)行清除動(dòng)作時(shí)，節(jié)點(diǎn)NO33的電壓為2V，與現(xiàn)有技術(shù)中節(jié)點(diǎn)NO13的電壓0.7V比較起來(lái)，節(jié)點(diǎn)NO33的電壓較高。因此，字符線WL30與節(jié)點(diǎn)NO33的電壓差減少，使得字符線WL30的電壓可以穩(wěn)定地維持在13.5V。此外，對(duì)于NMOS晶體管N33而言，由于節(jié)點(diǎn)NO33的電壓提高為2V，與現(xiàn)有技術(shù)中節(jié)點(diǎn)NO13的電壓為0.7V比較起來(lái)，因此減少其漏極和源極的電壓差(11.5＝13.5V-2V)，而降低了NMOS晶體管N33的損壞率。同樣地，在清除周期且字符線WL30未被選擇的情況下，節(jié)點(diǎn)NO34的電壓為2V，而節(jié)點(diǎn)NO 32的電壓為13.5V。對(duì)于NMOS晶體管N31而言，減小了其漏極和源極的電壓差(11.5＝13.5V-2V)，避免了NMOS晶體管N31的損壞。
另外，在程序化周期及讀取周期，電壓提升裝置33提供電壓為1.2V的電壓信號(hào)VS3至NMOS晶體管N31及N32的柵極。
圖5是表示本實(shí)用新型的電壓提升裝置示意圖。電壓提升裝置33接收清除指示信號(hào)S30及起始信號(hào)S32以控制NMOS晶體管N31及N32的柵極電壓。電壓提升裝置33包括振蕩器330、提升電路331、調(diào)整器332、開(kāi)關(guān)電路333及第三電路334。第三電路334包括NMOS晶體管N34及PMOS晶體管P33。PMOS晶體管P33的源極耦接電源線VDD，NMOS晶體管N34的源極耦接調(diào)整器332。NMOS晶體管N34及PMOS晶體管P33的柵極耦接開(kāi)關(guān)電路333于節(jié)點(diǎn)NO35，且其漏極接耦接NMOS晶體管N31及N32的柵極于節(jié)點(diǎn)NO36。
圖6是表示本實(shí)用新型的字符譯碼器的操作時(shí)序圖。參閱圖5及圖6，當(dāng)存儲(chǔ)器裝置為清除周期時(shí)，振蕩器330則接收清除指示信號(hào)S30并輸出脈沖信號(hào)S31。提升電路331接收脈沖信號(hào)S31并根據(jù)脈沖信號(hào)S31產(chǎn)生提升電壓信號(hào)VS1。調(diào)整器323根據(jù)提升電壓信號(hào)VS1，以輸出具有電壓為3.5V的電壓信號(hào)VS2至開(kāi)關(guān)電路333，以及輸出電壓為2.5的電壓信號(hào)VS3至NMOS晶體管N34的源極。開(kāi)關(guān)電路333耦接調(diào)整器323且接收電壓信號(hào)VS2。當(dāng)開(kāi)關(guān)電路333接收高電壓位準(zhǔn)的起始信號(hào)S32時(shí)，將電壓信號(hào)VS2提供至NMOS晶體管N34及PMOS晶體管P33的柵極，即節(jié)點(diǎn)NO35。因此，NMOS晶體管N34導(dǎo)通及PMOS晶體管P33關(guān)閉，使得節(jié)點(diǎn)NO36輸出電壓為2.5V的電壓信號(hào)VS3至NMOS晶體管N31及N32的柵極。
在程序化周期及讀取周期，開(kāi)關(guān)電路333輸出低位準(zhǔn)電至NMOS晶體管N34及PMOS晶體管P33的柵極，使得第三電路334輸出電壓1.2V至NMOS晶體管N31及N32的柵極。
綜上所述，根據(jù)本實(shí)用新型的字符譯碼器，在清除周期中，藉由控制提供至緩沖電路302的電壓，以確保字符線WL30維持在一定的位準(zhǔn)。此外，也降低了用以隔絕高電壓的NMOS晶體管N31及N33的漏-源電壓，使得在半導(dǎo)體為0.18μm、0.15μm或0.13μm制程的情況下，NMOS晶體管N31及N33仍可正常工作。
雖然本實(shí)用新型已以較佳實(shí)施例揭露如上，然其并非用以限定本實(shí)用新型，任何熟習(xí)此技藝者，在不脫離本實(shí)用新型的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本實(shí)用新型的保護(hù)范圍當(dāng)視所附的權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求1.一種字符譯碼器，適用于一存儲(chǔ)器裝置，用以驅(qū)動(dòng)一存儲(chǔ)器數(shù)組中的一字符線，其特征在于，包括一第一電路，受一第一電源線供電，具有兩反相的第一節(jié)點(diǎn)及第二節(jié)點(diǎn)，其中該第二節(jié)點(diǎn)耦接該字符線；一第二電路，受一第二電源線供電，用以接收對(duì)應(yīng)該字符線的一字符線選擇信號(hào)；一緩沖電路，具有一第一MOS晶體管，一第二MOS晶體管以及一第三MOS晶體管，該第一MOS晶體管的兩源漏極分別耦接該第一節(jié)點(diǎn)及該第二電路，該第二MOS晶體管的兩源漏極分別耦接該第二節(jié)點(diǎn)及該第三MOS晶體管于一第三節(jié)點(diǎn)，該第三MOS晶體管的兩源漏極分別耦接至該第三節(jié)點(diǎn)及一接地線，且該第三MOS晶體管的柵極耦接該第二電路；以及一電壓提升裝置，用以控制該第一MOS晶體管及該第二MOS晶體管的柵極；其中，當(dāng)該存儲(chǔ)器數(shù)組于一清除周期時(shí)，該第一電源線提供一第一電壓，該第二電源提供一第二電壓，該電壓提升裝置提供一第三電壓至該第一及第二MOS晶體管的柵極，且該第一電壓大于該第三電壓，該第三電壓大于該第二電壓。
2.根據(jù)權(quán)利要求1所述的字符譯碼器，其特征在于，當(dāng)該存儲(chǔ)器數(shù)組于一讀取及程序化周期時(shí)，該第一電源線提供該第一電壓，該第二電源提供該第二電壓，該電壓提升裝置提供一第四電壓至該第一及第二MOS晶體管的柵極，且該第一，第二及第四電壓彼此相等。
3.根據(jù)權(quán)利要求1所述的字符譯碼器，其特征在于，該電壓提升裝置包括一振蕩器，當(dāng)該存儲(chǔ)器裝置為清除周期時(shí)，接收一清除指示信號(hào)時(shí)并輸出一脈沖信號(hào)；一提升電路，耦接于該振蕩器，且由該脈沖信號(hào)驅(qū)動(dòng)而輸出一提升電壓；一調(diào)整器，耦接于該提升電路，用以根據(jù)該提升電壓，以輸出該第三電壓及一第五電壓，其中，該第五電壓大于該第三電壓；一開(kāi)關(guān)電路，耦接于該調(diào)整器，用以接收該第五電壓，且根據(jù)一起始信號(hào)而輸出該第五電壓；以及一第三電路，耦接該開(kāi)關(guān)電路及該調(diào)整器，受該第五電壓控制，當(dāng)該開(kāi)關(guān)電路接收該起始信號(hào)，第三電路接收該第五電壓，并提供該第三電壓至該第一及第二MOS晶體管的柵極。
4.根據(jù)權(quán)利要求3所述的字符譯碼器，其特征在于，當(dāng)該存儲(chǔ)器數(shù)組于一讀取及程序化周期時(shí)，該第三電路提供該第四電壓至該第一及第二MOS晶體管的柵極。
5.根據(jù)權(quán)利要求3所述的字符譯碼器，其特征在于，該第三電路包括一第四MOS晶體管，該第四MOS晶體管的兩源漏極分別耦接該第二電源線及一第四節(jié)點(diǎn)；以及一第五MOS晶體管，該第五MOS晶體管的兩源漏極分別耦接該第四節(jié)點(diǎn)及接收該第三電壓，其中該第四及第五的MOS晶體管的柵極接收該第五電壓，且該第四節(jié)點(diǎn)耦接該第一及第二MOS晶體管的柵極。
6.根據(jù)權(quán)利要求5所述的字符譯碼器，其特征在于，該第四MOS晶體管為PMOS晶體管，且該第五MOS晶體管為NMOS晶體管。
7.根據(jù)權(quán)利要求1所述的字符譯碼器，其特征在于，該第一電路包括一第六MOS晶體管，該第六MOS晶體管的兩源漏極分別耦接于該第一電源線及該第二節(jié)點(diǎn)，且該第六MOS晶體管的柵極耦接該第一節(jié)點(diǎn)；以及一第七M(jìn)OS晶體管，該第七M(jìn)OS晶體管的兩源漏極分別耦接該第一電源線及該第一節(jié)點(diǎn)，且該第七M(jìn)OS晶體管的柵極耦接該第二節(jié)點(diǎn)。
8.根據(jù)權(quán)利要求7所述的字符譯碼器，其特征在于，該第六及第七M(jìn)OS晶體管為PMOS晶體管。
9.根據(jù)權(quán)利要求1所述的字符譯碼器，其特征在于，該第二電路包括一第八MOS晶體管，該第八MOS的兩源漏極分別耦接該第二電源線及一第五節(jié)點(diǎn)；以及一第九MOS晶體管，該第九MOS晶體管的兩源漏極分別該第五節(jié)點(diǎn)及該接地線，其中，該第八及第九MOS晶體管的柵極接收該字符線選擇信號(hào)，且該第五節(jié)點(diǎn)耦接該緩沖電路。
10.根據(jù)權(quán)利要求9所述的字符譯碼器，其特征在于，該第八MOS晶體管為PMOS晶體管，且該第九MOS晶體管為NOS晶體管。
11.根據(jù)權(quán)利要求1所述的字符譯碼器，其特征在于，該第一，第二及第三MOS晶體管為NMOS晶體管。
12.一種存儲(chǔ)器裝置，其特征在于，包括多個(gè)字元線；多個(gè)位元線；一存儲(chǔ)單元數(shù)組，具有以數(shù)組形狀排列的多個(gè)存儲(chǔ)單元，其中透過(guò)每一交錯(cuò)的該字符線及位線可選擇對(duì)應(yīng)的該存儲(chǔ)單元；一位譯碼器，用以根據(jù)接收的一行地址輸入信號(hào)，透過(guò)對(duì)應(yīng)的所述多個(gè)位線以選擇行方向的所述多個(gè)存儲(chǔ)單元；以及一字符譯碼器，用以根據(jù)接收的一列地址輸入信號(hào)，透過(guò)對(duì)應(yīng)的所述多個(gè)字符線以選擇列方向的所述多個(gè)存儲(chǔ)單元，且每一該字符線由一譯碼單元控制；該譯碼單元包括一第一電路，受一第一電源線供電，具有兩反相的第一節(jié)點(diǎn)及第二節(jié)點(diǎn)，其中該第二節(jié)點(diǎn)耦接該字符線；一第二電路，受一第二電源線供電，用以接收對(duì)應(yīng)該字符線的一字符線選擇信號(hào)；一緩沖電路，具有一第一MOS晶體管，一第二MOS晶體管以及一第三MOS晶體管，該第一MOS晶體管的兩源漏極分別耦接至該第一節(jié)點(diǎn)及該第二電路，該第二MOS晶體管的兩源漏極分別耦接至該第二節(jié)點(diǎn)及該第三MOS晶體管于一第三節(jié)點(diǎn)，該第三MOS晶體管的兩源漏極分別耦接至該第三節(jié)點(diǎn)及一接地線，且該第三MOS晶體管的柵極耦接該第二電路；以及一電壓提升裝置，用以控制該第一MOS晶體管及該第二MOS晶體管的柵極；其中，當(dāng)該存儲(chǔ)器數(shù)組于一清除周期時(shí)，該第一電源線提供一第一電壓，該第二電源提供一第二電壓，該電壓提升裝置提供一第三電壓至該第一及第二MOS晶體管的柵極，且該第一電壓大于該第三電壓，該第三電壓大于該第二電壓。
13.根據(jù)權(quán)利要求12所述的存儲(chǔ)器裝置，其特征在于，當(dāng)該存儲(chǔ)器數(shù)組于一讀取及程序化周期時(shí)，該第一電源線提供該第一電壓，該第二電源提供該第二電壓，該電壓提升裝置提供一第四電壓至該第一及第二MOS晶體管的柵極，且該第一，第二及第四電壓彼此相等。
14.根據(jù)權(quán)利要求12所述的存儲(chǔ)器裝置，其特征在于，該電壓提升裝置包括一振蕩器，當(dāng)該存儲(chǔ)器裝置為清除周期時(shí)，接收一清除指示信號(hào)時(shí)并輸出一脈沖信號(hào)；一提升電路，耦接于該振蕩器，且由該脈沖信號(hào)驅(qū)動(dòng)而輸出一提升電壓；一調(diào)整器，耦接于該電壓提升電路，用以根據(jù)該提升電壓，以輸出該第三電壓及一第五電壓，其中該第五電壓大于該第三電壓；一開(kāi)關(guān)電路，耦接于該調(diào)整器，用以接收該第五電壓，且根據(jù)一起始信號(hào)而輸出該第五電壓；以及一第三電路，耦接該開(kāi)關(guān)電路及該調(diào)整器，受該第五電壓控制，當(dāng)該開(kāi)關(guān)電路接收該起始信號(hào)，第三電路接收該第五電壓，并提供該第三電壓至該第一及第二MOS晶體管的柵極。
專(zhuān)利摘要一種字符譯碼器，適用于存儲(chǔ)器裝置，用以驅(qū)動(dòng)存儲(chǔ)器數(shù)組中的字符線。此字符譯碼器包括第一電路、第二電路、緩沖電路以及電壓提升裝置。第一電路受第一電源線供電，且具有兩反相的第一節(jié)點(diǎn)及第二節(jié)點(diǎn)，而第二節(jié)點(diǎn)耦接字符線。第二電路受第二電源線供電，并接收對(duì)應(yīng)字符線的字符線選擇信號(hào)。緩沖電路具有第一MOS晶體管，第二MOS晶體管以及第三MOS晶體管。電壓提升裝置控制第一MOS晶體管及第二MOS晶體管的柵極。當(dāng)存儲(chǔ)器數(shù)組于清除周期時(shí)，第一電源線提供第一電壓，第二電源提供第二電壓，電壓提升裝置提供第三電壓至第一及第二MOS晶體管的柵極，且第一電壓大于第三電壓，第三電壓大于第二電壓。
文檔編號(hào)G11C16/06GK2805023SQ200420120090
公開(kāi)日2006年8月9日 申請(qǐng)日期2004年12月22日 優(yōu)先權(quán)日2004年5月17日
發(fā)明者郭政雄 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司