專利名稱：具有小占地面積和有效布局寬高比的三元內(nèi)容可尋址存儲器(tcam)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于集成電路存儲器設(shè)備，并且更具體地，有關(guān)于內(nèi)容可尋址存儲器(CAM)設(shè)備。
背景技術(shù)：
在許多存儲設(shè)備中，包括隨機存取存儲器(RAM)設(shè)備，典型地，通過提供一地址給一存儲單元陣列來訪問數(shù)據(jù)，然后從位于該所提供地址處地存儲單元讀取數(shù)據(jù)。然而，在內(nèi)容可尋址存儲器(CAM)設(shè)備中，對一CAM陣列中數(shù)據(jù)的訪問不是通過初始提供一地址，而是一開始將數(shù)據(jù)(例如，搜索字)提供給所述陣列，然后執(zhí)行一搜索操作來識別一個或多個所述CAM陣列中的項目，該項目包含了與所提供數(shù)據(jù)相等的數(shù)據(jù)并且由此表示一“匹配”情況。通過這種方式，數(shù)據(jù)被按照它的內(nèi)容而不是地址被訪問。完成了搜索操作以后，典型地，包含了相等數(shù)據(jù)的被識別單元被編碼來提供一地址(例如，塊地址+在塊中的行地址)，匹配項目位于該地址。如果響應(yīng)于所述搜索操作，多個匹配項目被識別出，那么可以執(zhí)行局部優(yōu)先權(quán)編碼操作以識別一具有最好或者最高優(yōu)先權(quán)匹配項目的單元。這樣的優(yōu)先權(quán)編碼操作常常利用在CAM陣列中的多個匹配項目的相關(guān)物理單元區(qū)識別出具有最高優(yōu)先權(quán)的匹配項目。
在CAM陣列中的單元常常被配置為二進制的僅僅存儲數(shù)據(jù)位(如“1”或者“0”邏輯值)的CAM單元，或者被配置為三元(或四元)的存儲數(shù)據(jù)位和屏蔽位的CAM單元。正如本領(lǐng)域技術(shù)人員將理解的那樣，當(dāng)一三元CAM單元中的一屏蔽位是非活動的(例如，設(shè)置為邏輯1)時，三元CAM單元可以像普通的存儲了一“非屏蔽的”數(shù)據(jù)位的二進制CAM單元一樣操作。當(dāng)一屏蔽位是活動的(例如，設(shè)置為邏輯0)時，三元CAM單元被視為存儲了一“不考慮”(X)值，它意味著所有的在屏蔽被啟動的三元CAM單元上執(zhí)行的比較操作將導(dǎo)致一單元匹配狀況。因此，如果邏輯0數(shù)據(jù)位被應(yīng)用到一存儲活動屏蔽位和邏輯1數(shù)據(jù)位的三元CAM單元，所述比較操作將指示一單元匹配狀況。如果一邏輯1數(shù)據(jù)位將被應(yīng)用到一存儲活動屏蔽位和邏輯0數(shù)據(jù)位的三元CAM單元，則一單元匹配狀況也將被指示。相應(yīng)地，如果一長度為N的數(shù)據(jù)字，其中N為整數(shù)，被應(yīng)用到一具有多個其中邏輯寬度為N的項目的三元CAM陣列中，那么，每當(dāng)所述三元CAM陣列中的項目中未屏蔽位與被提供的搜索字中的對應(yīng)數(shù)據(jù)位相等時，比較操作將得出一個或多個匹配狀況。這意味著如果被提供的搜索字等于{1011}，下列項目將導(dǎo)致在包括三元CAM單元的CAM中的一匹配狀況{1011}，{X011}，{1X11}，{10X1}，{101X}，{XX11}，{1XX1}，...，{1XXX}，{XXXX}。四元CAM單元和三元CAM單元不同，因為它有四個有效的狀態(tài)結(jié)合((數(shù)據(jù)＝0，屏蔽＝活動的)，(數(shù)據(jù)＝1，屏蔽＝活動的)，(數(shù)據(jù)＝0，屏蔽＝非活動的)，(數(shù)據(jù)＝1，屏蔽＝非活動的))。四元CAM單元常常被視作“三元”CAM單元，這是因為當(dāng)搜索操作被執(zhí)行的時候，四個狀態(tài)中的兩個表示了相等的活動的屏蔽狀態(tài)。然而，三元CAM(TCAM)單元和四元CAM(QCAM)單元將在這里被視為單獨的CAM單元種類。
CAM單元可以使用多種不同的存儲單元技術(shù)，包括易失性SRAM和DRAM技術(shù)以及非易失性存儲技術(shù)?；谶@些技術(shù)的CAM單元在美國專利No.6101116，6128207，6256216，6266263，6373739和6496399中被公開，這些專利被轉(zhuǎn)讓給本申請的受讓人。此外，F(xiàn)oss的名為“具有改善布局的內(nèi)容可尋址存儲單元”的美國專利No.6522562公開了一種使用P-溝道晶體管作為SRAM存取晶體管的CAM單元。這些P-溝道的晶體管據(jù)稱通過在每個CAM單元里提供均衡的P-溝道和N-溝道晶體管的數(shù)目而提高了布局的效率。特別地，’562專利中的圖4示出了包括由兩個PMOS存取晶體管P3和P4，兩個PMOS上拉晶體管P1和P2以及兩個NMOS下拉晶體管N1和N2所定義的一個6T SRAM單元的一CAM半單元。一4T比較電路中的一半也被示出為包括兩個NMOS晶體管N3和N4。不幸的是，因為典型地，PMOS晶體管相對于相等尺寸的NMOS晶體管具有較小的靈活性，在一SRAM單元中采用PMOS晶體管作為存取晶體管可能要求較大的PMOS晶體管，那將增加整個的單元尺寸。
具有小單元尺寸的CAM單元也能夠通過采用較低的晶體管計數(shù)動態(tài)CAM單元獲得。例如，Ong的名為“減少間距的6晶體管NMOS內(nèi)容可尋址存儲器單元”的美國專利No.6188594的圖5公開了一具有非單一布局寬高比的6T CAM單元。

發(fā)明內(nèi)容
本發(fā)明的實施例包括增強布線間距的可擴縮性和均勻性的具有極小布局占地面積和有效的布局高寬比的三元CAM單元。所述三元CAM單元也具有高度的對稱性，有利于相等晶體管半單元之間的通孔的擴充共享。這些共享的通孔提供CAM單元晶體管終端和位、數(shù)據(jù)以及匹配線之間的電連接。相應(yīng)地，當(dāng)CAM半單元在四個面上被集在一起以形成一巨大的CAM陣列時，一低的每單元通孔計數(shù)能夠被獲得。
本發(fā)明的第一實施例包括一16T的基于SRAM的三元CAM單元，在一半導(dǎo)體襯底上伸展并且實質(zhì)上具有矩形布局寬高比。特別地，CAM單元包括在所述三元CAM單元的第一面附近伸展的第一和第二對存取晶體管，以及在所述三元CAM單元的第二面附近伸展的第一和第二對交叉耦合反相器。第一和第二半4T比較電路也被提供。第一半4T比較電路被定位以便其在第一對存取晶體管和第一對交叉耦合反相器之間伸展。相似地，第二半4T比較電路也被定位以便其在第二對存取晶體管和第二對交叉耦合反相器之間伸展。
第一對交叉耦合反相器包括其中具有第一PMOS上拉晶體管和第一NMOS下拉晶體管的第一反相器，以及一具有第二PMOS上拉晶體管和第二NMOS下拉晶體管的第二反相器。為了促進高單元密度，所述第一和第二NMOS下拉晶體管被定位以便它們在第一和第二PMOS上拉晶體管(在一面上)和第一半4T比較電路(在相反的面上)之間伸展。第二對交叉耦合反相器包括第二對PMOS上拉晶體管和第二對NMOS下拉晶體管，其在第二對PMOS推上晶體管和第二半4T比較電路之間伸展。
按照這些實施例的優(yōu)選方面，第一和第二對存取晶體管是具有第一寬/長(W/L)比的相等尺寸的NMOS晶體管，并且所述4T比較電路包括四個相等尺寸的具有比第一寬/長比大的第二寬/長比的NMOS晶體管。在一些實施例中，第一寬/長比小于1.15左右，并且第二寬/長比大于1.15左右。更可取地，第一寬/長比是大約1.04，并且第二寬/長比是大約1.25。第一對交叉耦合反相器包括具有第三寬/長比的兩個尺寸相等的NMOS下拉晶體管和具有小于第三寬/長比的第四寬/長比的兩個尺寸相等的PMOS上拉晶體管。在一些實施例中，第三寬/長比大于1.5左右，并且第四寬/長比小于1.25左右。更可取地，第三寬/長比是大約1.8，并且第四寬/長比是大約1.0。
為了獲得高度的可擴縮性和支持相對均勻的水平和垂直布局間距，所述三元CAM單元的一寬/高比大約是方正的。在一些實施例中，所述寬/高比可以介于1.08左右到1.20左右的范圍內(nèi)。高密度布局也能夠通過在正交X和Y方向上放置和定向CAM單元的MOS晶體管獲得高封裝密度來達到。特別地，一三元CAM單元能夠具有介于大約3.0平方微米到3.6平方微米之間的占地面積。
按照本發(fā)明的附加實施例的三元CAM單元包括第一對NMOS存取晶體管，具有被排列在所述三元CAM單元第一象限中y方向上的源極區(qū)和漏極區(qū)。第二對NMOS存取晶體管也在所述三元CAM單元的第二象限中被提供，并且它們的源極區(qū)和漏極區(qū)也被排列在y方向上。所述三元CAM單元也包括被分別定位在第四和第三象限的第一和第二對交叉耦合反相器。第一對交叉耦合反相器包括兩個PMOS上拉晶體管和兩個NMOS下拉晶體管，它們被排列在與所述y方向正交的x方向上。相似地，第二對交叉耦合反相器也包括被排列在x方向上的兩個PMOS上拉晶體管和兩個NMOS下拉晶體管。所述三元CAM單元也包括一被等分成兩半的4T比較電路。第一半4T比較電路在第一對存取晶體管和第一對交叉耦合反相器之間被定位，并且包括兩個被排列在x方向上的NMOS晶體管。相似地，第二半4T比較電路被定位在第二對存取晶體管和第二對交叉耦合反相器之間，并且包括排列在x方向上的兩個NMOS晶體管。
本發(fā)明的許多額外的實施例也將被提供，將在這里做進一步的描述。


圖1A是按照本發(fā)明一實施例的三元CAM單元的電示意圖。
圖1B是圖1A的三元CAM單元的布局示意圖。在所述布局示意圖中的MOS晶體管的從左到右和從上到下方向與圖1A的電示意圖中的MOS晶體管的方向匹配。
圖1C是一個與圖1A實施例相似的三元CAM單元的電示意圖，然而，一偽地(PGND)連接被提供。
圖1D是圖1B的三CAM單元的布局示意圖，布局寬高比和晶體管尺寸信息被提供。
圖1E是圖1B和圖1D的三元CAM單元的布局示意圖，采用虛線顯示基本上方正的CAM單元的四個象限中的各晶體管位置。
圖1F是四個半單元的獨立布局視圖，示出半通孔和四分之一通孔圖形。
具體實施例方式
現(xiàn)在，本發(fā)明將在這里參照相應(yīng)的附圖做更全面的描述，其中本發(fā)明的優(yōu)選實施例將被顯示。然而，本發(fā)明可以體現(xiàn)為不同的形式并且將不限制為這里的實施例而被提供；當(dāng)然，提供這些實施例以便這一公開將是透徹和全面的，并且將向本領(lǐng)域的那些技術(shù)人員完全傳達本發(fā)明的范圍。相同的參考編號參考從頭到尾的相同的元件，并且其上的信號線和信號可以被相同的參考符號所參考。信號也可以同步化并且/或者經(jīng)受小的布爾運算(例如，反向)而不用被考慮為不同的信號。信號名稱的后綴B(或前綴符號“/”)也可以例如表示一補數(shù)據(jù)或者信息信號，或者一活動的低控制信號。
現(xiàn)在參照圖1A，按照本發(fā)明實施例的一三元CAM單元10A的電示意圖將被描述。所述三元CAM單元10A表示具有兩個SRAM單元和一四晶體管(4T)比較電路的十六晶體管(16T)三元CAM單元。每一個SRAM單元包括兩個存取晶體管和一對作為一存儲元件操作的交叉耦合反相器。在圖1A的左面，所述三元CAM單元10A的左半部分被示出。所述左半部分包括產(chǎn)生被提供給所述4T比較電路的左半部分的X輸出的一X-SRAM存儲元件。所述X-SRAM存儲元件被包括PMOS上拉晶體管P1和NMOS下拉晶體管N1的第一反相器以及包括PMOS上拉晶體管P2和NMOS下拉晶體管N2的第二反相器所定義。第一反相器的輸入由標(biāo)號X所指定，并且第二反相器的輸入由補標(biāo)號XB所指定。
第一反相器的輸入X被電連接到NMOS存取晶體管N10的第一載流端。NMOS存取晶體管N10的第一載流端被示出為一個漏極端。NMOS存取晶體管N10具有一個響應(yīng)字線信號WL的棚極端，并且具有一響應(yīng)一真位線信號(被示作BX)的一第二載流端。第二反相器的輸入XB被電連接到NMOS存取晶體管N9的第一載流端。所述NMOS存取晶體管N9有一個響應(yīng)所述字線信號WL的柵極端和一響應(yīng)補位線信號(被示作BXB)的第二載流端。4T比較電路的左半部分由一匹配線(ML)和一接地參考線(Vss)之間串聯(lián)連接(即源極至漏極)的NMOS晶體管N5和N6所定義。NMOS晶體管N5被配置為接收信號X，它是由PMOS上拉晶體管P2和NMOS下拉晶體管N2所定義的第二反相器的輸出。NMOS晶體管N6被配置去接收一真數(shù)據(jù)信號(被示作D)，它表示一在搜索操作中被應(yīng)用到所述三元CAM單元10A的比較字的真位。
三元CAM單元10A的右半部分包括一產(chǎn)生輸出到4T比較電路的右半部分的Y-SRAM存儲元件。所述Y-SRAM存儲元件由包括PMOS上拉晶體管P3和NMOS下拉晶體管N3的第三反相器以及包括PMOS上拉晶體管P4和NMOS下拉晶體管N4的第四反相器所定義。第四反相器的輸入是由標(biāo)號Y所指定的，并且第三反相器的輸入是由標(biāo)號YB所指定的。第四反相器的輸入Y被電連接到NMOS存取晶體管N12的第一載流端。NMOS存取晶體管N12具有一個響應(yīng)字線信號WL的柵極端，以及一響應(yīng)真位線信號(被示作BY)的第二載流端。
第三反相器的輸入YB被電連接到NMOS存取晶體管N11的第一載流端。所述NMOS存取晶體管N11具有一個響應(yīng)字線信號WL的柵極端以及一響應(yīng)補位線信號(被示作BYB)的第二載流端。4T比較電路的右半部分由NMOS晶體管N7和N8所定義，所述晶體管被串聯(lián)連接(例如，源極-到-漏極)于一匹配線(ML)和一接地參考線(Vss)之間。NMOS晶體管N8被配置以接收信號Y，它是由PMOS上拉晶體管P3和NMOS下拉晶體管N3所定義的第三反相器的輸出。NMOS晶體管N7被配置以接收一補數(shù)據(jù)信號(被示作DB)，它表示前面提到的比較字的補位。
基于圖1A中的單元實施例中晶體管及互連的被示出的配置，三元CAM單元10A被配置以按照表1支持三種有效狀態(tài)
表1
相似地，通過顛倒CAM陣列中的差分?jǐn)?shù)據(jù)線(D和DB)的位置，CAM單元10A將支持三種由表2所示出的有效的狀態(tài)
表2
由圖1A所示出的三元CAM單元10A的電示意圖對應(yīng)于由圖1B所示出的三元CAM單元10B的布局示意圖。因此，在圖1A中，PMOS上拉晶體管P1-P4和NMOS晶體管N1-N8的橫向(左-到-右)方向表示由圖1B所示出的PMOS上拉晶體管P1-P4和NMOS晶體管N1-N8的橫向x方向。同樣地，NMOS存取晶體管N9-N12的垂直(上-到-下)方向表示由圖1B所示出的NMOS存取晶體管N9-N12的垂直y方向。本領(lǐng)域技術(shù)人員將理解的是，圖1B布局中的開放(即，無陰影的)多邊形表示源極/漏極擴散圖形，并且陰影多邊形表示柵“多”圖形(例如，多晶硅圖形)。因此，在圖1B中，PMOS上拉晶體管P1-P4和NMOS晶體管N1-N8的源極-到-漏極方向(例如，溝道長度方向)對應(yīng)著x方向，并且NMOS存取晶體管N9-N12的源極-到-漏極方向?qū)?yīng)著y方向。
在三元CAM單元10B中，與PMOS上拉晶體管P1，NMOS下拉晶體管N1和NMOS晶體管N5相關(guān)的柵多圖形合并為一相連圖形，表示圖1A中的信號線X部分。相似地，與PMOS上拉晶體管P2和NMOS下拉晶體管N2相關(guān)的相連柵多圖形表示圖1A中的信號線XB部分。與PMOS上拉晶體管P3和NMOS下拉晶體管N3相關(guān)的相連柵多圖形表示圖1A中的信號線YB部分。與PMOS上拉晶體管P4和NMOS下拉晶體管N4相關(guān)的相連柵多圖形表示圖1A中的信號線Y部分。與NMOS晶體管N6和NMOS晶體管N7相關(guān)的柵多圖形分別表示到真數(shù)據(jù)線D以及補數(shù)據(jù)線DB的真和補連接部分。在三元CAM單元10B的頂側(cè)橫向伸展的單個柵多圖形表示一字線(WL)。
在三元CAM單元10B的頂部上面采用的參考標(biāo)號BXB，BX，BYB和BY表示存取晶體管的源極區(qū)電連接到(通過通孔)兩對差分位線。參考標(biāo)號ML表示電連接到(通過通孔)典型地以較高金屬化水平所形成的匹配線(未顯示)的兩個NMOS晶體管N5和N8的漏極區(qū)。參考標(biāo)號Vss表示電連接到(通過通孔)接地參考線的NMOS晶體管N1-N4和N6-N7的源極區(qū)。最后，參考標(biāo)號Vdd表示PMOS上拉晶體管P1-P4的漏極區(qū)，該漏極區(qū)電連接到(通過通孔)一電源線(例如，Vdd＝1伏)。
現(xiàn)在參照圖1C，按照本發(fā)明的另一實施例的16T三元CAM單元10C被示出。該CAM單元10C基本上與圖1A中的三元CAM單元10A相同，然而，在4T比較電路中的NMOS晶體管N6和N7的源極端被連接到可切換的偽地線(PGND)，而不是固定的接地參考線(Vss)?？汕袚Q的偽地線的使用以增強在一定應(yīng)用中的三元CAM陣列的性能在美國專利No.6657878和Park等于2002年12月18號提交的申請?zhí)枮?0/323236的美國專利申請中被更加全面地描述。
正如在圖1D中三元CAM單元10D所示出的那樣，圖1A至1B的CAM單元布局包括兩個半單元，左邊和右邊。這兩個半單元有相等的晶體管數(shù)目，并且這些半單元中的源極/漏極擴散區(qū)是彼此的鏡像。正如由圖1F所更加全面示出的那樣，這些半單元可以交替的左/右半單元順序來并排復(fù)制以形成一行CAM單元(例如，每行80個)。更進一步地，圖1D的CAM單元10D和該單元的鏡像在圍繞x軸轉(zhuǎn)動的時候?qū)?dǎo)致一對單元，該對單元可以被并排復(fù)制以定義在一CAM陣列中的相鄰兩行CAM單元。該相鄰兩行CAM單元可以被垂直地堆棧以定義在其中具有大量行和列CAM單元10D的陣列。
圖1D也示出了三元CAM單元10A至10D的布局怎樣導(dǎo)致基本上方正的寬與高的布局寬高比。特別是，為了增強布線間距(在x和y方向上)的可擴縮性和均勻性，優(yōu)選的是寬/高比介于大約1.08到大約1.20的范圍之內(nèi)，并且更優(yōu)選的是，大約1.14。影響所述寬高比的因素包括在一單元中的16個晶體管的布局，尺寸和方向。如以下更全面的描述的，為了所得到的CAM單元具有基本上相同的左右半單元而選擇布局和方向。這些半單元可以與CAM陣列中的同一行中的相鄰半單元共享所有的ML，Vss和Vdd通孔，并且也與CAM陣列中同一列中的鄰接的單元共享所有的位線和數(shù)據(jù)線通孔(例如，BXB，BX，BYB，BY，D和DB)。更進一步地，采用深亞微米的CMOS工藝，包括由臺灣半導(dǎo)體制造股份有限公司所開發(fā)的NexsysTM90-納米工藝技術(shù)，范圍介于大約3.0平方微米到大約3.6平方微米的小布局占地面積能夠被獲得以用于這里所示出的CAM單元。該90-納米工藝技術(shù)采用范圍介于1.8伏特到3.3伏特的I/O和模擬塊電源電壓來支持一范圍介于1.0伏特到1.2伏特的核心電源電壓(Vdd)。
在三元CAM單元10D中的16個晶體管也將被定制以獲得包括高抗軟錯誤特性的更優(yōu)的操作特性。一適當(dāng)?shù)钠胶庖矊⑦_成于每單元對位線、數(shù)據(jù)線和匹配線電容的貢獻以及單元速度之間。一項重要的設(shè)計考慮是在每單元的匹配線下拉強度和它對作為搜索操作期間重要的匹配線電源消耗的匹配線電容的貢獻之間的速度/電力折衷。為了獲得這些以及其它設(shè)計參數(shù)的適當(dāng)平衡，第一對和第二對存取晶體管是尺寸相同的NMOS晶體管，并且在4T比較電路中的NMOS晶體管也是尺寸相同的。更特別的是，第一和第二對存取晶體管N9至N10和N11至N12是具有第一寬/長(W/L)比的尺寸相同的NMOS晶體管。4T比較電路包括四個尺寸相同的具有大于第一寬/長比的第二寬/長比的NMOS晶體管N5至N8。優(yōu)選的是第一寬/長比小于大約1.15，并且第二寬/長比大于大約1.15。更優(yōu)選的是，正如圖1D所示出的那樣，第一寬/長比是大約1.04，第二寬/長比是大約1.25。
第一和第二對交叉耦合反相器也被配置為具有采用第三寬/長比的尺寸相同的NMOS下拉晶體管N1至N2和N3至N4，以及采用第四寬/長比的尺寸相同的PMOS上拉晶體管P1至P2和P3至P4。第三寬/長比大于第四寬/長比。優(yōu)選的是第三寬/長比大于大約1.5，并且第四寬/長比小于大約1.25。更優(yōu)選的是，正如圖1D所示出的那樣，第三寬/長比是大約1.8，并且第四寬/長比是大約1.0。
現(xiàn)在參照圖1E，由圖1B和1D所示出的CAM單元10B和10D的布局圖形被分成占3.3平方微米的布局面積的四個象限I-IV而被顯示。象限I被示出為包括了右一對存取晶體管和右一半4T比較電路。相似地，象限II被示出為包括了左一對存取晶體管和左一半4T比較電路。象限IV被示出為包括了兩個交叉耦合反相器，它們定義了在SRAM單元中的一存儲元件。如在圖1A至1C中所顯示的，這兩個交叉耦合反相器由兩個NMOS下拉晶體管和兩個PMOS上拉晶體管N3-N4和P3-P4所定義。相似地，象限III被示出為包括兩個交叉耦合反相器，它們包括兩個NMOS下拉晶體管和兩個PMOS上拉晶體管，在圖1A至1C中被示作N1至N2和P1至P2。因此，由圖1E所示出的CAM單元10B，10D的每一象限包含了相同數(shù)目的晶體管。
在圖1F中，排列在CAM陣列中一行中的兩對CAM半單元將由參考編號10F所識別。這些半單元與那些由圖1D所示出的半單元相似，然而，當(dāng)半單元被結(jié)合在一起以定義兩維CAM單元陣列時，已經(jīng)增加了大量的通孔連接圖形以突出在x和y方向上的相鄰半單元之間的伸展的通孔共享。這些通孔連接可以示出從第一級金屬化(M1)到多柵圖形或源極/漏極擴散圖形的CO接觸孔，連接第一級金屬化到第二級金屬化(M2)(沒有被顯示)的VIA1孔或連接第二級金屬化到第三級金屬化(沒有顯示)的VIA2孔。例如，在圖1B中的由參考標(biāo)號D和DB所示出的NMOS晶體管N6和N7的多柵，被示出為通過CO接觸孔而被連接到各自的已經(jīng)被增加到圖1F中的第一級金屬化圖形。這些第一級金屬化圖形在相對多柵圖形的相反方向上被標(biāo)記為陰影部分。此外，按照這些半單元布局的優(yōu)選的方面，所述到電源線(Vdd)，接地參考線(Vss)，匹配線(ML)以及位和數(shù)據(jù)線(被示作BYB，BY，BXB，BX，D和DB)的通孔連接沿著每個半單元的外圍而被定位以便獲得高度的在x和y方向上的相鄰半單元之間的通孔共享(1/2通孔或者1/4通孔)。這種高度的通孔共享有助于具有基本上正方的寬高比的較小布局占地面積。
在圖和說明書中，已經(jīng)公開了本發(fā)明的典型的優(yōu)選實施例，盡管特定的術(shù)語被應(yīng)用，它們僅僅是處于通用和描述意義而被使用而不是為了限制的目的，本發(fā)明的范圍在接下來的權(quán)利要求中被提出。
權(quán)利要求
1、一種集成電路設(shè)備，包括
一半導(dǎo)體襯底；和
一在所述半導(dǎo)體襯底上的16T基于SRAM的三元CAM單元，所述三元CAM單元包括
與該三元CAM單元的第一側(cè)相鄰地伸展的第一和第二對存取晶體管；
與該三元CAM單元的第二側(cè)相鄰地伸展的第一和第二對交叉耦合反相器；
在所述第一對存取晶體管和所述第一對交叉耦合反相器之間伸展的第一半4T比較電路；和
在所述第二對存取晶體管和所述第二對交叉耦合反相器之間伸展的第二半4T比較電路。
2、如權(quán)利要求1的設(shè)備，其中所述第一對交叉耦合反相器包括
第一對PMOS上拉晶體管；和
第一對在所述第一對PMOS上拉晶體管和所述第一半4T比較電路之間伸展的NMOS下拉晶體管。
3、如權(quán)利要求2的設(shè)備，其中所述第二對交叉耦合反相器包括
第二對PMOS上拉晶體管；和
第二對在所述第二對PMOS上拉晶體管和所述第二半4T比較電路之間伸展的NMOS下拉晶體管。
4、如權(quán)利要求1的設(shè)備，其中所述三元CAM單元是一具有相同晶體管半單元的對稱單元。
5、如權(quán)利要求4的設(shè)備，其中所述三元CAM單元被配置為支持三種有效狀態(tài)，僅僅包括一種屏蔽狀態(tài)。
6、如權(quán)利要求1的設(shè)備，其中所述三元CAM單元被配置為支持三種有效狀態(tài)，僅僅包括一種屏蔽狀態(tài)。
7、如權(quán)利要求6的設(shè)備，其中所述三元CAM單元是一支持下列真值表的XY CAM單元
8、如權(quán)利要求1的設(shè)備，其中所述第一和第二對存取晶體管是尺寸相同的NMOS晶體管；并且其中4T比較電路包括四個尺寸相同的NMOS晶體管。
9、如權(quán)利要求1的設(shè)備，其中所述第一和第二對存取晶體管是具有第一寬/長比的尺寸相同的NMOS晶體管；并且其中所述4T比較電路包括具有大于第一寬/長比的第二寬/長比的四個尺寸相同的NMOS晶體管。
10、如權(quán)利要求9的設(shè)備，其中第一寬/長比小于大約1.15，并且第二寬/長比大于大約1.15。
11、如權(quán)利要求9的設(shè)備，其中第一寬/長比是大約1.04，并且第二寬/長比是大約1.25。
12、如權(quán)利要求1的設(shè)備，其中所述第一對交叉耦合反相器包括具有第三寬/長比的兩個尺寸相同的NMOS下拉晶體管，以及具有第四寬/長比的兩個尺寸相同的PMOS上拉晶體管。
13、如權(quán)利要求12的設(shè)備，其中第三寬/長比大于第四寬/長比。
14、如權(quán)利要求13的設(shè)備，其中第三寬/長比大于大約1.5，并且第四寬/長比小于大約1.25。
15、如權(quán)利要求14的設(shè)備，其中第三寬/長比是大約1.8，并且第四寬/長比是大約1.0。
16、如權(quán)利要求10的設(shè)備，其中所述第一對交叉耦合反相器包括具有第三寬/長比的兩個尺寸相同的NMOS下拉晶體管以及具有第四寬/長比的兩個尺寸相同的PMOS上拉晶體管。
17、如權(quán)利要求16的設(shè)備，其中第三寬/長比大于第四寬/長比。
18、如權(quán)利要求17的設(shè)備，其中第三寬/長比大于大約1.5，并且第四寬/長比小于大約1.25。
19、如權(quán)利要求18的設(shè)備，其中所述第三寬/長比是大約1.8以及第四寬/長比是大約1.0。
20、如權(quán)利要求4的設(shè)備，其中在所述半導(dǎo)體襯底上的所述三元CAM單元的寬/高比介于大約1.08到大約1.20的范圍。
21、如權(quán)利要求20的設(shè)備，其中所述三元CAM單元的占地面積介于大約3.0平方微米到大約3.6平方微米的范圍。
22、一種集成電路設(shè)備，包括
一半導(dǎo)體襯底；和
一在所述半導(dǎo)體襯底上的三元CAM單元，所述三元CAM單元包括
在所述三元CAM單元的第一象限中的第一對存取晶體管；
在所述三元CAM單元的第二象限中的第二對存取晶體管；
在所述三元CAM單元的第四象限中的第一對交叉耦合反相器；
在所述三元CAM單元的第三象限中的第二對交叉耦合反相器；
在所述第一對存取晶體管和所述第一對交叉耦合反相器之間的第一半4T比較電路；和
在所述第二對存取晶體管和所述第二對交叉耦合反相器之間的第二半4T比較電路。
23、如權(quán)利要求22的設(shè)備，其中所述三元CAM單元是具有相同晶體管半單元的一對稱單元。
24、如權(quán)利要求23的設(shè)備，其中所述三元CAM單元被配置為支持三種有效狀態(tài)，僅僅包括一種屏蔽狀態(tài)。
25、如權(quán)利要求22的設(shè)備，其中所述第一和第二對存取晶體管是尺寸相同的NMOS晶體管；并且其中4T比較電路包括四個尺寸相同的NMOS晶體管。
26、如權(quán)利要求25的設(shè)備，其中所述第一和第二對存取晶體管是具有第一寬/長比的尺寸相同的NMOS晶體管；并且其中4T比較電路包括具有大于第一寬/長比的第二寬/長比的四個尺寸相同的NMOS晶體管。
27、如權(quán)利要求26的設(shè)備，其中第一寬/長比小于大約1.15，并且第二寬/長比大于大約1.15。
28、如權(quán)利要求26的設(shè)備，其中所述第一對交叉耦合反相器包括具有第三寬/長比的兩個尺寸相等的NMOS下拉晶體管和具有小于第三寬/長比的第四寬/長比的兩個尺寸相等的PMOS上拉晶體管。
29、如權(quán)利要求28的設(shè)備，其中第一寬/長比小于大約1.15，第二寬/長比大于大約1.15，第三寬/長比大于大約1.5，并且第四寬/長比小于大約1.25。
30、一種集成電路設(shè)備，包括
一半導(dǎo)體襯底；和
一在所述半導(dǎo)體襯底上的三元CAM單元，所述三元CAM單元包括
在所述半導(dǎo)體襯底上并排伸展的第一和第二對存取晶體管；
在所述半導(dǎo)體襯底上并排伸展的第一和第二對交叉耦合反相器；
在所述第一對存取晶體管和所述第一對交叉耦合反相器之間伸展的第一半比較電路；和
在所述第二對存取晶體管和所述第二對交叉耦合反相器之間伸展的第二半比較電路。
31、如權(quán)利要求30的設(shè)備，其中所述三元CAM單元被配置為支持三種有效狀態(tài)，僅僅包括一種屏蔽狀態(tài)。
32、如權(quán)利要求31的設(shè)備，其中所述三元CAM單元是一支持下列真值表的XY CAM單元
33、如權(quán)利要求30的設(shè)備，其中所述三元CAM單元是具有相等晶體管半單元的一對稱單元。
34、如權(quán)利要求30的設(shè)備，其中在所述半導(dǎo)體襯底上的所述三元CAM單元的寬/高比介于大約1.08到大約1.20的范圍內(nèi)。
35、如權(quán)利要求34的設(shè)備，其中所述三元CAM單元的占地面積介于大約3.0平方微米到大約3.6平方微米的范圍內(nèi)。
36、一種集成電路設(shè)備，包括
一半導(dǎo)體襯底；和
一在所述半導(dǎo)體襯底上的基于SRAM的三元CAM單元，所述三元CAM單元包括
多個在所述半導(dǎo)體襯底上并排放置的NMOS存取晶體管；
在所述半導(dǎo)體襯底上并排放置的一對數(shù)據(jù)存儲元件，它們被電連接到所述多個存取晶體管的載流端；和
一比較電路，放置于所述多個存取晶體管和所述數(shù)據(jù)存儲元件對之間。
37、如權(quán)利要求36的設(shè)備，其中所述半導(dǎo)體襯底上的所述三元CAM單元的寬/高比介于大約1.08到大約1.20之間的范圍內(nèi)。
38、如權(quán)利要求37的設(shè)備，其中所述三元CAM單元的占地面積介于大約3.0平方微米到大約3.6平方微米之間的范圍內(nèi)。
39、一種集成電路設(shè)備，包括
一半導(dǎo)體襯底；和
一在所述半導(dǎo)體襯底上的16T基于SRAM的XY三元CAM單元，所述三元CAM單元具有的寬/高比介于大約1.08到大約1.20之間，并且其占地面積介于大約3.0平方微米到大約3.6平方微米之間。
40、如權(quán)利要求39的設(shè)備，其中所述三元CAM單元包括一X SRAM單元，一Y SRAM單元和一4T比較電路，它們被配置為按照以下真值表支持三種有效狀態(tài)
41、如權(quán)利要求39的設(shè)備，其中所述三元CAM單元包括四個PMOS晶體管和十二個NMOS晶體管。
42、一種集成電路設(shè)備，包括
一半導(dǎo)體襯底；和
一在所述半導(dǎo)體襯底上的三元CAM單元，所述三元CAM單元包括
在所述三元CAM單元的第一象限中在y方向上排列的第一對NMOS存取晶體管；
在所述三元CAM單元的第二象限中在y方向上排列的第二對NMOS存取晶體管；
在所述三元CAM單元的第四象限中定位的第一對交叉耦合反相器，所述第一對交叉耦合反相器包括在x方向上排列的兩個PMOS上拉晶體管和兩個NMOS下拉晶體管；
在所述三元CAM單元的第三象限中定位的第二對交叉耦合反相器，所述第二對交叉耦合反相器包括在x方向上排列的兩個PMOS上拉晶體管和兩個NMOS下拉晶體管；
位于所述第一對存取晶體管和第一對交叉耦合反相器之間的第一半4T比較電路，包括兩個在x方向上排列的NMOS晶體管；和
位于所述第二對存取晶體管和所述第二對交叉耦合反相器之間的第二半4T比較電路，包括兩個在x方向上排列的NMOS晶體管。
43、如權(quán)利要求42的設(shè)備，其中在第一和第四象限中的源極/漏極擴散圖形的布局是在第二和第三象限中的源極/漏極圖形布局的鏡像。
44、如權(quán)利要求42的設(shè)備，其中所述三元CAM單元具有介于大約1.08到大約1.20之間的寬/高比，并且其占地面積介于大約3.0平方微米到大約3.6平方微米之間。
45、一種集成電路設(shè)備，包括
一半導(dǎo)體襯底；和
一在所述半導(dǎo)體襯底上的基于SRAM的三元CAM單元，所述三元CAM單元包括
四個在所述半導(dǎo)體襯底上并排定位的NMOS存取晶體管；
一對在所述半導(dǎo)體襯底上并排定位的數(shù)據(jù)存儲元件，它們被電連接至所述四個NMOS存取晶體管的載流端；和
一定位在所述四個NMOS存取晶體管和所述一對數(shù)據(jù)存儲元件之間的4T基于NMOS的比較電路。
46、如權(quán)利要求45的設(shè)備，其中在所述半導(dǎo)體襯底上的所述三元CAM單元的寬/高比介于大約1.08到大約1.20的范圍之內(nèi)；并且其中所述三元CAM單元的占地面積介于大約3.0平方微米到大約3.6平方微米的范圍之內(nèi)。
47、一種集成電路設(shè)備，包括
一半導(dǎo)體襯底；和
一在所述半導(dǎo)體襯底上的三元CAM半單元，所述三元CAM半單元包括
與所述CAM半單元的第一側(cè)相鄰的第一對NMOS存取晶體管；
與所述CAM半單元的第二側(cè)相鄰的第一對交叉耦合反相器，所述第一對交叉耦合反相器包括第一和第二PMOS上拉晶體管和第一和第二NMOS下拉晶體管；
位于所述第一對NMOS存取晶體管和第一對交叉耦合反相器之間的第一半4T比較電路；
與所述第一PMOS上拉晶體管的源極相關(guān)的第一Vdd四分之一通孔；
與所述第二PMOS上拉晶體管的源極相關(guān)的第二Vdd四分之一通孔；
與所述第一NMOS下拉晶體管的源極相關(guān)的第一Vss半通孔；
與所述第二NMOS下拉晶體管的源極相關(guān)的第二Vss半通孔；
與所述第一對NMOS存取晶體管中的第一個晶體管的載流端相關(guān)的第一BL半通孔；和
與所述第一對NMOS存取晶體管中的第二個晶體管的載流端相關(guān)的第二BL半通孔。
48、一種集成電路設(shè)備，包括
一半導(dǎo)體襯底；和
一在所述半導(dǎo)體襯底上的基于SRAM的CAM單元，所述CAM單元具有右相等晶體管半單元和左相等晶體管半單元，這些半單元具有各自的匹配線半通孔，當(dāng)右半單元和左半單元在所述半導(dǎo)體襯底上被并排定位時，這些半通孔將接合成為一完整的匹配線通孔。
49、如權(quán)利要求48的設(shè)備，其中所有的與右半單元和左半單元相關(guān)的位線通孔是半通孔。
50、如權(quán)利要求48的設(shè)備，其中所有的與右半單元和左半單元相關(guān)的Vss通孔是半通孔。
51、如權(quán)利要求48的設(shè)備，其中所有的與右半單元和左半單元相關(guān)的M1至M2數(shù)據(jù)線通孔是半通孔。
52、如權(quán)利要求48的設(shè)備，其中所有的與右半單元和左半單元相關(guān)的Vdd通孔是四分之一通孔。
53、如權(quán)利要求48的設(shè)備，其中所述的基于SRAM的CAM單元是三元CAM單元。
54、一種集成電路設(shè)備，包括
一半導(dǎo)體襯底；和
一在所述半導(dǎo)體襯底上的16T的基于SRAM的三元CAM單元，所述三元CAM單元包括
左半部分和右半部分的4T比較電路，其中的晶體管被排列在x方向上；
左一對和右一對的交叉耦合反相器，其中的下拉和上拉晶體管被排列在x方向上；和
左一對和右一對的存取晶體管，被排列在y方向上，并且被電連接到所述左一對和右一對的交叉耦合反相器。
55、如權(quán)利要求54的設(shè)備，其中所述三元CAM單元具有的寬/高比介于大約1.08到大約1.20之間。
56、如權(quán)利要求54的設(shè)備，其中左一對和右一對存取晶體管是具有N型源極/漏極區(qū)的NMOS晶體管，該區(qū)被配置為和作為所述三元CAM單元關(guān)于x軸的鏡像的另一CAM單元中的左一對和右一對存取晶體管的N型源極/漏極區(qū)鄰接。
57、如權(quán)利要求54的設(shè)備，其中所述上拉晶體管是具有P型源極/漏極區(qū)的PMOS晶體管，該區(qū)被配置為和作為所述三元CAM單元關(guān)于x軸的鏡像的另一CAM單元中的PMOS上拉晶體管的P型源極/漏極區(qū)鄰接。
全文摘要
提供具有極小布局占地面積和有效布局寬高比的三元CAM單元，增強了可擴縮性。所述單元也具有高度的對稱性，有助于高速連接到位，數(shù)據(jù)和匹配線。一16T的三元CAM單元包括第一對和第二對存取晶體管，它們伸展成與所述單元的第一面相鄰，并且第一和第二對交叉耦合反相器也伸展成與所述單元的第二面相鄰。一4T比較電路的第一和第二半部分也被提供。4T比較電路的第一半部分被定位以便于它在第一對存取晶體管和第一對交叉耦合反相器之間伸展。相似地，4T比較電路的第二半部分被定位以便于它在第二對存取晶體管和第二對交叉耦合反相器之間伸展。
文檔編號G11C15/04GK1849669SQ20048001865
公開日2006年10月18日 申請日期2004年6月17日 優(yōu)先權(quán)日2003年6月30日
發(fā)明者殷廷譜, 吉·帕克 申請人:綜合器件技術(shù)公司