專利名稱：非易失性存儲器及其制造方法
技術(shù)領(lǐng)域：
本公開內(nèi)容一般涉及存儲器設(shè)備，特別涉及一種非易失性存儲器設(shè)備及其制造方法。
背景技術(shù)：
已經(jīng)披露了可以使用熱載流子注入(HCI注入)、采用反向阱/源偏壓的HCI注入、或Fowler-Nordheim(FN)隧道化來通過電子對具有帶內(nèi)嵌硅納米晶體的電介質(zhì)的非易失性存儲器單晶體管位單元(bitcell)進(jìn)行充電。可以通過相對于納米晶體的頂部或底部電介質(zhì)、利用Fowler-Nordheim隧道化對納米晶體進(jìn)行放電。單晶體管位單元的FN隧道化編程/擦除或HCI編程/FN擦除的陣列體系結(jié)構(gòu)考慮也被理解。雖然垂直FN編程是極低電流操作，但是它導(dǎo)致長的編程時間(例如，1-10毫秒左右)和低效的位單元，其中每個位單元具有兩個晶體管，或者在位線方向上具有兩個平行導(dǎo)體。HCI編程以高編程電流(例如，100-200微安左右)為代價，導(dǎo)致高效的位單元和快速編程(例如，1-10微秒左右)。
還已經(jīng)披露了與氧化物-氮化物-氧化物(ONO)存儲層相組合的在分裂門(split-gate)位單元中的源側(cè)注入可以與熱空穴擦除或者與通過SONOS器件的薄頂部氧化物的擦除一起使用。然而，熱空穴擦除導(dǎo)致氧化物降解，從而引起讀取干擾，并且ONO層的薄頂部氧化物擦除對于100毫秒到1秒左右的擦除時間導(dǎo)致對讀取干擾的易感性。
因此，需要組合高可靠性編程/擦除操作和低寫入功率的位單元。


本發(fā)明通過示例進(jìn)行描述并且不受附圖的限制，其中相同的附圖標(biāo)記表示類似的單元，并且其中圖1是根據(jù)本公開內(nèi)容的一個實(shí)施例的具有分裂門的非易失性存儲器設(shè)備的橫截面圖，其中該分裂門具有內(nèi)嵌在電介質(zhì)層中的納米簇(nanocluster)，以便進(jìn)行電荷存儲；圖2是根據(jù)本公開內(nèi)容的另一實(shí)施例的具有分裂門的非易失性存儲器設(shè)備的橫截面圖，其中該分裂門具有內(nèi)嵌在電介質(zhì)層中并且位于多晶硅隔離物下面的納米簇；圖3是根據(jù)本公開內(nèi)容的另一實(shí)施例的非易失性存儲器設(shè)備的示意圖；以及圖4是根據(jù)本公開內(nèi)容的另一實(shí)施例的包括淺植入物的非易失性存儲器設(shè)備的橫截面圖。
本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，附圖中的單元是為了簡單和清楚而示出的，并且不一定是按比例繪制的。例如，附圖中某些單元的尺寸可能相對于其它單元被放大，以便幫助提高對本公開內(nèi)容的實(shí)施例的理解。
具體實(shí)施例方式
圖1是根據(jù)本公開內(nèi)容的一個實(shí)施例的具有分裂門的非易失性存儲器設(shè)備10的橫截面圖，其中該分裂門具有內(nèi)嵌在電介質(zhì)層中的納米簇，以便進(jìn)行電荷存儲。存儲器設(shè)備10包括襯底，其具有第一傳導(dǎo)性類型的位單元阱12，位單元阱12覆蓋在與第一傳導(dǎo)性類型相反的第二傳導(dǎo)性類型的深阱14上。在一個實(shí)施例中，第一傳導(dǎo)性類型包括p類型并且第二傳導(dǎo)性類型包括n類型攙雜物。
存儲器設(shè)備10還包括選擇門晶體管15，該選擇門晶體管包括門電介質(zhì)16和門電極18。存儲器設(shè)備10還包括控制門晶體管21，該控制門晶體管至少包括第一電介質(zhì)22、納米簇層24、第二電介質(zhì)26、以及門電極28。在一個實(shí)施例中，第一電介質(zhì)22、納米簇層24、以及第二電介質(zhì)26的結(jié)構(gòu)形成電荷存儲結(jié)構(gòu)，該納米簇用于電荷存儲。另外，第一電介質(zhì)22包括頂部氧化物/納米簇表面并且形成F/N隧道化電介質(zhì)。第二電介質(zhì)26包括底部氧化物/納米簇表面并且形成底部電介質(zhì)。在一個實(shí)施例中，納米簇包括硅納米晶體。
選擇門晶體管15通過窄電介質(zhì)20與控制門晶體管21分離。窄電介質(zhì)20在選擇門和控制門晶體管之間具有大約小于200埃(＜20nm)的尺寸。窄電介質(zhì)20可以包括例如窄氧化物側(cè)壁電介質(zhì)。存儲器設(shè)備10還包括源/漏區(qū)域30和32。如這里所述的存儲器設(shè)備10的各個層和摻雜區(qū)域可以分別使用本技術(shù)領(lǐng)域的公知技術(shù)進(jìn)行制造。
在一個實(shí)施例中，存儲器設(shè)備10包括分裂門器件，其中納米簇層被內(nèi)嵌在第一和第二電介質(zhì)層之間，其中分裂門器件用于非易失性電荷存儲。也就是，分裂門器件具有控制門晶體管和選擇門晶體管，其中控制門晶體管具有內(nèi)嵌在底部和頂部電介質(zhì)之間的納米簇，并且選擇門晶體管具有門電介質(zhì)。第一和第二電介質(zhì)層包括具有35-70左右的厚度的電介質(zhì)。另外，分裂門器件的多個晶體管由窄電介質(zhì)區(qū)分離，使得源側(cè)注入是可能的。
在表1和表2中提供了采用被施加到存儲器設(shè)備10的1位存儲單元上的偏壓的源側(cè)注入的例子。也就是，表1提供了各種位單元工作電壓，其用于執(zhí)行通過存儲器設(shè)備10的1位存儲單元的頂部電介質(zhì)26、利用Fowler-Nordheim隧道化而執(zhí)行的擦除操作。另外，表2提供了各種位單元工作電壓，其用于執(zhí)行通過存儲器設(shè)備10的1位存儲單元的底部電介質(zhì)22、利用Fowler-Nordheim隧道化而執(zhí)行的擦除操作。讀電流在與寫電流相反的方向上流動。
在圖1的實(shí)施例中，位單元工作電壓如下。存儲器設(shè)備10的位單元阱12包括位單元阱電壓Vpw的p型阱。選擇門18包括多晶硅選擇門，其中選擇門電壓Vsg被施加到其上?？刂崎T28包括多晶硅控制門，其中控制門電壓Vcg被施加到其上。源和漏區(qū)域(30，32)處于各自的源/漏電壓Vsource/Vdrain。在這些表中，Vdd代表正電源電壓，b/c Vt代表位單元閾值電壓，以及“浮動(float)”代表沒有耦接到電壓或地。
表1針對1位存儲用于通過頂部氧化物的擦除的位單元工作電壓

表2針對1位存儲用于通過底部氧化物的擦除的位單元工作電壓

圖2是根據(jù)本公開內(nèi)容的另一實(shí)施例的具有分裂門的非易失性存儲器設(shè)備40的橫截面圖，其中該分裂門具有內(nèi)嵌在電介質(zhì)層中并且位于多晶硅隔離物(spacer-)下面的納米簇。在圖2的實(shí)施例中，設(shè)備40采用由聚乙烯隔離物(poly spacer)形成的控制門52構(gòu)成。因此，可以存儲兩個位，在選擇門44的每側(cè)上有一位。
在一個實(shí)施例中，圖2的設(shè)備40的寫操作具有1-10μA左右的低編程電流和1-10μs左右的快速編程時間。擦除操作以低擦除電流和10-100ms左右的擦除時間對位單元塊進(jìn)行操作。在典型的非易失性存儲器設(shè)備中，選擇門使用50-100氧化物左右的薄門氧化物，其中該薄門氧化物類似于低電壓晶體管氧化物。然而，在本公開內(nèi)容的設(shè)備40中，選擇門44包括具有70-90左右的厚度的高電壓氧化物。這種高電壓氧化物類似于輸入/輸出晶體管(I/O)氧化物。如果位單元阱12被施加+6V或-6V的偏壓，則需要90厚度的氧化物，以便使得能夠分裂位單元阱12和對應(yīng)控制門之間的擦除電壓。
在另一實(shí)施例中，設(shè)備40包括基于納米簇的存儲器器件，具有選擇門晶體管58；薄膜存儲棧，由具有50-70左右的厚度的底部氧化物46、大約20-25％的表面覆蓋度的納米簇層48、以及具有大約50的厚度的高溫氧化物(HTO)的頂部氧化物50組成；以及側(cè)壁隔離物控制門52，位于選擇門44的兩側(cè)，并且位于薄膜存儲(TFS)棧的上面。由于HTO是沉積氧化物，因此頂部氧化物50包括HTO，并且與在低溫氧化物(例如，TEOS)中的大量電子或空穴陷阱場地相比，最小化在沉積氧化物中的電子或空穴陷阱場地的數(shù)目。因此，薄膜存儲棧在位于相應(yīng)的門電極52下面的區(qū)域中且包括頂部氧化物50、納米簇48、以及底部氧化物46。另外，存儲器設(shè)備40被配置成用于源側(cè)注入編程和通過頂部氧化物50的Fowler-Nordheim隧道化擦除。如這里所述的設(shè)備40的各個層和摻雜區(qū)域可以分別使用本技術(shù)領(lǐng)域的公知技術(shù)進(jìn)行制造。
在表3和表4中提供了采用被施加到存儲器設(shè)備40的2位存儲單元上的偏壓的源側(cè)注入的例子。也就是，圖3提供了各種位單元工作電壓，其用于執(zhí)行通過存儲器設(shè)備40的2位存儲單元的頂部電介質(zhì)50、利用Fowler-Nordheim隧道化而執(zhí)行的擦除操作。另外，表4提供了各種位單元工作電壓，其用于執(zhí)行通過存儲器設(shè)備40的2位存儲單元的底部電介質(zhì)46、利用Fowler-Nordheim隧道化而執(zhí)行的擦除操作。讀電流在與寫電流相反的方向上流動。
在圖2的實(shí)施例中，位單元工作電壓如下。存儲器設(shè)備10的位單元阱12包括位單元阱電壓Vpw的p型阱。選擇門44包括多晶硅選擇門，其中選擇門電壓Vsg被施加到其上。控制門52包括多晶硅控制門，其中第一和第二控制門電壓Vcg1、Vcg2分別被施加到其上。源和漏區(qū)域(30，32)分別處于源/漏電壓Vsource/Vdrain。在這些表中，Vdd代表正電源電壓，b/c Vt代表位單元閾值電壓，Vo代表編程閾值電壓，其中用一個或多個電子對納米晶體進(jìn)行充電，以及“浮動”代表沒有耦接到電壓或地。
表3針對2位存儲用于通過頂部氧化物的擦除的位單元工作電壓

表4針對2位存儲用于通過底部氧化物的擦除的位單元工作電壓

圖3是根據(jù)本公開內(nèi)容的另一實(shí)施例的非易失性存儲器設(shè)備70的示意圖。存儲器設(shè)備70包括在多行和多列中排列的位單元陣列，包括根據(jù)這里公開的各個實(shí)施例的位單元，例如以標(biāo)號72、74、76和78表示。存儲器設(shè)備70還包括行解碼器80、列解碼器82、讀出放大器84、以及用于控制行解碼器80和列解碼器82的控制電路88。行解碼器80通過地址輸入端90接收地址信息。列解碼器82通過地址輸入端92接收地址信息。讀出放大器從列解碼器82接收信號信息，并且在數(shù)據(jù)輸出端94上輸出放大的信息或數(shù)據(jù)。行解碼器80對在地址輸入端90上所接收的地址信息進(jìn)行解碼，并且在適當(dāng)?shù)淖志€96、98上輸出信息。列解碼器82對在地址輸入端92上所接收的地址信息進(jìn)行解碼，并且通過位線100、102、104接收信息。
在一個實(shí)施例中，位單元72包括具有選擇門晶體管112和側(cè)壁晶體管114、116的存儲器器件，其中側(cè)壁晶體管114、116位于門晶體管112的對立側(cè)上。側(cè)壁晶體管114和116分別包括電介質(zhì)納米簇薄膜存儲存儲器棧118和120。電介質(zhì)納米簇薄膜存儲存儲器棧118和120包括類似于圖1、2或4的棧。位單元72還包括分別耦接到對應(yīng)位線102和104的源/漏區(qū)域122和124。另外，位單元72還包括耦接到電壓電位Vwell的深阱區(qū)域，如由附圖標(biāo)記126所表示。
圖4是根據(jù)本公開內(nèi)容的另一實(shí)施例的包括淺植入物(implant)(132、134)的非易失性存儲器設(shè)備130的橫截面圖。對于控制門晶體管(54、56)的隔離物器件的電荷中性(charge-neutral)控制門閾值電壓，未作假定。使用在選擇門形成(44)之后執(zhí)行的淺銻或砷植入物(132、134)，相應(yīng)隔離物器件的閾值電壓Vt可以在零伏(0V)之下，從而減輕在讀操作期間對控制門施加偏壓的需要。換句話說，使用砷(As)或銻(Sb)的自對齊(self-aligned)反攙雜(counter doped)植入物在相應(yīng)的隔離物器件下通過可選擇的低溝道滲雜來制造存儲器設(shè)備40。選擇As和Sb的反攙雜物(counter dopant)是由于在后繼的處理步驟中它們基本上不擴(kuò)散的能力。另外，隔離物器件具有大約200-1000埃的溝道區(qū)域，即短溝道器件。從而，降低了隔離物器件的閾值電壓而不降低短溝道隔離物器件的性能特性。
雖然針對特定傳導(dǎo)性類型或電位極性對本發(fā)明進(jìn)行了描述，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，傳導(dǎo)性類型和電位極性可以相反。
在前面說明書中，參照特定實(shí)施例描述了本發(fā)明。然而，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，在不脫離如所附權(quán)利要求所述的本發(fā)明的范圍的情況下，可以進(jìn)行各種修改和改變。從而，說明書和附圖被認(rèn)為是說明性而非限制性的，并且所有這些修改都旨在包括在本發(fā)明的范圍內(nèi)。
上面關(guān)于特定實(shí)施例而描述了好處、其它優(yōu)點(diǎn)和對問題的解決方案。然而，這些好處、優(yōu)點(diǎn)和對問題的解決方案、以及可以產(chǎn)生任何好處、優(yōu)點(diǎn)和解決方案或者使其變得更加明顯的任何單元不應(yīng)當(dāng)被解釋為是任何或所有權(quán)利要求的關(guān)鍵、必需或基本特征或單元。這里所使用的術(shù)語“包括(comprises、comprising)”或者任何其變體旨在涵蓋非排除性包括，使得包括單元列表的處理、方法、產(chǎn)品或設(shè)備不僅僅包括那些單元，而是可以包括未明確列出或?qū)τ谠撎幚?、方法、產(chǎn)品或設(shè)備是內(nèi)在的其它單元。
權(quán)利要求
1.一種對晶體管的電荷存儲位置進(jìn)行放電的方法，該方法包括將第一電壓施加到晶體管的控制門，該控制門具有與該晶體管的選擇門相鄰的至少一部分，其中該晶體管包括電荷存儲位置，該電荷存儲位置包括設(shè)置在位于該控制門之下的在該晶體管的一個結(jié)構(gòu)的電介質(zhì)材料之內(nèi)的納米簇；以及將第二電壓施加到位于該控制門之下的阱區(qū)域，其中施加的第一電壓和施加的第二電壓在該結(jié)構(gòu)的兩端產(chǎn)生電壓差，以便從該電荷存儲位置的納米簇釋放電子。
2.如權(quán)利要求1所述的方法，其中該晶體管包括位于控制門和選擇門之間的電介質(zhì)材料、以及設(shè)置在位于控制門和選擇門之間的電介質(zhì)材料之內(nèi)的納米簇。
3.如權(quán)利要求1所述的方法，還包括在將第一電壓施加到控制門的同時，將第三電壓施加到選擇門，其中第三電壓大約處于從等于第二電壓到等于0伏特的范圍內(nèi)。
4.如權(quán)利要求1所述的方法，其中該晶體管還包括第二控制門，其位于選擇門的相對于前述控制門的相反側(cè)，該晶體管還包括包含有位于晶體管的第二結(jié)構(gòu)的電介質(zhì)材料中的納米簇的第二電荷存儲位置，并且包括位于第二控制門和選擇門之間的電介質(zhì)材料，其中對存儲在第二電荷存儲位置中的電荷進(jìn)行放電包括將第三電壓施加到第二控制門；以及將第四電壓施加到位于第二控制門之下的阱區(qū)域，其中施加的第三電壓和施加的第四電壓在第二結(jié)構(gòu)的兩端產(chǎn)生電壓差，以便從第二電荷存儲位置的納米簇釋放電子。
5.一種包括多個存儲器單元的存儲器陣列，其中每個存儲器單元包括晶體管，其包括控制門，位于襯底之上；選擇門，位于襯底之上，控制門包括與選擇門相鄰的至少一部分；電荷存儲位置，包括設(shè)置在位于控制門和襯底之間的電介質(zhì)材料中的納米簇；位于控制門和選擇門之間的電介質(zhì)材料；襯底中的第一電流端區(qū)域；襯底中的第二電流端區(qū)域；以及襯底中的溝道區(qū)域，位于第一電流端區(qū)域和第二電流端區(qū)域之間，其中控制門位于溝道區(qū)域的至少第一部分之上，并且選擇門位于溝道區(qū)域的至少第二部分之上。
6.如權(quán)利要求5所述的存儲器陣列，其中該多個存儲器單元中的每個存儲器單元的晶體管還包括第二控制門，位于襯底之上且位于選擇門的相對于前述控制門的相反側(cè)；第二電荷存儲位置，包括設(shè)置在位于第二控制門和襯底之間的電介質(zhì)材料中的納米簇；以及位于第二控制門和選擇門之間的電介質(zhì)材料，其中第二控制門位于溝道區(qū)域的至少第三部分之上。
7.如權(quán)利要求5所述的存儲器陣列，其中該多個存儲器單元中的每個存儲器單元的晶體管還包括設(shè)置在位于控制門和選擇門之間的電介質(zhì)材料中的納米簇。
8.一種對位于存儲器陣列的一行中的多個存儲器單元的晶體管的電荷存儲位置進(jìn)行放電的方法，該方法包括將第一電壓施加到字線，其中位于存儲器陣列的一行中的多個存儲器單元的每個存儲器單元包括具有電荷存儲位置的晶體管，該電荷存儲位置包括設(shè)置在位于該晶體管的控制門和襯底之間的電介質(zhì)材料中的納米簇，其中該多個存儲器單元中的每個存儲器單元的晶體管的控制門耦接到字線并且位于襯底之上，其中該多個存儲器單元中的每個存儲器單元的晶體管的控制門的至少一部分與該晶體管的選擇門相鄰，其中電介質(zhì)材料位于控制門和選擇門之間；以及將第二電壓施加到襯底中的阱區(qū)域，其中對于多個存儲器單元中的每個存儲器單元的晶體管，施加的第一電壓和施加的第二電壓在具有位于其中的電荷存儲位置的納米簇的電介質(zhì)材料兩端產(chǎn)生電壓差，以便從電荷存儲位置的納米簇釋放電子。
9.如權(quán)利要求8所述的方法，還包括在將第一電壓施加到第一字線的同時，將第三電壓施加到第二字線，其中第二字線耦接到該多個存儲器單元中的每個存儲器單元的晶體管的選擇門，其中第三電壓大約處于從等于第二電壓到等于0伏特的范圍內(nèi)。
10.如權(quán)利要求8所述的方法，其中該多個存儲器單元中的每個存儲器單元的晶體管還包括第二控制門，其位于選擇門的相對于前述控制門的相反側(cè)，該多個存儲器單元中的每個存儲器單元的晶體管還包括第二電荷存儲位置，其包括設(shè)置在位于該晶體管的第二控制門和襯底之間的電介質(zhì)材料中的納米簇，并且該晶體管包括位于第二控制門和選擇門之間的電介質(zhì)材料，其中該多個存儲器單元中的每個存儲器單元的晶體管的第二控制門耦接到第二字線，其中對存儲在該多個存儲器單元中的每個存儲器單元的晶體管的第二電荷存儲位置中的電荷進(jìn)行放電包括將第三電壓施加到第二字線；以及將第四電壓施加到襯底中的阱區(qū)域，其中對于該多個存儲器單元中的每個存儲器單元的晶體管，施加的第三電壓和施加的第四電壓在具有位于其中的第二電荷存儲位置的納米簇的電介質(zhì)材料的兩端產(chǎn)生電壓差，以便從第二電荷存儲位置的納米簇釋放電子。
全文摘要
本發(fā)明公開一種對非易失性存儲器的晶體管(10)的電荷存儲位置進(jìn)行放電的方法，包括分別對該晶體管的控制門(28)和阱區(qū)域(12)施加第一和第二電壓。將第一電壓施加到該晶體管的控制門，其中控制門具有與該晶體管的選擇門(18)相鄰的至少一部分。該晶體管包括電荷存儲位置(24)，其具有位于控制門之下的該晶體管的一個結(jié)構(gòu)的電介質(zhì)材料(22、26)之內(nèi)的納米簇(24)。最后，將第二電壓施加到位于控制門之下的阱區(qū)域(12)。施加的第一電壓和第二電壓在該結(jié)構(gòu)的兩端產(chǎn)生電壓差，以便從電荷存儲位置的納米簇釋放電子。
文檔編號G11C16/06GK1816883SQ200480019272
公開日2006年8月9日 申請日期2004年7月13日 優(yōu)先權(quán)日2003年7月31日
發(fā)明者歐文·J·普林茲 申請人:飛思卡爾半導(dǎo)體公司