專(zhuān)利名稱(chēng)：用于連接監(jiān)測(cè)集成電路制造的測(cè)試結(jié)構(gòu)或線(xiàn)性陣列的方法和配置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及測(cè)量和評(píng)估集成電路制造工藝中與工藝和設(shè)計(jì)相關(guān)的統(tǒng)計(jì)變 化的方法，用以確定它們的來(lái)源和它們對(duì)產(chǎn)品產(chǎn)量和性能的影響。
背景技術(shù)：
隨機(jī)缺陷(例如微粒)能引起電學(xué)上可測(cè)量的缺陷(致命缺陷)，這取 決于芯片布局以及缺陷的所在層和位置。取決于布局和制造工藝步驟的特定 結(jié)合， 一些布局幾何也能引起系統(tǒng)缺陷。隨機(jī)和系統(tǒng)缺陷造成與制造有關(guān)的 芯片故障。因此，正如Staper， C. H.和Rosner， R. J.在IEEE Transactions on Semiconductor Manufacturing, pp. 95-102， Vol. 8， No. 2， 1995 (半 導(dǎo)體制造IEEE學(xué)報(bào)1995年第2期第8巻第95-102頁(yè))的"Integrated Circuit Yield Management and Yield Analysis: Development and Implementation(集成電路的產(chǎn)量管理和產(chǎn)量分析發(fā)展和實(shí)現(xiàn))"中所描述的，研究隨機(jī) 和系統(tǒng)缺陷對(duì)于產(chǎn)量的提高和工藝步驟與產(chǎn)品芯片的質(zhì)量控制很重要。很多測(cè)試結(jié)構(gòu)如通道或接觸鏈、蛇形和梳形線(xiàn)等已被描述用于檢測(cè)缺陷， 例如Ipri, A. C.和Sarace， J. C.在RCA Review, pp. 323-350， Volume 38， Number 3， S印tember 1977 ( RCA綜述，1977年9月第3期第38巻第323-350 頁(yè))的"Integrated Circuit Process and Design Rule Evaluation Techniques(集成電路工藝和設(shè)計(jì)規(guī)則評(píng)價(jià)技術(shù))，，以及Buehler， M. G.在VLSI Electronics Microstructure Science, pp. 529—576, Vol 9， Chapter 9，Academic Press, 1983 ( 1983年學(xué)術(shù)出版社的VLSI電子孩i結(jié)構(gòu)科學(xué)的第9章 第9巻第529-576頁(yè))的"Microelectronic Test Chips for VLSI Electronics(VLSI電子器件的微電子測(cè)試芯片)，，，它們二者并入本文作為參考。例如 描述在Doong， K. 、 Cheng， JT.和Hsu， C.的 International Symposium on Semiconductor Manufacturing, 1999 ( 1999年半導(dǎo)體制造國(guó)際i侖壇)的"Design and Simulation of Addressable Fault Site Test Structure for IC Process Control Monitor (用于IC工藝控制監(jiān)視器的可定位缺陷位置測(cè) 試結(jié)構(gòu)的設(shè)計(jì)和模擬)"中的兩種平行通道鏈并入本文作為參考。能檢測(cè)開(kāi) ^各和短路的多重交叉的通道鏈描述于Hess， C.和Weiland， L. H.在IEEE Transactions on Semiconductor Manufacturing, pp. 27—34， Vol. 9， No. 1， 1996 (半導(dǎo)體制造IEEE學(xué)報(bào)1996年第1期第9巻第27-34頁(yè))中的"Influence of Short Circuits on Data of Contact & Via Open Circuits Determined by a Novel Weave Test Structure (短路對(duì)通過(guò)新的組合測(cè)試 結(jié)構(gòu)測(cè)定的接觸和通道鏈數(shù)據(jù)的影響)，，，其并入本文作為參考。為了表征 隨機(jī)缺陷的密度和尺寸分布， 一疊套(NEST)測(cè)試結(jié)構(gòu)描述于Hess， C.、 Stashower， D. 、 Stine， B. E. 、 Wei land, L H. 、 Verma， G. 、 Miyamoto, K.和Inoue， K.在IEEE Transactions on Semiconductor Manufacturing, pp. 330-337， Vol. 14， No. 4， 2001 (半導(dǎo)體制造IEEE學(xué)報(bào)2001年第4期第14 巻第330-337頁(yè))中的"Fast Extraction of Defect Size Distribution Using a Single Layer Short Flow NEST Structure (利用單層短路流疊套結(jié)構(gòu)快 速獲取缺陷尺寸分布)"，其并入本文作為參考。但是，所有這些測(cè)試結(jié)構(gòu)都連接到各自的焊盤(pán)(pad)以用于測(cè)試。每層 需要多于IOOO個(gè)不同設(shè)計(jì)的測(cè)試結(jié)構(gòu)以實(shí)現(xiàn)產(chǎn)量和性能改進(jìn)，例如詳細(xì)描述 于名稱(chēng)為System and Method for Product Yield Prediction (產(chǎn)品產(chǎn)量予員 測(cè)的系統(tǒng)和方法)美國(guó)專(zhuān)利6，449， 749和2003年1月2日遞交的名稱(chēng)為YIELD IMPROVEMENT (產(chǎn)量提高)的美國(guó)臨時(shí)申請(qǐng)60/437， 922, 二者都并入本文作為
參考。如果測(cè)試結(jié)構(gòu)都連接到各自的焊盤(pán)以用于測(cè)試，則將所有那些測(cè)試結(jié) 構(gòu)置于單個(gè)測(cè)試芯片上是非常困難或不可能的，因?yàn)闆](méi)有足夠的區(qū)域放置所有那些焊盤(pán)。焊盤(pán)共用的方法被用于定位和訪問(wèn)各個(gè)測(cè)試結(jié)構(gòu)，顯著地減少 了所需的用于測(cè)試的焊盤(pán)數(shù)量。為此，單個(gè)的通道置于一無(wú)源陣列中，這里每一通道連接到唯一的兩線(xiàn)組，例如詳細(xì)描述在Walton, A. J. 、 Ward, D. ， Robertson, J. M.和Holwill R. J.在19th European Solid State Device Research Conference ESSDERC ，89， Springer Verlag， 1989 ( 1989年Springer Verlag的19世紀(jì)歐洲固態(tài) 設(shè)備研究會(huì)議ESSDERC ，89)中的"A Novel Approach for an Electrical Vernier to Measure Mask Misalignment (電子微調(diào)裝置測(cè)量才莫才反偏差的新 方法)"，其并入本文作為參考。但Walton等人要求在這種陣列中的所有的 結(jié)構(gòu)(在此情況下為單個(gè)通道)相同。如果有人在這種陣列中設(shè)置不同設(shè)計(jì) 的測(cè)試結(jié)構(gòu)，則測(cè)試程序會(huì)失敗。該陣列還不允許任何快速數(shù)字測(cè)試。一類(lèi)似的陣列由Hess， C. 、 Stine, B. E. 、 Weiland, L. H. 、 Mitchell, T. 、 Karnett, M.和Gardner, K.描述在Proc. International Conference on Microelectronic Test Structures (ICMTS)， Cork (Ireland), 2002 (2002 年科克(愛(ài)爾蘭)微電子測(cè)試結(jié)構(gòu)國(guó)際會(huì)議(ICMTS)記錄)中的"Passive Multiplexer Test Structure For Fast and Accurate Contact and Via Fail Rate Evaluation (用于快速和準(zhǔn)確的接觸和通道故障率評(píng)價(jià)的無(wú)源多路測(cè)試 結(jié)構(gòu))"，其并入本文作為參考。它將長(zhǎng)通道鏈置于一陣列中以減小巨大的 鏈電阻以用于測(cè)試。快速的數(shù)字測(cè)試是可能的，但該陣列內(nèi)所有的測(cè)試結(jié)構(gòu) 也必須相同。該項(xiàng)技術(shù)對(duì)于要將不同設(shè)計(jì)的測(cè)試結(jié)構(gòu)置于一測(cè)試芯片內(nèi)是無(wú) 濟(jì)于事的。以上提到的無(wú)源陣列可由 一晶體管來(lái)擴(kuò)展，其設(shè)置成串連到每一測(cè)試結(jié) 構(gòu)，例如描述于Walton, A. J. 、 Gammie， W. 、 Marrow, D. 、 Stevenson, J. T. M.和Holwill， R. J.在International Conference on Microelectronic TestStructures, San Diego， (USA), 1990 ( 1990年(美國(guó))圣地亞哥孩t電子測(cè) 試結(jié)構(gòu)國(guó)際會(huì)議)中的"A novel Approach for Reducing the Area Occupied by Contact Pads on Process Control Chips (—種減少工藝控制芯片上接 觸焊盤(pán)所占面積的新方法)"，其并入本文作為參考。以上提到的方法中沒(méi)有一種允許結(jié)構(gòu)在多層中在彼此之上堆疊以便有效 地利用10個(gè)或更多的通路層，該通路層通常用于半導(dǎo)體制造中。此外，所有 這些陣列只能調(diào)查開(kāi)路故障，如果還要調(diào)查短路則沒(méi)有用處。Hess， C. 、 Weiland， L. H.和Bornefeld， R.在Proc. VLSI Multilevel Interconnection Conference (VMIC)， pp. 163-168， Santa Clara (USA), 1997 ( 1997年(美國(guó))圣克拉拉的VLSI多層面相互連接會(huì)議(ICMTS)記錄的 第 163-168 頁(yè))中的 "Customized Checkerboard Test Structures to Localize Irvterco匿ction Point Defects (棋盤(pán)格故領(lǐng)'H式結(jié)構(gòu)定位相互連 接點(diǎn)缺陷)，，以及Hess， C.和Weiland， L. H.在Proc. International Conference on Microelectronic Test Structures (ICMTS), pp. 51-56， Naxa (Japan), 1995 ( 1995年奈良(日本)的微電子測(cè)試結(jié)構(gòu)國(guó)際會(huì)議(ICMTS) 記錄的第51-56頁(yè))中的"Defect Parameter Extraction in Backend Process Steps using a Multilayer Checkerboard Test Structure (利用多層才其盤(pán) 格紋測(cè)試結(jié)構(gòu)在后端工藝步驟中的缺陷參數(shù)獲取)"描述了一種改變線(xiàn)對(duì)的 方法，二者并入本文作為參考。采用這些方法可在減少數(shù)量的焊盤(pán)內(nèi)設(shè)置^艮 多測(cè)試結(jié)構(gòu)，以用于調(diào)查短路。不需要有源器件，可將多個(gè)結(jié)構(gòu)在無(wú)限制數(shù) 量的通路層上置于彼此之上。遺憾的是，這些方法只限于短路，并且在解決 出現(xiàn)在一個(gè)以上的測(cè)試結(jié)構(gòu)中的多個(gè)缺陷方面存在問(wèn)題，例如報(bào)道于Hess, C. 和Weiland， H.在Proc. International Conference on Microelectronic Test Structures (ICMTS), pp. 141-146, Kanazawa (Japan), 1998 ( 1998 年(日本)金澤微電子測(cè)試結(jié)構(gòu)國(guó)際會(huì)議(ICMTS)記錄的第141-146頁(yè))中 的"Strategy to Disentangle Multiple Faults to Identify Random Defects within Test Structures (解決多個(gè)缺陷以鑒別測(cè)試結(jié)構(gòu)內(nèi)隨機(jī)缺陷的策 略)"，其并入本文作為參考。例如Hess， C.和Weiland, L. H.在IEEE Transactions on Semiconductor Manufacturing, pp. 194-203， Vol. 11， No. 2， 1998 (半導(dǎo)體制造IEEE學(xué) 報(bào)的1998年第2期第11巻第194-203頁(yè))的"Harp Test Structure to Electrically Determine Size Distributions of Killer Defects (用于電 學(xué)測(cè)定致命缺陷的尺寸分布的豎琴測(cè)試結(jié)構(gòu))"中詳細(xì)描述的，一種測(cè)試結(jié) 構(gòu)已被引入調(diào)查多層內(nèi)的缺陷密度以及尺寸分布。它采用改變線(xiàn)對(duì)的相同方 法。盡管這種方法在解決多重缺陷方面沒(méi)有問(wèn)題，但仍然只能在短路方面使 用。Hess， C.和Weiland， L. H.在Proc. International Conference on Microelectronic Test Structures (ICMTS), pp. 152-159, San Diego (USA), 1994 ( 1994年(美國(guó))圣地亞哥微電子測(cè)試結(jié)構(gòu)國(guó)際會(huì)議(ICMTS)記錄的第 152-159頁(yè))的"Drop in Process Control Checkerboard Test Structure for Efficient Online Process Characterization and Defect Problem Debugging (用于有效在線(xiàn)工藝表征和缺陷問(wèn)題調(diào)試的工藝控制棋盤(pán)格紋測(cè)試結(jié)構(gòu)中的 傳輸線(xiàn))"中描述的，改變線(xiàn)^各的方法已與一二極管陣列結(jié)合，其并入本文 作為參考。Hess， C. 、 Weiland， L. H. 、 Lau， G.和Si畫(huà)eit, P.在Proc. International Conference on Microelectronic Test Structures (ICMTS), 卯.55-60， Trento (Italy), 1996 ( 1996年(意大利)特蘭托微電子測(cè)試結(jié) 構(gòu)國(guó)際會(huì)議(ICMTS)記錄的第55-60頁(yè))的"Control of Application Specific Interconnection on Gate Arrays Using an Active Checkerboard Test Structure (采用有源棋盤(pán)格紋測(cè)試結(jié)構(gòu)控制門(mén)陣列上的特定相互連 接)，，中描述了一種基于晶體管的更加先進(jìn)的方法，其并入本文作為參考。 盡管現(xiàn)在可評(píng)價(jià)在多層中置于彼此之上的測(cè)試結(jié)構(gòu)中開(kāi)路和短路，解決多重 短路缺陷依然是一個(gè)問(wèn)題。如果使用不同設(shè)計(jì)的測(cè)試結(jié)構(gòu)，這更是一個(gè)問(wèn)題，
因?yàn)槿绻骄吭O(shè)計(jì)規(guī)則邊緣，其中的一些會(huì)一直停止作用。采用一些提到的方法多種測(cè)試結(jié)構(gòu)可置于共用的焊盤(pán)內(nèi)，到目前為止這些方法可在Doong， K. 、 Hsieh， S. 、 Lin, S. 、 Shen, B. Cheng，丄、Hess, C.、 Weiland， L 和 Hsu， C. 的 IEEE Transactions on Semiconductor Manufacturing, pp. 338-355， Vol. 14， No. 4， 2001 (半導(dǎo)體制造IEEE學(xué) 報(bào)2001年第4期第14巻第338-355頁(yè))中的"Addressable Failure Site Test Structures (AFS-TS) for CMOS Processes: Design Guidelines, Fault Simulation, and Implementation (用于CMOS工藝的可定位的故障位點(diǎn)測(cè)試 結(jié)構(gòu)(AFS-TS):設(shè)計(jì)指導(dǎo)、缺陷模擬和應(yīng)用)"中找到，其并入本文作為 參考。遺憾的是，沒(méi)有測(cè)試結(jié)構(gòu)的堆疊，如果可獲得IO個(gè)或更多的通路層， 這在測(cè)試芯片的面積利用方面是非常低效的。如Ward, D. 、 Walton, A. J. 、 Gammie, W. G.和Holwill， R. J.在 International Conference on Microelectronic Test Structures 1992, San Diego (USA), 1992 ( 1992年(美國(guó))圣地亞哥1992年樣i電子測(cè)試結(jié)構(gòu)國(guó)際 會(huì)議)的The Use of a Digital Multiplexer to Reduce Process Control Chip Pad Count (應(yīng)用數(shù)字復(fù)用器減少工藝控制芯片焊盤(pán)的數(shù)量)"中描述的，正 將復(fù)用器電路用于定位測(cè)試結(jié)構(gòu)，其已并入本文作為參考。但是，這些測(cè)試 結(jié)構(gòu)需要復(fù)用器電路無(wú)故障工作。因此，需要一穩(wěn)定實(shí)用的制造工藝，這使 這種方法不適于新半導(dǎo)體工藝的早期發(fā)展階段。這種技術(shù)不允許通過(guò)復(fù)用器 電路實(shí)施任何的模擬電阻和滲漏測(cè)量，這需要表征所謂的軟缺陷。盡管以上描述的這些方法具有共同點(diǎn)，即它們將現(xiàn)有的測(cè)試結(jié)構(gòu)如平行 線(xiàn)、通道鏈、蛇形和梳形等如此設(shè)置以便減少用于測(cè)試的焊盤(pán)數(shù)目。但是， 在如何使用這些方法方面有很大的局限性，這妨礙了它們的廣泛使用。除了使用測(cè)試結(jié)構(gòu)，基于SRAM或ROM的測(cè)試芯片也被開(kāi)發(fā)用于缺陷檢測(cè) 和工藝表征，例如Khare， J. 、 Maly， W. 、 Gri印，S.和SchmiU-Landsiedel， D.在International Conference on Microelectronic Test Structures, SanDiego, USA, 1999 ( 1999年美國(guó)圣地亞哥微電子測(cè)試結(jié)構(gòu)國(guó)際會(huì)議)的 "SRAM-based Extraction of Defect Characteristics (基于SRAM的缺陷 特征獲取)"中描述的，其并入本文作為參考。這種測(cè)試結(jié)構(gòu)采用解碼器和 同樣復(fù)雜電路定位記憶單元。只有那些邏輯塊工作時(shí)沒(méi)有故障，才可在記憶 單元中檢測(cè)到缺陷。除此之外，指定特定層中的布局對(duì)象的記憶單元缺陷是 非常困難的，并且有時(shí)是無(wú)法做到的，而這對(duì)于工藝表征和良好產(chǎn)量及性能 改進(jìn)是重要的。此外，記憶單元每層具有非常均一的布局和臨域以及特定的 每層布局對(duì)象的密度，這不一定能反映出隨機(jī)邏輯布局設(shè)計(jì)的幾何學(xué)。最后， 該方法不能讓人將模擬電阻和滲漏測(cè)量應(yīng)用到一個(gè)特定的記憶單元。 需要更加有效的方法將測(cè)試結(jié)構(gòu)置于測(cè)試芯片內(nèi)。發(fā)明內(nèi)容在一些實(shí)施方式中，測(cè)試芯片包括至少一個(gè)具有一mxn區(qū)域陣列的層面， 這里m和n為整數(shù)。每一區(qū)域能包括至少一個(gè)測(cè)試結(jié)構(gòu)。至少一些所述區(qū)域 包括各自的測(cè)試結(jié)構(gòu)。所述層面在一第一方向具有m+l根驅(qū)動(dòng)線(xiàn)。連接所述m +1根驅(qū)動(dòng)線(xiàn)，以向所有的測(cè)試結(jié)構(gòu)共同提供輸入信號(hào)。所述層面在一第二方 向設(shè)有4n根接收線(xiàn)。連接所述4n根接收線(xiàn)以共同接收來(lái)自所有的測(cè)試結(jié)構(gòu) 的輸出信號(hào)。所述的測(cè)試結(jié)構(gòu)如此排列和連接，以至于每一所述結(jié)構(gòu)能采用 所述m+1根驅(qū)動(dòng)線(xiàn)和4n根接收線(xiàn)獨(dú)立地定位以用于測(cè)試。在一些實(shí)施方式中，測(cè)試芯片包括至少一個(gè)具有一區(qū)域陣列的層面。每 一區(qū)域能包括至少 一個(gè)測(cè)試結(jié)構(gòu)。至少 一些所述區(qū)域包括各自的測(cè)試結(jié)構(gòu)。 所述層面具有數(shù)根向所述測(cè)試結(jié)構(gòu)提供輸入信號(hào)的驅(qū)動(dòng)線(xiàn)。所述層面具有數(shù) 根從所述測(cè)試結(jié)構(gòu)接收輸出信號(hào)的接收線(xiàn)。所述層面具有數(shù)個(gè)器件用于控制 電流方向。每一測(cè)試結(jié)構(gòu)通過(guò)一所述器件的第一個(gè)連接到至少一根所述驅(qū)動(dòng) 線(xiàn)。每一測(cè)試結(jié)構(gòu)通過(guò)一所述器件的第二個(gè)連接到至少一根所述接收線(xiàn)，以 至于每一測(cè)試結(jié)構(gòu)能利用所述驅(qū)動(dòng)線(xiàn)和接收線(xiàn)獨(dú)立地定位以用于測(cè)試。
在一些實(shí)施方式中，測(cè)試芯片包括至少一個(gè)包括具有m列和n行的一區(qū) 域陣列的層面，這里m和n為整數(shù)。每一區(qū)域能包括至少一個(gè)測(cè)試結(jié)構(gòu)。至 少所述區(qū)域中的一些包括各自的測(cè)試結(jié)構(gòu)。所述層面在一第一方向設(shè)有m+l 根驅(qū)動(dòng)線(xiàn)，所述m列置于所述m+l根驅(qū)動(dòng)線(xiàn)的相鄰線(xiàn)之間。每一測(cè)試結(jié)構(gòu)具 有通過(guò)二極管、晶體管或可控開(kāi)關(guān)連接到所述驅(qū)動(dòng)線(xiàn)中相應(yīng)的兩根的輸入端。 所述m+l根驅(qū)動(dòng)線(xiàn)共同向所有的測(cè)試結(jié)構(gòu)提供輸入信號(hào)。所述層面在一第二 方向具有4n根接收線(xiàn)。所述n行的每一行置于其第一側(cè)上的所述4n根接收 線(xiàn)的相應(yīng)的第一對(duì)和其第二側(cè)上的所述接收線(xiàn)的相應(yīng)的第二對(duì)之間。每一測(cè) 試結(jié)構(gòu)具有經(jīng)由相應(yīng)的二極管、晶體管或可控開(kāi)關(guān)連接到所述測(cè)試結(jié)構(gòu)的第 一和第二側(cè)上所述接收線(xiàn)中相應(yīng)線(xiàn)的第一和第二輸出端，以便所述的4n接收線(xiàn)共同接收來(lái)自所有測(cè)試結(jié)構(gòu)的輸出信號(hào)，由此每一所述測(cè)試結(jié)構(gòu)能獨(dú)立地 定位以用于測(cè)試。在一些實(shí)施方式中，測(cè)試芯片包括具有n個(gè)區(qū)域的至少一層，這里n為 整數(shù)。每一區(qū)域能包括至少一個(gè)測(cè)試結(jié)構(gòu)。至少一些所述區(qū)域包括各自的測(cè) 試結(jié)構(gòu)，每個(gè)包括一m根平行線(xiàn)的疊套，這里m為整數(shù)。所述至少一層具有m 根驅(qū)動(dòng)線(xiàn)。連接所述m根驅(qū)動(dòng)線(xiàn)以向每一疊套中的所述m根平行線(xiàn)的各根提 供輸入信號(hào)。所述至少一層具有至少2n根接收線(xiàn)。連接所述至少2n根接收 線(xiàn)以共同接收來(lái)自所有測(cè)試結(jié)構(gòu)的輸出信號(hào)。所述測(cè)試結(jié)構(gòu)如此排列和連接 到所述m根驅(qū)動(dòng)線(xiàn)和至少2n根接收線(xiàn)，以至于任何所述疊套中的一短^^或開(kāi) 路缺陷的存在能被鑒別出來(lái)。


圖1為顯示四個(gè)可包括在示例性測(cè)試芯片內(nèi)的不同類(lèi)型結(jié)構(gòu)的示意圖。 圖2為顯示測(cè)試結(jié)構(gòu)的陣列的示意圖，具有驅(qū)動(dòng)和接收線(xiàn)以獨(dú)立地定位 每一測(cè)試結(jié)構(gòu)，其中電流方向控制器件為二極管。圖3為顯示用于圖2陣列的驅(qū)動(dòng)線(xiàn)和接收線(xiàn)間映射的示意圖。 圖4A為具有測(cè)試結(jié)構(gòu)的陣列的測(cè)試芯片的示意圖。 圖4B為圖4A的芯片內(nèi)一個(gè)子芯片的放大圖，包括定位有二極管的布局。 圖5為顯示圖4B顯示的子芯片內(nèi)到二極管的連接的示意圖。 圖6為顯示數(shù)個(gè)層面內(nèi)用于堆疊的測(cè)試結(jié)構(gòu)的連接的示意圖。 圖7為顯示用于數(shù)個(gè)平行線(xiàn)疊套的驅(qū)動(dòng)和接收線(xiàn)的示意圖。 圖8A和8B為用于兩層子芯片的設(shè)計(jì)的示意圖，其中至少一層為垂直方 向(圖8A)和至少一層為水平方向(圖8B)。 圖9為顯示垂直和水平層如何堆疊的示意圖。 圖IO為顯示具有堆疊的疊套層的測(cè)試芯片的示意圖。 圖IIA和IIB為適于顯示在圖1-IO的陣列或矩陣疊套的二極管對(duì)的示意圖。圖12為用于圖1-10中顯示的陣列或矩陣疊套的測(cè)試方法的示意圖，采 用圖12的二極管。圖13為適于用在圖1-10中顯示的陣列或矩陣疊套的晶體管對(duì)的示意圖。 圖14為用于圖1-10中顯示的陣列或矩陣疊套的測(cè)試方法的示意圖，采用圖13的二極管。圖15A為顯示測(cè)試芯片如圖IO的芯片中堆疊矩陣疊套層的邊緣正視圖。 圖15B為顯示測(cè)試芯片如圖4A的芯片中堆疊陣列層面的邊緣正視圖。 圖16為顯示用于疊套線(xiàn)通過(guò)器件到MATRIX NEST的堆疊層的驅(qū)動(dòng)線(xiàn)的示例性通路(routing)示意圖。圖17為顯示用于疊套線(xiàn)通過(guò)器件到MATRIX NEST的一和多層堆疊的疊套線(xiàn)的接收線(xiàn)的的示例性通路示意圖。
具體實(shí)施方式
于2003年10月15遞交的美國(guó)臨時(shí)專(zhuān)利申請(qǐng)60/511， 535在整體上作為 參考并入本文，如同這里完整闡明的。
這里對(duì)示例性具體實(shí)施方式
的描述應(yīng)該與附圖聯(lián)系起來(lái)閱讀，這些附圖 應(yīng)認(rèn)為是整個(gè)書(shū)面說(shuō)明書(shū)的一部分。在說(shuō)明書(shū)中，比較性術(shù)語(yǔ)如"較低"、 "較高"、"右，，、"左"、"水平的"、"垂直的"、"之上，，、"之下"、 "頂部"和"底部"以及它們的衍生詞(如"水平地"、"向下地"、"向 上地"等)應(yīng)認(rèn)為是指當(dāng)時(shí)描述的或所討論附圖顯示的方向。這些相對(duì)性術(shù) 語(yǔ)是為了說(shuō)明的方便，并非要求設(shè)備以特定方向構(gòu)造或操作。表現(xiàn)多層半導(dǎo)體制造過(guò)程的特征，不是必須要求引進(jìn)或創(chuàng)造新穎的測(cè)試 結(jié)構(gòu)來(lái)檢測(cè)缺陷，而是希望提供有效的方法在測(cè)試芯片內(nèi)放置現(xiàn)有的或新的測(cè)試結(jié)構(gòu)以實(shí)現(xiàn) 高度焊盤(pán)共享，用于最有效地使用測(cè)試芯片面積 增加每一測(cè)試芯片上測(cè)試結(jié)構(gòu)的數(shù)量 用于定位測(cè)試結(jié)構(gòu)并能測(cè)量這些測(cè)試結(jié)構(gòu)的電子器件的微不足道的影 響，優(yōu)選通過(guò)使用初級(jí)器件而不是復(fù)雜的解碼和模擬電路實(shí)現(xiàn) 優(yōu)選僅采用單個(gè)原始設(shè)備的定位邏輯，以便測(cè)試芯片即使在一新半導(dǎo) 體制造過(guò)程的早期開(kāi)發(fā)階段也能使用 能夠使用用于測(cè)試的廣泛焊盤(pán)共享獨(dú)立地定位和進(jìn)入一套測(cè)試結(jié)構(gòu)內(nèi) 的每一測(cè)試結(jié)構(gòu) 能夠清楚地區(qū)分和解開(kāi)所有連接到測(cè)試共享焊盤(pán)的測(cè)試結(jié)構(gòu)的所有開(kāi) 路和短路，它們可能出現(xiàn)在一個(gè)或一個(gè)以上測(cè)試結(jié)構(gòu)，用于所有連接到共享 焊盤(pán)的測(cè)試結(jié)構(gòu)以進(jìn)^f于測(cè)試 能夠在彼此的頂部在第三維上堆疊測(cè)試結(jié)構(gòu)以便最充分利用測(cè)試芯片面積 能夠采用廣泛的測(cè)試焊盤(pán)共享應(yīng)用測(cè)試結(jié)構(gòu)的模擬和數(shù)字測(cè)試 能夠采用用于測(cè)試的廣泛的悍盤(pán)共享快速和準(zhǔn)確地測(cè)試各個(gè)測(cè)試結(jié)構(gòu) 能夠采用用于測(cè)試的廣泛的焊盤(pán)共享快速測(cè)試和檢測(cè)斷開(kāi)和短^各 能夠采用用于測(cè)試的廣泛的焊盤(pán)共享準(zhǔn)確地測(cè)量各個(gè)測(cè)試結(jié)構(gòu)的電阻
和滲漏 當(dāng)兩有意分開(kāi)線(xiàn)間的滲漏超過(guò)目標(biāo)規(guī)格值的多個(gè)數(shù)量級(jí)以上時(shí)，能夠 檢測(cè)硬(或"死")短路故障 當(dāng)兩有意分開(kāi)線(xiàn)間的滲漏例如小于目標(biāo)規(guī)^M直的一個(gè)數(shù)量級(jí)以上時(shí)， 能夠檢測(cè)軟短路故障 當(dāng)沿有意連接線(xiàn)的電阻為目標(biāo)規(guī)才^f直的多個(gè)數(shù)量級(jí)以上時(shí)，能夠4企測(cè) 硬(或"死，，)短路故障 當(dāng)沿有意連接線(xiàn)的電阻例如小于目標(biāo)規(guī)格值的一個(gè)數(shù)量級(jí)以上時(shí)，能 夠檢測(cè)軟短路故障本發(fā)明的一些實(shí)施方式中，測(cè)試芯片包括至少一個(gè)具有區(qū)域陣列的層面。 每一區(qū)域能夠包括至少一個(gè)測(cè)試結(jié)構(gòu)。至少一些區(qū)域包括各自的測(cè)試結(jié)構(gòu)。 所述層面具有數(shù)根提供輸入信號(hào)到測(cè)試結(jié)構(gòu)的驅(qū)動(dòng)線(xiàn)。所述層面具有數(shù)根從 測(cè)試結(jié)構(gòu)接收輸出信號(hào)的接收線(xiàn)。所述層面具有數(shù)個(gè)用于控制電流方向的器 件。每一測(cè)試結(jié)構(gòu)通過(guò)一所述器件的第一個(gè)連接到至少一根驅(qū)動(dòng)線(xiàn)。每一測(cè) 試結(jié)構(gòu)通過(guò)一所述器件的第二個(gè)連接到至少一根接收線(xiàn)，以至于每一測(cè)試設(shè) 備能利用驅(qū)動(dòng)線(xiàn)和接收線(xiàn)獨(dú)立地定位用于測(cè)試。這里公開(kāi)的實(shí)施方式以雙二極管(或晶體管或可控開(kāi)關(guān))陣列為特征， 該陣列允許將獨(dú)立的測(cè)試結(jié)構(gòu)置于半導(dǎo)體制造過(guò)程的不限數(shù)量層中，由此允 許對(duì)每一用于快速和準(zhǔn)確的電阻和滲漏測(cè)量的測(cè)試結(jié)構(gòu)的定位，包括明確地 將檢測(cè)到的硬和軟開(kāi)路以及硬和軟短路指定到包含缺陷的測(cè)試結(jié)構(gòu)和層?？紤]到其中用于減少焊盤(pán)數(shù)目的疊套配置，2002年3月12日遞交的、以 W0 02/073661公開(kāi)的PCT/US02/07409 ( 2003年9月12日遞交的美國(guó)國(guó)家階 段專(zhuān)利申請(qǐng)10/471， 775 )以整體作為參考并入本發(fā)明。測(cè)試芯片可包括通常使用的簡(jiǎn)單測(cè)試結(jié)構(gòu)例如梳形、蛇形和梳形或通道 和接觸鏈路。這些結(jié)構(gòu)通常具有多至4個(gè)端點(diǎn)用于測(cè)試，如圖1A-1D中可看 到的。例如圖1A顯示了雙通道/接觸鏈100。對(duì)于雙通道/接觸鏈100,在兩
鏈100a和100b間的短路可沿端點(diǎn)dl到r2測(cè)量，而一個(gè)鏈100a的開(kāi)路可沿 端點(diǎn)dl到rl測(cè)量。圖1B顯示了蛇形和梳形結(jié)構(gòu)102。對(duì)于蛇形和梳形結(jié)構(gòu)102,可沿端點(diǎn) dl到r2或d2到rl測(cè)量短路，而可沿端點(diǎn)dl到rl測(cè)量通路100a中的開(kāi)路。圖1C顯示了單通道/接觸鏈104。單通道/接觸鏈104，可沿端點(diǎn)dl到rl 測(cè)量開(kāi)路。圖1C顯示了具有鄰域結(jié)構(gòu)的單通道/接觸鏈106。對(duì)于具有鄰域結(jié)構(gòu)的單 通道/接觸鏈106，可沿端點(diǎn)dl到r2或d2到rl測(cè)量其間的短路，而可沿端 點(diǎn)dl到rl測(cè)量通路106a中的開(kāi)路。顯示在圖1A-1D中的任何結(jié)構(gòu)可用在測(cè) 試芯片的前端線(xiàn)(FEOL)或后端線(xiàn)(BEOL)層面。這里公開(kāi)的實(shí)施方式包括在每一測(cè)試結(jié)構(gòu)仍進(jìn)行單獨(dú)地測(cè)試時(shí)可節(jié)省焊 盤(pán)的測(cè)試結(jié)構(gòu)。為此，在一些實(shí)施方式中，這些結(jié)構(gòu)排列成圖2中看到的行 和列的陣列。圖2中測(cè)試芯片200包括至少一個(gè)具有m列和n行的區(qū)域陣列 201的層面，其中m和n為整數(shù)，在此情況下分別為4列和2行。每一區(qū)域 201可包括至少一個(gè)測(cè)試結(jié)構(gòu)202。至少一些區(qū)域201包括獨(dú)立的測(cè)試結(jié)構(gòu) 202。該層面具有在第一方向的m+l根驅(qū)動(dòng)線(xiàn)Dl-D5，在m+l驅(qū)動(dòng)線(xiàn)的相鄰線(xiàn) 間排列有m列。每一測(cè)試結(jié)構(gòu)202優(yōu)選具有4個(gè)或更少的插腳(盡管多于4 個(gè)也是可以想到的)，包括兩個(gè)通過(guò)各自的二極管(或晶體管或可控開(kāi)關(guān)) 203連接到兩根獨(dú)立的驅(qū)動(dòng)線(xiàn)的輸入端。m+l驅(qū)動(dòng)線(xiàn)共同提供輸入信號(hào)到所有 的測(cè)試結(jié)構(gòu)202。該層面具有在第二方向的4n接收線(xiàn)Rl-R8。 n行的每一行排 列在其第一側(cè)的4n接收線(xiàn)的獨(dú)立的第一對(duì)和其第二側(cè)的4n接收線(xiàn)的獨(dú)立的 第二對(duì)之間。每一測(cè)試結(jié)構(gòu)202具有通過(guò)二極管203、晶體管或可控開(kāi)關(guān)連接 到該測(cè)試結(jié)構(gòu)的第一和第二側(cè)的獨(dú)立的接收線(xiàn)之一的第一和第二輸出端，以 至于4n接收線(xiàn)共同接收來(lái)自所有測(cè)試結(jié)構(gòu)的輸出信號(hào)，由此每一結(jié)構(gòu)能獨(dú)立 地定位以用于測(cè)試。
對(duì)于本實(shí)例來(lái)說(shuō)，8個(gè)結(jié)構(gòu)202可置于5根垂直的驅(qū)動(dòng)線(xiàn)(Dl-D5)和8 根接收線(xiàn)(R1-R8)內(nèi)。共需要5+8個(gè)焊盤(pán)用于測(cè)試而不是8*4 = 32個(gè)獨(dú)立的 焊盤(pán)。 一般來(lái)說(shuō)，對(duì)一陣列或n行和m列的測(cè)試結(jié)構(gòu)例如梳形、蛇形和梳形 或通道和接觸鏈路等等，采用4n接收線(xiàn)和m+l驅(qū)動(dòng)線(xiàn)。圖3是一示意圖，顯示圖2的實(shí)例中驅(qū)動(dòng)線(xiàn)Dl-D5與接收線(xiàn)Rl-R8間的 映射。該實(shí)例解釋如何通過(guò)在驅(qū)動(dòng)器(driver)和接收器(receiver)間具 有多對(duì)多的關(guān)系實(shí)現(xiàn)節(jié)省焊盤(pán)的。為了改變成三維的，這種規(guī)則能隨層數(shù)或?qū)用鏀?shù)而改變。多個(gè)陣列在彼 此之上堆疊，遵守以下規(guī)則 每一堆疊層面采用獨(dú)立的一套驅(qū)動(dòng)線(xiàn) 如果采用多余一個(gè)層面，接收線(xiàn)的數(shù)目會(huì)加倍所有的偶數(shù)層面共用 一部分接收節(jié)點(diǎn) 所有的偶數(shù)層面共用一部分接收節(jié)點(diǎn)因此對(duì)于n行，m列和p層面的陣列，需要8n根接收線(xiàn)和p (m+l)根驅(qū) 動(dòng)線(xiàn)以獨(dú)立地定位每一測(cè)試結(jié)構(gòu)?？梢圆捎酶嗟木€(xiàn)，但不是必需的。采用 這種思想則不但能在一個(gè)層面內(nèi)區(qū)分開(kāi)路或短路，還能在臨近層面內(nèi)設(shè)置的 結(jié)構(gòu)間區(qū)分開(kāi)路或短路。例如，圖4A顯示p-4個(gè)層面，n-14行和m-27列的陣列400。行和列 的交叉點(diǎn)確定的每一區(qū)域401組成子芯片。在多層面芯片中，子芯片401也 具有多個(gè)層面。例如對(duì)p-4個(gè)層面，11 = 14行和111 = 27列的實(shí)例來(lái)說(shuō)，可得 到378個(gè)子芯片，每一個(gè)可以容納4個(gè)測(cè)試結(jié)構(gòu)。由此總共1512個(gè)測(cè)試結(jié)構(gòu) 能置于該陣列中，采用這種實(shí)施方式對(duì)于它們只要224焊盤(pán)，而無(wú)需6048焊 盤(pán)(如果每一結(jié)構(gòu)具有其自己獨(dú)立的驅(qū)動(dòng)和接收線(xiàn)，就會(huì)需要)。圖4B顯示 示例性的二極管沿行排列和具有4個(gè)或更少個(gè)端點(diǎn)的測(cè)試結(jié)構(gòu)是如何鉤到驅(qū) 動(dòng)和接收線(xiàn)陣列的。這也可在圖5中更詳細(xì)地看到。
圖5顯示堆疊(stacked)結(jié)構(gòu)(如Z字形鏈)的實(shí)例以及所述結(jié)構(gòu)的4 個(gè)端點(diǎn)中的兩個(gè)怎樣連接到各個(gè)二極管。注意實(shí)心方塊表示層面間的連接。 標(biāo)記501代表Z字形線(xiàn)連接到接收二極管。(用于測(cè)試工具的Z字形線(xiàn)描述 于2002年7月24日遞交的美國(guó)專(zhuān)利申請(qǐng)10/202， 278中(美國(guó)專(zhuān)利申請(qǐng)公開(kāi) 號(hào)20030020503 Al，其以整體作為參考并入本文)。標(biāo)記502表示接收二極 管(receiver dinode )連接到接收線(xiàn)。標(biāo)記503表示兩根用于偶數(shù)和奇數(shù)層 的堆疊接收線(xiàn)。標(biāo)記504表示Z字形線(xiàn)連接到驅(qū)動(dòng)二極管。標(biāo)記505表示驅(qū) 動(dòng)二極管連接到接收線(xiàn)。標(biāo)記506表示堆疊驅(qū)動(dòng)線(xiàn)(每一層面一根)。
圖6更詳細(xì)顯示測(cè)試結(jié)構(gòu)的端點(diǎn)如何連接到兩個(gè)二極管并隨后連接到驅(qū) 動(dòng)和接收線(xiàn)。對(duì)于給定的子芯片401，用于所有奇數(shù)層面的接收器可共用，用 于所有偶數(shù)層面的接收器可共用。標(biāo)記601表示用于奇數(shù)層面的接收線(xiàn)。標(biāo) 記603表示用于偶數(shù)層面的接收線(xiàn)。標(biāo)記602表示用于層面1的驅(qū)動(dòng)線(xiàn)。標(biāo) 記6024表示用于層面2的驅(qū)動(dòng)線(xiàn)。
采用兩個(gè)器件控制電流方向(例如二4l管、晶體管或開(kāi)關(guān)電容器)，測(cè) 試時(shí)分別位于所述器件的每一端，這種思想也可用于實(shí)現(xiàn)多疊套測(cè)試結(jié)構(gòu)和 將它們?cè)诒舜酥隙询B用于缺陷表征。這種設(shè)計(jì)這里稱(chēng)為MATRIX NEST。疊套 結(jié)構(gòu)包括數(shù)根平行線(xiàn)，其中的缺陷能斷開(kāi)線(xiàn)路或短接線(xiàn)路?；谂R近線(xiàn)路斷 開(kāi)或短接的數(shù)目，可確定缺陷程度。
例如圖7中顯示兩個(gè)各具6根線(xiàn)的疊套結(jié)構(gòu)702a和702b。每一疊套結(jié)構(gòu) 702a, 702b對(duì)應(yīng)于各自的區(qū)域401。 MATRIX NEST 700為一向量(例如疊套的 單列或疊套的單行)。在以上描述的陣列中形成列的驅(qū)動(dòng)線(xiàn)Dl-D6現(xiàn)在驅(qū)動(dòng) 疊套702a， 702b的平行線(xiàn)。在疊套的另一端使用一組三根接收線(xiàn)(R1. 1， Rl. 2， R1.3用于疊套702a， R2. 1, R2. 2， R2. 3用于疊套702b),類(lèi)似于上述陣列 的行。換言之，所有的疊套702共用相同的驅(qū)動(dòng)線(xiàn)D卜D6，但每一疊套702a, 702b具有其自己的3根接收線(xiàn)。因此可以上述陣列類(lèi)似的方式區(qū)分開(kāi)路和短 路。在一些實(shí)施方式中，每一疊套少到使用2根接收線(xiàn)，但導(dǎo)致大于三根線(xiàn) 斷開(kāi)或短接的缺陷分析解決起來(lái)并不復(fù)雜。對(duì)于單個(gè)疊套結(jié)構(gòu)中存在大于1 個(gè)缺陷時(shí)尤其是這樣。 一般來(lái)說(shuō)，在優(yōu)選的實(shí)施方式中，驅(qū)動(dòng)線(xiàn)的數(shù)目與每 一疊套的平行線(xiàn)數(shù)目相同。接收線(xiàn)的數(shù)目?jī)?yōu)選三倍于層面中采用的疊套的數(shù) 目。當(dāng)然，可引入額外的驅(qū)動(dòng)和/或接收線(xiàn)，但并非必須。圖8A和8B顯示多個(gè)單層疊套的另一實(shí)施例，這次為3根線(xiàn)，其現(xiàn)在用 于更好地說(shuō)明MATRIX NEST思想如何形成三維。圖8A顯示具有垂直實(shí)施的802a: 802b的疊套MATRIX NEST 800，這里驅(qū)動(dòng)線(xiàn)Dl. 1-Dl. 3置于頂部，接收線(xiàn) (R1.1-R1.3用于疊套802a; R2. 1-R2. 3用于疊套802b )置于底部。圖8B 顯示具有水平實(shí)施的852a， 852b的疊套MATRIX NEST 850，這里驅(qū)動(dòng)線(xiàn) D2. 1-D2. 3置于頂部,接收線(xiàn)(R1.1-Rl. 3用于疊套852a; R2. 1-R2. 3用于疊 套852b)置于底部。按照以下規(guī)則堆疊是可行的 在每一偶數(shù)層實(shí)施垂直設(shè)置的疊套 在每一奇數(shù)層實(shí)施水平設(shè)置的疊套 每層采用一套獨(dú)立的驅(qū)動(dòng)線(xiàn) 在所有層所有水平設(shè)置的疊套內(nèi)共用接收線(xiàn) 在所有層所有垂直設(shè)置的疊套內(nèi)共用接收線(xiàn)也可在每一奇數(shù)層實(shí)施垂直設(shè)置的疊套802a, 802b,在每一偶數(shù)層實(shí)施 水平設(shè)置的疊套852a， 852b。圖9中的實(shí)例顯示具有用于兩層的垂直和水平 堆疊疊套(包括圖8A中的疊套802a, 802b和圖8B中的疊套852a, 852b)的 多層面區(qū)域900。圖10顯示一實(shí)例，其中疊套在8層上實(shí)施，水平疊套層和垂直疊套層間 互相交替。每一粗垂直或水平條對(duì)應(yīng)于單個(gè)疊套；每一疊套的各個(gè)彎曲線(xiàn)非 常接近以至于在圖10尺寸的圖中不能將它們區(qū)分。每一疊套具有12根線(xiàn)， 每層采用16疊套(或塊)。所以，總共采用128疊套。采用該實(shí)施方式，只 需要192焊盤(pán)，而不是采用300焊盤(pán)(傳統(tǒng)配置)。
圖16-17顯示二極管、晶體管或可控開(kāi)關(guān)的可能排列方式以及疊套線(xiàn)如 何最有效地通向它們。圖16顯示通過(guò)器件將疊套線(xiàn)通向用于數(shù)層的驅(qū)動(dòng)線(xiàn)。 驅(qū)動(dòng)總線(xiàn)(driver bus)到用于層q和q+2各個(gè)二極管行的連接二者都經(jīng)由 層q+l。圖17顯示通過(guò)器件將疊套線(xiàn)通向用于一層和多層堆疊疊套線(xiàn)的接收 線(xiàn)。接收總線(xiàn)(receiver bus)到用于層q和q+2各個(gè)二;f及管^f亍的連4妄二者 都經(jīng)由層q+l。盡管采用每?jī)蓷l線(xiàn)共用一接收線(xiàn)的疊套是可行的，優(yōu)選疊套的 每隔三條線(xiàn)(1和4， 2和5,…)共用一接收線(xiàn)。注意圖17的實(shí)施例中， 一給定的疊套內(nèi)每個(gè)三條線(xiàn)是共用的，但接收線(xiàn)并不在不同疊套間共用。盡 管圖16和17只顯示偶數(shù)層，類(lèi)似的通道可用于連接奇數(shù)層的二極管行到奇 數(shù)層的驅(qū)動(dòng)總線(xiàn)和接收總線(xiàn)。單個(gè)測(cè)試芯片可包括包含測(cè)試結(jié)構(gòu)陣列的層面和包含MATRIX NEST的層 的結(jié)合。對(duì)于低阻抗層面/層(例如BE0L層)來(lái)說(shuō)，可采用疊套、梳形、蛇 形、接觸和通道鏈等。當(dāng)阻抗較高的層面/層(例如FE0L層)來(lái)說(shuō)，不可采 用一些結(jié)構(gòu)如疊套和長(zhǎng)梳形等。FE0L層可包括很多試驗(yàn)區(qū)域和/或?qū)拥脑O(shè)計(jì)。 例如DOE可改變線(xiàn)間隔、線(xiàn)寬和摻雜等。對(duì)于多層面/多層測(cè)試芯片來(lái)說(shuō)，任 何給定子芯片內(nèi)的測(cè)試結(jié)構(gòu)無(wú)需一致。每一層可包括來(lái)自彼此層的測(cè)試結(jié)構(gòu) 的不同結(jié)合。盡管在圖中顯示了每一區(qū)域由測(cè)試結(jié)構(gòu)占據(jù)的實(shí)例， 一些實(shí)施 方式包括沒(méi)有任何測(cè)試結(jié)構(gòu)的 一個(gè)或多個(gè)區(qū)域。測(cè)-試方法圖IIA和IIB顯示在絕緣體上硅(SOI)技術(shù)內(nèi)二極管的使用。圖IIA是 示意圖，圖11B是SOI 二極管配置的典型截面。這種情況以及在雙極CMOS (BiCM0S)技術(shù)中，非常可能構(gòu)建任何希望數(shù)量的二極管，構(gòu)建雙重二極管 陣列或MATRIXNEST。當(dāng)所有其它驅(qū)動(dòng)線(xiàn)設(shè)置接地時(shí)，通過(guò)在一根驅(qū)動(dòng)線(xiàn)上施 加電壓可進(jìn)行每次測(cè)試。接著就可以在所有接收器上并行或依次測(cè)量電流。 然后對(duì)所有驅(qū)動(dòng)線(xiàn)重復(fù)該方法(參考圖12)。采用圖12的測(cè)試設(shè)置，該測(cè)試 可通過(guò)一內(nèi)環(huán)路和一外環(huán)路進(jìn)行，所述內(nèi)環(huán)路中在所有接收器(receiver)
測(cè)量到GND的電流，在所述外環(huán)路中對(duì)所有驅(qū)動(dòng)器(driver)將"活動(dòng)的1" 施加到大量"0"上。是并行或依次測(cè)量所有接收器取決于用作在試設(shè)備(DUT) 的電阻的變化。如果它們?cè)谙嗨频姆秶瑒t并行測(cè)試是可接受的，因?yàn)閺亩?極管到焊盤(pán)的通道電阻不會(huì)有明顯影響。如果DUT的電阻值明顯不同(最小 和最大電阻值間的差異超出約三倍)，則平行測(cè)試會(huì)導(dǎo)致通道線(xiàn)的明顯電壓 降。因此，依次測(cè)量更加精確，自然也是優(yōu)選的操作方法。即使依次測(cè)量需 要更多的時(shí)間，時(shí)間上也沒(méi)有明顯的影響。假使每次測(cè)量時(shí)間約1-2毫秒， 具有192焊盤(pán)的Matrix NEST能在少于10秒鐘內(nèi)測(cè)完，考慮到巨大數(shù)量的 DUT,與傳統(tǒng)包裝相比它依然縮短了 5-IO倍的測(cè)試時(shí)間。因此，除了實(shí)現(xiàn)了 顯著地節(jié)省焊盤(pán)和獲得更多用于測(cè)試結(jié)構(gòu)的芯片區(qū)域外，還可在更短時(shí)間內(nèi) 測(cè)試二極管陣列和MATRIX NEST。盡管圖12顯示了在所有接收器測(cè)量接地電流的內(nèi)環(huán)路步驟和對(duì)所有驅(qū)動(dòng) 器施加活動(dòng)的"1"到大量的"0"的外環(huán)路步驟，該順序并非必須的，在其 它實(shí)施方式中，外環(huán)路包括在所有接收器測(cè)量接地電流和對(duì)所有驅(qū)動(dòng)器施加 活動(dòng)的'T，到大量"0"的內(nèi)環(huán)路步驟。但是，正規(guī)的bulk CMOS工藝并不提供二極管的使用，這可從圖13看出。 這里，每一二極管的n型井1302經(jīng)由共同的P型襯底1300連接。DUT嵌入連 接到接收線(xiàn)的發(fā)射器1306和連接到驅(qū)動(dòng)線(xiàn)的晶體管1304的基底之間。因此， DUT的電阻將控制穿過(guò)兩晶體管1304的電流，這對(duì)于測(cè)試來(lái)說(shuō)是同樣好。圖14顯示圖13的配置的測(cè)量機(jī)構(gòu)。這種情況下，只能依次測(cè)試，因?yàn)?所有的晶體管共用收集器。對(duì)襯底到地線(xiàn)的電流進(jìn)行測(cè)量。接著選擇DUT的 兩環(huán)路應(yīng)用到驅(qū)動(dòng)和接收線(xiàn)上。 一內(nèi)環(huán)路對(duì)所有接收器施加"活動(dòng)的0"到大 量的'T，。 一外環(huán)路對(duì)所有驅(qū)動(dòng)器施加"活動(dòng)的1"到大量的"0"。對(duì)于所 有測(cè)試向量來(lái)說(shuō)，對(duì)p型襯底引腳處的到GDN的電流進(jìn)行測(cè)量。缺省時(shí)所有驅(qū)動(dòng)器設(shè)為接地，而所有接收器設(shè)有足夠高的正電壓以打開(kāi)兩個(gè)基底發(fā)射器二極管。因此，所有的DUT關(guān)閉。現(xiàn)在外環(huán)路一次選擇一才艮 驅(qū)動(dòng)線(xiàn)并設(shè)置成高電壓，而其它保持接地。對(duì)于這種設(shè)置， 一個(gè)接收線(xiàn)通過(guò) 設(shè)置接地而打開(kāi)。在進(jìn)入襯底的電流測(cè)量后，選擇下一接收線(xiàn)，依次類(lèi)推。 一旦所有的接收線(xiàn)都被選擇，選擇下一驅(qū)動(dòng)線(xiàn)，再分別選擇所有的接收器， 依次類(lèi)推，直到所有的驅(qū)動(dòng)器和接收器對(duì)都經(jīng)過(guò)測(cè)量。盡管圖14顯示了對(duì)所有接收器施加"活動(dòng)的0"到大量的'T，的內(nèi)環(huán)^各，外環(huán)路對(duì)所有驅(qū)動(dòng)器施加"活動(dòng)的r到大量的"o",該順序并非必須的， 內(nèi)環(huán)路和外環(huán)路可以反向。因此，在一些實(shí)施方式中，外環(huán)路包括對(duì)所有接收器施加"活動(dòng)的0"到大量的"1",內(nèi)環(huán)路包括對(duì)所有驅(qū)動(dòng)器施加"活動(dòng)的r到大量的"o",內(nèi)環(huán)路和外環(huán)路可以反向。二極管用于在測(cè)試結(jié)構(gòu)陣列(圖1-6)或MATRIX NEST (圖7-10)中控制 電流方向。或者，晶體管用于在測(cè)試結(jié)構(gòu)陣列(圖1-6)或MATRIX NEST (圖 7-10)中控制電流方向?；蛘?，可控開(kāi)關(guān)用于在測(cè)試結(jié)構(gòu)陣列(圖1-6)或 MATRIX NEST (圖7-10)中選擇特定的DUT。無(wú)論是采用二極管或晶體管，可以容易地檢測(cè)開(kāi)路和短路。也可對(duì)相對(duì) 邊際性電阻變化進(jìn)行量化。 一般地，如果所有的電壓反向，也可采用n型和p 型阱的復(fù)合結(jié)構(gòu)以及襯底。通過(guò)使用數(shù)字測(cè)試器或混合信號(hào)測(cè)試器，可實(shí)現(xiàn) 測(cè)試向量的快速實(shí)施，它保證l毫秒以下的非?？焖俚碾娏髯x數(shù)。概要圖15A和15B總結(jié)了陣列以及MATRIX NEST的堆疊能力。圖15A是邊緣 正視圖，顯示在測(cè)試芯片如圖IO的芯片中堆疊矩陣疊套層。圖15B是邊緣正 視圖，顯示在測(cè)試芯片如圖4A的芯片中堆疊陣列層面。重要的是，注意雙重 二極管陣列內(nèi)的層面數(shù)目沒(méi)有限制，以及MATRIX NEST內(nèi)實(shí)施的層數(shù)沒(méi)有限 制。也可在制造早期拉出晶片，在第二后端線(xiàn)(BE0L)層以及其后的各層開(kāi) 始。那些層的所有測(cè)試結(jié)構(gòu)和NEST在那點(diǎn)為完全可測(cè)試的，這減少了制造時(shí) 間和增加了學(xué)習(xí)周期的數(shù)量以實(shí)現(xiàn)快速的工藝改進(jìn)。 一般在同樣的芯片面積 內(nèi)可實(shí)施10倍以上的DUT。同時(shí)，測(cè)試時(shí)間也可減少5-10倍左右。
普通技術(shù)人員會(huì)理解行和列的方向可以是水平行和垂直列或垂直行和水平列。因此，當(dāng)圖形顯示具有m個(gè)單元的n個(gè)水平行的陣列時(shí)，可"i殳想出具 有n個(gè)單元的m個(gè)垂直列的等同結(jié)構(gòu)。盡管按照示例性的實(shí)施方式對(duì)本發(fā)明進(jìn)行了描述，但并不限于此。更合 適的是，所附的權(quán)利要求書(shū)應(yīng)該做寬泛的解釋?zhuān)ū景l(fā)明其它的變化和實(shí) 施方式，它們可由本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的范圍和等同物限度內(nèi)實(shí) 現(xiàn)。
權(quán)利要求
1、一種測(cè)試芯片，包括至少一個(gè)具有一m×n區(qū)域陣列的層面，這里m和n為整數(shù)，每一區(qū)域能包括至少一個(gè)測(cè)試結(jié)構(gòu)，至少一些所述區(qū)域包括各自的測(cè)試結(jié)構(gòu)；所述層面在一第一方向具有m+1根驅(qū)動(dòng)線(xiàn)，連接所述m+1根驅(qū)動(dòng)線(xiàn)以向所有的所述測(cè)試結(jié)構(gòu)共同提供輸入信號(hào)；所述層面在一第二方向具有4n根接收線(xiàn)，連接所述4n根接收線(xiàn)以共同接收來(lái)自所有的所述測(cè)試結(jié)構(gòu)的輸出信號(hào)；其中所述的測(cè)試結(jié)構(gòu)如此排列和連接，以至于每一所述結(jié)構(gòu)能利用所述m+1根驅(qū)動(dòng)線(xiàn)和4n根接收線(xiàn)獨(dú)立地定位以用于測(cè)試。
2、 根據(jù)權(quán)利要求1所述的測(cè)試芯片，其中每一測(cè)試結(jié)構(gòu)通過(guò)一第一二極管、晶體管或可控開(kāi)關(guān)連接到所述驅(qū)動(dòng)線(xiàn) 中的至少一4艮；以及每一測(cè)試結(jié)構(gòu)通過(guò)一第二二極管、晶體管或可控開(kāi)關(guān)連接到所述接收線(xiàn) 中的至少一根。
3、 根據(jù)權(quán)利要求l所述的測(cè)試芯片，其中每一測(cè)試結(jié)構(gòu)具有通過(guò)各自的二極管、晶體管或可控開(kāi)關(guān)連接到所述驅(qū) 動(dòng)線(xiàn)中相應(yīng)的兩根的兩個(gè)輸入端；以及每一測(cè)試結(jié)構(gòu)具有通過(guò)各自的二極管、晶體管或可控開(kāi)關(guān)連接到所述接 收線(xiàn)中相應(yīng)的兩根的兩個(gè)輸出端。
4、 根據(jù)權(quán)利要求l所述的測(cè)試芯片，其中 所述測(cè)試結(jié)構(gòu)排列成m列和n行；每一列具有在其第 一側(cè)上的與其接近并與其連接的 一第 一根所述驅(qū)動(dòng)線(xiàn) 和在其第二側(cè)上的與其接近并與其連接的 一第二^f艮所述驅(qū)動(dòng)線(xiàn)；每一行具有在其第 一側(cè)上的與其接近并與其連接的一第 一對(duì)所述接收線(xiàn) 和在其第二側(cè)上的與其接近并與其連接的 一第二對(duì)所述接收線(xiàn)。
5、 根據(jù)權(quán)利要求l所述的測(cè)試芯片，其中 所述測(cè)試結(jié)構(gòu)排列成n列和m行；每一行具有在其第 一側(cè)上的與其接近并與其連接的 一第 一根所述驅(qū)動(dòng)線(xiàn) 和在其第二側(cè)上的與其接近并與其連接的 一第二根所述驅(qū)動(dòng)線(xiàn)；每一列具有在其第一側(cè)上的與其接近并與其連接的一第一對(duì)所述接收線(xiàn) 和在其第二側(cè)上的與其接近并與其連接的一第二對(duì)所述接收線(xiàn)。
6、 根據(jù)權(quán)利要求1所述的測(cè)試芯片，其中所述測(cè)試芯片具有設(shè)有測(cè)試結(jié)構(gòu)的p個(gè)層面，這里p為大于1的整數(shù)， 所述p個(gè)層面的每一個(gè)具有m x n個(gè)區(qū)域，每一層面內(nèi)至少所述區(qū)域中的一些 包含測(cè)試結(jié)構(gòu)；所述芯片具有px (m+l)根驅(qū)動(dòng)線(xiàn)，每一測(cè)試結(jié)構(gòu)連接到所述驅(qū)動(dòng)線(xiàn)中 相應(yīng)的至少一才艮；所述芯片具有8n個(gè)接收線(xiàn)，每一測(cè)試結(jié)構(gòu)連接到所述接收線(xiàn)中相應(yīng)的至 少一根；其中所述的測(cè)試結(jié)構(gòu)如此排列和連接，以至于每一所述px (mxn)測(cè)試結(jié) 構(gòu)能采用所迷p x (m+i)根驅(qū)動(dòng)線(xiàn)和8n根接收線(xiàn)獨(dú)立地定位以用于測(cè)試。
7、 根據(jù)權(quán)利要求6所述的測(cè)試芯片，其中 所述的p個(gè)層面包括奇數(shù)層面和偶數(shù)層面； 每一層面具有4n個(gè)接收線(xiàn)；相應(yīng)的共同設(shè)置的來(lái)自每個(gè)所述奇數(shù)層面的接收線(xiàn)相互連接；以及 相應(yīng)的共同設(shè)置的來(lái)自每個(gè)所述偶數(shù)層面的接收線(xiàn)相互連接。
8、 一種測(cè)試芯片，包括至少一個(gè)具有一區(qū)域陣列的層面，每一區(qū)域能包括至少一個(gè)測(cè)試結(jié)構(gòu)， 至少一些所述區(qū)域包括各自的測(cè)試結(jié)構(gòu)；所述層面具有數(shù)根向所述測(cè)試結(jié)構(gòu)提供輸入信號(hào)的驅(qū)動(dòng)線(xiàn)； 所述層面具有數(shù)根從所述測(cè)試結(jié)構(gòu)接收輸出信號(hào)的接收線(xiàn)； 所述層面具有數(shù)個(gè)用于控制電流方向的器件；其中每一測(cè)試結(jié)構(gòu)通過(guò)一所述器件的第一個(gè)連接到至少一根所述驅(qū)動(dòng) 線(xiàn)；以及每一測(cè)試結(jié)構(gòu)通過(guò)一所述器件中的第二個(gè)連接到至少一根所述接收線(xiàn)， 以《更每一所述測(cè)試結(jié)構(gòu)能利用所述驅(qū)動(dòng)線(xiàn)和^接收線(xiàn)獨(dú)立地定位以用于測(cè)試。
9、 根據(jù)權(quán)利要求8所述的測(cè)試芯片，其中每一測(cè)試結(jié)構(gòu)具有通過(guò)各自的器件連接到所述驅(qū)動(dòng)線(xiàn)中相應(yīng)的兩根的輸 入端，且所述器件選自由二極管、晶體管和可控開(kāi)關(guān)組成的組；以及每一測(cè)試結(jié)構(gòu)具有通過(guò)各自的器件連接到所述接收線(xiàn)中相應(yīng)的兩根的輸 出端，且所述器件選自由二極管、晶體管和可控開(kāi)關(guān)組成的組。
10、 根據(jù)權(quán)利要求8所述的測(cè)試芯片，其中 所述測(cè)試結(jié)構(gòu)排列成ra列和n行；每一列具有在其第 一側(cè)上的與其接近并與其連接的 一所述驅(qū)動(dòng)線(xiàn)中的第 一根和在其第二側(cè)上的與其接近并與其連接的一所述驅(qū)動(dòng)線(xiàn)中的第二根；每一行具有在其第一側(cè)上的與其接近并與其連接的一所述接收線(xiàn)中的第 一對(duì)和在其第二側(cè)上的與其接近并與其連接的 一所述接收線(xiàn)中的第二對(duì)。
11、 根據(jù)權(quán)利要求8所述的測(cè)試芯片，其中 所述測(cè)試結(jié)構(gòu)排列成n列和m行；每一行具有在其第一側(cè)上的與其接近并與其連接的一所述驅(qū)動(dòng)線(xiàn)中的第 一根和在其第二側(cè)上的與其接近并與其連接的 一所述驅(qū)動(dòng)線(xiàn)中的第二根；每一列具有在其第一側(cè)上的與其接近并與其連接的一所述接收線(xiàn)中的第 一對(duì)和在其第二側(cè)上的與其接近并與其連接的 一所述接收線(xiàn)中的第二對(duì)。
12、 根據(jù)權(quán)利要求8所述的測(cè)試芯片，其中所述測(cè)試芯片具有設(shè)有測(cè)試結(jié)構(gòu)的p個(gè)層面，這里p為大于1的整數(shù)， 所述p個(gè)層面的每一個(gè)具有區(qū)域，每一層面內(nèi)至少所述區(qū)域中的一些包含測(cè) 試結(jié)構(gòu)，所述的p個(gè)層面包括奇數(shù)層面和偶數(shù)層面； 每一層面具有共同設(shè)置的接收線(xiàn)；相應(yīng)的共同設(shè)置的來(lái)自每個(gè)所述奇數(shù)層面的接收線(xiàn)相互連接；以及 相應(yīng)的共同設(shè)置的來(lái)自每個(gè)所述偶數(shù)層面的接收線(xiàn)相互連接。
13、 一種測(cè)試芯片，包括至少一個(gè)包括具有m列和n行的一區(qū)域陣列的層面，這里m和n為整數(shù)， 每一區(qū)域能包括至少一個(gè)測(cè)試結(jié)構(gòu)，至少所述區(qū)域中的一些包括各自的測(cè)試 結(jié)構(gòu)；所述層面在一第一方向設(shè)有m+l根驅(qū)動(dòng)線(xiàn)，所述m列置于所述m+l根驅(qū) 動(dòng)線(xiàn)的相鄰線(xiàn)之間，每一測(cè)試結(jié)構(gòu)具有通過(guò)二極管、晶體管或可控開(kāi)關(guān)連接 到所述驅(qū)動(dòng)線(xiàn)中相應(yīng)的兩根的兩個(gè)輸入端，所述m+l根驅(qū)動(dòng)線(xiàn)共同向所有的 所述測(cè)試結(jié)構(gòu)提供輸入信號(hào)；所述層面在一第二方向具有4n根接收線(xiàn)，所述n行的每一行置于其第一 側(cè)上的所述4n根接收線(xiàn)中的相應(yīng)的第一對(duì)和其第二側(cè)上的所述4n才艮接收線(xiàn) 中的相應(yīng)的第二對(duì)之間，每一測(cè)試結(jié)構(gòu)具有通過(guò)各自的二極管、晶體管或可 控開(kāi)關(guān)連接到所述測(cè)試結(jié)構(gòu)的第 一和第二側(cè)上的所述接收線(xiàn)中的相應(yīng)線(xiàn)的第 一和第二輸出端，以便所述的4n接收線(xiàn)共同接收來(lái)自所有所述測(cè)試結(jié)構(gòu)的輸 出信號(hào)，由此每一所述測(cè)試結(jié)構(gòu)能獨(dú)立地定位以用于測(cè)試。
14、 根據(jù)權(quán)利要求13所述的測(cè)試芯片，其中所述測(cè)試芯片包括具有測(cè)試結(jié)構(gòu)的p個(gè)層面，這里p為大于1的整數(shù)， 所述p個(gè)層面的每一個(gè)具有m x n個(gè)區(qū)域，每一層面內(nèi)至少所述區(qū)域中的一些 包含測(cè)試結(jié)構(gòu)；所述芯片具有px (m+l)根驅(qū)動(dòng)線(xiàn)，每一測(cè)試結(jié)構(gòu)連接到所述驅(qū)動(dòng)線(xiàn)中 相應(yīng)的至少一才艮；所述芯片具有8n個(gè)接收線(xiàn)，每一測(cè)試結(jié)構(gòu)連接到所述接收線(xiàn)中相應(yīng)的至 少一根； 其中所述的測(cè)試結(jié)構(gòu)如此排列和連接以便每一所述p x (m x n)測(cè)試結(jié)構(gòu) 能利用所述p x (m+l)根驅(qū)動(dòng)線(xiàn)和8n根接收線(xiàn)獨(dú)立地定位以用于來(lái)測(cè)試。
15、 根據(jù)權(quán)利要求14所述的測(cè)試芯片，其中 所述的p個(gè)層面包括奇數(shù)層面和偶數(shù)層面； 每一層面具有4n 4艮接收線(xiàn)；相應(yīng)的共同設(shè)置的來(lái)自每個(gè)所述奇數(shù)層面的接收線(xiàn)相互連接；以及 相應(yīng)的共同設(shè)置的來(lái)自每個(gè)所述偶數(shù)層面的接收線(xiàn)相互連接。
16、 一種測(cè)試芯片，包括具有n個(gè)區(qū)域的至少一層，這里n為整數(shù)，每一區(qū)域能包括至少一個(gè)測(cè) 試結(jié)構(gòu)，至少一些所述區(qū)域包括各自的測(cè)試結(jié)構(gòu)，每個(gè)包括一m根平行線(xiàn)的 疊套，這里m為整凄丈；所述至少一層具有m根驅(qū)動(dòng)線(xiàn)，連接所述m根驅(qū)動(dòng)線(xiàn)以向每一疊套中的 所述m根平行線(xiàn)的各根提供輸入信號(hào)；所述至少一層具有至少2n根接收線(xiàn)，連接所述至少2n4艮接收線(xiàn)以共同 接收來(lái)自所有所述測(cè)試結(jié)構(gòu)的輸出信號(hào)；其中所述測(cè)試結(jié)構(gòu)如此排列和連接到所述m根驅(qū)動(dòng)線(xiàn)和至少2n根接收 線(xiàn)，以至于任何所述疊套中的一短路或開(kāi)路缺陷的存在能被識(shí)別出來(lái)。
17、 根據(jù)權(quán)利要求16所述的測(cè)試芯片，其中所述層具有3n根接收線(xiàn)。
18、 根據(jù)權(quán)利要求16所述的測(cè)試芯片，其中所迷測(cè)試芯片具有p層，每層具有n個(gè)區(qū)域，每一層中至少一些所述區(qū) 域包括各自的m根平行線(xiàn)的疊套；每一所述p層具有m根驅(qū)動(dòng)線(xiàn)，連接所述m根驅(qū)動(dòng)線(xiàn)以向所述相應(yīng)層中 的每一疊套的所述m根平行線(xiàn)的各根提供輸入信號(hào)；每一層具有至少2n根接收線(xiàn)，連接所述至少2n根接收線(xiàn)以共同接收來(lái) 自所述相應(yīng)層中的所有所述測(cè)試結(jié)構(gòu)的輸出信號(hào)。
19、 根據(jù)權(quán)利要求18所述的測(cè)試芯片，其中在每一相應(yīng)的所述奇數(shù)層之一中具有對(duì)應(yīng)連接的所述接收線(xiàn)相互連接。
20、 根據(jù)權(quán)利要求19所述的測(cè)試芯片，其中所述奇數(shù)層中的所述測(cè)試結(jié) 構(gòu)和才妄收線(xiàn)位于相同方向。
21、 根據(jù)權(quán)利要求19所述的測(cè)試芯片，其中在每一相應(yīng)的所述偶數(shù)層之 一中具有對(duì)應(yīng)連接的所述接收線(xiàn)相互連接。
22、 根據(jù)權(quán)利要求21所述的測(cè)試芯片，其中所述奇數(shù)層中的所述測(cè)試結(jié)構(gòu)和接收線(xiàn)朝向一第一相同方向；以及 所述偶數(shù)層中的所述測(cè)試結(jié)構(gòu)和接收線(xiàn)朝向 一不同于所述第 一相同方向 的第二相同方向。
23、 一種測(cè)試方法，包括步驟(a )形成用于一芯片的至少一個(gè)層面的電路通路，所述層面具有一 m x n 區(qū)域的陣列，這里m和n為整數(shù)，至少一些所述區(qū)域包括各自的測(cè)試結(jié)構(gòu)；(b) 在一第一方向形成m+l根驅(qū)動(dòng)線(xiàn)，每一測(cè)試結(jié)構(gòu)連接到所述驅(qū)動(dòng)線(xiàn) 的至少一根；(c) 在一第二方向設(shè)有4n根接收線(xiàn)，每一測(cè)試結(jié)構(gòu)連接到所述接收線(xiàn) 的至少一才艮；(d) 利用所述m+l根驅(qū)動(dòng)線(xiàn)和4n根接收線(xiàn)分別定位所有的所述測(cè)試結(jié) 構(gòu)；以及(e) 利用所述m+l根驅(qū)動(dòng)線(xiàn)向所有的所述測(cè)試結(jié)構(gòu)提供輸入信號(hào)；以及 (f )利用所述4n 4艮接收線(xiàn)接收來(lái)自所有的所述測(cè)試結(jié)構(gòu)的輸出信號(hào)。
24、 根據(jù)權(quán)利要求23所述的方法，其中每一測(cè)試結(jié)構(gòu)具有通過(guò)各自的二極管、晶體管或可控開(kāi)關(guān)連接到所述驅(qū) 動(dòng)線(xiàn)中相應(yīng)的兩根的兩個(gè)輸入端；以及每一測(cè)試結(jié)構(gòu)具有通過(guò)各自的二極管、晶體管或可控開(kāi)關(guān)連接到所述接 收線(xiàn)中相應(yīng)的兩根的兩個(gè)輸出端。
25、 根據(jù)權(quán)利要求23所述的方法，其中所述層面的每一測(cè)試結(jié)構(gòu)通過(guò)一第一二極管連接到至少一根所述驅(qū)動(dòng)線(xiàn)；所述層面的每一測(cè)試結(jié)構(gòu)通過(guò)一第二二極管連接到至少一根所述接收線(xiàn)；步驟(e)包括作為由一內(nèi)環(huán)路和一外環(huán)路組成的組中之一進(jìn)行一系列的 連續(xù)輸入第一信號(hào)到所述層面的每一驅(qū)動(dòng)線(xiàn)， 一次一個(gè)，而向所述層面的所 有剩余驅(qū)動(dòng)線(xiàn)輸入第二信號(hào)；以及步驟(f )包括作為由所述內(nèi)環(huán)路和外環(huán)路組成的組中另一對(duì)所述層面的 每一接收線(xiàn)進(jìn)行一 系列的到地電流測(cè)量，其中所述內(nèi)環(huán)路的執(zhí)行在所述外環(huán) 路每次重復(fù)執(zhí)行之后進(jìn)行。
26、 根據(jù)權(quán)利要求23所述的方法，其中所述層面的每一 測(cè)試結(jié)構(gòu)通過(guò)一 第 一 晶體管連接到至少 一根所述驅(qū)動(dòng)線(xiàn)；所述層面的每一測(cè)試結(jié)構(gòu)通過(guò)一第二晶體管連接到至少一根所述接收線(xiàn)；步驟(e)包括作為由一內(nèi)環(huán)路和一外環(huán)路組成的組中之一進(jìn)行一系列的 連續(xù)施加一第一電壓到所述層面的每一驅(qū)動(dòng)線(xiàn)， 一次一個(gè)，而向所述層面的所有剩余驅(qū)動(dòng)線(xiàn)施加一第二電壓；步驟(f)包括作為由所述內(nèi)環(huán)路和外環(huán)路組成的其它所述組進(jìn)行一系列 的施加所述第二電壓到所述層面的每一接收線(xiàn)， 一次一個(gè)，而向所述層面的 所有剩余接收線(xiàn)施加所述第一電壓；以及所述方法進(jìn)一步包括步驟(e)中每一次所述第二電壓施加到一不同的接收線(xiàn)時(shí)，測(cè)量一晶片襯底的到地電流。
27、 根據(jù)權(quán)利要求23所述的測(cè)試方法，其中 所述測(cè)試芯片包括具有測(cè)試結(jié)構(gòu)的P個(gè)層面，這里P為大于1的整^t，所述p個(gè)層面的每一個(gè)具有m x n個(gè)區(qū)域，每一層面內(nèi)至少所述區(qū)域中的一些 包含測(cè)試結(jié)構(gòu)；所述芯片具有px (m+l)根驅(qū)動(dòng)線(xiàn)，每一測(cè)試結(jié)構(gòu)連接到所述驅(qū)動(dòng)線(xiàn)中 相應(yīng)的至少一才艮；所述芯片具有8n個(gè)接收線(xiàn)，每一測(cè)試結(jié)構(gòu)連接到所述接收線(xiàn)中相應(yīng)的至 少一才艮；以及步驟(d )包括利用所述p x (m+l)根驅(qū)動(dòng)線(xiàn)和8n根接收線(xiàn)獨(dú)立地定位所 述p x (m x n)測(cè)試結(jié)構(gòu)以用于測(cè)試。
28、 根據(jù)權(quán)利要求27所述的測(cè)試方法，其中 所述的p個(gè)層面包括奇數(shù)層面和偶數(shù)層面； 每一層面具有4n個(gè)接收線(xiàn)；相應(yīng)的共同設(shè)置的來(lái)自每個(gè)所述奇數(shù)層面的接收線(xiàn)相互連接；以及 相應(yīng)的共同設(shè)置的來(lái)自每個(gè)所述偶數(shù)層面的接收線(xiàn)相互連接。
29、 一種測(cè)試方法，包括步驟(a) 形成用于具有n個(gè)區(qū)域的至少一層的電路通路，這里n為整數(shù)，每 一區(qū)域能包括至少一個(gè)測(cè)試結(jié)構(gòu)，至少一些所述區(qū)域包括各自的測(cè)試結(jié)構(gòu)， 每個(gè)包括m根平行線(xiàn)的一疊套，這里m為整數(shù)；(b) 形成用于所述至少一層的m根驅(qū)動(dòng)線(xiàn)；(c) 形成用于所述至少一層的至少2n才艮接收線(xiàn)；(d )利用所述m根驅(qū)動(dòng)線(xiàn)向每一疊套的對(duì)應(yīng)的m根平行線(xiàn)提供輸入信號(hào)； (e )利用所述至少2n根接收線(xiàn)測(cè)量來(lái)自所有所述測(cè)試結(jié)構(gòu)的輸出信號(hào)；以及(f)基于通過(guò)所述至少2n根接收線(xiàn)接收的所述輸出信號(hào)識(shí)別任何所述 疊套中的短路或開(kāi)路的存在。
30、 根據(jù)權(quán)利要求29所述的測(cè)試方法，其中所述層具有3n才艮接收線(xiàn)， 且步驟(f )包括基于通過(guò)所述3n根接收線(xiàn)接收的所述輸出信號(hào)鑒別任何所 述疊套中的短路或開(kāi)路的存在。
31、 根據(jù)權(quán)利要求29所述的測(cè)試方法，其中所述測(cè)試芯片具有p層，每層具有n個(gè)區(qū)域，每一層中至少一些所述區(qū) 域包括相應(yīng)的m根平行線(xiàn)的疊套；每一所述p層具有m根驅(qū)動(dòng)線(xiàn)，連接所述m根驅(qū)動(dòng)線(xiàn)以向所述相應(yīng)層中 的每一疊套的所述m根平行線(xiàn)的各根提供輸入信號(hào)；每一層具有至少2n根接收線(xiàn)，連接所述至少2n根接收線(xiàn)以共同接收來(lái) 自所述相應(yīng)層中的所有所述測(cè)試結(jié)構(gòu)的輸出信號(hào)。
32、 根據(jù)權(quán)利要求31所述的測(cè)試方法，還包括將在每一相應(yīng)的所述奇數(shù) 層之一 中具有對(duì)應(yīng)位置的所述接收線(xiàn)相互連接。
33、 根據(jù)權(quán)利要求32所述的測(cè)試方法，其中所述奇數(shù)層中的所述測(cè)試結(jié) 構(gòu)和4妄收線(xiàn)朝向相同方向。
34、 根據(jù)權(quán)利要求32所述的測(cè)試方法，還包括將在每一相應(yīng)的所述偶數(shù) 層之一中具有對(duì)應(yīng)位置的所述接收線(xiàn)相互連接。
35、 根據(jù)權(quán)利要求32所述的測(cè)試方法，其中所述奇數(shù)層中的所述測(cè)試結(jié)構(gòu)和接收線(xiàn)朝向一第一相同方向；以及 所述偶數(shù)層中的所述測(cè)試結(jié)構(gòu)和接收線(xiàn)朝向 一不同于所述第 一相同方向 的第二相同方向。
36、 根據(jù)權(quán)利要求29所述的測(cè)試方法，其中所述層的每一測(cè)試結(jié)構(gòu)通過(guò)一第一晶體管連接到至少一^^艮所述驅(qū)動(dòng)線(xiàn)； 所述層的每一測(cè)試結(jié)構(gòu)通過(guò)一第二晶體管連接到至少一根所述接收線(xiàn)； 步驟(d)包括作為由一外環(huán)路和一內(nèi)環(huán)路組成的組中之一進(jìn)行一系列的連續(xù)施加一第一電壓到所述層的每一驅(qū)動(dòng)線(xiàn)， 一次一個(gè)，而向所述層的所有剩余驅(qū)動(dòng)線(xiàn)施加一笫二電壓；步驟(e)包括作為由所述外環(huán)路和內(nèi)環(huán)路組成的組中另一進(jìn)行一系列的 施加所述第二電壓到所述層的每一接收線(xiàn)， 一次一個(gè)，而向所述層的所有剩 余接收線(xiàn)施加所述第一電壓；以及所述方法進(jìn)一步包括步驟(e)中每一次所述第二電壓施加到一不同的接 收線(xiàn)時(shí)，測(cè)量一晶片襯底的到地電流。
37、 根據(jù)權(quán)利要求29所述的測(cè)試方法，其中所述層的每一測(cè)試結(jié)構(gòu)通過(guò)一第一二極管連接到至少一根所述驅(qū)動(dòng)線(xiàn)； 所述層的每一測(cè)試結(jié)構(gòu)通過(guò)一第二二極管連接到至少一根所述接收線(xiàn)； 以及步驟(e)包括作為由一內(nèi)環(huán)路和一外環(huán)路組成的組中之一進(jìn)行一步連續(xù)施加一第一電 壓到所述層面的每一驅(qū)動(dòng)線(xiàn)， 一次一個(gè)，而向所述層面的所有剩余驅(qū)動(dòng)線(xiàn)施 加一第二電壓；以及作為由所述內(nèi)環(huán)路和外環(huán)路組成的組中另 一在所述層面的每一接收線(xiàn)進(jìn) 行到地電流測(cè)量。
38、 一種測(cè)試芯片，包括具有一向量區(qū)域的至少一層，每一區(qū)域能包括至少一個(gè)測(cè)試結(jié)構(gòu)，至少 一些所述區(qū)域包括各自的測(cè)試結(jié)構(gòu)；所述層具有向所述測(cè)試結(jié)構(gòu)提供輸入信號(hào)的數(shù)根驅(qū)動(dòng)線(xiàn)； 所述層具有從所述測(cè)試結(jié)構(gòu)接收輸出信號(hào)的數(shù)根接收線(xiàn)； 所述層具有數(shù)個(gè)用于控制電流的器件；每一測(cè)試結(jié)構(gòu)通過(guò)一所述器件的第一個(gè)連接到所述驅(qū)動(dòng)線(xiàn)的至少一根，以及每一測(cè)試結(jié)構(gòu)通過(guò)一所述器件的第二個(gè)連接到所述接收線(xiàn)的至少一根， 以便每一所述測(cè)試結(jié)構(gòu)能利用所述驅(qū)動(dòng)線(xiàn)和接收線(xiàn)獨(dú)立地定位以用于測(cè)試。
39、 才艮據(jù)權(quán)利要求1所述的測(cè)試芯片，其中每一測(cè)試結(jié)構(gòu)具有4個(gè)或更 少的引腳。
40、 根據(jù)權(quán)利要求8所述的測(cè)試芯片，其中每一測(cè)試結(jié)構(gòu)具有4個(gè)或更 少的引腳。
41、 根據(jù)權(quán)利要求13所述的測(cè)試芯片，其中每一測(cè)試結(jié)構(gòu)具有4個(gè)或更 少的引腳。
42、 根據(jù)權(quán)利要求16所述的測(cè)試芯片，其中每一測(cè)試結(jié)構(gòu)具有4個(gè)或更 少的引腳。
全文摘要
一測(cè)試芯片(200)包括具有一區(qū)域(201)陣列的層面。每一區(qū)域(201)能包括至少一個(gè)測(cè)試結(jié)構(gòu)(202)。至少一些所述區(qū)域(201)包括各自的測(cè)試結(jié)構(gòu)(202)。所述層面具有數(shù)根向測(cè)試結(jié)構(gòu)(202)提供輸入信號(hào)的驅(qū)動(dòng)線(xiàn)(D1-D5)。所述層面具有數(shù)根從所述測(cè)試結(jié)構(gòu)(202)接收輸出信號(hào)的接收線(xiàn)(R1-R8)。所述層面具有數(shù)個(gè)器件用于控制電流方向。每一測(cè)試結(jié)構(gòu)(202)通過(guò)一所述器件的第一個(gè)連接到至少一根所述驅(qū)動(dòng)線(xiàn)。每一測(cè)試結(jié)構(gòu)通過(guò)一所述器件中的第二個(gè)連接到至少一根所述接收線(xiàn)(R1-R8)，以至于每一測(cè)試結(jié)構(gòu)(202)能利用所述驅(qū)動(dòng)線(xiàn)(D1-D5)和接收線(xiàn)(R1-R8)而獨(dú)立地定位以用于測(cè)試。
文檔編號(hào)G11C7/00GK101107670SQ200480030335
公開(kāi)日2008年1月16日 申請(qǐng)日期2004年4月30日 優(yōu)先權(quán)日2003年10月15日
發(fā)明者克里斯托弗·赫斯, 大衛(wèi)·戈德曼 申請(qǐng)人:Pdf技術(shù)公司