專利名稱：半導(dǎo)體存儲器件及其刷新方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器件以及刷新該半導(dǎo)體存儲器件的方法。具體而言，本發(fā)明涉及一種能夠在常規(guī)的存取操作期間插入刷新操作的DRAM(動態(tài)隨機存取存儲器)以及刷新該DRAM的改進方法。
背景技術(shù)：
近來，在低功耗應(yīng)用中，由DRAM替代SRAM(靜態(tài)隨機存取存儲器)已經(jīng)相當普遍，因為DRAM每單位面積的存儲器容量遠遠大于SRAM每單位面積的存儲容量。但是，DRAM需要刷新，而SRAM則不是必須刷新。因此，存在這樣一種需求，要求能夠以如下方式來使DRAM可被用于與使用SRAM的方法相同的方法，即以使用DRAM中的內(nèi)部電路來執(zhí)行自動刷新代替使用外部電路(例如刷新控制器)的刷新。
下面示出的專利文獻1公開了一種DRAM，該DRAM使用了在一個循環(huán)時間(以下稱作“外部循環(huán)時間”)內(nèi)插入了常規(guī)讀出操作或?qū)懭氩僮?以下稱作“常規(guī)存取操作”或簡稱為“存取操作”)以及刷新操作的系統(tǒng)。在此系統(tǒng)中，由于在一個外部循環(huán)時間內(nèi)確保了用于存取的時間和用于刷新的時間，所以能夠在任何時間執(zhí)行刷新而不必延遲常規(guī)的存取。用于存取的時間和用于刷新的時間基本上彼此相等，因此下面將它們統(tǒng)稱為“內(nèi)部循環(huán)時間”。
此DRAM的外部循環(huán)時間是實際的循環(huán)時間，其確定了操作速度。因此，為了增加此DRAM的操作速度而必需縮減外部循環(huán)時間。為了實現(xiàn)外部循環(huán)時間的縮減，必需將內(nèi)部循環(huán)時間縮減到等于或小于外部循環(huán)時間的一半的時間長度。降低外部循環(huán)時間是很困難的。此DRAM被設(shè)計成通過在每個外部循環(huán)時間內(nèi)確保用于刷新的內(nèi)部循環(huán)時間，而能夠在任何時間執(zhí)行刷新。因此，僅僅使用了此DRAM的實際能力的一半，并且此DRAM的加速是困難的。
『專利文獻1』日本專利公開No.2002-298574發(fā)明內(nèi)容『本發(fā)明所要解決的問題』本發(fā)明的主要目的是提供一種能夠在常規(guī)存取操作期間插入刷新并能夠?qū)崿F(xiàn)高速化的半導(dǎo)體存儲器件以及刷新該存儲器件的方法。
『發(fā)明概述』依據(jù)本發(fā)明的一種半導(dǎo)體存儲器件具有存儲單元陣列、刷新裝置、地址選擇裝置、字線選擇裝置和選擇停止裝置。存儲單元陣列包括多條字線。刷新裝置產(chǎn)生刷新請求并隨之生成刷新地址。地址選擇裝置在產(chǎn)生存取請求時選擇存取地址，在產(chǎn)生刷新請求時選擇刷新地址。字線選擇裝置按照地址選擇裝置所選的地址來選擇字線。在存儲單元陣列中正在進行存取或刷新的同時，選擇停止裝置停止由地址選擇裝置執(zhí)行的地址選擇。
依據(jù)本發(fā)明的一種刷新方法具有產(chǎn)生刷新請求并隨之生成刷新地址的步驟；在產(chǎn)生存取請求時選擇存取地址以及在產(chǎn)生刷新請求時選擇刷新地址的地址選擇步驟；按照所選的地址來選擇字線的字線選擇步驟；以及在存儲單元陣列中正在進行存取或刷新的同時停止選擇存取地址和刷新地址的選擇停止步驟。
依據(jù)本發(fā)明，當產(chǎn)生存取請求時選擇存取地址，當產(chǎn)生刷新請求時選擇刷新地址，并且按照由此選擇的地址來選擇字線。因此，能夠在常規(guī)的存取期間插入刷新。在存儲單元陣列中執(zhí)行存取或刷新的同時，停止上述地址選擇。因此，在產(chǎn)生存取請求之前產(chǎn)生了刷新請求的情況下，優(yōu)先執(zhí)行刷新，并將隨后請求的存取延遲到先前啟動的刷新完成為止。相反地，在產(chǎn)生刷新請求之前產(chǎn)生了存取請求的情況下，優(yōu)先執(zhí)行存取，并將隨后請求的刷新延遲到先前啟動的存取完成為止。因此，內(nèi)部循環(huán)時間相對于外部循環(huán)時間而增加，由此外部循環(huán)時間被縮減以增加操作速度。
優(yōu)選地，將存儲單元陣列分成多個組塊。上述的半導(dǎo)體存儲器件還具有用于響應(yīng)由地址選擇裝置選擇的地址來選擇組塊的組塊選擇裝置。在對組塊選擇裝置所選的組塊執(zhí)行存取或刷新的同時，選擇停止裝置使地址選擇裝置停止執(zhí)行地址選擇。上述的刷新方法還包括響應(yīng)所選的地址來選擇組塊的步驟。選擇停止步驟包括在對所選的組塊執(zhí)行存取或刷新的同時停止選擇存取地址和刷新地址。
此外，優(yōu)選地，在上述半導(dǎo)體存儲器件中，字線選擇裝置響應(yīng)刷新地址而針對每一個組塊連續(xù)地選擇所有字線。在上述的刷新方法中，字線選擇步驟包括響應(yīng)刷新地址而針對每一個組塊連續(xù)地選擇所有字線。
由于在此情況下，以組塊為單位來執(zhí)行所謂的集中式刷新(burstrefresh)，所以刷新中的延遲(如果有)能夠在對選定組塊的操作過程中被吸收，并且不會延續(xù)至任何其它組塊。


圖1是示出了表示本發(fā)明實施例的DRAM的整體構(gòu)造的功能方框圖；圖2是示出了圖1中所示的解碼器組塊和解碼器控制電路的構(gòu)造的功能方框圖；圖3是示出了圖2中所示的地址選擇器和刷新電路的構(gòu)造的功能方框圖；圖4是示出了圖1至3中所示的DRAM的讀出和刷新操作的時序圖；圖5是示出了圖2中所示的組塊控制電路的構(gòu)造的功能方框圖；圖6是示出了圖2和3中所示的地址選擇器的構(gòu)造的功能方框圖；圖7是示出了圖6中所示的地址選擇器的操作的時序圖；
圖8是示出了圖1至3中所示的DRAM的集中式刷新操作的時序圖；圖9是示出了如圖8中所示的集中式刷新操作的時序圖，特別是示出了在刷新操作之后插入了被設(shè)為N個的、不同數(shù)量的常規(guī)存取操作時的操作；和圖10是示出了對應(yīng)于圖9(E)中所示情況的、當N＝5時的操作情況的時序圖情況(A)為僅執(zhí)行存取操作；情況(B)為混合了刷新操作和存取操作；情況(C)為僅執(zhí)行刷新操作。
『符號說明』12...存儲單元陣列14...行解碼器16...行解碼器控制電路17...刷新電路18...地址選擇器20...組塊使能電路22...行解碼器電路24...字線驅(qū)動器26...組塊控制電路28...忙信號線30...刷新計時器32...地址計數(shù)器34...刷新使能電路40、42...晶體管46至49...NANAD電路54...鎖存電路/AE...陣列使能信號BUSY、/BUSY...忙信號CD、/CE...芯片使能信號RE、/RE...刷新使能信號
/RT...刷新計時器信號A1、A2...存取指令(常規(guī)存取操作)BE...組塊使能信號BK...存取陣列組塊BL...位線對BLEQ...位線均衡信號DB...解碼器組塊ERA...存取行地址信號LT...鎖存信號MC...存儲單元R1、R2、R3和R4...刷新指令(刷新操作)RRA...刷新行地址信號Tac...存取時間Tec...外部循環(huán)時間Tic...內(nèi)部循環(huán)時間WL...字線具體實施方式
將參照附圖詳細說明本發(fā)明的實施例。相同的參考標記表示相同或相應(yīng)的部分并且將不重復(fù)進行相同的說明。
參照圖1，表示本發(fā)明一實施例的DRAM 10具有存儲單元陣列12，該存儲單元陣列包括64M(＝64×220)個存儲單元MC和4K(＝4×210)條字線WL。
將存儲單元陣列12分成16個存取陣列組塊(以下簡稱為“組塊”)BK。每個組塊BK包括256條字線WL、與字線交叉的16K條(＝16×210)位線BL、和連接到位線BL的16K個讀出放大器(圖中未示)。每個存儲單元MC被連接到相應(yīng)的字線WL和位線BL。
DRAM 10還具有行解碼器14和用于控制行解碼器14的行解碼器控制電路16。行解碼器14響應(yīng)行地址信號而從字線WL中進行選擇。按照存儲單元陣列12的樣子，將行解碼器14分成16個解碼器組塊DB。
圖2示出了行解碼器控制電路16和一個解碼器組塊DB的細節(jié)。參照圖2，DRAM 10還具有刷新電路17和地址選擇器18。刷新電路17產(chǎn)生刷新使能信號/RE并隨之生成刷新行地址信號RRA。地址選擇器18選擇外部施加的存取行地址信號ERA或刷新行地址信號RRA，并將所選的信號作為行地址信號RA提供給行解碼器控制電路16。行解碼器控制電路16解碼所提供的行地址信號RA，以生成行地址解碼信號ADU和ADL，并將這些信號提供給行解碼器14。
圖3示出了地址選擇器18和刷新電路17的細節(jié)。參照圖3，刷新電路17包括刷新計時器30、地址計數(shù)器32和刷新使能電路34。刷新計時器30按預(yù)定周期產(chǎn)生刷新計時器信號/RT。地址計數(shù)器32響應(yīng)該刷新計時器信號/RT而增加該刷新行地址，以產(chǎn)生刷新行地址信號RRA。刷新使能電路34響應(yīng)芯片使能信號/CE和刷新計時器信號/RT而產(chǎn)生刷新使能信號/RE。
參照圖4，芯片使能信號/CE按外部循環(huán)時間Tec的每個周期被激活到L(邏輯低)電平。芯片使能信號/CE的激活對應(yīng)于存取指令的發(fā)布。當芯片使能信號/CE被激活時，地址選擇器18接收外部施加的存取行地址信號ERA，并依據(jù)此信號從存儲單元MC中讀出數(shù)據(jù)。
如果將讀出或刷新操作所需的內(nèi)部循環(huán)時間Tic設(shè)為外部循環(huán)時間Tec的一半，則即使在讀出操作期間也能夠可靠地插入刷新操作。如果存儲單元MC的保持時間是64ms，則必須以16μs(＝64ms÷4K)的間隔連續(xù)選擇4K條字線WL，以便在此時間內(nèi)刷新所有的存儲單元MC。通過如上所述的以恒定周期均勻連續(xù)地選擇所有字線WL的刷新被稱作“分布式刷新”。
在分布式刷新的情況下，通過與芯片使能信號/CE無關(guān)地以16μs的周期將刷新計時器信號/RT激活到L電平。當在激活刷新計時器信號/RT之后激活芯片使能信號/CE時，將刷新使能信號/RE激活到L電平。該刷新使能信號/RE的激活對應(yīng)于刷新指令的發(fā)布。當在激活了刷新使能信號/RE之后又經(jīng)過了預(yù)定時間之后，刷新計時器30被復(fù)位，并且刷新計時器信號/RT返回到H(邏輯高)電平。當激活了刷新使能信號/RE時，地址選擇器18接收由地址計數(shù)器32生成的刷新行地址信號RRA，并依據(jù)此信號來刷新存儲單元MC。
如果如上所述將內(nèi)部循環(huán)時間Tic設(shè)為外部循環(huán)時間Tec的一半，則刷新指令不可能與存取指令(在本說明書中為讀出指令)競爭，并且能夠在任何時間進行刷新。在此實施例中，即使刷新指令在內(nèi)部循環(huán)時間Tic被設(shè)置為長于外部循環(huán)時間Tec一半的情況下與存取指令競爭，也能夠仲裁其間的競爭以便在常規(guī)存取操作期間插入刷新操作。
再次參照圖2，每個解碼器組塊DB包括組塊使能電路20、行解碼器電路22、字線驅(qū)動器24和組塊控制電路26。高位行地址解碼信號ADU被提供給組塊使能電路20，而低位行地址解碼信號ADL被提供給行解碼器電路22。每個組塊使能電路20響應(yīng)該行地址解碼信號ADU而生成組塊使能信號BE，以選擇相應(yīng)的解碼器組塊DB。每個行解碼器電路22響應(yīng)行地址解碼信號ADL而選擇相應(yīng)的256條字線WL中的一條。字線驅(qū)動器24驅(qū)動所選的字線WL。在此實施例中，提供了12位行地址信號RA，其中的4位信號被用來選擇組塊BK，另8位信號用來選擇字線WL。
響應(yīng)組塊使能信號BE來激活組塊控制電路26，組塊控制電路26從對應(yīng)的組塊BK接收到時序監(jiān)視信號TM，并向?qū)?yīng)的組塊BK提供陣列控制信號AC。時序監(jiān)視信號TM是在對應(yīng)的組塊BK中生成的。陣列控制信號AC是用于針對相應(yīng)的組塊BK來控制讀出放大器的激活、復(fù)位之后的位線預(yù)充電等的信號。也就是說，每個組塊控制電路26控制對應(yīng)的組塊BK，以使操作序列按自完成方式被完成。
此實施例的特征在于DRAM 12還具有一條用于產(chǎn)生忙信號BUSY的忙信號線28。忙信號線28為16個組塊BK所共用，并以平行于位線對BL的方式在行解碼器14中延伸。
圖5示出了用于產(chǎn)生忙信號/BUSY的電路。參照圖5，每個組塊控制電路26包括陣列存取時序控制電路36、延遲電路38和n溝道MOS晶體管40。陣列存取時序控制電路36向?qū)?yīng)的組塊BK提供包括位線均衡信號BLEQ在內(nèi)的各種陣列控制信號AC。延遲電路38將該位線均衡信號BLEQ延遲預(yù)定的時間。晶體管40響應(yīng)延遲后的位線均衡信號BLEQ而導(dǎo)通，以將忙信號線28上的電壓下拉至接地電壓GND。
行解碼器控制電路16包括p溝道MOS晶體管42和反相器44。晶體管42響應(yīng)陣列使能信號/AE而導(dǎo)通，以便將忙信號線28上的電壓上拉至電源電壓VDD。陣列使能信號/AE是響應(yīng)芯片使能信號/CE或刷新使能信號/RE而臨時產(chǎn)生的脈沖信號。
當對一個組塊BK開始常規(guī)存取操作或刷新操作時，將陣列使能信號/AE的脈沖施加到晶體管42的柵極。由此上拉忙信號線28的電壓，以將忙信號/BUSY預(yù)充電至H電平。通過反相器44將忙信號/BUSY設(shè)為L電平，以指示正在操作該一個組塊BK，由此禁止啟動下一個常規(guī)存取操作或刷新操作。
在完成了對該所選組塊的操作序列之后，并在從輸出位線均衡信號BLEQ的時間起經(jīng)過了預(yù)定時間之后，晶體管40導(dǎo)通。由此下拉忙信號線28的電壓以使忙信號/BUSY返回到L電平。通過反相器44使忙信號/BUSY返回到H電平，以指示完成了對該組塊BK的操作。由此取消對下一個操作的禁止。
如上所述，當沒有組塊BK被選擇時，忙信號/BUSY保持在H電平，而當選擇了一個組塊BK時忙信號/BUSY被設(shè)為L電平。在完成對該所選組塊BK的操作序列之前，忙信號/BUSY保持在L電平。將忙信號/BUSY從行解碼器控制電路16提供至地址選擇器18。也就是說，晶體管42依據(jù)存取指令或刷新指令對忙信號線28進行充電，并在完成了對相應(yīng)的組塊BK的存取操作或刷新操作時，對忙信號線28進行放電。忙信號線28、晶體管42和對應(yīng)于16個組塊BK而提供的16個晶體管40是用于響應(yīng)存取指令或刷新指令來激活忙信號/BUSY以及在完成了對由組塊使能電路20選擇的組塊BK的常規(guī)存取操作或刷新操作時使忙信號/BUSY無效的裝置。
當忙信號BUSY是L電平時，沒有組塊BK被選擇并且行解碼器控制電路16因此被激活，以將行地址解碼信號ADU和ADL提供給行解碼器14。一旦選擇了一個組塊BK，忙信號BUSY就被激活到H電平，但是行地址解碼信號ADU和ADL仍維持在相同的狀態(tài)。不管行地址信號RA如何變化，在完成對前述組塊BK的操作而使忙信號BUSY返回到L電平之前，行地址解碼信號ADU和ADL都沒有改變。
圖6示出了地址選擇器18的構(gòu)造。參照圖6，地址選擇器18包括NAND(與非)電路46至49、反相器50和51、NOR(或非)電路52和D型鎖存電路54。提供了各自包含N個電路的NAND電路46至48，以及N個D型鎖存電路54。在此實施例中，由于行地址信號ERA、RRA和RA是12位的信號，所以N＝12。當芯片使能信號/CE是L電平時，12個NAND電路46輸入12位的存取行地址信號ERA。當刷新使能信號/RE是L電平時，12個NAND電路47輸入12位的刷新行地址信號RRA。12個NAND電路48輸出所輸入的12位存取行地址信號ERA或12位刷新行地址信號RRA。
當忙信號/BUSY是H電平時，NAND電路49用作反相器。因此，當芯片使能信號/CE或者刷新使能信號/RE變成L電平時，從NAND電路49提供給12個鎖存電路54的鎖存信號LT變成H電平。當鎖存信號LT變成H電平時，12個鎖存電路54接收并鎖存從12個NAND電路48輸出的12位存取行地址信號ERA或刷新行地址信號RRA，并輸出被鎖存的信號作為12位行地址信號RA。簡言之，如果忙信號/BUSY是H電平，則地址選擇器18在芯片使能信號/CE為L電平時選擇存取行地址信號ERA，在刷新使能信號/RE為L電平時選擇刷新行地址信號RRA。
另一方面，當忙信號/BUSY是L電平時，鎖存信號LT被固定在H電平。只要忙信號/BUSY是L電平，即使在芯片使能信號/CE或者刷新使能信號/RE變成了L電平以及輸入了下一個新的存取行地址信號ERA或刷新行地址信號RRA時，鎖存電路54仍繼續(xù)鎖存舊的存取行地址信號ERA或刷新行地址信號RRA，而不接收下一個新的存取行地址信號ERA或刷新行地址信號RRA。換言之，在忙信號/BUSY是L電平時，地址選擇器18的操作為即使芯片使能信號/CE或者刷新使能信號/RE變成了L電平，地址選擇器18也忽略隨后提供的存取行地址信號ERA或刷新行地址信號RRA，繼續(xù)輸出上次選擇的存取行地址信號ERA或刷新行地址信號RRA而不選擇隨后提供的信號。
參照圖7，當芯片使能信號CE被激活時，啟動對所選組塊BK的存取操作，并將忙信號/BUSY激活到L電平。當完成了該存取操作時，忙信號/BUSY返回到H電平。另一方面，當刷新使能信號RE被激活時，啟動對所選組塊BK的刷新操作，并將忙信號/BUSY激活到L電平。當完成了刷新操作時，忙信號/BUSY返回到H電平。
如上所述，當忙信號/BUSY返回到H電平時，DRAM 10依據(jù)存取指令和刷新指令中先到的一個指令來確定隨后將執(zhí)行的操作。這樣，外部施加的存取行地址信號ERA與內(nèi)部產(chǎn)生的刷新行地址信號RRA彼此沒有區(qū)別，并且在完成對先前組塊BK的操作之前，依據(jù)新的行地址信號RA的操作被推遲。也就是說，DRAM 10優(yōu)先執(zhí)行依據(jù)在另一個指令之前到來的指令的操作，并在完成在先操作之前，推遲依據(jù)后續(xù)指令的操作。
在通過設(shè)定內(nèi)部循環(huán)時間Tic長于外部循環(huán)時間Tec的一半來執(zhí)行分布式刷新的情況下，存在刷新指令與存取指令競爭的趨勢，并且在出現(xiàn)競爭時必須推遲刷新。因此，在此實施例中，最好是按照在最短的時間內(nèi)通過所有256條字線WL連續(xù)地對每個組塊BK進行集中式刷新的方式，以組塊為單位來執(zhí)行集中式刷新。
為了以64ms的間隔刷新每個存儲單元MC，以4ms(＝64ms÷16)的間隔將集中式刷新開始信號提供給16個組塊BK中的每一個組塊，并且通過256條字線WL在每個組塊BK中連續(xù)地執(zhí)行集中式刷新。因此，在每個組塊BK中，以4ms的周期執(zhí)行256次刷新。實際上，即使在執(zhí)行一次刷新所需的時間是50ns的情況下，集中式刷新所需的時間是12.8μs(＝256×50ns)，與4ms相比是極短的。因此，集中式刷新在4ms周期中最初很短的時間內(nèi)被完成。當常規(guī)的存取指令在集中式刷新期間到來時，刷新被推遲。但是，在以組塊為單位進行集中式刷新的情況下，刷新中的延遲在對每個組塊BK的操作過程中被吸收，并且不會延續(xù)至任何其它的組塊BK，如下面詳細的說明。
圖8示出了在存取指令A(yù)1和A2按最小外部循環(huán)時間Tec的每個周期連續(xù)到來的情況下的集中式刷新操作。圖8(A)示出了如現(xiàn)有技術(shù)中的內(nèi)部循環(huán)時間Tic為外部循環(huán)時間Tec的一半的情況，而圖8(B)示出了內(nèi)部循環(huán)時間Tic長于外部循環(huán)時間Tec的一半的情況。下面將針對如下情況進行說明刷新指令R1在存取指令A(yù)1緊前到來，并且由此啟動了刷新操作R1(用與對應(yīng)的指令相同的參考符號來表示)，從而對常規(guī)存取操作A1的循環(huán)時間和存取時間而言，都導(dǎo)致最差的條件。
參照圖8(A)，當刷新指令R1在存取指令A(yù)1緊前到來時，首先啟動刷新操作R1。該刷新操作R1在經(jīng)過內(nèi)部循環(huán)時間Tic之后被完成。由于此刷新為集中式刷新，所以每在完成在先的常規(guī)存取操作或刷新操作后就發(fā)布刷新指令。因此當完成了刷新操作R1時，另一個刷新指令R2到來。但是此時，由于存取指令A(yù)1在刷新指令R2到來之前的時刻T0到來，所以依據(jù)該存取指令A(yù)1而啟動常規(guī)存取操作A1。在經(jīng)過內(nèi)部循環(huán)時間Tic之后常規(guī)存取操作A1也被完成。重復(fù)此操作序列，按集中式刷新方式的刷新操作R1和R2以及常規(guī)存取操作A1和A2被交替執(zhí)行。下面將更具體的說明此過程。
地址選擇器18響應(yīng)處于L電平的刷新使能信號/RE而鎖存刷新行地址信號RRA，并將鎖存的刷新行地址信號RRA提供給行解碼器控制電路16。行解碼器控制電路16將忙信號/BUSY激活至L電平，并響應(yīng)刷新行地址信號RRA將行地址解碼信號ADU和ADL提供給行解碼器14。響應(yīng)該行地址解碼信號ADU而選擇一個組塊BK，并在組塊BK中響應(yīng)該行地址解碼信號ADL而激活一條字線WL，以刷新連接到該字線WL的所有存儲單元MC。
在此刷新操作R1期間，將芯片使能信號/CE激活至L電平，以將存取行地址信號ERA提供給地址選擇器18。但是，由于忙信號/BUSY已經(jīng)被激活，所以地址選擇器18不鎖存該存取行地址信號ERA，而繼續(xù)鎖存上次被鎖存的刷新行地址信號RRA。
當在所選組塊BK中完成了刷新操作R1時，使忙信號/BUSY被無效為H電平。由此，地址選擇器18鎖存已給出的存取行地址信號ERA，并將此信號提供給行解碼器控制電路16。因此，在所選的組塊BK中執(zhí)行常規(guī)的存取操作A1。
在情況(A)下，由于內(nèi)部循環(huán)時間Tic為外部循環(huán)時間Tec的一半，所以在外部循環(huán)時間Tec內(nèi)完成每個常規(guī)存取操作。圖中的箭頭表示從輸入的存取指令起到完成常規(guī)存取操作。如SRAM的情況一樣，箭頭所表示的存取時間在外部循環(huán)時間Tec以內(nèi)。
在情況(B)下，雖然可以跳過刷新指令，但是每個存儲單元MC在被刷新的同時按外部循環(huán)時間Tec的每個周期被存取。
將參照圖9來說明在內(nèi)部循環(huán)時間Tic被設(shè)置為長于外部循環(huán)時間Tec的一半的情況下內(nèi)部循環(huán)時間Tic能夠被延長的程度。
內(nèi)部循環(huán)時間Tic相對于外部循環(huán)時間Tec的一半越長，插入刷新操作的頻率就越小。因此，就需要用于在一定數(shù)量的常規(guī)存取操作之后允許可靠地插入至少一個刷新操作的條件。在用于第一個刷新操作的內(nèi)部循環(huán)時間(1×Tic)之后插入N個常規(guī)存取操作。如果N個常規(guī)存取操作所需的時間(N×Tic)在N個外部循環(huán)時間構(gòu)成的時間段(N×Tec)內(nèi)，則刷新指令在第(N+1)個常規(guī)存取指令之前到來，以啟動刷新操作。因此，下面的表達式(1)給出了刷新操作的插入條件Tic+N×Tic＜N×Tec...(1)修改表達式(1)以獲得下面的表達式(2)Tic＜N/(N+1)×Tec ...(2)表達式(2)示出了如果內(nèi)部循環(huán)時間Tic在外部循環(huán)時間Tec的N/(N+1)倍之內(nèi)，則在第(N+1)個常規(guī)存取操作之前插入刷新操作。例如，在N＝1的情況下，如果內(nèi)部循環(huán)時間Tic短于外部循環(huán)時間Tec的一半，則每隔一個周期插入一次刷新操作，如圖9(A)所示。
從表達式(2)明顯可知，如果N被增加，則內(nèi)部循環(huán)時間Tic變得更接近于外部循環(huán)時間Tec。也就是說，如果在刷新操作的插入頻率相當小時也沒有問題，則內(nèi)部循環(huán)時間Tic可以被設(shè)置為基本上接近于外部循環(huán)時間Tec。
如果N是如圖9(A)至9(E)所示的有窮數(shù)，則刷新指令被跳過N次。如果N是無窮數(shù)，則內(nèi)部循環(huán)時間Tic與外部循環(huán)時間Tec相同，刷新指令被跳過無窮次，且沒有刷新操作被插入，如圖9(F)所示。即使刷新指令在第一存取指令緊前到來以插入刷新操作，存取指令也必須在完成在先的存取操作之前的一個循環(huán)到來，因此在第一存取操作之后不插入刷新操作。如果N不是無窮的并且內(nèi)部循環(huán)時間Tic稍短于外部循環(huán)時間Tec，則必然插入刷新操作。
然后獲得可毫無例外地插入刷新操作的上限值的設(shè)定。如果每個組塊BK的字線數(shù)是Nwlb，則滿足使通過以N×Tec乘以此數(shù)值而獲得的值被設(shè)定為小于用保持時間Tr除以組塊的數(shù)量Nb而獲得的值即可。因此獲得下面的表達式(3)。
N×Tec×Nwlb＜Tr/Nb...(3)由于Nwlb×Nb是字線的總數(shù)Ntwl，所以獲得使用此數(shù)值修改表達式(3)后的如下表達式(4)。
N＜Tr/(Tec×Ntwl) ...(4)如果保持時間是64ms的典型值、在此實施例中字線總數(shù)Ntwl為4K、以及外部循環(huán)時間是50ns，則N的上限值基本上是約為312的較大數(shù)值。
如果將N＝312代入表達式(2)，則即使內(nèi)部循環(huán)時間Tic是49.85μs，與外部循環(huán)時間Tec之比為0.997(＝312/313)/1、即為外部循環(huán)時間Tec的99.7％，也必須在312個循環(huán)之后至少插入一次刷新操作，以便能夠必然執(zhí)行通過所有字線的刷新，同時按外部循環(huán)時間Tec連續(xù)插入常規(guī)存取操作。
但是，即使在N不是這么大的數(shù)值的情況下，內(nèi)部循環(huán)時間Tic也基本上接近于外部循環(huán)時間Tec。例如，當N＝4時，內(nèi)部循環(huán)時間Tic可被增加到外部循環(huán)時間Tec的4/5(80％)，也就是說，刷新操作以1比4個常規(guī)存取操作的比例被插入，如圖9(D)所示。就插入刷新操作的頻率而言，即使外部循環(huán)時間是50ns，執(zhí)行256次集中式刷新所需的時間也為64μs(＝5×50ns×256)。在此情況下，通過第256條字線的刷新被最大地延遲。但是該刷新延遲僅為51.2μs(＝64μs-(50ns×256))。這個值僅為保持時間64ms的0.08％，能夠被完全忽略。
由于刷新是以組塊為單位、按集中式刷新而被執(zhí)行的，所以刷新延遲當然能夠在對該組塊的操作過程中被吸收，并且不會延續(xù)至任何其它的組塊，也不會被累積。51.2μs的延遲是通過所有字線的最大延遲。因此，依據(jù)本實施例，基本上不存在由刷新延遲導(dǎo)致的問題并且內(nèi)部循環(huán)時間能被增加Tic，到接近于外部循環(huán)時間Tec。相反地，通過利用可按內(nèi)部循環(huán)時間Tic工作的DRAM 10的幾乎所有實際能力，能夠?qū)崿F(xiàn)高速化。因此，能夠提供一種可在內(nèi)部執(zhí)行刷新的SRAM兼容型DRAM，并且能夠?qū)崿F(xiàn)接近于已有DRAM的外部循環(huán)時間的一半的外部循環(huán)時間Tec。
因此，就“循環(huán)時間”而言，可以說只要N是有窮數(shù)，即使在內(nèi)部循環(huán)時間Tic長于外部循環(huán)時間Tec的一半時，也能夠毫無問題地在外部循環(huán)時間Tec內(nèi)執(zhí)行常規(guī)存取操作和刷新操作。但是，就常規(guī)存取操作的“存取時間”而言，仍然存在問題。即，在SRAM的常規(guī)情況下，通常循環(huán)時間和存取時間彼此相等。因此，還期望在此DRAM 10中，數(shù)據(jù)讀出在外部循環(huán)時間Tec內(nèi)是有效的。但是，如圖8(B)所示，在外部循環(huán)時間Tec內(nèi)最先讀出的數(shù)據(jù)(表示存取時間的箭頭的尖端)不是有效的，并且存取時間Tac不滿足常規(guī)的SRAM標準。從附圖明顯可見，為了使存取時間Tac滿足該標準，必須將用于刷新操作的內(nèi)部循環(huán)時間Tic與存取時間Tac之和設(shè)置在外部循環(huán)時間Tec以內(nèi)。在上述實施例中，用于刷新操作的內(nèi)部循環(huán)時間Tic與用于常規(guī)存取操作的內(nèi)部循環(huán)時間Tic彼此相等。但是，在常規(guī)存取操作的情況下，盡管第一數(shù)據(jù)存取時間沒有改變，作為出于某些原因、例如頁或突發(fā)讀出(burst readout)而導(dǎo)致沒有立即啟動預(yù)充電的結(jié)果，在某些DRAM中也可以增加循環(huán)時間。在這樣的情況下，即使用于常規(guī)存取操作的內(nèi)部循環(huán)時間Tic很長，也不必增加外部循環(huán)時間Tec和存取時間。
此外，如圖8(B)所示，緊隨在刷新操作之后的存取時間Tac與后續(xù)的常規(guī)存取操作之后的存取時間Tac彼此不同。因此，由于此問題而令用戶難以使用該DRAM。此時，可以使用一種方法，如圖10所示，此方法在標準中有意設(shè)置了存取等待時間Tlt，以便將用于刷新操作的內(nèi)部循環(huán)時間Tic與用于常規(guī)存取操作的內(nèi)部循環(huán)時間Tic之和設(shè)為明顯的(apparent)存取時間，以延遲數(shù)據(jù)在連續(xù)的常規(guī)存取操作之后變?yōu)橛行У臅r間。當然，存取時間Tac很長，但是能夠縮短循環(huán)時間。此操作類似于Digest of Technical Papers(ISSC91，p.50，F(xiàn)eb.1991)中所公開的流水線突發(fā)式SRAM中的操作。
圖10示出了當N＝5時的操作情況，即在情況(A)下，只有常規(guī)存取指令到來，使得有意將存取時間Tac描述為在規(guī)范方面增加的時間，并且其長于外部循環(huán)時間Tec；在情況(B)下，在常規(guī)存取指令按外部循環(huán)時間Tec到來時啟動集中式刷新；以及在情況(C)下，只有刷新指令到來。在情況(A)和(B)下，與圖9(E)中N＝5時所示的情況不同，存取時間Tac相對于存取指令的輸入總是相同的。即使在存取時間Tac長于外部循環(huán)時間Tec時，也以與外部循環(huán)時間Tec相同的周期連續(xù)地使數(shù)據(jù)有效。如果以此方式持續(xù)地存取數(shù)據(jù)，則能夠增加帶寬。
已經(jīng)針對本發(fā)明的實施例說明了本發(fā)明。但是，上述實施例僅作為本發(fā)明實施例的示例，本發(fā)明并不限于上述的實施例。在不脫離本發(fā)明主旨的情況下，能夠通過適當?shù)匦薷纳鲜鰧嵤├齺韺嵤┍景l(fā)明。
本發(fā)明的半導(dǎo)體存儲器件特別在低功耗應(yīng)用中能夠用作代替SRAM的DRAM。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，包括存儲單元陣列，包括多條字線；刷新裝置，用于產(chǎn)生刷新請求并隨之生成刷新地址；地址選擇裝置，用于響應(yīng)存取請求而選擇存取地址，所述地址選擇裝置響應(yīng)所述刷新請求而從所述多個刷新地址中選擇刷新地址；字線選擇裝置，用于響應(yīng)由所述地址選擇裝置選擇的地址而從所述多條字線中選擇字線；和選擇停止裝置，用于在所述存儲單元陣列中正在進行存取或刷新的同時，停止由所述地址選擇裝置執(zhí)行的地址選擇。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中將所述存儲單元陣列分成多個組塊，所述半導(dǎo)體存儲器件還包括用于響應(yīng)由所述地址選擇裝置選擇的地址而從所述多個組塊中選擇組塊的組塊選擇裝置，所述選擇停止裝置在對由所述組塊選擇裝置選擇的組塊執(zhí)行存取或刷新的同時停止所述地址選擇裝置執(zhí)行地址選擇。
3.如權(quán)利要求2所述的半導(dǎo)體存儲器件，其中所述字線選擇裝置響應(yīng)由所述地址選擇裝置選擇的刷新地址而針對所述組塊中的每一個連續(xù)地選擇所有字線。
4.如權(quán)利要求2或3所述的半導(dǎo)體存儲器件，其中所述選擇停止裝置包括忙信號發(fā)生裝置，用于響應(yīng)所述存取請求或刷新請求來激活忙信號，并在完成了對由所述組塊選擇裝置選擇的組塊的存取或刷新之后使所述忙信號無效，所述地址選擇裝置包括輸入裝置，用于響應(yīng)所述存取請求而輸入所述存取地址，以及響應(yīng)所述刷新請求而輸入所述刷新地址；和鎖存裝置，用于在忙信號被無效之后接收并鎖存所輸入的地址。
5.如權(quán)利要求4所述的半導(dǎo)體存儲器件，其中所述忙信號發(fā)生裝置包括通過所述多個組塊以共有方式被提供的忙信號線；充電裝置，用于響應(yīng)所述刷新請求而對所述忙信號線進行充電；和對應(yīng)于所述多個組塊中的每一個而提供的放電裝置，所述放電裝置在完成了對相應(yīng)的組塊的存取或刷新之后對所述忙信號線進行放電。
6.一種用于半導(dǎo)體存儲器件的刷新方法，所述半導(dǎo)體存儲器件具有包括多條字線的存儲單元陣列，所述方法包括以下步驟產(chǎn)生刷新請求并隨之生成刷新地址；響應(yīng)存取請求而選擇存取地址，以及響應(yīng)所述刷新請求而從所述多個刷新地址中選擇刷新地址；響應(yīng)所選的地址而從多條字線中選擇字線；以及在存儲單元陣列中執(zhí)行了存取或刷新之后，停止選擇所述存取地址和所述刷新地址。
7.如權(quán)利要求6所述的用于半導(dǎo)體存儲器件的刷新方法，其中將所述存儲單元陣列分成多個組塊，所述刷新方法還包括響應(yīng)所選的地址而從多個組塊中選擇組塊的步驟，所述停止步驟還包括在對所選的組塊執(zhí)行了存取或刷新之后停止選擇所述存取地址和所述刷新地址的步驟。
8.如權(quán)利要求7所述的用于半導(dǎo)體存儲器件的刷新方法，其中所述選擇步驟包括響應(yīng)所述刷新地址而針對每一個組塊連續(xù)地選擇所有字線的步驟。
9.如權(quán)利要求7或8所述的用于半導(dǎo)體存儲器件的刷新方法，其中所述停止步驟包括忙信號發(fā)生步驟，響應(yīng)所述存取請求或刷新請求來激活忙信號，并在完成了對所選組塊的存取或刷新之后使所述忙信號無效，所述地址選擇步驟包括如下步驟響應(yīng)所述存取請求而輸入所述存取地址；響應(yīng)所述刷新請求而輸入所述刷新地址；和在所述忙信號被無效之后接收并鎖存所輸入的地址。
10.如權(quán)利要求9所述的用于半導(dǎo)體存儲器件的刷新方法，其中半導(dǎo)體存儲器件還具有通過多個組塊以共有方式被提供的忙信號線，所述忙信號發(fā)生步驟包括如下步驟響應(yīng)所述存取請求或刷新請求而對所述忙信號線進行充電；和在完成了對相應(yīng)組塊的存取或刷新之后，對所述忙信號線進行放電。
全文摘要
為了提供一種在常規(guī)存取操作期間能夠插入刷新操作并且能夠設(shè)定內(nèi)部循環(huán)時間長于外部循環(huán)時間的一半的DRAM，本發(fā)明提供一種半導(dǎo)體存儲器件及其刷新方法。地址選擇器(18)選擇存取行地址信號ERA或刷新行地址信號RRA。行解碼器控制電路(16)響應(yīng)所選的行地址信號RA選擇分割存儲單元陣列后得到的組塊之一，并通過行解碼器電路22選擇字線。當對該一個組塊開始操作時，激活忙信號/BUSY以禁止由地址選擇器18執(zhí)行選擇。當操作結(jié)束時，使忙信號/BUSY無效以取消對地址選擇器18的選擇的禁止。因此，優(yōu)先執(zhí)行行地址信號ERA或RRA中較早輸入的一個，并使隨行地址信號ERA或RRA中后輸入的一個等待，直到在先操作結(jié)束為止。
文檔編號G11C7/10GK1871663SQ20048003122
公開日2006年11月29日 申請日期2004年10月21日 優(yōu)先權(quán)日2003年10月24日
發(fā)明者砂永登志男, 宮武久忠, 細川浩二 申請人:國際商業(yè)機器公司