專(zhuān)利名稱：具有依賴鄰近工作模式位線補(bǔ)償?shù)姆且资源鎯?chǔ)器及方法
技術(shù)領(lǐng)域：
本發(fā)明大體而言涉及諸如電可擦可編程只讀存儲(chǔ)器(EEPROM)及快閃EEPROM等非易失性半導(dǎo)體存儲(chǔ)器，且具體而言涉及具有用于一頁(yè)連續(xù)的電荷存儲(chǔ)單元(storageunit)行的經(jīng)改進(jìn)的編程及感測(cè)電路的非易失性半導(dǎo)體存儲(chǔ)器。
背景技術(shù)：
近來(lái)，具有電荷非易失性存儲(chǔ)能力的固態(tài)存儲(chǔ)器，尤其是作為小形體因數(shù)卡封裝的EEPROM及快閃EEPROM形式的固態(tài)存儲(chǔ)器，已成為眾多種移動(dòng)及手持裝置、尤其是信息用具和消費(fèi)電子產(chǎn)品中的首選存儲(chǔ)裝置。與也為固態(tài)存儲(chǔ)器的RAM(隨機(jī)存取存儲(chǔ)器)不同，快閃存儲(chǔ)器具有非易失性，即使在電源關(guān)閉之后也能保留其所存儲(chǔ)的數(shù)據(jù)?？扉W存儲(chǔ)器盡管成本較高，但目前卻越來(lái)越多地應(yīng)用于大容量存儲(chǔ)應(yīng)用中?；谛D(zhuǎn)磁性媒體的傳統(tǒng)大容量存儲(chǔ)裝置，例如硬盤(pán)驅(qū)動(dòng)器及軟盤(pán)，不適用于移動(dòng)及手持環(huán)境。原因在于磁盤(pán)驅(qū)動(dòng)器通常較為笨重，易于發(fā)生機(jī)械故障，且具有高的延時(shí)和高功率需求。這些不受歡迎的特性使基于磁盤(pán)的存儲(chǔ)裝置不適用于大多數(shù)移動(dòng)及便攜式應(yīng)用中。相反，快閃存儲(chǔ)器，無(wú)論是嵌入式還是可拆卡形式，均均可理想地適用于移動(dòng)及手持環(huán)境，這是因?yàn)槠渚哂谐叽缧?、功率消耗低、速度高及可靠性高的特點(diǎn)。
EEPROM及電可編程只讀存儲(chǔ)器(EPROM)為可受到擦除并將新數(shù)據(jù)寫(xiě)入或“編程”入其存儲(chǔ)胞(memory cell)內(nèi)的非易失性存儲(chǔ)器。二者均利用一位于一場(chǎng)效晶體管結(jié)構(gòu)中的浮動(dòng)(未連接的)導(dǎo)電柵極，該浮動(dòng)導(dǎo)電柵極定位于一半導(dǎo)體襯底的一溝道區(qū)上方、源極區(qū)與漏極區(qū)之間。
然后在浮動(dòng)?xùn)艠O上設(shè)置有一控制柵極。晶體管的閾電壓特性受控于浮動(dòng)?xùn)艠O上所保持的電荷量。換句話說(shuō)，對(duì)于浮動(dòng)?xùn)艠O上一給定的電荷電平，必須在控制柵極上施加一對(duì)應(yīng)的電壓(閾值)后，晶體管方會(huì)導(dǎo)通來(lái)允許其源極區(qū)與漏極區(qū)之間導(dǎo)電。
浮動(dòng)?xùn)艠O可保持一電荷范圍，因此可編程至一閾電壓窗口內(nèi)的任一閾電壓電平。閾電壓窗口的尺寸是由器件的最低及最高閾電平來(lái)定界，而器件的最低及最高閾電平又對(duì)應(yīng)于可編程至浮動(dòng)?xùn)艠O上的電荷范圍。閾值窗口通常相依于存儲(chǔ)裝置的特性、工作條件及歷史。原則上，該窗口內(nèi)每一不同的可分辨的閾電壓電平范圍均可用于標(biāo)識(shí)該單元的一確定的存儲(chǔ)狀態(tài)。
用作一存儲(chǔ)胞的晶體管通常通過(guò)兩種機(jī)理中的一種來(lái)編程為一“已編程”狀態(tài)。在“熱電子注入”中，施加至漏極的高電壓會(huì)使電子加速穿過(guò)襯底溝道區(qū)。同時(shí)，施加至控制柵極的高電壓會(huì)將熱電子通過(guò)一薄的柵極介電層拉至浮動(dòng)?xùn)艠O上。在“穿隧注入”中，相對(duì)于襯底對(duì)控制柵極施加一高電壓。通過(guò)此種方式，將電子自所述襯底拉至中間浮動(dòng)?xùn)艠O。
記憶器件可通過(guò)多種機(jī)理來(lái)擦除。對(duì)于EPROM，可通過(guò)紫外線輻射移除浮動(dòng)?xùn)艠O上的電荷，來(lái)對(duì)存儲(chǔ)器實(shí)施整體擦除。對(duì)于EEPROM，可通過(guò)相對(duì)于控制柵極在襯底上施加一高電壓以促使浮動(dòng)?xùn)艠O中的電子隧穿一薄氧化層到達(dá)襯底溝道區(qū)(即Fowler-Nordheim穿隧)，來(lái)對(duì)一存儲(chǔ)胞進(jìn)行電擦除。通常，EEPROM可逐一字節(jié)地擦除。對(duì)于快閃EEPROM，可一次電擦除整個(gè)存儲(chǔ)器或每次電擦除一個(gè)或一個(gè)以上塊，其中一個(gè)塊可由512個(gè)或更多存儲(chǔ)字節(jié)組成。
存儲(chǔ)裝置通常包含一個(gè)或一個(gè)以上可安裝于一卡上的存儲(chǔ)器芯片。每一存儲(chǔ)器芯片包含一由例如解碼器和擦除、寫(xiě)入及讀取電路等周邊電路支持的存儲(chǔ)胞陣列。更為復(fù)雜的存儲(chǔ)裝置也帶有一控制器，該控制器執(zhí)行智能和更級(jí)的存儲(chǔ)器作業(yè)及介接。目前有許多種在商業(yè)上很成功的非易失性固態(tài)存儲(chǔ)裝置正為人們所用。這些存儲(chǔ)裝置可采用不同類(lèi)型的存儲(chǔ)胞，其中每一類(lèi)型的存儲(chǔ)胞均具有一個(gè)或一個(gè)以上電荷存儲(chǔ)單元。
圖1示意性地圖解說(shuō)明一呈一EEPROM胞形式的非易失性存儲(chǔ)胞。其具有一呈一浮動(dòng)?xùn)艠O形式的電荷存儲(chǔ)單元。電可擦可編程只讀存儲(chǔ)器(EEPROM)具有與EPROM類(lèi)似的結(jié)構(gòu)，但其另外還提供一種在施加適當(dāng)電壓時(shí)無(wú)需曝光至紫外線輻射即會(huì)以電方式加載或自其浮動(dòng)?xùn)艠O移除電荷的機(jī)理。該類(lèi)胞的實(shí)例及其制造方法在第5,595,924號(hào)美國(guó)專(zhuān)利中給出。
圖2示意性地圖解說(shuō)明組織成一NAND胞或串形式的一串電荷存儲(chǔ)單元。一NAND胞50由一系列通過(guò)其源極及漏極以菊花鏈形式相連的存儲(chǔ)晶體管M1，M2，....，Mn(n＝4，8，16或更大)組成。一對(duì)選擇晶體管S1、S2通過(guò)NAND單元的源極端子54和漏極端子56控制該存儲(chǔ)晶體管鏈與外部的連接。在一存儲(chǔ)器陣列中，當(dāng)信號(hào)SGS使源極選擇晶體管S1導(dǎo)通時(shí)，源極端子耦合至一源極線。類(lèi)似地，當(dāng)信號(hào)SGD使漏極選擇晶體管S2導(dǎo)通時(shí)，NAND胞的漏極端子耦合至存儲(chǔ)器陣列的一條位線。鏈中的每一存儲(chǔ)晶體管均具有一電荷存儲(chǔ)單元，該電荷存儲(chǔ)單元用于存儲(chǔ)一給定量的電荷，以表示一預(yù)期的存儲(chǔ)狀態(tài)。在每一存儲(chǔ)晶體管的每一源極與漏極之間均為一溝道區(qū)。每一存儲(chǔ)晶體管(例如60、62、...、64)上的控制柵極上的電壓分別控制存儲(chǔ)晶體管M1、M2、...、Mn的溝道中的電流導(dǎo)電。選擇晶體管S1、S2分別通過(guò)其源極端子54及漏極端子56向NAND胞提供控制路徑且各自通過(guò)其控制柵極上的適當(dāng)電壓導(dǎo)通。
當(dāng)對(duì)一NAND胞內(nèi)一被尋址的存儲(chǔ)晶體管進(jìn)行讀取或在編程過(guò)程中進(jìn)行驗(yàn)證時(shí)，將為其控制柵極提供一適當(dāng)?shù)膮⒖茧妷?。同時(shí)，通過(guò)在其控制柵極上施加足夠的電壓VPASS，使NAND胞50內(nèi)其余未被尋址的存儲(chǔ)晶體管完全導(dǎo)通。通過(guò)此種方式，有效地建立一自各存儲(chǔ)晶體管的源極至該NAND胞的源極端子54的導(dǎo)電路徑，及類(lèi)似地自各存儲(chǔ)晶體管的漏極至該胞的漏極端子56的導(dǎo)電路徑。同樣，在編程期間，所要編程的存儲(chǔ)晶體管的控制柵極由一編程電壓VPGM供電，而串中的其他存儲(chǔ)晶體管則的控制柵極則由一通過(guò)電壓VPASS供電。具有此種NAND胞結(jié)構(gòu)的存儲(chǔ)裝置闡述于第5,570,315、5,903,495及6,046,935號(hào)美國(guó)專(zhuān)利中。
另一種類(lèi)似的非易失性存儲(chǔ)器使其每一電荷存儲(chǔ)單元均呈介電層形式。其中使用一介電層替代前面所述的導(dǎo)電性浮動(dòng)?xùn)艠O元件。此等利用介電存儲(chǔ)元件的存儲(chǔ)裝置已由Eitan等人闡述于“NROM一種新穎的局部化陷獲的2-位式非易失性存儲(chǔ)單元(NROMA Novel Localized Trapping，2-Bit Nonvolatile Memory Cell)”(IEEE電子器件通訊(IEEE Electron Device Letters)，第21卷，第11號(hào)，2000年11月，第543-545頁(yè))中。一ONO介電層延伸跨越源極擴(kuò)散區(qū)與漏極擴(kuò)散區(qū)之間的溝道。一個(gè)數(shù)據(jù)位的電荷集中在毗鄰漏極的介電層中，另一數(shù)據(jù)位的電荷則集中在毗鄰源極的介電層中。例如，第5,768,192號(hào)和第6,011,725號(hào)美國(guó)專(zhuān)利揭示一種具有一夾于兩層二氧化硅之間的陷獲介電層的非易失性存儲(chǔ)胞。多狀態(tài)數(shù)據(jù)存儲(chǔ)是通過(guò)分別讀取介電層內(nèi)各個(gè)在空間上分離的電荷存儲(chǔ)區(qū)域的二進(jìn)制狀態(tài)來(lái)構(gòu)建。
存儲(chǔ)器陣列一存儲(chǔ)裝置通常由一存儲(chǔ)胞二維陣列構(gòu)成，其中存儲(chǔ)胞呈行及列布置，且可通過(guò)字線和位線尋址。
圖3圖解說(shuō)明一例如圖2所示NAND胞陣列的一實(shí)例。沿每一行NAND胞，均有一條位線耦合至每一NAND胞的漏極端子56。沿每一行NAND胞，均有一條源極線34可連接其所有源極端子54。
同時(shí)，一行中各NAND胞的控制柵極60，...，64還連接至一系列對(duì)應(yīng)的字線?？山?jīng)由相連的字線、以選擇晶體管控制柵極上的適當(dāng)電壓SGD和SGS使選擇晶體管對(duì)導(dǎo)通(參見(jiàn)圖2)來(lái)對(duì)一整行NAND單元進(jìn)行尋址。在讀取一NAND胞鏈中的一存儲(chǔ)晶體管時(shí)，該鏈中的其余存儲(chǔ)晶體管通過(guò)其相關(guān)的字線強(qiáng)導(dǎo)通，因此流經(jīng)該鏈的電流實(shí)質(zhì)上取決于存儲(chǔ)在所讀取單元中的電荷電平。在第5,570,315號(hào)、第5,774,397號(hào)及第6,046,935號(hào)美國(guó)專(zhuān)利中可找到一種NAND架構(gòu)陣列及其作為存儲(chǔ)系統(tǒng)一部分的作業(yè)的實(shí)例。
塊擦除對(duì)電荷存儲(chǔ)式存儲(chǔ)裝置編程只會(huì)使得向其電荷存儲(chǔ)元件增加更多的電荷。因此，在編程作業(yè)之前，須移除(或擦除)電荷存儲(chǔ)元件中現(xiàn)有的電荷。設(shè)置有擦除電路(未圖示)來(lái)擦除一個(gè)或一個(gè)以上存儲(chǔ)胞塊。當(dāng)一同(即以快閃形式)電擦除整個(gè)胞陣列或該胞陣列中相當(dāng)多的單元群組時(shí)，例如EEPROM等非易失性存儲(chǔ)器即稱為“快閃”EEPROM。一旦得到擦除，所述胞群組即可進(jìn)行重新編程?？梢煌脸陌航M可由一個(gè)或一個(gè)以上可尋址的擦除單位組成。擦除單位或塊通常存儲(chǔ)一頁(yè)或多頁(yè)數(shù)據(jù)，頁(yè)是編程和讀取單位，當(dāng)然在一次作業(yè)中可編程或讀取多于一頁(yè)。每一頁(yè)通常存儲(chǔ)一個(gè)或一個(gè)以上數(shù)據(jù)塊，擦除塊的尺寸由主機(jī)系統(tǒng)界定。其一實(shí)例是一如下擦除塊512個(gè)字節(jié)的用戶數(shù)據(jù)(遵循一為磁盤(pán)驅(qū)動(dòng)器所設(shè)立的標(biāo)準(zhǔn))，加上一定數(shù)量的關(guān)于用戶數(shù)據(jù)及/或存儲(chǔ)用戶數(shù)據(jù)的塊的附加信息字節(jié)。在其他其他系統(tǒng)中，擦除塊尺寸可遠(yuǎn)遠(yuǎn)大于512字節(jié)。
讀取/寫(xiě)入電路在通常的雙狀態(tài)EEPROM胞中，建立至少一個(gè)電流斷點(diǎn)電平，以將導(dǎo)電窗口劃分為兩個(gè)區(qū)域。
當(dāng)通過(guò)施加預(yù)定的固定電壓來(lái)讀取一胞時(shí)，通過(guò)與斷點(diǎn)電平(或參考電流IREF)相比較來(lái)將其源極/漏極電流解析為一存儲(chǔ)狀態(tài)。如果所讀取電流高于斷點(diǎn)電平或IREF，則可確定該胞處于一種邏輯狀態(tài)(例如“零”狀態(tài))。反之，如果所述電流低于斷點(diǎn)電平的電流，則可確定該胞處于另一種邏輯狀態(tài)(例如“1”狀態(tài))。因此，此一雙狀態(tài)胞存儲(chǔ)一個(gè)數(shù)字信息位。通常設(shè)置一可在外部編程的參考電流源作為一存儲(chǔ)系統(tǒng)之一部分來(lái)產(chǎn)生斷點(diǎn)電平電流。
為提高存儲(chǔ)器容量，隨著半導(dǎo)體技術(shù)水平的進(jìn)步，正以越來(lái)越高的密度制造快閃EEPROM裝置。另一種提高存儲(chǔ)容量的方法是使每一存儲(chǔ)胞存儲(chǔ)多于兩種狀態(tài)。
在一多狀態(tài)或多電平EEPROM存儲(chǔ)胞中，是通過(guò)多于一個(gè)斷點(diǎn)將導(dǎo)電窗口劃分為多于兩個(gè)區(qū)域，以使每一個(gè)胞能夠存儲(chǔ)多于一位數(shù)據(jù)。由此，會(huì)使一給定EEPROM陣列所能夠存儲(chǔ)的信息隨著每一個(gè)胞所能夠存儲(chǔ)的狀態(tài)數(shù)量的增多而增多。在第5,172,338號(hào)美國(guó)專(zhuān)利中闡述了具有多狀態(tài)或多電平存儲(chǔ)胞的EEPROM或快閃EEPROM。
實(shí)際上，通常通過(guò)在對(duì)控制柵極施加一參考電壓時(shí)，感測(cè)該胞的源電極與漏電極之間的導(dǎo)通電流來(lái)讀取該胞的存儲(chǔ)狀態(tài)。因此，對(duì)于一個(gè)胞的浮動(dòng)?xùn)艠O上的每一給定電荷量，均可根據(jù)一固定的參考控制柵極電壓探測(cè)到一對(duì)應(yīng)的導(dǎo)通電流。類(lèi)似地，可編程至浮動(dòng)?xùn)艠O上的電荷范圍會(huì)界定一對(duì)應(yīng)的閾電壓窗口或一對(duì)應(yīng)的導(dǎo)通電流窗口。
或者，并不探測(cè)一所劃分電流窗口中的導(dǎo)通電流，而是可在控制柵極處為一給定的受試存儲(chǔ)狀態(tài)設(shè)定閾電壓，然后探測(cè)導(dǎo)通電流低于還是高于一閾電流。在一種實(shí)施方案中，通過(guò)檢查導(dǎo)電電流經(jīng)位線電容放電的速率來(lái)相對(duì)于閾值電流探測(cè)導(dǎo)電電流。
影響讀取/寫(xiě)入性能及精度的因素為提高讀取和編程性能，并列讀取或編程一陣列中的多個(gè)電荷存儲(chǔ)元件或存儲(chǔ)晶體管。因此，一同讀取或編程一存儲(chǔ)元件邏輯“頁(yè)”。在現(xiàn)有存儲(chǔ)器架構(gòu)中，一行通常包含數(shù)個(gè)交錯(cuò)的頁(yè)。一頁(yè)中的所有存儲(chǔ)元件將被一同讀取或編程。列解碼器將選擇性地將每一交錯(cuò)的頁(yè)連接至一對(duì)應(yīng)數(shù)量的讀取/寫(xiě)入模塊。舉例而言，在一實(shí)施方案中，將存儲(chǔ)器陣列設(shè)計(jì)為具有一532字節(jié)(512字節(jié)加上20字節(jié)的附加信息)的頁(yè)尺寸。若每列包含一漏極位線且每行有兩個(gè)交錯(cuò)的頁(yè)，則共計(jì)8512列，其中每一頁(yè)均與4256個(gè)列相關(guān)聯(lián)。此時(shí)將可連接4256個(gè)感測(cè)模塊來(lái)并行地讀取或?qū)懭胨信紨?shù)位線或奇數(shù)位線。通過(guò)此種方式，可自該存儲(chǔ)元件頁(yè)讀取或向該存儲(chǔ)元件頁(yè)內(nèi)編程一由4256位(即532個(gè)字節(jié))并行數(shù)據(jù)組成的頁(yè)。構(gòu)成讀取/寫(xiě)入電路170的讀取/寫(xiě)入模塊可布置成各種不同的架構(gòu)。
如前文所述，傳統(tǒng)的存儲(chǔ)裝置通過(guò)以一種大規(guī)模并行方式運(yùn)行來(lái)改善讀取/寫(xiě)入作業(yè)。這種方法改善了性能，但是對(duì)讀取和寫(xiě)入作業(yè)的精度的確有影響。
另一個(gè)問(wèn)題與位線-位線耦合或串?dāng)_有關(guān)。這一問(wèn)題對(duì)于間隔緊密的位線的并行感測(cè)而言變得更加尖銳。避免位線-位線串?dāng)_的一個(gè)傳統(tǒng)的解決方案是同時(shí)感測(cè)所有的偶數(shù)位線或所有的奇數(shù)位線而將其他位線接地。此種一行由兩個(gè)交錯(cuò)頁(yè)組成的架構(gòu)有助于避免位線串?dāng)_并緩解密集配置讀取/寫(xiě)入電路的頁(yè)問(wèn)題。一頁(yè)譯碼器用于將該組讀取/寫(xiě)入模塊多路復(fù)用至偶數(shù)頁(yè)或奇數(shù)頁(yè)。通過(guò)這種方式，每當(dāng)一組位線正受到讀取或編程時(shí)，可將交錯(cuò)的組接地，以消除偶數(shù)位線與奇數(shù)位線之間的串?dāng)_，但不消除各奇數(shù)線或各偶數(shù)線之間的串?dāng)_。
然而，此種交錯(cuò)頁(yè)架構(gòu)至少有三方面的缺點(diǎn)。首先，其需要額外的多路復(fù)用電路。第二，其性能較慢。為完成對(duì)通過(guò)一字線相連的或位于一行中的各存儲(chǔ)胞的讀取或編程，需要兩次讀取或兩次編程作業(yè)。第三，其在解決例如以下等干擾影響方面也不是最佳當(dāng)在不同時(shí)刻編程兩個(gè)處于浮動(dòng)?xùn)艠O電平的相鄰電荷存儲(chǔ)單元(例如分別在奇數(shù)頁(yè)和偶數(shù)頁(yè)中)時(shí)，這兩個(gè)相鄰電荷存儲(chǔ)單元之間的場(chǎng)耦合。
隨著存儲(chǔ)晶體管之間的間距越來(lái)越緊密，相鄰場(chǎng)耦合問(wèn)題變得愈加突出。在一存儲(chǔ)晶體管中，一電荷存儲(chǔ)單元夾在一溝道區(qū)與一控制柵極之間。在該溝道區(qū)中流動(dòng)的電流是由所述控制柵極及電荷存儲(chǔ)單元處的場(chǎng)所產(chǎn)生的合成電場(chǎng)的函數(shù)。隨著密度不斷增大，所形成的各存儲(chǔ)晶體管越來(lái)越近。因此，來(lái)自相鄰電荷元件的場(chǎng)明顯地作用于受影響胞的合成場(chǎng)。相鄰場(chǎng)取決于編程入相鄰元件的電荷存儲(chǔ)單元中的電荷。這種干擾場(chǎng)具有動(dòng)態(tài)性質(zhì)，因?yàn)槠潆S相鄰元件的編程狀態(tài)而改變。因此，根據(jù)相鄰元件的變化的狀態(tài)，受到影響的胞在不同時(shí)間可能感測(cè)不同的值。
傳統(tǒng)的交錯(cuò)頁(yè)架構(gòu)加劇了由相鄰電荷存儲(chǔ)單元耦合所導(dǎo)致的誤差。由于偶數(shù)頁(yè)和奇數(shù)頁(yè)是彼此獨(dú)立地編程和讀取，因而可能會(huì)在一組條件下對(duì)一頁(yè)進(jìn)行編程、但在完全不同的一組條件下回讀該頁(yè)，此取決于于此同時(shí)所發(fā)生在干涉頁(yè)上的情形。隨著密度的增加，讀取誤差將變得更加嚴(yán)重，此要求對(duì)多狀態(tài)實(shí)施方案進(jìn)行更為精確的讀取作業(yè)和更寬的閾值窗口劃分。此會(huì)造成性能損失，且使多狀態(tài)實(shí)施方案的潛在容量受到限制。
2002年9月24日提出申請(qǐng)的第10/254483號(hào)及第10/254290號(hào)美國(guó)專(zhuān)利申請(qǐng)案揭示一種存儲(chǔ)器架構(gòu)，其中以并行方式對(duì)一頁(yè)連續(xù)的存儲(chǔ)器存儲(chǔ)單元進(jìn)行編程或讀取。
當(dāng)在一頁(yè)連續(xù)的存儲(chǔ)器存儲(chǔ)單元上進(jìn)行編程時(shí)，在此過(guò)程期間，那些已被編程至其目標(biāo)狀態(tài)的存儲(chǔ)器存儲(chǔ)單元將被禁止編程或被鎖定而不能再進(jìn)一步編程。在一優(yōu)選方案中，通過(guò)使存儲(chǔ)器存儲(chǔ)單元的溝道浮動(dòng)并升高此處的電壓來(lái)禁止編程，從而鎖定存儲(chǔ)器存儲(chǔ)單元。此升高的電壓會(huì)對(duì)一仍處于編程中的毗鄰的存儲(chǔ)單元產(chǎn)生嚴(yán)重干擾。
因此，普遍需要提供高性能且高容量的非易失性存儲(chǔ)器。尤其需要具有一種能有效地解決上述問(wèn)題的具有改進(jìn)的讀取和編程性能的高容量非易失性存儲(chǔ)器。
發(fā)明內(nèi)容
上述對(duì)大容量、高性能非易失性存儲(chǔ)裝置的需求通過(guò)利用一大頁(yè)讀取/寫(xiě)入電路對(duì)一相應(yīng)的存儲(chǔ)胞頁(yè)進(jìn)行并行讀取和寫(xiě)入而得到滿足。具體而言，高密度芯片集成中所固有的可在讀取和編程中引入誤差的干擾影響得以消除或最小化。
本發(fā)明提供用于以并行方式對(duì)一存儲(chǔ)胞群組進(jìn)行存儲(chǔ)作業(yè)的裝置及方法。該群組中的每一存儲(chǔ)胞均可以幾種運(yùn)行模式中的一種模式存在。例如，當(dāng)對(duì)該群組進(jìn)行編程時(shí)，一些存儲(chǔ)胞可處于一禁止編程模式(program inhibit mode)中。該群組中一經(jīng)歷一給定存儲(chǔ)作業(yè)的存儲(chǔ)胞可能會(huì)受到其鄰近胞的干擾。干擾的程度取決于鄰近胞所處的運(yùn)行模式。所述干擾是通過(guò)對(duì)存儲(chǔ)胞的位線施加一補(bǔ)償電壓來(lái)補(bǔ)償，該補(bǔ)償量隨其鄰近胞的運(yùn)行模式而變化。
本發(fā)明部分地提供一種編程電路及方法，其中通過(guò)向預(yù)定要編程的存儲(chǔ)器存儲(chǔ)單元的位線電壓添加一補(bǔ)償量來(lái)對(duì)來(lái)自鄰近存儲(chǔ)單元的干擾進(jìn)行補(bǔ)償。該補(bǔ)償量隨這兩個(gè)相鄰近存儲(chǔ)單元所處的運(yùn)行模式而變化。如果有一個(gè)或一個(gè)以上鄰近存儲(chǔ)單元處于一會(huì)產(chǎn)生干擾的運(yùn)行模式中，則對(duì)補(bǔ)償量進(jìn)行相應(yīng)調(diào)整以使干擾最小化。
具體而言，當(dāng)對(duì)連續(xù)的一頁(yè)存儲(chǔ)單元進(jìn)行編程時(shí)，每當(dāng)一存儲(chǔ)單元已達(dá)到其目標(biāo)狀態(tài)并被禁止編程或被鎖定而不能再進(jìn)一步編程時(shí)，該存儲(chǔ)單元便會(huì)對(duì)一仍處于編程中的毗鄰存儲(chǔ)單元產(chǎn)生干擾。本發(fā)明部分地提供一種編程電路及方法，其中對(duì)仍處于編程中的毗鄰存儲(chǔ)單元添加一干擾補(bǔ)償量。通過(guò)將一預(yù)定偏壓施加至一仍處于編程中的存儲(chǔ)單元的位線來(lái)添加補(bǔ)償量。具體而言，如果存儲(chǔ)單元的兩側(cè)有兩個(gè)處于禁止編程模式的鄰近存儲(chǔ)單元，則該預(yù)定補(bǔ)償量將對(duì)來(lái)自這兩個(gè)鄰近存儲(chǔ)單元的干擾進(jìn)行補(bǔ)償。如果所述存儲(chǔ)單元只有一個(gè)鄰近存儲(chǔ)單元處于禁止編程模式中，則位線補(bǔ)償量將變小，但足以補(bǔ)償僅一個(gè)鄰近存儲(chǔ)單元。如果所述存儲(chǔ)單元兩側(cè)無(wú)任何處于禁止編程模式中的鄰近存儲(chǔ)單元，則該補(bǔ)償量將實(shí)際為零。通過(guò)這種方式，可使在對(duì)高密度存儲(chǔ)器存儲(chǔ)單元進(jìn)行并行編程中所固有的誤差得以消除或最小化。
根據(jù)一優(yōu)選實(shí)施例，每一存儲(chǔ)單元均將其位線電壓設(shè)定成隨其鄰近存儲(chǔ)單元的運(yùn)行模式而變化，無(wú)論其處于禁止編程模式還是編程模式中。所述運(yùn)行模式可通過(guò)一自其每一鄰近存儲(chǔ)單元的感測(cè)模塊(sense module)獲得的信號(hào)來(lái)確定?；蛘?，其每一鄰近存儲(chǔ)單元的運(yùn)行模式均通過(guò)其每一鄰近存儲(chǔ)單元的位線上的電壓狀態(tài)來(lái)確定。一位線電壓選擇器能夠根據(jù)鄰近存儲(chǔ)單元的運(yùn)行模式而為位線提供具有適當(dāng)補(bǔ)償量的適當(dāng)位線電壓。通過(guò)這種方式，通過(guò)適當(dāng)應(yīng)用位線電壓補(bǔ)償量來(lái)檢測(cè)及補(bǔ)償由禁止編程的存儲(chǔ)單元對(duì)仍需編程的存儲(chǔ)單元形成的干擾。
根據(jù)下文對(duì)本發(fā)明優(yōu)選實(shí)施例的說(shuō)明，將會(huì)了解本發(fā)明的其他特征和優(yōu)點(diǎn)，下文說(shuō)明應(yīng)結(jié)合附圖閱讀。
圖1示意性地圖解說(shuō)明一呈EEPROM胞形式的非易失性存儲(chǔ)胞。
圖2示意性地圖解說(shuō)明被組織成一NAND胞或串的一串電荷存儲(chǔ)單元。
圖3圖解說(shuō)明一例如圖2中所示的NAND胞陣列的一實(shí)施。
圖4A以示意性地圖解說(shuō)明根據(jù)本發(fā)明的一實(shí)施例，一具有用于并行讀取和編程一頁(yè)存儲(chǔ)胞的讀取/寫(xiě)入電路的存儲(chǔ)裝置。
圖4B圖解說(shuō)明圖4A所示存儲(chǔ)裝置的一優(yōu)選結(jié)構(gòu)。
圖5A圖解說(shuō)明一存儲(chǔ)晶體管沿圖2中所示的方向5A-5A的一剖面透視圖及電荷存儲(chǔ)單元與字線之間和電荷單元與溝道之間的等效電容。
圖5B示意性地圖解說(shuō)明圖5A中所示存儲(chǔ)晶體管的電容性耦合，其特別顯示因溝道處的電壓及字線處的電壓而引起的電荷存儲(chǔ)器處的電壓。
圖6A圖解說(shuō)明在兩個(gè)毗鄰存儲(chǔ)晶體管均處于編程模式的情形中，圖3中所示NAND胞陣列的一剖面透視圖。
圖6B圖解說(shuō)明一除其中一個(gè)毗鄰的存儲(chǔ)晶體管處于禁止編程模式中外、均類(lèi)似于圖6A的NAND陣列的剖面透視圖。
圖7(A)-7(D)示意性地圖解說(shuō)明一正在編程的存儲(chǔ)單元隨其左側(cè)及右側(cè)鄰近存儲(chǔ)單元的禁止編程狀態(tài)而變化的不同的位線電壓補(bǔ)償量。
圖8圖解說(shuō)明一執(zhí)行本發(fā)明各個(gè)方面的優(yōu)選感測(cè)模塊。
圖9圖解說(shuō)明一感測(cè)模塊配置，其中每一感測(cè)模塊還感測(cè)其鄰近存儲(chǔ)單元的INV信號(hào)。
圖10圖解說(shuō)明一替代構(gòu)建方案，其中自一鄰近存儲(chǔ)單元的位線狀態(tài)直接導(dǎo)出指示該鄰近存儲(chǔ)單元是處于編程模式還是禁止編程模式的信號(hào)。
圖11為一偏置電壓表，其列示施加至一正編程存儲(chǔ)單元的位線的隨其左側(cè)及右側(cè)鄰近存儲(chǔ)單元的禁止編程狀態(tài)而變化的補(bǔ)償電壓。
圖12為根據(jù)本發(fā)明的一優(yōu)選實(shí)施例，圖8所示位線電壓補(bǔ)償器的一更詳細(xì)的示意圖。
圖13為一流程圖，其顯示根據(jù)一優(yōu)選實(shí)施例，一種對(duì)一頁(yè)連續(xù)的存儲(chǔ)器存儲(chǔ)單元進(jìn)行編程同時(shí)使因其中個(gè)別存儲(chǔ)晶體管被禁止編程或鎖定而引起的耦合誤差最小化的方法。
圖14(A)-(G)為定時(shí)圖，其圖解說(shuō)明根據(jù)本發(fā)明一第一實(shí)施例在編程作業(yè)期間的電壓補(bǔ)償方案。
圖14(H)-(O)圖解說(shuō)明就本發(fā)明的特征而言圖8中所示優(yōu)選感測(cè)模塊的定時(shí)。
具體實(shí)施例方式
編程所有位線圖4A、及圖8所示感測(cè)模塊380優(yōu)選地構(gòu)建于一配置用于執(zhí)行所有位線感測(cè)的存儲(chǔ)器架構(gòu)中。換句話說(shuō)，位于一行中的各連續(xù)存儲(chǔ)胞可分別連接至一感測(cè)模塊，以執(zhí)行并行感測(cè)。此一存儲(chǔ)器架構(gòu)在同在申請(qǐng)中且共同受讓的第10/254,483號(hào)美國(guó)專(zhuān)利申請(qǐng)案中也得到了揭示，該專(zhuān)利申請(qǐng)案由Cernea等人于2002年9月24日提出申請(qǐng)且名稱為“高度緊湊的非易失性存儲(chǔ)器及其方法(Highly Compact Non-Volatile MemoryAnd Method Thereof)”。該專(zhuān)利申請(qǐng)案的全部揭示內(nèi)容以引用方式并入本文中。
如前文所述，一“頁(yè)”中同時(shí)進(jìn)行編程或讀取的存儲(chǔ)胞的數(shù)量可能因由主機(jī)系統(tǒng)所發(fā)送或請(qǐng)求的數(shù)據(jù)大小而異。
因此，有多種方式用于編程耦合至一單一字線的存儲(chǔ)胞，例如(1)分別編程偶數(shù)位線及奇數(shù)位線，其可包含上頁(yè)編程及下頁(yè)編程，(2)編程所有的位線(“所有位線編程”)，或(3)分別編程一左頁(yè)或一右頁(yè)中的所有位線，其可包含一右頁(yè)編程及一左頁(yè)編程。
圖4A以圖解方式示意性顯示根據(jù)本發(fā)明的一實(shí)施例，一具有用于并行讀取和編程一頁(yè)存儲(chǔ)胞的讀取/寫(xiě)入電路的存儲(chǔ)裝置。該存儲(chǔ)裝置包含一二維存儲(chǔ)胞陣列300、控制電路310及讀取/寫(xiě)入電路370。存儲(chǔ)器陣列300可由字線經(jīng)由一個(gè)行解碼器330及由位線經(jīng)由一個(gè)列解碼器360尋址。讀取/寫(xiě)入電路370包含多個(gè)感測(cè)模塊380，并可實(shí)現(xiàn)對(duì)一頁(yè)存儲(chǔ)胞的并行讀取或編程。
在本發(fā)明中，要并行讀取或編程的存儲(chǔ)胞頁(yè)優(yōu)選為一行連續(xù)的存儲(chǔ)器存儲(chǔ)胞或存儲(chǔ)單元。在其他實(shí)施例中，該頁(yè)為一行連續(xù)的存儲(chǔ)器存儲(chǔ)胞或存儲(chǔ)單元中的一段。
控制電路310與讀取/寫(xiě)入電路370配合來(lái)對(duì)存儲(chǔ)器陣列300執(zhí)行存儲(chǔ)作業(yè)?？刂齐娐?10包含一狀態(tài)機(jī)312、一單片地址解碼器314及一功率控制模塊316。狀態(tài)機(jī)312對(duì)存儲(chǔ)作業(yè)提供芯片級(jí)控制。單片地址解碼器314在主機(jī)或一存儲(chǔ)器控制器所用地址與解碼器330及370所用硬件地址之間提供一地址接口。功率控制模塊316控制在存儲(chǔ)作業(yè)期間提供至字線及位線的功率和電壓。
圖4B顯示圖4A所示存儲(chǔ)裝置的一優(yōu)選結(jié)構(gòu)。各外圍電路對(duì)存儲(chǔ)器陣列300的訪問(wèn)是以對(duì)稱形式在該陣列的各對(duì)置側(cè)實(shí)施，由此將每側(cè)的訪問(wèn)線和電路的密度減半。
因此，將行解碼器分成行解碼器330A及330B并將列解碼器分成列解碼器360A及360B。類(lèi)似地，將讀取/寫(xiě)入電路分成自陣列300底部連接至位線的讀取/寫(xiě)入電路370A及自陣列300頂部連接至位線的讀取/寫(xiě)入電路370B。通過(guò)這種方式，實(shí)質(zhì)上將讀取/寫(xiě)入模塊的密度并因而將感測(cè)模塊380的密度降半。
溝道及電荷存儲(chǔ)單元上升高的電壓高密度集成電路、非易失性存儲(chǔ)裝置中所固有的一誤差是因相鄰近電荷存儲(chǔ)單元及溝道區(qū)的耦合而引起。如果一個(gè)存儲(chǔ)器存儲(chǔ)單元的溝道區(qū)及電荷存儲(chǔ)單元相對(duì)于一毗鄰存儲(chǔ)器存儲(chǔ)單元而升高，則其將對(duì)該毗鄰單元的電荷存儲(chǔ)單元造成干擾。當(dāng)受到并行編程的存儲(chǔ)器存儲(chǔ)單元被密集封裝或不適當(dāng)?shù)仄帘螘r(shí)，此影響就更為突出。
圖5A圖解說(shuō)明一存儲(chǔ)晶體管沿圖2中所示方向5A-5A的一剖面透視圖及電荷存儲(chǔ)單元與字線之間和電荷單元與溝道之間的等效電容。存儲(chǔ)晶體管M1使控制柵極60形成為一沿NAND陣列100(參見(jiàn)圖3)中的一行延伸的字線的一部分。在該視圖中，漏極自圖5A的頁(yè)面向外，而源極則位于背面上，其間界定一溝道區(qū)80。一電荷存儲(chǔ)單元70置于控制柵極60與溝道80之間并通過(guò)介電材料層與其二者絕緣?？捎梢坏刃щ娙軨WF來(lái)建立電荷存儲(chǔ)單元70與控制柵極60之間的電耦合模型。同樣地，可由一等效電容CFC來(lái)建立電荷存儲(chǔ)單元70與溝道80之間的耦合模型。
圖5B示意性地圖解說(shuō)圖5A中所示存儲(chǔ)晶體管的電容性耦合，其特別顯示因溝道處的電壓及字線處的電壓而在電荷存儲(chǔ)單元處引起的電壓。如果電荷存儲(chǔ)單元70正在存儲(chǔ)Q數(shù)量的電荷，則CWF及CFC二者保持相同的電荷。電荷存儲(chǔ)單元70處的電壓為VCS＝(CWFVw+CWFVc)/(CWF+CFC)?？娠@而易見(jiàn)，通常電荷存儲(chǔ)單元的電壓隨溝道處及/或字線處電壓的升高而升高。
如在下一部分中所將闡述，當(dāng)將一存儲(chǔ)晶體管(例如M1)置于一禁止編程模式中時(shí)，溝道電壓便升高至一高電壓。因此，此也將引起電荷存儲(chǔ)單元處電壓的升高。溝道80與電荷存儲(chǔ)單元70處的電壓升高相結(jié)合將會(huì)對(duì)處于正編程模式的毗鄰存儲(chǔ)晶體管產(chǎn)生干擾影響。
因一毗鄰單元處于電壓升高(禁止編程)狀態(tài)而引起的編程過(guò)沖圖6A圖解說(shuō)明在兩個(gè)毗鄰的存儲(chǔ)晶體管均處于編程模式的情形中圖3所示NAND胞陣列的一剖面透視圖。例如，圖6A可代表三個(gè)沿一共享同一字線60的行的毗鄰的存儲(chǔ)晶體管，例如分別屬于NAND串50-1、50-2及50-3的M1-1、M1-2及M1-3。NAND串50-1、50-2及50-3分別具有可與其連接的位線36-1、36-2及36-3。存儲(chǔ)晶體管M1-1、M1-2及M1-3具有對(duì)應(yīng)的電荷存儲(chǔ)單元70-1、70-2及70-3及溝道80-1、80-2及80-3。
隨著存儲(chǔ)陣列密度的增大，所形成的存儲(chǔ)晶體管越發(fā)靠近于一起且其相互之間的影響也越來(lái)越大。例如，存儲(chǔ)晶體管M1-2的閾電壓相依于其電荷存儲(chǔ)單元70-2上的電壓。由于緊鄰其毗鄰的鄰近存儲(chǔ)晶體管M1-1及M1-3，因此M1-1及M1-3的溝道及電荷存儲(chǔ)單元處的電壓可影響M1-2的電荷存儲(chǔ)單元上的電壓。例如，電荷存儲(chǔ)單元70-2可視為分別通過(guò)等效電容器C12及C23耦合至其毗鄰的電荷存儲(chǔ)單元70-1及70-3。同樣，電荷存儲(chǔ)單元70-2可視為分別通過(guò)等效電容器C′12有C′23耦合至其毗鄰的溝道80-1及80-3。存儲(chǔ)晶體管之間的間隔越近，其間的耦合就越大。
圖6A圖解說(shuō)明當(dāng)兩個(gè)毗鄰的存儲(chǔ)晶體管M1-2及M1-1均處于編程模式中時(shí)的情形。
著重于M1-1對(duì)M1-2的影響，幾乎不存在因字線及位線電壓引起的變化，這是因?yàn)镸1-2與M1-1的字線及位線電壓相同。溝道電壓也相似。電荷存儲(chǔ)單元70-2所經(jīng)歷的唯一變化是因電荷存儲(chǔ)單元70-1的電壓而引起，而電荷存儲(chǔ)單元70-1的電壓主要隨其所保持的電荷或其數(shù)據(jù)表示而變化。例如，M1-1及M1-2的電荷存儲(chǔ)單元上的電壓可為約1至2V。由此種類(lèi)型的干擾所引起的干擾通常是通過(guò)允許兩個(gè)不同的存儲(chǔ)狀態(tài)之間存在足夠的裕度來(lái)加以解決。
圖6B圖解說(shuō)明一除毗鄰的存儲(chǔ)晶體管中有一個(gè)處于禁止編程模式中外均類(lèi)似于圖6A的NAND陣列的剖面透視圖。在此種情況下，M1-2正接受編程而M1-1被禁止進(jìn)一步編程。二者的字線電壓保持相同，但M1-1的位線36-1上的電壓此時(shí)已改變至VDD，VDD為一預(yù)定系統(tǒng)電壓，例如～2.5V。此會(huì)有效地關(guān)斷選擇晶體管S2(參見(jiàn)圖2)、將NAND鏈50-1自其位線36-1斷開(kāi)并使M1-1的溝道80-1浮動(dòng)，以便在字線60上出現(xiàn)一高電壓時(shí)可將M1-1的溝道80-1以電容性方式升高至一高電壓。例如，通過(guò)此種方式，可將M1-1的溝道80-1升高至10V。升高溝道電壓將有效地減少溝道與電荷存儲(chǔ)單元之間的電位差，借此阻止將電子自溝道拉至電荷存儲(chǔ)單元從而影響編程。
根據(jù)上文結(jié)合圖5B進(jìn)行的闡述，溝道電壓升高將使電荷存儲(chǔ)單元的電壓升高。例如，當(dāng)存儲(chǔ)晶體管M1-1處于禁止編程模式中時(shí)，其可引起溝道80-1處的電壓升高約10V且電荷存儲(chǔ)單元70-1處的電壓升高自2V至8V。此可嚴(yán)重干擾一要進(jìn)行編程的鄰近的存儲(chǔ)晶體管(例如M1-2)。M1-2的電荷存儲(chǔ)單元70-2的電壓可例如升高ΔV2～0.2V。這歸因于其電荷存儲(chǔ)單元70-2以電容性方式耦合(例如分別為C12及C′12)至電壓升高的(禁止編程的)存儲(chǔ)晶體管M1-1的電荷存儲(chǔ)單元70-1及溝道80-1。通常，存儲(chǔ)晶體管的閾電壓是以0.8V至約0.1V或更小的步長(zhǎng)來(lái)編程，此將致使M1-2被錯(cuò)誤地編程至一高于預(yù)期的閾值。
至此，已集中說(shuō)明了M1-1對(duì)存儲(chǔ)晶體管M1-2的干擾影響。如果M1-3也處于禁止編程模式中，則其升高的電壓將以類(lèi)似方式耦合，從而促使M1-2的電荷存儲(chǔ)單元70-2上的電壓升高。在存儲(chǔ)晶體管M1-2處于編程模式而其兩側(cè)上的鄰近存儲(chǔ)晶體管M1-1及M1-3被鎖定(禁止編程)而不能再進(jìn)一步編程的最壞情形中，對(duì)M1-2的電荷存儲(chǔ)單元70-2的干擾可高達(dá)0.2V。對(duì)于處于編程中的M1-2而言，此影響等價(jià)于其控制柵極上的編程電壓升高了高達(dá)0.4V。在某些情況下，此可導(dǎo)致過(guò)度編程至錯(cuò)誤狀態(tài)。例如，存儲(chǔ)胞可按一約0.3V的間隔來(lái)劃分其閾值窗口且編程脈沖步長(zhǎng)每次遞增約0.1V，因而通?？缭矫恳环謪^(qū)需要多于一個(gè)脈沖。一當(dāng)前編程脈沖步長(zhǎng)可將M1-2帶至正好低于表示所需編程狀態(tài)的閾值區(qū)。同時(shí)，當(dāng)前脈沖步長(zhǎng)可將M1-1及M1-3編程至其最終狀態(tài)，以使其通過(guò)進(jìn)入禁止編程模式被鎖定而不能再進(jìn)一步編程。因此，在下一編程脈沖步長(zhǎng)中，使M1-2突然經(jīng)歷一高達(dá)0.5V的大的編程步長(zhǎng)。此將有可能使M1-2超過(guò)所需閾值區(qū)并被錯(cuò)誤地編程為下一存儲(chǔ)狀態(tài)。
在與本申請(qǐng)案由相同發(fā)明者在同一天提出申請(qǐng)的名稱為“具有位線至位線耦合補(bǔ)償?shù)姆且资源鎯?chǔ)器及方法(Non-volatile memory and method with bit line to bit linecoupled compensation)”的共同待決并共同擁有的美國(guó)專(zhuān)利申請(qǐng)案中揭示一種使用位線至位線耦合來(lái)修正干擾的方案。所提及申請(qǐng)案的全部揭示內(nèi)容以引用方式并入本文中。
對(duì)因鄰近存儲(chǔ)單元的電壓升高而引起的干擾進(jìn)行位線補(bǔ)償圖7A-7D圖解說(shuō)明一處于編程中的存儲(chǔ)胞的鄰近存儲(chǔ)胞的存儲(chǔ)作業(yè)模式的各種排列。處于編程中的存儲(chǔ)胞為耦合至一位線36-0的NAND胞50的一部分。鄰近的NAND胞分別為左側(cè)的51及右側(cè)的51′，其分別耦合至位線36-1及36-1′。
圖7A顯示其中位于NAND胞50兩側(cè)的兩個(gè)鄰近胞51及51′均處于一禁止編程模式中的配置。此意味著正接受編程的NAND胞將受到兩側(cè)上鄰近胞中溝道電壓升高的干擾。重新參見(jiàn)圖6B，處于編程中的存儲(chǔ)胞或存儲(chǔ)單元為M1-2而其左側(cè)鄰近胞為M1-1。M1-1的溝道電壓升高會(huì)造成干擾，干擾的形式是使M1-2的浮動(dòng)?xùn)艠O70-2處的電位有效地增加一電壓ΔV2(例如0.2V)。同樣看來(lái)，如果另一鄰近胞M1-3也受到禁止編程，則其溝道電壓的升高也會(huì)促使浮動(dòng)?xùn)艠O70-2處的電壓升高，從而產(chǎn)生一總的ΔV2(例如0.4V)。
因此，正被編程的存儲(chǔ)晶體管M1-2在M1-2的電荷存儲(chǔ)單元70-2處的電壓升高ΔV2將造成一編程錯(cuò)誤。
根據(jù)一優(yōu)選實(shí)施例，通過(guò)在位線36-2上引入一相同的量來(lái)補(bǔ)償電荷存儲(chǔ)單元70-2處的干擾ΔV2。該經(jīng)位線補(bǔ)償?shù)碾妷簩⒈粋鬟f至溝道，以使電荷存儲(chǔ)單元70-2與溝道80-2之間的電位差的凈變化將實(shí)際為零。以此方式，將會(huì)消除閾電壓中的任何誤差。
因此，根據(jù)圖7A中所示的本發(fā)明的方案，此種升高的電壓由一施加至M1-2的位線的相同量的預(yù)定電壓偏壓ΔV11來(lái)大致補(bǔ)償。
圖7B及圖7C顯示其中位于NAND胞50兩側(cè)的鄰近胞50-1及此意味著接受編程的NAND胞將受到僅一個(gè)鄰近胞的溝道電壓升高的干擾。因此，其中一個(gè)鄰近胞的溝道電壓的升高將促使浮動(dòng)?xùn)艠O70-2處的電壓升高，從而產(chǎn)生一總的ΔV2(例如0.2V)。根據(jù)本發(fā)明的方案，此種升高的電壓由一施加至M1-2的位線的相同量的預(yù)定電壓偏壓ΔV10(或ΔV01)來(lái)大致補(bǔ)償。
圖7D顯示其中位于NAND胞50兩側(cè)的鄰近胞50-1及50-1′均不處于一禁止編程模式中的配置。此意味著接受編程的NAND胞不會(huì)受到其相鄰胞的干擾。.因此，鄰近溝道將不會(huì)導(dǎo)致浮動(dòng)?xùn)艠O70-2處的電壓出現(xiàn)任何升高。因此，由于不存在任何電壓升高的溝道，ΔV2將為0V，且相應(yīng)的補(bǔ)償預(yù)定電壓ΔV00或位線偏壓也將為0V。
圖8圖解說(shuō)明一執(zhí)行本發(fā)明各個(gè)方面的優(yōu)選感測(cè)模塊。感測(cè)模塊380包含一位線隔離晶體管502、一位線下拉電路520、一位線電壓箝位器610、一感測(cè)總線轉(zhuǎn)移門(mén)530及一感測(cè)放大器600。
通常，對(duì)一頁(yè)存儲(chǔ)胞進(jìn)行并行操作。因此，一對(duì)應(yīng)數(shù)量的感測(cè)模塊并行地作業(yè)。在一實(shí)施例中，一頁(yè)控制器540方便地向并行操作的感測(cè)模塊提供控制及定時(shí)信號(hào)。
感測(cè)模塊380可在位線隔離晶體管502由一信號(hào)BLS啟動(dòng)時(shí)連接至一存儲(chǔ)胞10的位線36。感測(cè)模塊通過(guò)感測(cè)放大器600來(lái)感測(cè)存儲(chǔ)胞10的導(dǎo)通電流且將所感測(cè)結(jié)果作為一數(shù)字電壓電平SEN2鎖存在一感測(cè)節(jié)點(diǎn)501處并將其輸出至一感測(cè)總線532。
感測(cè)放大器600實(shí)質(zhì)上包含一第二電壓箝位器620、一預(yù)充電電路640、一鑒別器或比較電路650及一鎖存器660。所述鑒別器電路650包含一專(zhuān)用電容器652。
感測(cè)模塊380的一個(gè)特征是在感測(cè)期間對(duì)位線包含一恒定電壓源。這優(yōu)選由位線電壓箝位器610來(lái)實(shí)現(xiàn)。位線電壓箝位器610通過(guò)使一晶體管612與位線36串聯(lián)而起到一如同二極管箝位器的作用。將其柵極偏置至一等于高出其閾電壓VT所需位線電壓VBL的恒定電壓BLC。以此方式，其使位線與感測(cè)節(jié)點(diǎn)501相隔離并在編程-驗(yàn)證期間或讀取期間為位線設(shè)定一恒定電壓電平(例如所需VBL＝0.5至0.7伏特)。
通常將位線電壓電平設(shè)定至一使其低到足以避免預(yù)充電時(shí)間偏長(zhǎng)、但仍高到足以避免大地噪聲及其他因素的電平。
感測(cè)放大器600感測(cè)流過(guò)感測(cè)節(jié)點(diǎn)501的導(dǎo)通電流并確定導(dǎo)通電流是高于還是低于一預(yù)定的值。感測(cè)放大器以一數(shù)字形式將感測(cè)結(jié)果作為感測(cè)節(jié)點(diǎn)501上的信號(hào)SEN2輸出至感測(cè)總線532。
數(shù)字控制信號(hào)INV-其實(shí)質(zhì)上為信號(hào)SEN2的反相狀態(tài)一也被輸出以用于控制下拉電路520。在所感測(cè)的導(dǎo)通電流高于預(yù)定值時(shí)，INV將為HIGH(高)且SEN2將為L(zhǎng)OW(低)。該結(jié)果通過(guò)下拉電路520得到加強(qiáng)。下拉電路520包括一由控制信號(hào)INV所控制的n-晶體管522及另一由控制信號(hào)GRS所控制的n-晶體管550。不管INV信號(hào)的狀態(tài)如何，當(dāng)GRS信號(hào)為L(zhǎng)OW時(shí)，其基本上允許位線36浮動(dòng)。在編程期間，GRS信號(hào)變?yōu)镠IGH以允許將位線36拉至接地。當(dāng)需要位線浮動(dòng)時(shí)，GRS信號(hào)變?yōu)長(zhǎng)OW。
圖14(H)-14(O)圖解說(shuō)明就本發(fā)明特征而言圖8中所示優(yōu)選感測(cè)模塊的定時(shí)。在由Adrian-Raul Cernea及Yan Li于2002年9月24提出申請(qǐng)且序列號(hào)為10/254830的共同待決且共同擁有的美國(guó)專(zhuān)利申請(qǐng)案中已就其他發(fā)明性特征闡述了該優(yōu)選感測(cè)模塊的作業(yè)的詳細(xì)說(shuō)明并主張其權(quán)利。該提及申請(qǐng)案的全部揭示內(nèi)容以引用方式并入本文中。
圖9圖解說(shuō)明一其中每一感測(cè)模塊還感測(cè)其鄰近者的INV信號(hào)的感測(cè)模塊配置。位線36-0兩側(cè)分別為位線36-1及36-1′。感測(cè)模塊380耦合至位線36-0而感測(cè)模塊380-1及380-1′則分別耦合至位線36-1及36-1′。由于每一感測(cè)模塊均自其毗鄰的鄰近者接收INV信號(hào)，因此感測(cè)模塊380-0自感測(cè)模塊380-1及380-1′分別接收INV信號(hào)作為輸入信號(hào)INVL及INVR。同樣，感測(cè)模塊380-0的INV信號(hào)輸入至感測(cè)模塊380-1及380-1′。
重新參見(jiàn)圖8，根據(jù)一優(yōu)選實(shí)施例，由一位線電壓補(bǔ)償器560來(lái)提供位線偏壓。其分別以信號(hào)INVL及INVR形式自其左側(cè)及右側(cè)鄰近者感測(cè)模式并根據(jù)圖11所示的偏置電壓表提供一偏置電壓ΔVBL。該偏置電壓被提供至一以可切換方式耦合至位線36的節(jié)點(diǎn)523。在編程期間，這兩個(gè)信號(hào)BLS及INV均為HIGH，而信號(hào)GRS則為L(zhǎng)OW。這使位線36能夠接至位線電壓補(bǔ)償器560。
圖10圖解說(shuō)明一替代實(shí)施方案，其中自一鄰近者的位線狀態(tài)直接導(dǎo)出指示該鄰近者是處于編程模式還是禁止編程模式中的信號(hào)。此方案適用于當(dāng)不能從一鄰近感測(cè)模塊中獲得現(xiàn)成的信號(hào)時(shí)。如上所述，當(dāng)一NAND鏈處于編程模式中時(shí)，其位線電壓保持在接地電位左右，而當(dāng)其處于禁止編程模式中時(shí)，其位線電壓則保持在VDD處。
一虛擬INV信號(hào)產(chǎn)生器570感測(cè)位線電壓并輸出一虛擬INV信號(hào)VINV，該虛擬INV信號(hào)IVNV在邏輯上等效于由一感測(cè)模塊所產(chǎn)生的INV信號(hào)。在用于輸出信號(hào)VINV的節(jié)點(diǎn)的上拉/下拉配置中，虛擬INV信號(hào)產(chǎn)生器570包括一與一n-晶體管574串聯(lián)的p-晶體管572。p-晶體管572通過(guò)其柵極處的一電壓VWKP受到弱上拉。位線36′的電壓輸入至n-晶體管574的柵極。虛擬INV信號(hào)產(chǎn)生器570實(shí)質(zhì)上起到一三態(tài)反相器的作用，其在位線36-1具有一接近地電平的電壓(編程模式)時(shí)輸出一HIGH VINV信號(hào)、而在所述電壓處于VDD(禁止編程模式)時(shí)則輸出一LOW VINV信號(hào)。
在圖10中所示的實(shí)例中，VINV信號(hào)作為信號(hào)VINVL輸入至鄰近的感測(cè)模塊380-0。由此，借助信號(hào)INV或VINV，將關(guān)于編程或禁止編程狀態(tài)的信息傳輸至耦合至一NAND鏈的感測(cè)模塊380-0。在其兩個(gè)鄰近的NAND鏈均處于一編程模式中的情形下，感測(cè)模塊380-0通過(guò)位線下拉電路560將位線下拉至地電平。
圖11為一偏置電壓表，其列示施加至一編程存儲(chǔ)單元的位線的偏置電壓隨其左側(cè)及右側(cè)鄰近者的禁止編程模式的變化。中間一列列示施加至編程中的存儲(chǔ)單元的位線的補(bǔ)償或偏置電壓隨其左側(cè)及右側(cè)鄰近者的模式的變化。通常，處于禁止編程模式中的鄰近者越多，補(bǔ)償干擾影響所需的位線偏壓就越大。
圖12為一圖解說(shuō)明根據(jù)本發(fā)明一優(yōu)選實(shí)施例，圖8所示位線電壓補(bǔ)償器的更詳細(xì)的示意圖。實(shí)質(zhì)上，位線電壓補(bǔ)償器560可分別響應(yīng)于輸入561及563處的信號(hào)INVL及INVR并將輸出565處的一偏置電壓ΔVBL輸出至感測(cè)模塊380的節(jié)點(diǎn)523(參見(jiàn)圖8)。為了提供在圖11所示表中所列的偏置電壓，由三個(gè)電壓源極562、564、566分別提供ΔV00(例如0V)、ΔV10(例如0.15V)及ΔV11(例如0.3V)?？赏ㄟ^(guò)一對(duì)由輸入信號(hào)INVL及INVR的狀態(tài)所控制的邏輯開(kāi)關(guān)在輸出523處有選擇性地提供這些電壓源中的每一個(gè)。
圖13為一流程圖，其顯示一種根據(jù)一優(yōu)選實(shí)施例對(duì)一頁(yè)連續(xù)的存儲(chǔ)器存儲(chǔ)單元進(jìn)行編程、同時(shí)使因其中個(gè)別存儲(chǔ)晶體管被禁止編程或鎖定而引起的耦合錯(cuò)誤最小化的方法。
全位線編程步驟400對(duì)于一頁(yè)連續(xù)的存儲(chǔ)器存儲(chǔ)單元，每一單元均具有一位于一控制柵極與一由一源極及一漏極所界定的溝道區(qū)之間的電荷存儲(chǔ)單元，為所述頁(yè)的每一存儲(chǔ)器存儲(chǔ)單元提供一以可切換方式耦合至其漏極的位線及一耦合至所述頁(yè)存儲(chǔ)器存儲(chǔ)單元的所有控制柵極的字線。
感測(cè)其鄰近存儲(chǔ)單元的運(yùn)行模式步驟410為所述頁(yè)中那些預(yù)定要編程的存儲(chǔ)器存儲(chǔ)單元中的每一個(gè)確定其鄰近存儲(chǔ)器存儲(chǔ)單元是否處于一禁止編程模式中。
帶有補(bǔ)償量的位線預(yù)充電步驟420對(duì)于所述頁(yè)中預(yù)定要被禁止編程的那些存儲(chǔ)器存儲(chǔ)單元，對(duì)其每一位線施加一第一預(yù)定電壓以禁止編程。
步驟422對(duì)所述頁(yè)中預(yù)定要編程的那些存儲(chǔ)器存儲(chǔ)單元的每一位線施加一第二預(yù)定電壓以啟動(dòng)編程，所述每一位線的所述第二預(yù)定電壓均隨其鄰近存儲(chǔ)器存儲(chǔ)單元的運(yùn)行模式而變化，以便補(bǔ)償來(lái)自其鄰近存儲(chǔ)器存儲(chǔ)單元的任何干擾。
編程脈沖、驗(yàn)證及禁止步驟430施加一編程電壓脈沖至所述字線，以對(duì)所述頁(yè)的存儲(chǔ)器存儲(chǔ)單元進(jìn)行并行編程，其中通過(guò)使那些具有一為所述第一預(yù)定電壓的位線的存儲(chǔ)器存儲(chǔ)單元的浮動(dòng)溝道的電壓升高至一禁止編程的電壓狀態(tài)來(lái)對(duì)那些存儲(chǔ)器存儲(chǔ)單元實(shí)施編程禁止，并由來(lái)自所述第二預(yù)定電壓的所述補(bǔ)償量來(lái)補(bǔ)償因任一鄰近的正編程存儲(chǔ)器存儲(chǔ)單元上的電壓升高而引起的干擾。
步驟440驗(yàn)證是否任一處于編程中的存儲(chǔ)器存儲(chǔ)單元均已編程至其目標(biāo)狀態(tài)。
步驟450將任何已得到驗(yàn)證的存儲(chǔ)器存儲(chǔ)單元標(biāo)記為預(yù)定要被禁止編程及將任何尚未被驗(yàn)證的存儲(chǔ)器存儲(chǔ)單元標(biāo)記為預(yù)定要進(jìn)行編程。
步驟460是否所述頁(yè)中的所有存儲(chǔ)器儲(chǔ)存單元都得到驗(yàn)證？若沒(méi)有，返回步驟420。若均已得到驗(yàn)證，則進(jìn)行至步驟480。
步驟470結(jié)束。
圖14(A)-14(G)為圖解說(shuō)明根據(jù)本發(fā)明一第一實(shí)施例在編程作業(yè)期間的電壓補(bǔ)償方案的定時(shí)圖。
所示電壓施加至存儲(chǔ)器陣列中處于編程及禁止編程中的NAND鏈的各個(gè)字線及位線(亦參見(jiàn)圖2及圖3)?？蓪⒕幊套鳂I(yè)劃分成一位線預(yù)充電階段、一編程階段及一放電階段。
在位線預(yù)充電階段中(1)通過(guò)為0V的SGS關(guān)斷源極選擇晶體管(圖14(A))，同時(shí)通過(guò)SGD升高至VSG使漏極選擇晶體管導(dǎo)通(圖14(B))，從而允許一位線接通一NAND鏈。
(2)允許一禁止編程的NAND鏈的位線電壓升至一由VDD給定的預(yù)定電壓(圖14(F))。當(dāng)禁止編程的NAND鏈的位線電壓升至VDD時(shí)，禁止編程的NAND鏈將在漏極選擇晶體管上的柵極電壓SGD降至VDD時(shí)浮動(dòng)。同時(shí)，一編程中的NAND鏈的位線電壓被有效地下拉至0V(圖14(G))。
(3)以由位線電壓補(bǔ)償器560所提供的ΔVBL來(lái)偏置所述編程中的NAND鏈的位線電壓(圖14(G))。電壓補(bǔ)償器560的ΔVBL輸出的值取決于其兩個(gè)鄰近者中的一者或二者是否處于禁止編程模式中。
(4)連接至一行NAND鏈的漏極選擇晶體管的漏極字線的電壓降至VDD。這將只使那些其位線電壓與VDD相當(dāng)?shù)慕咕幊痰腘AND鏈浮動(dòng)，因?yàn)槠渎O選擇晶體管被關(guān)斷(圖14(B)&14(F))。至于包含一要編程的存儲(chǔ)晶體管的NAND鏈，其漏極選擇晶體管將不會(huì)根據(jù)其漏極上接近0V的位線電壓而關(guān)斷。
(5)將未被尋址的NAND鏈中的存儲(chǔ)晶體管的控制柵極電壓設(shè)定至VPASS以使其完全關(guān)斷(圖14(C))。由于一禁止編程的NAND鏈正在浮動(dòng)，因此施加至未被尋址的存儲(chǔ)晶體管上的高VPASS及VPGM使其溝道及電荷存儲(chǔ)元件處的電壓升高，從而禁止編程。通常將VPASS相對(duì)于VPGM(例如～15-24V)設(shè)定至某一中間電壓(例如～10V)。
對(duì)于一被禁止編程的鏈，VPASS有助于降低承受更高電壓VPGM的胞的有效VDS，從而有助于減少泄漏。對(duì)于一正接受編程的鏈，VPASS應(yīng)理想地處于接地電位，因此一中間VPASS電壓將為一合理的折衷。
在編程階段中(6)將編程電壓施加至一被選擇進(jìn)行編程的存儲(chǔ)晶體管的控制柵極(圖14(D))。處于禁止編程中(即具有升高電壓的溝道及電荷存儲(chǔ)單元)的存儲(chǔ)單元將不進(jìn)行進(jìn)行編程。以一偏置位線電壓(圖14(G))對(duì)編程中的存儲(chǔ)單元進(jìn)行編程，以對(duì)因其兩個(gè)鄰近存儲(chǔ)單元中的一者或二者處于禁止編程模式中而引起的任何干擾進(jìn)行補(bǔ)償。
在放電階段中(7)允許各個(gè)控制線及位線放電。
基本上，一編程中的存儲(chǔ)單元上的干擾是因一毗鄰的存儲(chǔ)單元的浮動(dòng)溝道及電荷存儲(chǔ)單元被來(lái)自一字線的高控制柵極電壓以電容性方式升壓而引起。在一NAND鏈被置于禁止編程模式中時(shí)會(huì)出現(xiàn)此種現(xiàn)象。此還具有會(huì)干擾(升高)一要編程的存儲(chǔ)晶體管的電荷存儲(chǔ)單元上的電壓的不利影響。通過(guò)在對(duì)一存儲(chǔ)單元進(jìn)行編程期間感測(cè)其鄰近存儲(chǔ)單元的狀態(tài)，可相應(yīng)地以一適當(dāng)?shù)奈痪€電壓偏壓來(lái)對(duì)其鄰近存儲(chǔ)單元的干擾進(jìn)行補(bǔ)償。
盡管上文是根據(jù)某些實(shí)施例來(lái)說(shuō)明本發(fā)明的各個(gè)方面，然而，應(yīng)了解，本發(fā)明有權(quán)在隨附權(quán)利要求書(shū)的整個(gè)范疇內(nèi)受到保護(hù)。
權(quán)利要求
1.一種用于在一非易失性存儲(chǔ)器中對(duì)一頁(yè)具有一與其控制柵極互連的共用字線的存儲(chǔ)器存儲(chǔ)單元進(jìn)行并行編程的方法，所述非易失性存儲(chǔ)器具有一存儲(chǔ)器存儲(chǔ)單元陣列，每一單元均具有一位于一控制柵極與一由一源極及一漏極所界定的溝道區(qū)之間的電荷存儲(chǔ)單元、及一以可切換方式耦合至所述漏極的位線，所述方法包括(a)為所述頁(yè)的每一存儲(chǔ)器存儲(chǔ)單元提供一以可切換方式耦合至其漏極的位線；(b)為所述頁(yè)中那些預(yù)定要接受編程的存儲(chǔ)器存儲(chǔ)單元中的每一個(gè)確定其鄰近存儲(chǔ)器存儲(chǔ)單元是否處于一禁止編程模式中；(c)對(duì)于所述頁(yè)中預(yù)定要被禁止編程的那些存儲(chǔ)器存儲(chǔ)單元而言，對(duì)其所述位線中的每一位線施加一第一預(yù)定電壓來(lái)禁止編程；(d)對(duì)所述頁(yè)中預(yù)定要接受編程的那些存儲(chǔ)器存儲(chǔ)單元的每一位線施加一第二預(yù)定電壓以啟動(dòng)編程，所述每一位線的所述第二預(yù)定電壓是其鄰近存儲(chǔ)器存儲(chǔ)單元的運(yùn)行模式的一函數(shù)，以補(bǔ)償來(lái)自所述鄰近存儲(chǔ)器存儲(chǔ)單元的任何干擾；及(e)對(duì)所述字線施加一編程電壓脈沖，以對(duì)所述頁(yè)的所述存儲(chǔ)器存儲(chǔ)單元進(jìn)行并行編程，其中通過(guò)使那些具有一所述第一預(yù)定電壓的位線的存儲(chǔ)器存儲(chǔ)單元的浮動(dòng)溝道升壓至一禁止編程的電壓狀態(tài)來(lái)對(duì)那些存儲(chǔ)器存儲(chǔ)單元實(shí)施編程禁止，并由來(lái)自所述第二預(yù)定電壓的所述補(bǔ)償來(lái)補(bǔ)償因任一鄰近的正編程存儲(chǔ)器存儲(chǔ)單元上的電壓升高而引起的一干擾。
2.如權(quán)利要求1所述的方法，其進(jìn)一步包括(f)驗(yàn)證編程中的所述存儲(chǔ)器存儲(chǔ)單元中的任一個(gè)是否均已被編程至其目標(biāo)狀態(tài)；(g)將任何已得到驗(yàn)證的存儲(chǔ)器存儲(chǔ)單元標(biāo)記為預(yù)定被禁止編程，并將任何尚未得到驗(yàn)證的存儲(chǔ)器存儲(chǔ)單元標(biāo)記為要進(jìn)行編程；及(h)重復(fù)(c)至(g)，直到所述頁(yè)存儲(chǔ)器存儲(chǔ)單元全部已得到驗(yàn)證為止。
3.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中所述鄰近存儲(chǔ)器存儲(chǔ)單元中的至少一個(gè)的所述運(yùn)行模式可從一與其耦合的感測(cè)感測(cè)模塊導(dǎo)出。
4.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中所述鄰近存儲(chǔ)器存儲(chǔ)單元中的至少一個(gè)的所述運(yùn)行模式可從與其耦合的所述位線的一電壓導(dǎo)出。
5.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中所述存儲(chǔ)器存儲(chǔ)單元頁(yè)形成所述陣列的一連續(xù)行。
6.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中所述存儲(chǔ)器存儲(chǔ)單元頁(yè)形成所述陣列中的一行的一連續(xù)段。
7.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中將所述存儲(chǔ)器組織成一存儲(chǔ)器存儲(chǔ)單元的NAND鏈陣列，每一鏈均具有復(fù)數(shù)個(gè)串聯(lián)連接的存儲(chǔ)器存儲(chǔ)單元，且所述存儲(chǔ)器存儲(chǔ)單元頁(yè)由來(lái)自其一頁(yè)中每一NAND鏈的一存儲(chǔ)器存儲(chǔ)單元構(gòu)成。
8.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中每一存儲(chǔ)器存儲(chǔ)單元均存儲(chǔ)一位信息。
9.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中每一存儲(chǔ)器存儲(chǔ)單元存儲(chǔ)多于一位信息。
10.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中所述電荷存儲(chǔ)單元為一浮動(dòng)?xùn)艠O。
11.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中所述電荷存儲(chǔ)單元為一介電層。
12.如權(quán)利要求1或2中任一權(quán)利要求所述的方法，其中所述非易失性存儲(chǔ)器呈一存儲(chǔ)卡形式。
13.一種非易失性存儲(chǔ)器，其包括一布置成若干行及列的存儲(chǔ)器存儲(chǔ)單元陣列；每一存儲(chǔ)器存儲(chǔ)單元均具有一電荷存儲(chǔ)單元、一控制柵極及一由一源極與一漏極所界定的溝道區(qū)；一互連一頁(yè)存儲(chǔ)器存儲(chǔ)單元的所述控制柵極的字線；所述頁(yè)的每一存儲(chǔ)器存儲(chǔ)單元的一位線，所述位線以可切換方式耦合至其所述漏極；一耦合至所述位線的預(yù)充電電路，所述預(yù)充電電路在相關(guān)聯(lián)的存儲(chǔ)器存儲(chǔ)單元預(yù)定要被禁止編程時(shí)向所述位線提供一預(yù)定禁止編程電壓并在所述相關(guān)聯(lián)的存儲(chǔ)器存儲(chǔ)單元預(yù)定要接受編程時(shí)向所述位線提供一預(yù)定編程啟動(dòng)電壓，及所述預(yù)定編程啟動(dòng)電壓具有一預(yù)定補(bǔ)償量，所述預(yù)定補(bǔ)償量是兩個(gè)鄰近存儲(chǔ)器存儲(chǔ)單元中是沒(méi)有、有一個(gè)還是有二個(gè)處于一禁止編程模式的一函數(shù)。
14.如權(quán)利要求13所述的非易失性存儲(chǔ)器，其進(jìn)一步包括與所述鄰近的存儲(chǔ)器存儲(chǔ)單元相關(guān)聯(lián)的各個(gè)感測(cè)感測(cè)模塊且其中來(lái)自每一所述各個(gè)感測(cè)感測(cè)模塊的一信號(hào)指示所述相關(guān)聯(lián)的鄰近存儲(chǔ)器存儲(chǔ)是否處于一禁止編程模式中。
15.如權(quán)利要求13所述的非易失性存儲(chǔ)器，其進(jìn)一步包括與所述鄰近的存儲(chǔ)器存儲(chǔ)單元相關(guān)聯(lián)的各個(gè)位線電壓檢測(cè)器，且其中來(lái)自每一所述各個(gè)位線電壓檢測(cè)器的一信號(hào)指示所述相關(guān)聯(lián)的鄰近的存儲(chǔ)器存儲(chǔ)是否處于一禁止編程模式中。
16.一種非易失性存儲(chǔ)器，其包括一存儲(chǔ)器存儲(chǔ)單元陣列，每一單元均具有一位于一控制柵極與一由一源極及一漏極所界定的溝道區(qū)之間的電荷存儲(chǔ)單元；一互連所述陣列的一頁(yè)存儲(chǔ)器存儲(chǔ)單元的所述控制柵極的字線；所述頁(yè)的每一存儲(chǔ)器存儲(chǔ)單元的一位線，其以可切換方式耦合至其所述漏極；施加構(gòu)件，其用于對(duì)所述頁(yè)中那些預(yù)定要被禁止編程的存儲(chǔ)器存儲(chǔ)單元的所述位線中的每一位線施加一用于禁止編程的第一預(yù)定電壓；確定構(gòu)件，其用于為那些預(yù)定要接受編程的所述頁(yè)中的存儲(chǔ)器存儲(chǔ)單元中的每一個(gè)確定其鄰近存儲(chǔ)器存儲(chǔ)單元是否處于一禁止編程模式中；施加構(gòu)件，其用于對(duì)所述頁(yè)中那些預(yù)定要接受編程的存儲(chǔ)器存儲(chǔ)單元的每一位線施加一第二預(yù)定電壓，以啟動(dòng)編程，所述每一位線的所述第二預(yù)定電壓是其鄰近存儲(chǔ)器存儲(chǔ)單元的所述運(yùn)行模式的一函數(shù)，以補(bǔ)償來(lái)自所述鄰近存儲(chǔ)器存儲(chǔ)單元的任何干擾；及施加構(gòu)件，其用于對(duì)所述字線施加一編程電壓脈沖，以對(duì)所述頁(yè)的所述存儲(chǔ)器存儲(chǔ)單元進(jìn)行并行編程，其中通過(guò)使那些具有一所述第一預(yù)定電壓的位線的存儲(chǔ)器存儲(chǔ)單元的浮動(dòng)溝道升壓至一禁止編程的電壓狀態(tài)來(lái)對(duì)那些存儲(chǔ)器存儲(chǔ)單元實(shí)施編程禁止，并由來(lái)自所述第二預(yù)定電壓的所述補(bǔ)償來(lái)補(bǔ)償因任一鄰近的正編程存儲(chǔ)器存儲(chǔ)單元上的電壓升高而引起的一干擾。
17.如權(quán)利要求13-15中任一權(quán)利要求所述的非易失性存儲(chǔ)器，其中所述存儲(chǔ)器存儲(chǔ)單元頁(yè)形成所述陣列的一行。
18.如權(quán)利要求13-15中任一權(quán)利要求所述的非易失性存儲(chǔ)器，其中所述存儲(chǔ)器存儲(chǔ)單元頁(yè)形成所述陣列中一行的一段。
19.如權(quán)利要求13-15中任一權(quán)利要求所述的非易失性存儲(chǔ)器，其中所述存儲(chǔ)器組織成一存儲(chǔ)器存儲(chǔ)單元的NAND鏈陣列，每一鏈均具有復(fù)數(shù)個(gè)串聯(lián)連接的存儲(chǔ)器存儲(chǔ)單元，且所述存儲(chǔ)器存儲(chǔ)單元頁(yè)由來(lái)自其一頁(yè)中每一NAND鏈的一存儲(chǔ)器存儲(chǔ)單元構(gòu)成。
20.如權(quán)利要求13-15中任一權(quán)利要求所述的非易失性存儲(chǔ)器，其中每一存儲(chǔ)器存儲(chǔ)單元均存儲(chǔ)一位信息。
21.如權(quán)利要求13-15中任一權(quán)利要求所述的非易失性存儲(chǔ)器，其中每一存儲(chǔ)器存儲(chǔ)單元均存儲(chǔ)多于一位信息。
22.如權(quán)利要求13-15中任一權(quán)利要求所述的非易失性存儲(chǔ)器，其中所述電荷存儲(chǔ)單元為一浮動(dòng)?xùn)艠O。
23.如權(quán)利要求13-15中任一權(quán)利要求所述的非易失性存儲(chǔ)器，其中所述電荷存儲(chǔ)單元為一介電層。
24.如權(quán)利要求13-15中任一權(quán)利要求所述的非易失性存儲(chǔ)器，其中所述非易失性存儲(chǔ)器呈一卡的形式。
25.一種非易失性存儲(chǔ)器，其包括一存儲(chǔ)器存儲(chǔ)單元陣列；所述陣列中的一存儲(chǔ)器存儲(chǔ)單元群組，所述群組的每一存儲(chǔ)器存儲(chǔ)單元均具有一與其耦合的位線；一操作電路，其用于在所述群組的各個(gè)存儲(chǔ)器存儲(chǔ)單元以預(yù)定的一組運(yùn)行模式之一的形式存在的時(shí)對(duì)所述存儲(chǔ)器存儲(chǔ)單元群組進(jìn)行并行操作；及所述電路進(jìn)一步包括一用于向每一位線提供預(yù)定的一組電壓中所選定的一電壓的電壓源；所述選定的電壓是鄰近存儲(chǔ)器存儲(chǔ)單元的所述運(yùn)行模式的一函數(shù)。
全文摘要
當(dāng)對(duì)連續(xù)的一頁(yè)存儲(chǔ)器存儲(chǔ)單元進(jìn)行編程時(shí)，每當(dāng)一存儲(chǔ)器存儲(chǔ)單元已達(dá)到其目標(biāo)狀態(tài)并被禁止編程或被鎖定而不能進(jìn)一步編程時(shí)，其便會(huì)在一仍處于編程中的毗鄰存儲(chǔ)器存儲(chǔ)單元上產(chǎn)生干擾。本發(fā)明部分地提供一種編程電路及方法，其中對(duì)所述仍處于編程中的毗鄰存儲(chǔ)器存儲(chǔ)單元添加一對(duì)所述干擾的補(bǔ)償量。將所述補(bǔ)償量作為電壓補(bǔ)償量添加至一處于編程中的一存儲(chǔ)單元的位線上。所述電壓補(bǔ)償量為其兩個(gè)鄰近存儲(chǔ)單元中是沒(méi)有或有一個(gè)或二個(gè)都處于一會(huì)產(chǎn)生干擾的模式(例如處于一禁止編程模式)中的預(yù)定函數(shù)。以此方式，使在并行編程高密度存儲(chǔ)器存儲(chǔ)單元時(shí)所固有的一誤差得以消除或最小化。
文檔編號(hào)G11C16/04GK1875429SQ200480032048
公開(kāi)日2006年12月6日 申請(qǐng)日期2004年9月16日 優(yōu)先權(quán)日2003年9月17日
發(fā)明者沙哈扎德·哈立德, 李彥, 勞爾-阿德里安·切爾內(nèi)亞, 邁赫達(dá)德·穆菲迪 申請(qǐng)人:桑迪士克股份有限公司