專利名稱：半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及自動執(zhí)行存儲單元的刷新的半導(dǎo)體存儲器。
背景技術(shù)：
對于具有自刷新模式的DRAM，給在DRAM內(nèi)生成的刷新地址的低階位和高階位分別分配存儲塊和字線，在自刷新模式中，通過降低地址的預(yù)譯碼信號的復(fù)位頻率來削減電能消耗，這種技術(shù)是公知的(例如專利文獻(xiàn)1)。
另一方面，近年來開發(fā)了被稱作虛擬SRAM(Pseudo-SRAM)的半導(dǎo)體存儲器。虛擬SRAM具有DRAM的存儲單元(動態(tài)存儲器單元)，通過在內(nèi)部自動執(zhí)行存儲單元的刷新操作而作為SRAM來進(jìn)行工作。用于虛擬SRAM的動態(tài)存儲單元面積較小。因此，可以降低位成本，從而能夠開發(fā)大容量的虛擬SRAM。
專利文獻(xiàn)1日本專利文獻(xiàn)特開平9-161477號公報(bào)。

發(fā)明內(nèi)容
在DRAM中，禁止在自刷新模式過程中接收存取請求。因此，在自刷新模式過程中發(fā)生的存儲單元的存取僅是刷新操作。由于刷新地址是順序增量或減量的，因此，接下來要被存取(刷新)的存儲單元的地址是已知的。而在虛擬SRAM中，由于在待機(jī)期間也會接收存取請求，因此，在接收外部地址之前不知道接下來要被存取的存儲單元的地址。從而記載在上述文獻(xiàn)中的、在沒有發(fā)生存取請求的條件下進(jìn)行操作的技術(shù)不能用于虛擬SRAM。
本發(fā)明的目的在于削減自動執(zhí)行刷新的半導(dǎo)體存儲器的電能消耗。特別是通過將電路的增加限制在最小限度來削減電能消耗。
在本發(fā)明的半導(dǎo)體存儲器的一種方式中，存儲塊分別具有多個存儲單元和與存儲單元連接的多條字線。在各個存儲塊中，由預(yù)定數(shù)量的字線來構(gòu)成多個字線組。刷新請求發(fā)生電路以預(yù)定周期發(fā)生用于刷新存儲單元的刷新請求。刷新地址發(fā)生電路響應(yīng)刷新請求來順次生成刷新地址，該刷新地址表示與要刷新的存儲單元連接的字線。即，半導(dǎo)體存儲器自動執(zhí)行刷新操作。
第一字譯碼器對應(yīng)字線組分別形成。第一字譯碼器為了根據(jù)刷新地址或者外部地址來選擇字線組內(nèi)的某條字線而選擇字線選擇信號線。第二字譯碼器分別對應(yīng)字線來形成。第二字譯碼器響應(yīng)字線選擇信號線的選擇，根據(jù)刷新地址或外部地址來選擇字線組內(nèi)的某條字線。字控制電路在刷新操作之后保持在每個存儲塊中對應(yīng)刷新地址而選擇的字線選擇信號線的選擇狀態(tài)。另外，字控制電路響應(yīng)存取請求，僅去除選擇根據(jù)對應(yīng)該存取請求的外部地址而選擇的存儲塊的字線選擇信號線。
為了選擇存儲塊而分配刷新地址生成電路所生成的刷新地址的最低位中的至少一位。因此，按照每一刷新請求來切換要刷新的存儲塊，并對根據(jù)刷新地址而選擇的字線執(zhí)行刷新操作。在各個存儲塊中，在切換到下一個刷新地址之前或者在接收存取請求之前，不會去除選擇被選擇的字線選擇信號線。因此能夠降低字線選擇信號線的去除選擇和選擇的頻率。其結(jié)果是，能夠降低字線選擇信號線的充放電電流，從而能夠削減半導(dǎo)體存儲器的電流消耗。另外，由于在每個存儲塊中選擇/去除選擇字線選擇信號線，因此可以分散由字線選擇信號線的充放電而引起的峰值電流。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，字控制電路具有復(fù)位禁止控制電路和塊復(fù)位控制電路。復(fù)位禁止控制電路響應(yīng)刷新請求來激活復(fù)位禁止信號(復(fù)位禁止?fàn)顟B(tài))，并響應(yīng)存取請求來使復(fù)位禁止信號去除激活(復(fù)位允許狀態(tài))。塊復(fù)位控制電路形成在每個存儲塊中，并響應(yīng)復(fù)位禁止信號的去除激活而向第一字譯碼器輸出塊復(fù)位信號，該塊復(fù)位信號用于去除選擇在根據(jù)對應(yīng)存儲請求的外部地址而選擇的存儲塊內(nèi)所選擇的字線選擇信號線。即，復(fù)位禁止控制電路生成存儲塊共用的復(fù)位禁止信號，塊復(fù)位電路在每個根據(jù)地址而選擇的存儲塊中生成塊復(fù)位信號。因此，能夠比較容易地用簡單電路來使存儲塊內(nèi)所選擇的字線選擇信號線去除激活，所述存儲塊根據(jù)存取請求進(jìn)行存取。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，在響應(yīng)存取請求而執(zhí)行存取操作的存儲塊中，首先，為了刷新而持續(xù)選擇字線選擇信號線的第一字譯碼器去除選擇該字線選擇信號線。然后，根據(jù)外部地址而選擇的第一字譯碼器響應(yīng)塊復(fù)位信號來選擇字線選擇信號線。由于沒有同時選擇刷新用和存取用的字線選擇信號線，因此可以防止多次選擇字線。其結(jié)果是，可以防止半導(dǎo)體存儲器的誤操作。另外，在響應(yīng)存取請求來去除選擇為刷新操作而選擇的字線組時，由于不需要指定所要選擇的字線組，因此可以簡化去除選擇字線選擇信號的電路。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，半導(dǎo)體存儲器具有響應(yīng)一次存取請求來連續(xù)執(zhí)行讀出操作或?qū)懭氩僮鞯拟Оl(fā)存取功能。形成在復(fù)位禁止控制電路中的激活屏蔽電路在猝發(fā)存取過程中屏蔽復(fù)位禁止信號的激活。在預(yù)先知道刷新操作之后持續(xù)執(zhí)行存取操作的猝發(fā)存取過程中，可以通過禁止刷新禁止信號的激活來防止字控制電路進(jìn)行無益的操作。從而可以削減字控制電路的電能消耗。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，在刷新操作中，根據(jù)刷新地址，首先順次切換執(zhí)行存儲塊，其次順次切換執(zhí)行字線的選擇地址，然后順次切換執(zhí)行字線組。在存儲塊的刷新操作執(zhí)行完一遍的期間內(nèi)，并在字線組切換之前，復(fù)位禁止控制電路將復(fù)位禁止信號去除激活。
當(dāng)反復(fù)執(zhí)行刷新操作時，在各個存儲塊中選擇的字線選擇信號線順次切換。在字線組內(nèi)，通過在最后字線的刷新期間使復(fù)位禁止信號去除激活，可以在該期間中按照每一刷新操作來去除選擇字線選擇信號線。當(dāng)所選擇的字線選擇信號線通過持續(xù)的刷新操作而切換成下一個字線選擇信號線時，可以通過預(yù)先去除選擇所要選擇的字線選擇信號線來簡化切換控制，該切換控制比同時去除選擇和選擇兩條字線選擇信號線的情況簡單。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，復(fù)位禁止控制電路包括入口生成電路和觸發(fā)器。入口生成電路在沒有接收存取請求的期間，與表示刷新操作開始的定時信號同步地生成入口信號。觸發(fā)器與入口信號同步地激活復(fù)位禁止信號，與存取請求同步地使復(fù)位禁止信號去除激活。非同步生成存取請求和刷新請求。因此，當(dāng)與存取請求同步地生成入口信號時，入口信號和存取請求可以被幾乎同時地輸入觸發(fā)器的輸入。通過與刷新操作的開始同步地生成入口信號，可以防止觸發(fā)器的誤操作，并能夠可靠地激活復(fù)位禁止信號或使之去除激活。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，復(fù)位禁止控制電路在半導(dǎo)體存儲器接通電源時，為了去除選擇字線選擇信號線而使復(fù)位禁止信號去除激活。因此，可以防止緊接在接通電源之后多次選擇字線，從而能夠防止半導(dǎo)體存儲器產(chǎn)生誤操作。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，復(fù)位禁止控制電路具有入口生成電路和觸發(fā)器。入口生成電路使用多個定時信號來生成響應(yīng)刷新請求的入口信號。由于定時信號的一部分非同步生成，因此，當(dāng)錯開定時時，入口信號的脈沖寬度(有效期間)有時會變細(xì)。觸發(fā)器由具有預(yù)定閾值電壓的晶體管構(gòu)成。觸發(fā)器與入口信號同步地激活復(fù)位禁止信號，并與存取請求同步地使復(fù)位禁止信號去除激活。在觸發(fā)器內(nèi)，從入口信號來激活復(fù)位禁止信號、并存在于反饋至輸入的信號路徑中的晶體管中的至少某一個晶體管的閾值電壓(絕對值)設(shè)定得比其他晶體管的閾值電壓(絕對值)低。因此，觸發(fā)器在入口信號的脈沖寬度比較細(xì)的情況下也能夠迅速確定自身狀態(tài)。從而可以防止觸發(fā)器處于不穩(wěn)定的狀態(tài)，并能夠防止半導(dǎo)體存儲器的誤操作。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，半導(dǎo)體存儲器具有根據(jù)存儲體地址來進(jìn)行選擇、并相互獨(dú)立操作的多個存儲體。各個存儲體包括多個存儲塊、多個字線組、多個第一以及第二字譯碼器。復(fù)位禁止控制電路將響應(yīng)存取請求的復(fù)位禁止信號的去除激活僅傳遞給根據(jù)存儲體地址而選擇的存儲體。因此，可以在每個存儲體獨(dú)立地去除選擇字線選擇信號線。在不涉及存取請求的存儲體中，可以防止去除選擇字線選擇信號線所不需要的去除選擇，從而能夠削減電能消耗。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，地址鎖存控制電路形成在各個存儲塊中，并響應(yīng)基于刷新地址或者外部地址的存儲塊的選擇來生成地址鎖存信號。地址鎖存電路分別對應(yīng)用于選擇第一字譯碼器的地址信號線來形成，與對應(yīng)的地址鎖存信號同步地來鎖存刷新地址或者外部地址，并將鎖存了的地址輸出給第一字譯碼器。根據(jù)被地址鎖存電路鎖存了的地址來確定第一字譯碼器是選擇還是去除選擇字線選擇信號線。換言之，只要地址鎖存電路的鎖存狀態(tài)不改變，就保持字線選擇信號線的選擇/去除選擇狀態(tài)。根據(jù)對應(yīng)存取請求而供給的外部地址來改變鎖存狀態(tài)，由此可以去除選擇為了刷新而被選擇的字線選擇信號線，并可以同時選擇存取用的字線選擇信號線。其結(jié)果是，通過簡單的電路即可在刷新操作之后保持字線選擇信號線的選擇狀態(tài)，并可在每個存儲塊中切換響應(yīng)存取請求而選擇的字線選擇信號線。由于電路結(jié)構(gòu)簡單，因此可以縮短電路設(shè)計(jì)時的操作驗(yàn)證時間。由于同時切換兩條字線選擇信號線的去除選擇/選擇，因此，能夠縮短從存取請求到開始存取操作的時間。即，可以縮短存取時間。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，第一測試控制電路在測試模式中輸出地址鎖存控制電路共用的第一測試信號。各個地址鎖存控制電路與第一測試信號的輸出同步地來生成地址鎖存信號。因此，在測試模式中，可以使各個存儲塊的地址鎖存電路同時操作，例如可以實(shí)施字線的多次選擇模式。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，第二測試控制電路在測試模式中輸出第一字譯碼器共用的第二測試信號。各個第一字譯碼器與第一測試信號的輸出同步地來選擇字線選擇信號線。因此，在測試模式中可以同時選擇所有的字線選擇信號線，例如可以縮短老化測試的測試時間。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，各個地址鎖存電路具有將鎖存了的地址的高電平電壓轉(zhuǎn)換成升壓電壓的電平轉(zhuǎn)換器。第一字譯碼器接收升壓電壓來作為高電平電源，并將字線選擇信號線的高電平電壓設(shè)定為升壓電壓。通過將供給第一字譯碼器的地址的電壓(高電平電壓)均設(shè)定為相同的值，可以簡化第一字譯碼器的電路結(jié)構(gòu)。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，半導(dǎo)體存儲器具有根據(jù)存儲體地址進(jìn)行選擇、并相互獨(dú)立操作的多個存儲體。各個存儲體包括多個存儲塊、多個字線組、多個第一以及第二字譯碼器。只有根據(jù)存儲體地址而選擇的存儲體的地址鎖存電路才可以通過鎖存對應(yīng)存取請求的所述外部地址而在每個存儲體中獨(dú)立地選擇/去除選擇字線選擇信號線。在不涉及存取請求的存儲體中，可以防止去除選擇字線選擇信號線所不需要的去除選擇，從而可以削減電能消耗。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，編程電路分別對應(yīng)存儲塊來形成，并對不良地址進(jìn)行預(yù)先編程。另外，編程電路在刷新地址或者外部地址與不良地址相一致時輸出冗余位信號。冗余字線形成在各個存儲塊中，并對應(yīng)冗余位信號來進(jìn)行選擇。在各個存儲塊中，第一字譯碼器與冗余位信號的輸出同步地來去除選擇所選擇的字線選擇信號線。因此，即使在具有冗余字線的半導(dǎo)體存儲器中，也可以保持通過刷新操作而選擇的字線選擇信號線的選擇狀態(tài)，并去除選擇對冗余字線進(jìn)行存取時對應(yīng)的字線選擇信號線。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，字線選擇信號線和字線分別是主字線和子字線。第一字譯碼器是主字譯碼器。第二字譯碼器是分散配置在各個存儲塊內(nèi)的子字譯碼器。由于主字線需要與分散的子字譯碼器連接，因此其布線長度比較長。從而通過主字線的選擇/去除選擇會產(chǎn)生比較大的充放電電流。根據(jù)本發(fā)明，通過降低主字線的去除選擇和選擇的頻率來降低主字線的充放電電流，從而可以削減半導(dǎo)體存儲器的電能消耗。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，為了選擇字線組而分配刷新地址生成電路所生成的刷新地址的最高位中的至少一位。為了選擇字線而分配刷新地址中的除了為選擇存儲塊和字線組而分配的位之外的位。通過將字線組分配給刷新地址的最高位，可以在反復(fù)執(zhí)行刷新操作時將字線選擇信號線的切換頻率降到最低，從而可以削減半導(dǎo)體存儲器的電流消耗。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，字線選擇信號線和字線分別是子字選擇信號線和子字線。第一字譯碼器是子字選擇譯碼器。第二字譯碼器是分散配置在各個存儲塊內(nèi)的子字譯碼器。由于子字選擇信號線需要與分散的子字譯碼器連接，因此其布線長度比較長。從而通過子字選擇信號線的選擇/去除選擇會產(chǎn)生比較大的充放電電流。根據(jù)本發(fā)明，可以通過降低子字選擇信號線的去除選擇和選擇的頻率來降低子字選擇信號線的充放電電流，從而可以削減半導(dǎo)體存儲器的電能消耗。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，為了選擇字線而分配刷新地址生成電路所生成的刷新地址的最高位中的至少一位。為了選擇字線組而分配刷新地址中的除了為選擇存儲塊和字線而分配的位之外的位。通過將字線分配給刷新地址的最高位，可以在反復(fù)執(zhí)行刷新操作時將字線選擇信號線的切換頻率降到最低，從而可以削減半導(dǎo)體存儲器的電流消耗。
在本發(fā)明的半導(dǎo)體存儲器的一種實(shí)施方式的優(yōu)選示例中，半導(dǎo)體存儲器具有根據(jù)存儲體地址來進(jìn)行選擇的、且相互獨(dú)立操作的多個存儲體。各個存儲體包括多個存儲塊、多個字線組、多個第一以及第二字譯碼器。字控制電路僅在根據(jù)存儲體地址而選擇的存儲體中響應(yīng)存取請求來去除選擇為刷新而持續(xù)選擇的字線選擇信號線。因此，和上述一樣，可以在每個存儲體獨(dú)立地選擇/去除選擇字線選擇信號線。在不涉及存取請求的存儲體中，可以防止字線選擇信號線所不需要的去除選擇，從而能夠削減電能消耗。
發(fā)明效果通過將本發(fā)明應(yīng)用在自動執(zhí)行存儲單元的刷新的半導(dǎo)體存儲器中，可以削減半導(dǎo)體存儲器的電能消耗。


圖1是示出本發(fā)明的半導(dǎo)體存儲器的第一實(shí)施方式的框圖；圖2是詳細(xì)示出圖1所示的復(fù)位控制電路的電路圖；圖3是詳細(xì)示出圖1所示的熔絲電路的框圖；圖4是示出圖1所示的存儲器核心的主要部分的電路圖；
圖5是詳細(xì)示出圖4所示的各個字譯碼器的框圖；圖6是詳細(xì)示出圖5所示的主字譯碼器和冗余主字譯碼器的電路圖；圖7是示出執(zhí)行第一實(shí)施方式的讀出操作或?qū)懭氩僮鲿r的主字譯碼器和冗余主字譯碼器的操作的時序圖；圖8是示出執(zhí)行第一實(shí)施方式的讀出操作或?qū)懭氩僮鲿r的主字譯碼器和冗余主字譯碼器的操作的其他示例的時序圖；圖9是示出第一實(shí)施方式的判優(yōu)器/操作控制電路、復(fù)位控制電路、以及復(fù)位信號生成電路的操作的時序圖；圖10是示出第一實(shí)施方式的判優(yōu)器/操作控制電路、復(fù)位控制電路、以及復(fù)位信號生成電路的操作的時序圖；圖11是示出第一實(shí)施方式中的存儲器核心的操作的時序圖；圖12是示出本發(fā)明的半導(dǎo)體存儲器的第二實(shí)施方式的主要部分的電路圖；圖13是示出本發(fā)明的半導(dǎo)體存儲器的第三實(shí)施方式的主要部分的電路圖；圖14是示出本發(fā)明的半導(dǎo)體存儲器的第四實(shí)施方式的框圖；圖15是詳細(xì)示出圖14所示的字譯碼器的框圖；圖16是詳細(xì)示出圖15所示的地址鎖存控制電路和地址鎖存電路的電路圖；圖17是詳細(xì)示出主字譯碼器和冗余主字譯碼器的電路圖；圖18是示出在第四實(shí)施方式中執(zhí)行讀出操作或?qū)懭氩僮鲿r的主字譯碼器和冗余主字譯碼器的操作的時序圖；圖19是示出在第四實(shí)施方式中執(zhí)行讀出操作或?qū)懭氩僮鲿r的主字譯碼器和冗余主字譯碼器的操作的其他示例的時序圖；圖20是示出第四實(shí)施方式的存儲器核心的操作的時序圖；圖21是示出本發(fā)明的半導(dǎo)體存儲器的第五實(shí)施方式的主要部分的電路圖；圖22是示出本發(fā)明的半導(dǎo)體存儲器的第五實(shí)施方式的主要部分的電路圖；
圖23是示出本發(fā)明的半導(dǎo)體存儲器的第六實(shí)施方式的框圖；圖24是詳細(xì)示出圖23所示的存儲體的框圖；圖25是示出第六實(shí)施方式的虛擬SRAM的操作的時序圖；圖26是示出本發(fā)明的半導(dǎo)體存儲器的第七實(shí)施方式的框圖；圖27是詳細(xì)示出圖26所示的存儲體的框圖；圖28是示出第七實(shí)施方式的虛擬SRAM的操作的時序圖；圖29是示出本發(fā)明的半導(dǎo)體存儲器的第八實(shí)施方式的框圖；圖30是示出圖29所示的存儲器核心的主要部分的電路圖；圖31是詳細(xì)示出圖30所示的各個字譯碼器的框圖；圖32是詳細(xì)示出圖31所示的子字選擇譯碼器的電路圖；圖33是示出在第八實(shí)施方式中執(zhí)行讀出操作或?qū)懭氩僮鲿r的子字選擇譯碼器的操作的時序圖；圖34是示出第八實(shí)施方式的判優(yōu)器/操作控制電路、復(fù)位控制電路以及復(fù)位信號生成電路的操作的時序圖；圖35是示出本發(fā)明的半導(dǎo)體存儲器的第九實(shí)施方式的框圖；圖36是詳細(xì)示出圖35所示的字譯碼器的框圖；圖37是詳細(xì)示出圖36所示的地址鎖存控制電路和地址鎖存電路的電路圖；圖38是詳細(xì)示出圖36所示的子字選擇譯碼器的電路圖；圖39是示出在第九實(shí)施方式中執(zhí)行讀出操作或?qū)懭氩僮鲿r的子字選擇譯碼器的操作的時序圖；圖40是示出第九實(shí)施方式的存儲器核心的操作的時序圖；圖41是示出應(yīng)用本發(fā)明的虛擬SRAM的其他示例的框圖；圖42是示出應(yīng)用本發(fā)明的虛擬SRAM的其他示例的框圖。
具體實(shí)施例方式
下面參照附圖來說明本發(fā)明的實(shí)施方式。圖中的雙重圓表示外部端子。圖中用粗線表示的信號線是由多根構(gòu)成的。另外，粗線所連接的塊的一部分由多個電路構(gòu)成。對經(jīng)由外部端子供給的信號使用與端子名稱相同的標(biāo)號。另外，對傳輸信號的信號線使用與信號名稱相同的標(biāo)號。在末尾標(biāo)以“Z”的信號表示正邏輯。在前端標(biāo)以“/”的信號以及在末尾標(biāo)以“X”的信號表示負(fù)邏輯。
圖1示出了本發(fā)明的半導(dǎo)體存儲器的第一實(shí)施方式。該半導(dǎo)體存儲器是作為虛擬SRAM而在硅襯底上使用CMOS工藝來形成的。虛擬SRAM例如被用作安裝在便攜式電話機(jī)等便攜式機(jī)器上的工作存儲器。虛擬SRAM具有響應(yīng)一次存取請求，連續(xù)執(zhí)行讀出操作或?qū)懭氩僮鞯拟Оl(fā)存取功能。
虛擬SRAM包括外部命令輸入電路10；刷新請求發(fā)生電路12；刷新地址發(fā)生電路14；判優(yōu)器/操作控制電路16；復(fù)位控制電路18(復(fù)位禁止控制電路)；復(fù)位信號生成電路20(復(fù)位禁止控制電路)；外部地址輸入電路22；外部數(shù)據(jù)輸入輸出電路24；內(nèi)部行地址生成電路26；用于選擇后述的行塊RBLK(存儲塊)的預(yù)譯碼器28；用于選擇后述的子字線SWL(字線)的預(yù)譯碼器29；用于選擇后述的主字線MWLX的預(yù)譯碼器30；列地址CAD用的預(yù)譯碼器32；熔絲電路34(program circuit，編程電路)；以及存儲器核心CORE。復(fù)位控制電路18、復(fù)位信號生成電路20、以及圖4所示的塊復(fù)位控制電路RSTC作為字控制電路來進(jìn)行操作，該字控制電路在刷新操作之后保持在每個行塊RBLX中對應(yīng)刷新地址而選擇的主字線MWLX(圖4)的選擇狀態(tài)，并且僅僅去除選擇由對應(yīng)存取請求而供給的外部地址EAL所選擇的行塊RBLK的主字線MWLX。一般地，具有猝發(fā)存取功能的虛擬SRAM與由時鐘端子接收的外部時鐘同步工作，但在本實(shí)施方式中省略了對外部時鐘的記述。
外部命令輸入電路10具有輸入緩沖器，并接收供應(yīng)給命令端子CMD的命令信號CMD(例如芯片使能信號/CE1、寫使能信號/WE、輸出使能信號/OE)。外部命令輸入電路10具有命令譯碼器的功能，并根據(jù)接收的命令信號CMD來輸出用于執(zhí)行讀出操作的讀出控制信號RDPZ以及用于執(zhí)行寫入操作的寫入控制信號WRPZ等。表示存取請求的芯片使能信號/CE1作為內(nèi)部芯片使能信號CEX而經(jīng)由輸入緩沖器被提供給內(nèi)部電路。
刷新請求發(fā)生電路12具有刷新定時器(圖中未示出)，其以規(guī)定的周期產(chǎn)生用于刷新存儲單元MC的刷新請求SRTZ。例如每隔幾微妙(μs)生成刷新請求SRTZ。刷新地址發(fā)生電路14與刷新請求SRTZ同步地進(jìn)行計(jì)數(shù)操作，并生成由13位構(gòu)成的內(nèi)部地址(以下也稱為刷新地址)IAL0-12Z。在刷新地址IAL0-12Z中，低位的4位IAL0-3Z用于選擇行塊RBLK0-15，接下來的2位用于選擇子字線SWL，高位的7位用于選擇主字線MWLX。由刷新地址IAL0-12Z來指定與要刷新的存儲單元MC連接的子字線SWL。由于將行塊RBLK分配給刷新地址IAL0-12Z的低階位，因此，按照每個刷新請求而在不同的行塊RBLK中執(zhí)行刷新操作。如后所述，通過將刷新地址IAL的低階位和高階位分別分配給行塊RBLK和主字線MWLX，可以降低在虛擬SRAM的待機(jī)期間去除選擇主字線MWLX的頻率。另外，刷新地址發(fā)生電路14在輸出用于選擇4根子字線SWL0-3中的最后的子字線SWL3的刷新地址(位IAL4-5均為高電平)期間，將刷新計(jì)數(shù)信號SRTXZ保持為高電平。
判優(yōu)器/操作控制電路16具有判優(yōu)器的功能，該判優(yōu)器決定從虛擬SRAM的外部供給的存取請求(讀出命令和寫入命令)和在虛擬SRAM的內(nèi)部生成的刷新請求的優(yōu)先順序。另外，判優(yōu)器/操作控制電路16具有操作控制電路的功能，該操作控制電路向內(nèi)部電路輸出控制信號和定時信號，以響應(yīng)存取請求而使存儲器核心CORE執(zhí)行讀出操作或?qū)懭氩僮鳎㈨憫?yīng)刷新請求而使存儲器核心CORE執(zhí)行刷新操作。具體地說，判優(yōu)器/操作控制電路16與存取請求(RDPZ、WRPZ)的接收同步地輸出命令鎖存信號(脈沖信號)CMDLPZ，在執(zhí)行存取操作(讀出操作、寫入操作)時輸出存取信號ACTPZ，在執(zhí)行刷新操作時輸出刷新信號REFZ、REFPZ，在執(zhí)行存取操作和刷新操作時輸出用于使存儲器核心CORE工作的基本定時信號RASZ、RASDZ。基本定時信號RASDZ是使基本定時信號RASZ延遲的信號。通過基本定時信號RASZ來設(shè)定例如字線WL的選擇期間。
復(fù)位控制電路18與刷新操作的開始同步地激活復(fù)位禁止信號NORSTZ，與存取請求的接收同步地使復(fù)位禁止信號NORSTZ去除激活。但是，在后述的猝發(fā)存取操作中和子字線SWL3的選擇期間中(刷新計(jì)數(shù)信號SRTXZ的高電平期間)，復(fù)位禁止信號NORSTZ的激活被屏蔽，從而使復(fù)位禁止信號NORSTZ保持去除激活狀態(tài)。復(fù)位信號生成電路20在復(fù)位禁止信號NORSTZ的去除激活期間(低電平期間)，輸出基本定時信號RASZ來作為復(fù)位信號RSTX。
外部地址輸入電路22具有輸入緩沖器，接收供應(yīng)給地址端子AD的外部地址AD，并將接收到的信號作為外部地址EAL0-12Z(行地址)和列地址CAD輸出。外部數(shù)據(jù)輸入輸出電路24具有輸入緩沖器和輸出緩沖器。外部數(shù)據(jù)輸入輸出電路24在讀出操作時向外部數(shù)據(jù)端子DQ輸出從存儲器核心CORE經(jīng)由公共數(shù)據(jù)總線CDB傳輸過來的讀出數(shù)據(jù)。外部數(shù)據(jù)輸入輸出電路24在寫入操作時通過外部數(shù)據(jù)端子DQ來接收寫入數(shù)據(jù)，并將接收到的數(shù)據(jù)通過公共數(shù)據(jù)總線CDB傳輸給存儲器核心CORE。
內(nèi)部行地址生成電路26在執(zhí)行存取操作時，將外部地址EAL0-12Z作為行地址RA0-12Z輸出，在執(zhí)行刷新操作時，將內(nèi)部地址IAL0-12Z作為行地址RA0-12Z輸出。即，內(nèi)部行地址生成電路26起著切換外部地址EAL和內(nèi)部地址IAL的選擇器的作用。內(nèi)部行地址生成電路26具有對行地址RA0-12Z進(jìn)行鎖存的功能。
為了選擇行塊RBLK0-15(圖4)中的某一個，預(yù)譯碼器28對4位行地址RA0-3Z進(jìn)行預(yù)譯碼，并生成8條預(yù)譯碼信號X01Z<0:3>、X23Z<0:3>(行塊地址)。信號名稱末尾的<0:n>表示該信號由n+1位構(gòu)成。預(yù)譯碼信號X01Z、X23Z是分別對行地址RA0-1Z、RA2-3Z進(jìn)行譯碼的信號。為了在每個行塊RBLK中選擇主字線MWLX0-127(圖5)中的某一個，預(yù)譯碼器30對7位行地址RA6-12Z進(jìn)行預(yù)譯碼，并生成16條預(yù)譯碼信號X67Z<0:3>、X89Z<0:3>、X101112Z<0:7>(主字地址)。預(yù)譯碼信號X67Z、X89Z、X101112Z分別是對行地址RA6-7Z、RA8-9Z、RA10-12Z進(jìn)行預(yù)譯碼的信號。為了對每一數(shù)據(jù)端子DQ選擇與位線BL、/BL連接的列開關(guān)，預(yù)譯碼器32對列地址CAD進(jìn)行預(yù)譯碼，并向列譯碼器CDEC輸出所生成的預(yù)譯碼信號。
當(dāng)行地址RA6-12Z的值與被編程的地址值相一致時，熔絲電路34輸出冗余位信號RHITX。熔絲電路34是將不良的主字線MWLX(對應(yīng)于不良存儲單元的MWLX)置換成冗余主字線RMWLX的控制電路。在本實(shí)施方式中，在每一行塊RBLK中可以補(bǔ)救一條主字線MWKX。
存儲器核心CORE包括存儲器陣列ARY、字譯碼器WDEC、列譯碼器CDEC、讀出放大器SA、預(yù)充電電路PRE、讀出緩沖器SB、以及寫入放大WA。存儲器陣列ARY具有配置成矩陣狀的多個易失性存儲單元MC(動態(tài)存儲器單元)；以及與存儲單元MC連接的多條字線WL(以下也稱為子字線SWL)和多條位線BL、/BL。存儲單元MC具有用于將數(shù)據(jù)保持為電荷的電容器；以及配置在該電容器和位線BL(或/BL)之間的傳輸晶體管。傳輸晶體管的柵極與字線WL連接。
如后述的圖4所示，字譯碼器WDEC具有主字譯碼器MWD(第一字譯碼器)和子字譯碼器SWD(第二字譯碼器)。與復(fù)位信號RSTX的激活同步地去除選擇伴隨刷新操作而由主字譯碼器MWD選擇的主字線MWLX。換言之，在各個行塊RBLK中，為了刷新操作而選擇的主字線MWLX在接收存取請求之前、或者在通過其后的刷新操作來選擇其他主字線MWLX之前沒有被去除選擇。列譯碼器CDEC按照列地址CAD來輸出列線信號，該列線信號使分別連接位線BL、/BL和局部數(shù)據(jù)總線LDB、/LDB的列開關(guān)(圖中未示出)接通。
讀出放大器SA在從判優(yōu)器/操作控制電路16輸出的讀出放大激活信號的激活中被激活，并對讀出到位線BL、/BL上的數(shù)據(jù)信號進(jìn)行差動放大。預(yù)充電電路PRE在從判優(yōu)器/操作控制電路16輸出的預(yù)充電控制信號的激活中被激活，并向位線BL、/BL提供預(yù)充電電壓。讀出緩沖器部SB在讀出操作時放大局部數(shù)據(jù)總線LDB、/LDB上的讀出數(shù)據(jù)的信號量，并將其輸出給公共數(shù)據(jù)總線CDB。寫入放大部WA在寫入操作時，根據(jù)公共數(shù)據(jù)總線CDB上的寫入數(shù)據(jù)而向局部數(shù)據(jù)總線LDB、/LDB輸出寫入數(shù)據(jù)。
圖2詳細(xì)示出了圖1所示的復(fù)位控制電路18。復(fù)位控制電路18包括入口生成電路36，其利用多個定時信號WLSPX、CEX、REFZ、WLCHCTLZ來生成響應(yīng)刷新請求的入口脈沖信號ENTPX；生成出口脈沖信號EXITPX的出口生成電路38；由一對NAND門構(gòu)成的RS觸發(fā)器40；濾波電路42；以及生成復(fù)位禁止信號NORSTZ的復(fù)位禁止生成電路44。
在沒有接收存取請求期間(CEX＝高電平)以及沒有執(zhí)行猝發(fā)存取操作期間(猝發(fā)標(biāo)志信號WLCHCTLZ＝低電平)，入口生成電路36與表示刷新操作(刷新信號REFZ＝H)開始的字線設(shè)置定時信號WLSPX(脈沖信號)的激活同步地來臨時激活入口脈沖信號ENTPX。入口脈沖信號ENTPX的激活在猝發(fā)存取操作中被猝發(fā)標(biāo)志信號WLCHCTLZ所禁止。因此，入口生成電路36在猝發(fā)存取操作過程中作為對復(fù)位禁止信號NORSTZ的激活進(jìn)行屏蔽的激活屏蔽電路來工作。
出口生成電路38與命令鎖存信號CMDLPZ或初始化信號CLRX的激活同步地來臨時激活出口脈沖信號EXITPX。初始化信號CLRX在虛擬SRAM接通電源時被激活為低電平。通過初始化信號CLRX的激活來激活出口脈沖信號EXITPX，將復(fù)位禁止信號NORSTZ去除激活，并去除選擇后述的主字線MWLX。在接通電源時，通過去除選擇所有的主字線MWLX來防止在接通電源后緊接著多次選擇字線，從而防止虛擬SRAM誤操作。
觸發(fā)器40與入口脈沖信號ENTPX的激活同步地將輸出節(jié)點(diǎn)ND1、ND2分別設(shè)置成高電平、低電平，并與出口脈沖信號EXITPX的激活同步地將輸出節(jié)點(diǎn)ND1、ND2分別復(fù)位成低電平、高電平。在虛擬SRAM中，相互不同步地生成刷新請求和存取請求。與刷新操作的開始同步地激活入口脈沖信號ENTPX，從而即使在同時發(fā)生刷新請求和存取請求的情況下，也可以防止將入口脈沖信號ENTPX和出口脈沖信號EXITPX同時提供給觸發(fā)器40。從而可以防止復(fù)位控制電路18誤操作。
濾波電路42具有逆變器，對節(jié)點(diǎn)ND1進(jìn)行反相將將其傳遞給節(jié)點(diǎn)ND3；以及NOR門，輸出節(jié)點(diǎn)ND2、ND3的負(fù)邏輯的與邏輯。當(dāng)生成了入口脈沖信號ENTPX時，濾波電路42禁止在觸發(fā)器40的設(shè)置結(jié)束之前將節(jié)點(diǎn)ND2的低電平作為預(yù)復(fù)位禁止信號PNORSTZ來傳遞給復(fù)位禁止生成電路44。從而即使在由于噪聲等而產(chǎn)生短脈沖寬度的入口脈沖信號ENTPX，觸發(fā)器40的狀態(tài)變得不穩(wěn)定的情況下，也可以防止復(fù)位控制電路18產(chǎn)生誤操作。在從命令鎖存信號CMDLPZ的激活到預(yù)復(fù)位禁止信號PNORSTZ的去除激活的信號路徑中僅存在三個邏輯門。因此能夠使預(yù)復(fù)位禁止信號PNORSTZ迅速去除激活。其結(jié)果是，能夠響應(yīng)存取請求來迅速切換為了進(jìn)行刷新操作而選擇的主字線MWL，從而能夠縮短存取時間。
復(fù)位禁止生成電路44在刷新計(jì)數(shù)信號SRTXZ為低電平期間，與預(yù)復(fù)位禁止信號PNORSTZ同步地激活復(fù)位禁止信號NORSTZ。復(fù)位禁止生成電路44在刷新計(jì)數(shù)信號SRTXZ為高電平期間，將復(fù)位禁止信號NORSTZ固定在低電平。刷新計(jì)數(shù)信號SRTXZ在和從刷新地址發(fā)生電路14輸出的子字線選擇用的內(nèi)部地址IAL4-5Z一起為高電平期間內(nèi)被激活。即，在對應(yīng)各主字線的四條子字線SWL0-3中的最后子字線SWL3被選為刷新操作的對象的期間，復(fù)位禁止信號NORSTZ不依賴預(yù)復(fù)位禁止信號PNORSTZ地被去除激活為低電平。
圖3詳細(xì)示出了圖1所示的熔絲電路34。
熔絲電路34具有對行塊RBLK0-15的冗余主字線RMWLX的地址分別進(jìn)行編程的熔絲部FUS。當(dāng)行地址RA0-12Z與被編程的地址相一致時，各熔絲部FUS激活冗余選擇信號RWSZ(RWS0Z～RWS15Z中的某一個)以及冗余位信號RHITX(RHIT0X～RHIT15X中的某一個)。
圖4示出了圖1所示的存儲器核心CORE的主要部分。存儲器核心CORE具有根據(jù)行塊地址X01Z<0:3>、X23Z<0:3>而選擇的16個行塊RBLK0-15。字譯碼器WDEC包括塊復(fù)位控制電路RSTC、主字譯碼器MWD(第一字譯碼器)、以及子字譯碼器SWD(第二譯碼器)。在每個行塊RBLK0-15中形成有塊復(fù)位控制電路RSTC。在每條主字線MWLX中形成有主字譯碼器MWD。在每條子字線SWL中形成有子字譯碼器SWD。
塊復(fù)位控制電路RSTC根據(jù)復(fù)位信號RSTX和行塊地址X01Z<0:3>、X23Z<0:3>來輸出用于使塊復(fù)位信號SRSTX和存儲器核心CORE工作的、圖中未示出的定時信號。在每個行塊RBLK0-15中，根據(jù)主字地址X67Z<0:3>、X89Z<0:3>、X101112Z<0:3>來選擇主字譯碼器MWD。所選擇的主字譯碼器MWD在塊復(fù)位信號SRSTX的去除激活期間選擇主字線MWLX。選擇主字線MWLX的主字譯碼器MWD與塊復(fù)位信號SRSTX的選擇同步地來去除選擇主字線MWLX(字線選擇信號線)。
雖然圖中沒有詳細(xì)示出，但各條主字線MWLX與四個子字譯碼器SWD相連接。在讀取操作(讀出操作、寫入操作)和刷新操作中，通過所選擇的主字線MWL來選擇對應(yīng)于子字線SWL0-3的四個子字譯碼器SWD，進(jìn)而通過子字地址RA4-5Z來選擇子字譯碼器SWD中的一個，并由所選擇的子字譯碼器SWD來選擇子字線SWL。另外，由對應(yīng)于各條主字線MWLX的子字線SWL0-3來構(gòu)成字線組。即，在每個字線組形成有主字譯碼器MWD。子字譯碼器SWD被分散配置在行塊RBLK內(nèi)。由于主字線MWLX與對應(yīng)的所有子字譯碼器SWD相連，因此其布線長度比較長。從而在每次主字線MWLX的選擇/去除選擇時會流過比較大的充放電電流。在本實(shí)施方式中，如后所述，通過降低主字線MWLX的選擇/去除選擇的頻率來降低充放電電流，削減電能消耗。
被存儲單元陣列ALY夾持的子字譯碼器組SWD由兩側(cè)的存儲單元陣列ALY共用。因此，在圖中橫向排列的子字譯碼器組SWD中，通過第奇數(shù)個子字譯碼器組SWD或者第偶數(shù)個子字譯碼器組SWD中的某一個進(jìn)行操作，來執(zhí)行存取操作或者刷新操作。
圖5詳細(xì)示出了圖4所示的各個字譯碼器WDEC。塊復(fù)位控制電路RSTC包括AND電路，根據(jù)行塊地址X01Z<0:3>、X23Z<0:3>來生成行塊選擇信號RBLKSELZ；定時信號生成電路TSC，根據(jù)行塊選擇信號RBLKSELZ來生成定時信號MUX、EQL、LE以及WLENZ；以及NAND門，在行塊選擇信號RBLKSELZ的激活中，輸出復(fù)位信號RSTX來作為塊復(fù)位信號SRSTX。在每個行塊RBLK中，塊復(fù)位信號SRSTX與響應(yīng)復(fù)位禁止信號NORSTZ的去除激活而生成的復(fù)位信號RSTX同步地被激活。
如后所述，通過塊復(fù)位信號SRSTX的去除激活來去除選擇在相對應(yīng)的行塊RBLK內(nèi)選擇的主字線MWLX。定時信號MUX被用于開(on)/關(guān)(off)將位線BL、/BL連接到讀出放大器SA上的開關(guān)。定時信號EQL被用于補(bǔ)償位線BL、/BL的電壓以及將其設(shè)定為預(yù)充電電壓。定時信號LE被用于激活讀出放大器SA。定時信號WLENZ被用于生成子字線SWL的選擇定時。
虛擬SRAM具有冗余主字譯碼器RMWD，該冗余主字譯碼器RMWD在每個行塊RBLK0-15中與冗余主字線RMWLX連接。與冗余選擇信號RWS0Z(信號名稱的數(shù)字表示行塊RBLK的編號)的激活同步地來選擇冗余主字線RMWLX。當(dāng)選擇冗余主字線RMWLX時，激活冗余位信號RHITX，去除選擇主字譯碼器MWD。在本實(shí)施方式中，冗余主字線RMWLX被用于補(bǔ)救對應(yīng)的行塊RBLK的主字線MWLX。另外，當(dāng)連接在一個子字線SWL上的存儲單元MC中存在不良時，通過主字線MWLX單位(子字線SWL0-3單位)來補(bǔ)救不良。
圖6詳細(xì)示出了主字譯碼器MWD和冗余主字譯碼器RMWD。圖中，主字地址X67Z、X89Z、X101112Z分別表示主字地址X67Z<0:3>、X89Z<0:3>、X101112Z<0:7>中某一個。通用電路COM是被主字譯碼器MWD、RMWD共用的電路。通用電路COM包括主字譯碼器MWD用的電平轉(zhuǎn)換器LEVC1；生成脈沖狀的預(yù)譯碼信號RX67Z的脈沖部PLS；以及冗余主字譯碼器RMWD的電平轉(zhuǎn)換器LEVC2。
在冗余位信號RHITX(RHIT0X-RHIT15X)的去除激活期間，電平轉(zhuǎn)換器LEVC1將塊復(fù)位信號SRSTX的高電平從內(nèi)部電源電壓VII轉(zhuǎn)換成升壓電壓VPP，生成塊復(fù)位信號PRSTX。通過形成在虛擬SRAM中的升壓電壓生成電路來生成升壓電壓VPP。在冗余位信號RHITX的去除激活期間，脈沖部PLS將預(yù)譯碼信號X67Z轉(zhuǎn)換成與用于確定子字線SWL的選擇期間的定時信號WLENZ同步的預(yù)譯碼信號RX67Z。電平轉(zhuǎn)換器LEVC2將塊復(fù)位信號SRSTX的高電平從內(nèi)部電源電壓VII轉(zhuǎn)換成升壓電壓VPP，從而生成冗余塊復(fù)位信號RPRSTX。
主字譯碼器MWD包括在其柵極接收塊復(fù)位信號PRSTX的pMOS晶體管；在其柵極分別接收預(yù)譯碼信號RX67Z、X89Z、X101112Z的nMOS晶體管；以及與pMOS晶體管的漏極連接的鎖存器。PMOS晶體管和nMOS晶體管串聯(lián)在升壓電源線VPP和接地線VSS之間。鎖存器的輸出經(jīng)由轉(zhuǎn)換器而與主字線MWLX連接。
冗余主字譯碼器RMWD是與主字譯碼器MWD相同的電路。冗余主字譯碼器RMWD的pMOS晶體管在柵極接收冗余塊復(fù)位信號RPRSTX。冗余主字譯碼器RMWD的nMOS晶體管在柵極分別接收冗余選擇信號RWSZ、內(nèi)部電源電壓VII以及冗余塊復(fù)位信號RPRSTX。
圖7示出了在執(zhí)行讀出操作或?qū)懭氩僮鲿r主字譯碼器MWD和冗余主字譯碼器RMWD的操作。在該示例中示出了主字線MWLX或者存儲單元MC等沒有不良，冗余位信號RHITX沒有被激活的情況。
首先，判優(yōu)器/操作控制電路16響應(yīng)存取命令(讀出命令或?qū)懭朊?來激活存取信號ACTPZ(圖7中的(a))。與存取信號ACTPZ的激活同步地來激活主字地址X67Z、X89Z、X101112Z(預(yù)譯碼信號)(圖7中的(b))，并激活復(fù)位信號RSTX(圖7中的(c))。另外，由行塊地址X01Z、X23Z(預(yù)譯碼信號)選擇的行塊RBLK的行塊選擇信號RBLKSELZ被激活(圖7中的(d))。與行塊選擇信號RBLKSELZ的激活同步地來激活塊復(fù)位信號SRSTX(圖7中的(e))，主字譯碼器MWD的pMOS晶體管導(dǎo)通，為了執(zhí)行刷新操作而持續(xù)選擇的主字線MWLX被去除選擇(圖7中的(f))。即，僅在執(zhí)行讀出操作或者寫入操作(存取操作)的行塊RBLK中去除選擇主字線MWLX。
之后，為了進(jìn)行存取操作而激活基本定時信號RASZ，并將復(fù)位信號RSTX和塊復(fù)位信號SRSTX依次去除激活(圖7中的(g))。為了進(jìn)行存取操作而選擇的主字譯碼器MWD與定時信號WLENZ的激活以及塊復(fù)位信號SRSTX的去除激活同步地來激活預(yù)譯碼信號RX67Z(圖7中的(h))。預(yù)譯碼信號RX67Z在塊復(fù)位信號SRSTX被去除激活之前沒有被激活。因此，可以防止主字譯碼器MWD的譯碼部DEC的pMOS晶體管和nMOS晶體管同時導(dǎo)通，從而防止產(chǎn)生貫通電流。即，可以防止主字譯碼器MWD誤操作。
與預(yù)譯碼信號RX67Z的激活同步地來選擇對應(yīng)于存取請求的主字線MWLX，并執(zhí)行存取操作(圖7中的(i))。從存取信號ACTPZ的激活到主字線MWLX的選擇的時間為T1。
存取操作結(jié)束，定時信號WLENZ被去除激活(圖7中的(j))，預(yù)譯碼信號RX67Z被去除激活(圖7中的(k))。預(yù)譯碼信號RX67Z被去除激活后，通過鎖存電路來保持主字線MWLX的選擇狀態(tài)。另外，與基本定時信號RASZ的去除激活同步地來激活復(fù)位信號RSTX和塊復(fù)位信號SRSTX(圖7中的(1))。譯碼部DEC的pMOS晶體管同步于塊復(fù)位信號SRSTX的激活而導(dǎo)通，為了進(jìn)行存取操作而選擇的主字線MWLX被去除激活(圖7中的(m))。停止外部地址EAL0-12Z的供應(yīng)，將塊選擇信號RBLKSELZ去除激活(圖7中的(n))，塊復(fù)位信號SRSTX被再次去除激活(圖7中的(o))。于是，一個存取周期結(jié)束。
圖8示出了在執(zhí)行讀出操作或?qū)懭氩僮鲿r的主字譯碼器MWD和冗余主字譯碼器RMWD的操作的其他示例。在該示例中示出了主字線MWLX或者存儲單元MC等有不良，冗余位信號RHITX被激活的情況。對于與圖7相同的操作省略其詳細(xì)說明。
首先，和圖7相同，激活復(fù)位信號RSTX和塊復(fù)位信號SRSTX(圖8中的(a))，去除選擇為了執(zhí)行刷新操作而持續(xù)選擇的主字線MWLX(圖8中的(b))。熔絲電路34接收行地址RA6-12Z來激活冗余位信號RHITX(圖8中的(c))。由于通過冗余位信號RHITX的激活來禁止預(yù)譯碼信號RX67Z的激活，并激活塊復(fù)位信號PRSTX，因此，主字譯碼器MWD保持主字線MWLX的去除選擇狀態(tài)。由于通過熔絲電路34來激活冗余選擇信號RWSZ，并使塊復(fù)位信號SRSTX(RPRSTX)去除激活，因此冗余字譯碼器RMWD選擇冗余主字線RMWLX(圖8中的(d))。即，實(shí)施主字線的置換來補(bǔ)救不良。從存取信號ACTPZ的激活到冗余主字線RMWLX的選擇的時間和圖7相同，為T1。之后，存取操作結(jié)束，和圖7一樣，冗余主字線RMWLX被去除選擇。
圖9和圖10示出了第一實(shí)施方式的判優(yōu)器/操作控制電路16、復(fù)位控制電路18、以及復(fù)位信號生成電路20的操作。圖9右端的波形與圖10左端的波形相連。在虛擬SRAM內(nèi)部自動執(zhí)行的刷新操作按照每一刷新請求，首先更新行塊RBLK的編號，接著更新子字線SWL的編號，最后更新主字線MWLX的編號。更新順序由刷新地址發(fā)生電路14所生成的內(nèi)部地址IAL0-12Z的分配來確定。在該示例中，虛擬SRAM在第二和第三個刷新請求SRTZ之間順次接收寫入請求和猝發(fā)寫入請求。在猝發(fā)寫入操作之后，沒有接收存取請求的待機(jī)狀態(tài)持續(xù)。在刷新操作和寫入操作(或者讀出操作)中，與存儲單元MC連接的子字線SWL與基本定時信號RASZ的高電平期間同步地被激活。在猝發(fā)存取操作(猝發(fā)寫入操作或者猝發(fā)讀出操作)中，響應(yīng)一次寫入請求或者讀出請求，即使在芯片使能信號/CE1被去除激活后還可以連續(xù)執(zhí)行寫入操作或者讀出操作。
在圖9中，與第一個刷新操作的開始同步地來生成入口脈沖信號ENTPX(圖9中的(a))，并激活復(fù)位禁止信號NORSTZ(圖9中的(b))。在復(fù)位禁止信號NORSTZ的激活期間，虛擬SRAM變成復(fù)位禁止模式。通過復(fù)位禁止信號NORSTZ和基本定時信號RASZ的OR邏輯來生成復(fù)位信號RSTX(圖9中的(c))。在復(fù)位信號RSTX的去除激活(高電平)期間禁止主字線MWLX的去除選擇。
在第二個刷新操作的執(zhí)行過程中或者在執(zhí)行之后緊接著供給寫入請求(CEX＝低電平)，激活命令鎖存信號CMDLPZ(圖9中的(d))。與命令鎖存信號CMDLPZ同步地來生成出口脈沖信號EXITPX，并將復(fù)位禁止信號NORSTZ去除激活(圖9中的(c))。于是，復(fù)位禁止模式被解除。與復(fù)位禁止信號NORSTZ的去除激活或者伴隨復(fù)位操作的基本定時信號RASZ的去除激活中的較早的一個同步，激活復(fù)位信號RSTX(圖9中的(f))。
通過復(fù)位信號RSTX的去除激活而在執(zhí)行寫入操作的行塊RBLK中去除選擇為了進(jìn)行刷新操作而持續(xù)選擇的主字線MWLX，并選擇執(zhí)行寫入操作的主字線MWLX。其他行塊RBLK為了進(jìn)行刷新操作而持續(xù)選擇主字線MWLX。
接著供給猝發(fā)寫入請求，激活命令鎖存信號CMDLPZ(圖9中的(g))。在猝發(fā)寫入請求之后緊接著發(fā)生第三個刷新請求(圖9中的(h))。在猝發(fā)寫入操作期間執(zhí)行與該刷新請求相對應(yīng)的刷新操作。在這里，為了簡化說明而示出通過兩次寫入操作來執(zhí)行猝發(fā)操作的示例。復(fù)位控制電路18在猝發(fā)寫入操作過程中接收猝發(fā)標(biāo)志信號WLCHCTLZ(圖9中的(i))，所述猝發(fā)標(biāo)志信號WLCHCTLZ具有比用于刷新操作的基本定時信號RASZ的激活期間長的激活期間。因此，即使執(zhí)行刷新操作也不會激活復(fù)位禁止信號NORSTZ(圖9中的(j))。在復(fù)位禁止信號NORSTZ的去除激活過程中，與基本定時信號RASZ的去除激活同步地來激活復(fù)位信號RSTX(圖9中的(k))。
在判優(yōu)器/操作控制電路16的控制下，在最初的猝發(fā)寫入操作之后緊接著執(zhí)行第三個刷新操作(圖9中的(1))。在猝發(fā)寫入操作結(jié)束之后，與第四個刷新操作的開始同步地來激活復(fù)位禁止信號NORSTZ(圖9中的(m))。之后，由于沒有發(fā)生存取請求，因此復(fù)位禁止信號NORSTZ保持激活狀態(tài)。所以，除非主字地址X67Z、X89Z、X101112Z得以更新，否則不會去除選擇為了進(jìn)行刷新操作而選擇的主字線MWLX。
在圖10中，對最后的子字線SWL3(子字譯碼器SWD3)執(zhí)行第33～48個刷新操作。在此期間，將內(nèi)部地址的位IAL4-5Z保持在高電平，刷新地址發(fā)生電路14將刷新計(jì)數(shù)信號SRTXZ保持在高電平(圖10中的(a))。通過低電平的刷新計(jì)數(shù)信號SRTXZ來使復(fù)位禁止信號NORSTZ去除激活(圖10中的(b))。因此，與用于刷新操作的基本定時信號RASZ的去除激活同步地來順次去除選擇在各個行塊RBLK中選擇的主字線MWLX。在對4條子字線SWL0-3順次執(zhí)行刷新操作之后，對其他的主字線MWLX的子字線SWL0執(zhí)行刷新操作。通過與最后的子字線SWL3的刷新操作的結(jié)束同步地來去除選擇所選擇的主字線MWLX，可以在接下來的刷新操作中迅速選擇相鄰的主字線MWLX。
圖11示出了第一實(shí)施方式中的存儲器核心CORE的操作。為了簡化說明，所示出的例子中存儲器核心CORE具有四個行塊RBLK0-3和兩條子字線SWL0-1。標(biāo)給刷新信號REFPZ的數(shù)字表示執(zhí)行刷新操作REF的行塊RBLK的編號。
由于向刷新地址發(fā)生電路14所生成的內(nèi)部地址IAL的低位2位(實(shí)際為低位4位)分配行塊RBLK，因此在每一刷新請求中，通過對每一個行塊RBLK的編號進(jìn)行依次增量來執(zhí)行刷新操作REF。在該示例中，執(zhí)行刷新操作REF的行塊RBLK2的存取操作ACT緊接在第三個刷新操作REF之后被執(zhí)行。另外，在第六個刷新操作REF之后，執(zhí)行與執(zhí)行刷新操作REF的行塊RBLK1不同的行塊RBLK3的存取操作ACT。
此時，僅在產(chǎn)生了存取請求的行塊RBLK中進(jìn)行主字線MWLX的去除選擇。在其他的行塊RBLK中，被選擇的主字線MWLX保持選擇狀態(tài)。由于沒有同時去除選擇多條主字線MWLX，因此可以分散由主字線MWLX的充放電所引起的峰值電流。因此，與同時去除選擇多條主字線MWLX的情況相比，可以減小電壓降。換言之，可以使電源布線變細(xì)，從而可以減小虛擬SRAM的芯片大小。另外，不容易發(fā)生電源布線的電遷移，提高了可靠性。
在各個行塊RBLK0-3中，當(dāng)沒有發(fā)生存取請求時，在除最后的子字線SWL1(實(shí)際上為SWL3)之外的子字線SWL0(實(shí)際上為SWL0-2)的刷新操作REF中，與刷新操作REF的開始同步地來選擇主字線MWLX。即使刷新操作REF結(jié)束了，仍然保持主字線MWLX的選擇狀態(tài)(第一、第二、第四、第九、第十個刷新操作REF)。但當(dāng)發(fā)生了存取請求時，去除選擇被選擇的主字線MWLX，并選擇對應(yīng)存取請求的主字線MWLX(第一、第二個存取操作ACT)。當(dāng)刷新地址和存取地址相同時，主字線MWLX在去除選擇之后被再次選擇。
在各個行塊RBLK0-3中，在最后的子字線SWL1的刷新操作REF(第五、第六個REF)中，與刷新操作REF的結(jié)束同步地來去除選擇主字線MWLX。當(dāng)通過執(zhí)行存取操作ACT來去除選擇主字線MWLX時(第七、第八個REF)，僅在刷新操作REF期間選擇主字線MWLX。由于刷新操作之后的主字線MWLX的去除選擇也是在每個行塊RBLK中進(jìn)行的，因此能夠分散由主字線MWLX的充放電所引起的峰值電流。
在第一實(shí)施方式中，在各個行塊RBLK中，在對應(yīng)的所有子字線SWL的刷新操作結(jié)束之前，或者在接收存取請求之前，不去除選擇為了進(jìn)行刷新操作而選擇的主字線MWLX。因此能夠降低主字線MWLX的去除選擇和選擇的頻率。特別是由于主字線MWLX與分散配置在存儲器核心CORE內(nèi)的子字譯碼器SWD相連接，因此其布線長度比較長。從而使得由于主字線MWLX的選擇/去除選擇而發(fā)生的充放電電流比較大。通過根據(jù)本發(fā)明來降低主字線MWLX的選擇/去除選擇的頻率，可以減小主字線MWLX的充放電電流，并能夠削減虛擬SRAM的電流消耗。另外，由于在每個行塊RBLK中選擇/去除選擇主字線MWLX，因此可以分散由于主字線MWLX的充放電而引起的峰值電流。
通過復(fù)位控制電路18和復(fù)位信號生成電路20來生成行塊RBLK通用的復(fù)位信號RSTX，通過在每個行塊RBLK中形成的塊復(fù)位控制電路RSTC來生成塊復(fù)位信號SRSTX，由此，可以用簡單的電路來容易地去除選擇主字線MWLX，該主字線MWLX是在根據(jù)存取請求而被存取的行塊RBLK內(nèi)所選擇的。
由于在去除選擇刷新用的主字線MWLX之后選擇存取用的主字線MWLX，因此可以防止字線SWL的多次選擇。其結(jié)果是能夠防止虛擬SRAM的誤操作。另外，由于不需要指定要被去除選擇的主字線MWLX，因此可以簡化對主字線MWLX進(jìn)行去除選擇的電路。
通過與刷新操作的開始同步地來生成入口脈沖信號ENTPX，可以防止觸發(fā)器40誤操作，從而能夠可靠地激活復(fù)位禁止信號NORSTZ或使之去除激活。
通過在猝發(fā)存取過程中屏蔽復(fù)位禁止信號NORSTZ的激活，可以防止在猝發(fā)存取過程中使復(fù)位控制電路18和復(fù)位信號生成電路20進(jìn)行無益的操作。其結(jié)果是，能夠在削減這些電路的電能消耗的同時，節(jié)省使復(fù)位禁止信號NORSTZ去除激活的時間。
在與主字線MWLX連接的子字線SWL0-3中的被最后刷新的子字線SWL3的選擇期間，即，在刷新地址的位IAL4-5Z(RA4-5Z)均為高電平期間，可以通過使復(fù)位禁止信號PNORSTZ去除激活，與子字線SWL3的刷新操作的結(jié)束同步地來去除選擇無需選擇的主字線MWLX。因此，可以在通過更新刷新地址來切換主字線MWLX時防止同時去除選擇或選擇兩個主字線MWLX，并能夠簡單地控制主字線MWLX的切換。
由于在虛擬SRAM接通電源時去除選擇所有的主字線MWLX，因此通過響應(yīng)初始化信號CLRX來使復(fù)位禁止信號NORSTZ去除激活，由此可以防止多次選擇字線SWL，并防止虛擬SRAM誤操作。
通過與從熔絲電路34輸出的冗余位信號RHITX同步地使為了刷新用而選擇的主字線MWLX去除激活，即使在具有冗余主字線RMWLX的虛擬SRAM中，也可以保持通過刷新操作而選擇的主字線MWLX的選擇狀態(tài)，并在向冗余主字線RMWLX進(jìn)行存取時去除選擇對應(yīng)的主字線MWLX。
將刷新地址IAL0-12Z從低位開始順序分配給行塊RBLK、子字線SWL、主字線MWLX，由此，當(dāng)反復(fù)執(zhí)行刷新操作時，可以將主字線MWLX的切換頻率降到最低，從而可以削減虛擬SRAM的電流消耗。
圖12示出了本發(fā)明的半導(dǎo)體存儲器的第二實(shí)施方式的主要部分。對與第一實(shí)施方式相同的元件標(biāo)以相同的標(biāo)號，并省略詳細(xì)說明。該半導(dǎo)體存儲器是作為虛擬SRAM而在硅襯底上使用CMOS工藝來形成的。虛擬SRAM例如被用作安裝在便攜式電話機(jī)等便攜式機(jī)器上的工作存儲器。該實(shí)施方式具有觸發(fā)器40A以代替第一實(shí)施方式的觸發(fā)器40(圖2)。其他結(jié)構(gòu)和第一實(shí)施方式相同。
在觸發(fā)器40A中，接收出口脈沖信號EXITPX的NAND門的nMOS晶體管的閾值電壓被設(shè)定得比其他nMOS晶體管的閾值電壓低。換言之，從入口信號ENTPX經(jīng)由節(jié)點(diǎn)ND2而反饋至輸入的信號路徑中所存在的部分晶體管的閾值電壓被設(shè)定得比其他晶體管的閾值電壓低。因此，即使在接收到脈沖寬度比較窄的入口脈沖信號ENTPX(激活期間)時，觸發(fā)器40A也能夠使節(jié)點(diǎn)ND2可靠地變成低電平。即，在本實(shí)施方式中，可以防止觸發(fā)器40A的狀態(tài)不穩(wěn)定，并能夠可靠地使其輸出反相。特別地，如圖2所示，使用定時不同的多個信號WLSPX、CEX、REFZ、WLCHCTLZ來生成入口脈沖信號ENTPX。其中，由于芯片使能信號CEX和內(nèi)部刷新信號REFZ彼此不是同步生成的，所以有時其生成定時會有偏移。因此，入口脈沖信號ENTPX的脈沖寬度容易發(fā)生變化。從而可以通過降低閾值電壓來高速進(jìn)行觸發(fā)器40A的內(nèi)部操作，并能夠防止觸發(fā)器40A的誤操作。
以上，在第二實(shí)施方式中也能夠獲得與第一實(shí)施方式相同的效果。另外，即使在入口脈沖信號ENTPX的脈沖寬度比較窄的情況下，也能夠可靠地激活復(fù)位禁止信號NORSTZ。即，當(dāng)因半導(dǎo)體制造條件的變化而使得定時信號的生成定時發(fā)生偏移時，也能夠防止虛擬SRAM的誤操作。
圖13示出了本發(fā)明的半導(dǎo)體存儲器的第三實(shí)施方式的主要部分。對與第一實(shí)施方式相同的元件標(biāo)以相同的標(biāo)號，并省略詳細(xì)說明。該半導(dǎo)體存儲器是作為虛擬SRAM而在硅襯底上使用CMOS工藝來形成的。虛擬SRAM例如被用作安裝在便攜式電話機(jī)等便攜式機(jī)器上的工作存儲器。本實(shí)施方式具有濾波器42B以代替第一實(shí)施方式的濾波器42(圖2)。其他結(jié)構(gòu)和第一實(shí)施方式相同。
濾波器42B具有接收節(jié)點(diǎn)ND1以及節(jié)點(diǎn)ND2的反相邏輯的AND電路。在本實(shí)施方式中，由于在從節(jié)點(diǎn)ND2到輸出預(yù)復(fù)位禁止信號PNORSTZ的節(jié)點(diǎn)之間的信號路徑中存在三個邏輯門，因此濾波效果比第一實(shí)施方式的濾波器42大。即，即使在由于噪聲等影響而使入口脈沖信號ENTPX具有多個細(xì)小脈沖的情況下，也能夠防止預(yù)復(fù)位禁止信號PNORSTZ被激活。
以上，在第三實(shí)施方式中也能夠獲得與第一實(shí)施方式相同的效果。另外，可以通過濾波器42B來可靠地去除入口脈沖信號ENTPX上所帶的噪聲，即，可以防止虛擬SRAM的誤操作。
圖14示出了本發(fā)明的半導(dǎo)體存儲器的第四實(shí)施方式。對與第一實(shí)施方式相同的元件標(biāo)以相同的標(biāo)號，并省略詳細(xì)說明。該半導(dǎo)體存儲器是作為虛擬SRAM而在硅襯底上使用CMOS工藝來形成的。虛擬SRAM例如被用作安裝在便攜式電話機(jī)等便攜式機(jī)器上的工作存儲器。
虛擬SRAM包括外部命令輸入電路10C；刷新請求發(fā)生電路12；刷新地址發(fā)生電路14；判優(yōu)器/操作控制電路16；外部地址輸入電路22；外部數(shù)據(jù)輸入輸出電路24；內(nèi)部行地址生成電路26；預(yù)譯碼器28C、30、32；熔絲電路34；存儲器核心CORE；以及測試控制電路TC(第一和第二測試控制電路)。
當(dāng)在命令端子CMD接收測試命令時，外部命令輸入電路10C根據(jù)測試命令來激活測試激活信號TM1Z、TM2Z中的某一個，當(dāng)接收測試解除命令時，外部命令輸入電路10C使測試激活信號TM1Z、TM2Z被去除激活。虛擬SRAM在接收測試命令時，從普通操作模式轉(zhuǎn)移到測試模式，當(dāng)接收測試解除命令時，從測試模式轉(zhuǎn)移到普通操作模式。外部命令輸入電路10C的其他功能和第一實(shí)施方式的外部命令輸入電路10相同。
預(yù)譯碼器28C在生成脈沖狀的預(yù)譯碼信號X23PZ<0:3>這一方面和第一實(shí)施方式的預(yù)譯碼器28不同。另外，字譯碼器WDEC和第一實(shí)施方式不同。測試控制電路TC響應(yīng)測試激活信號TM1Z、TM2Z的激活來分別激活第一測試信號TOPENZ和第二測試信號TSWLZ。其他結(jié)構(gòu)和第一實(shí)施方式相同。
圖15詳細(xì)示出了圖14所示的字譯碼器WDEC。與第一實(shí)施方式的字譯碼器WDEC(圖5)的不同之處在于不接收復(fù)位信號RSTX；塊復(fù)位控制電路RSTC具有輸出地址鎖存信號AINZ、AINX的地址鎖存控制電路ALC以代替輸出塊復(fù)位信號SRSTX的電路；具有對預(yù)譯碼信號X67Z<0:3>、X89Z<0:3>、X101112Z<0:7>進(jìn)行鎖存的地址鎖存電路ADLT；以及主字譯碼器MWD和冗余主字譯碼器RMWD不同。其他結(jié)構(gòu)和第一實(shí)施方式相同。另外，行塊選擇信號RBLKSELPZ具有與預(yù)譯碼信號X23P<0:3>同步的脈沖狀的脈沖波形。
地址鎖存控制電路ALC與脈沖狀的行塊選擇信號RBLKSELPZ同步地來生成地址鎖存信號AINZ、AINX。地址鎖存信號AINZ、AINX是互補(bǔ)信號。當(dāng)?shù)刂锋i存信號AINZ為高電平時，地址鎖存電路ADLT經(jīng)由預(yù)譯碼信號X67Z、X89Z、X101112Z來輸出地址鎖存信號AINZ，并作為鎖存譯碼信號LX67Z、LX89Z、LX101112Z而輸出給主字譯碼器MWD，并且與地址鎖存信號AINZ向低電平變化同步地來鎖存預(yù)譯碼信號X67Z、X89Z、X101112Z。主字譯碼器MWD利用鎖存譯碼信號LX67Z、LX89Z、LX101112Z來選擇主字線MWLX。
圖16詳細(xì)示出了地址鎖存控制電路ALC和地址鎖存電路ADLT。當(dāng)行塊選擇信號RBLKSELPZ或者第一測試信號TOPENZ為高電平期間，地址鎖存控制電路ALC輸出低電平的地址鎖存信號AINX和高電平的地址鎖存信號AINZ。第一測試信號TOPENZ是行塊RBLK0-15的地址鎖存控制電路ALC共用的信號。在測試模式中，當(dāng)為了實(shí)施字線的多次選擇測試或者干擾測試而同時選擇多個行塊RBLK的主字線MWLX時，激活第一測試信號TOPENZ。例如在干擾測試中，選擇與目標(biāo)字線MWLX、SWL相鄰接的字線MWLX、SWL來研究對目標(biāo)字線MWLX、SWL的影響。第一測試信號TOPENZ在普通操作模式中被固定為低電平。
地址鎖存電路ADLT包括CMOS傳輸門，在地址鎖存信號AINZ為高電平時導(dǎo)通，并傳輸預(yù)譯碼信號(X67Z<0>等)；與CMOS傳輸門的輸出連接的鎖存器；以及AND電路，其一個輸入與鎖存器的輸出連接，并輸出鎖存譯碼信號(LX67X<0>等)。鎖存器在地址鎖存信號AINZ為低電平期間被激活，并保持接收到的預(yù)譯碼信號。AND電路輸出正邏輯的鎖存譯碼信號(LX67X<0>等)。
AND電路的另一輸入經(jīng)由逆變器來接收第二測試信號TSWLZ。第二測試信號TSWLZ是所有行塊RBLK0-15的地址鎖存電路ADLT以及所有主字譯碼器MWD共用的信號。在測試模式中，為了高效地實(shí)施老化測試(bum-in test)模式，在選擇所有的主字線MWLX時激活第二測試信號TSWLZ。第二測試信號TSWLZ在普通操作模式中被固定為低電平。
圖17詳細(xì)示出了主字譯碼器MWD和冗余主字譯碼器RMWD。圖中，鎖存譯碼地址LX67Z、LX89Z、LX101112Z分別表示鎖存譯碼信號LX67Z<0:3>、LX89Z<0:3>、LX101112Z<0:7>中某一個。通用電路COM是被主字譯碼器MWD、RMWD共用的電路。通用電路COM包括主字譯碼器MWD用的電平轉(zhuǎn)換器LEVC1；和冗余主字譯碼器RMWD的電平轉(zhuǎn)換器LEVC2。
在冗余位信號RHITX的去除激活過程中，電平轉(zhuǎn)換器LEVC1將鎖存譯碼信號LX67Z的高電平從內(nèi)部電源電壓VII轉(zhuǎn)換成升壓電壓VPP，生成鎖存譯碼信號PRLX67Z。為了在冗余位信號RHITX的激活過程中選擇所有的主字線MWLX，電平轉(zhuǎn)換器LEVC1將鎖存譯碼信號PRLX67Z固定為低電平。在冗余位信號RHITX的去除激活過程中，根據(jù)鎖存信號LX67Z來生成鎖存譯碼信號RLX67Z。電平轉(zhuǎn)換器LEVC2將冗余選擇信號RWSZ(圖3所示的RWS0Z-RWS15Z中的某一個)或者第二測試信號TSWLZ的高電平從內(nèi)部電源電壓VII轉(zhuǎn)換成升壓電壓VPP，并作為冗余選擇信號PRWSZ輸出。
主字譯碼器MWD包括在其柵極接收鎖存譯碼信號PRLX67Z的pMOS晶體管；在其柵極分別接收鎖存譯碼信號RLX67Z、LX89Z、LX101112Z的nMOS晶體管；與pMOS晶體管的漏極連接的鎖存器；以及復(fù)位電路，該復(fù)位電路具有與鎖存器的輸出連接、并在其柵極分別接收鎖存譯碼信號LX89Z、LX101112Z的nMOS晶體管。分別接收鎖存譯碼信號PRLX67Z、RLX67Z、LX89Z、LX101112Z的PMOS晶體管和nMOS晶體管串聯(lián)在升壓電源線VPP和接地線VSS之間。鎖存器的輸出經(jīng)由逆變器而與主字線MWLX連接。當(dāng)復(fù)位電路(nMOS晶體管)導(dǎo)通時，主字線MWLX被去除選擇。
冗余主字譯碼器RMWD是與第一實(shí)施方式(圖6)相同的電路。因此以每個主字線MWLX為單位來實(shí)施不良補(bǔ)救。冗余主字譯碼器RMWD的pMOS晶體管在柵極接收冗余選擇信號PRWSZ。冗余主字譯碼器RMWD的nMOS晶體管在柵極接收冗余選擇信號RWSZ和內(nèi)部電源電壓VII。在圖示的主字譯碼器MWD、RMWD中，在高電平時使用升壓電壓VPP的信號僅有鎖存譯碼信號PRLX67Z和冗余選擇信號PRWSZ?？梢酝ㄟ^將使用升壓電壓VPP的信號限制在最小限度來削減生成升壓電壓VPP的升壓電路的電能消耗。其結(jié)果是，尤其能夠削減虛擬SRAM的待機(jī)電流。
圖18示出了在第四實(shí)施方式中執(zhí)行讀出操作或?qū)懭氩僮鲿r的主字譯碼器MWD和冗余主字譯碼器RMWD的操作。對于與圖7相同的操作省略詳細(xì)說明。在該示例中示出了主字線MWLX或者存儲單元MC等沒有不良，冗余位信號RHITX沒有被激活的情況。
首先，響應(yīng)存取命令(讀出命令或?qū)懭朊?來激活存取信號ACTPZ(圖18中的(a))。與存取信號ACTPZ的激活同步地來激活作為存取對象(ACT)的預(yù)譯碼信號X67Z、X89Z、X101112Z(圖18中的(b))。同時，對為了刷新操作而保持在內(nèi)部行地址生成電路26中的行地址RA0-12Z(內(nèi)部地址IAL0-12Z)進(jìn)行切換，因此，作為刷新對象(REF)的預(yù)譯碼信號X67Z、X89Z、X101112Z被去除激活(圖18中的(c))。
在執(zhí)行存取操作的行塊RBLK中，激活行塊選擇信號RBLKSELPZ，并與行塊選擇信號RBLKSELPZ同步地來激活地址鎖存信號AINZ(圖18中的(d))。執(zhí)行存取操作的行塊RBLK的地址鎖存電路ADLT鎖存預(yù)譯碼信號X67Z、X89Z、X101112Z，并作為鎖存譯碼信號LX67Z、LX89Z、LX101112Z輸出(圖18中的(e))。在執(zhí)行存取操作的行塊RBLK中，由于使為了執(zhí)行刷新而被激活的鎖存譯碼信號LX67Z、LX89Z、LX101112Z、PRLX67Z去除激活，因此，為執(zhí)行刷新操作而持續(xù)選擇的主字線MWLX被去除選擇(圖18中的(f))。同時，去除選擇用于執(zhí)行存取操作的主字線MWLX(圖18中的(g))，該存取操作中存取對象(ACT)的鎖存譯碼信號LX67Z、LX89Z、LX101112Z、PRLX67Z被激活。由于同時進(jìn)行主字線MWLX的去除選擇和選擇，因此，從存取信號ACTPZ的激活到主字線MWLX的選擇的時間T2比第一實(shí)施方式的T1短。
在沒有執(zhí)行存取操作的行塊RBLK中，由于沒有激活行塊選擇信號RBLKSELPZ，并且沒有輸出地址鎖存信號AINZ、AINX，因此，地址鎖存電路ADLT持續(xù)激活用于執(zhí)行刷新的鎖存譯碼信號LX67Z、LX89Z、LX101112Z。即，作為刷新對象的主字線MWLX的去除選擇僅在產(chǎn)生了存取請求的行塊RBLK中進(jìn)行。
圖19示出了在執(zhí)行讀出操作或?qū)懭氩僮鲿r的主字譯碼器MWD和冗余主字譯碼器RMWD的操作的其他示例。在該示例中示出了主字線MWLX或者存儲單元MC等發(fā)生不良，冗余位信號RHITX被激活的情況。對于與圖18相同的操作省略詳細(xì)說明。
在該示例中，熔絲電路34接收行地址RA6-12Z，并激活冗余位信號RHITX(圖19中的(a))。通過冗余位信號RHITX的激活來使為了刷新操作而被激活的鎖存譯碼信號PRLX67Z去除激活(圖19中的(b))。同時激活冗余選擇信號RWSZ(圖中未示出)，選擇冗余主字線RMWLX(圖19中的(c))。在該示例中，由于同時進(jìn)行主字線MWLX、RMWLX的去除選擇和選擇，因此，從存取信號ACTPZ的激活到冗余主字線RMWLX的選擇的時間T2比第一實(shí)施方式的T1短。
和圖18一樣，在沒有執(zhí)行存取操作的行塊RBLK中，由于沒有輸出地址鎖存信號AINZ、AINX以及冗余位信號RHITX，因此，地址鎖存電路ADLT持續(xù)激活用于執(zhí)行刷新的鎖存譯碼信號LX67Z、LX89Z、LX101112Z。即，作為刷新對象的主字線MWLX的去除選擇僅在產(chǎn)生了存取請求的行塊RBLK中進(jìn)行。
圖20示出了第四實(shí)施方式的存儲器核心CORE的操作。對于和圖11相同的操作省略詳細(xì)說明。和第一實(shí)施方式(圖11)相同，為了簡化說明而示出存儲器核心具有四個行塊RBLK0-3和兩條子字線SWL0-1的示例。標(biāo)給刷新信號REFPZ的數(shù)字表示執(zhí)行刷新操作REF的行塊RBLK的編號。
本實(shí)施方式在下述方面和第一實(shí)施方式不同。首先，同時進(jìn)行為了刷新操作而選擇的主字線MWLX的去除選擇和用于存取操作的主字線MWLX的選擇。在各個行塊RBLK中，在執(zhí)行下一個操作之前持續(xù)選擇主字線MWLX，而與刷新操作和存取操作無關(guān)。即使在最后的子字線SWL1(實(shí)際上為SWL3)的刷新操作REF之后，還持續(xù)選擇主字線MWLX。
以上，在第四實(shí)施方式中也能夠取得和第一實(shí)施方式相同的效果。另外，通過分別對應(yīng)用于選擇主字譯碼器MWD的譯碼信號X67Z<0:3>、X89Z<0:3>、X101112Z<0:7>來形成地址鎖存電路ADLT，可以根據(jù)保持在地址鎖存電路ADLT中的鎖存譯碼信號LX67Z、LX89Z、LX101112Z來選擇或去除選擇主字線MWLX。因此，通過根據(jù)對應(yīng)存取請求而供給的外部地址EAL來改變地址鎖存電路ADLT的狀態(tài)，可以去除選擇為了刷新而被選擇的主字線MWLX，并可以同時選擇存取用的主字線MWLX。其結(jié)果是，不需要第一實(shí)施方式的用于生成復(fù)位禁止信號PNORSTZ、復(fù)位信號RSTX以及塊復(fù)位信號SRSTX的電路。即，通過簡單的邏輯電路即可在刷新操作之后保持主字線MWLX的選擇狀態(tài)，并可在每個存儲塊中切換響應(yīng)存取請求而選擇的主字線MWLX。由于電路結(jié)構(gòu)簡單，因此可以縮短電路設(shè)計(jì)時的操作驗(yàn)證時間。由于同時切換兩條主字線MWLX的去除選擇/選擇，因此，能夠縮短從存取請求到開始存取操作的時間T2。即，可以縮短存取時間。
在測試模式中，通過激活地址鎖存控制電路ALC共用的第一測試信號TOPENZ，并與第一測試信號TOPENZ的激活同步地來生成地址鎖存信號AINZ、AINX，能夠使各個行塊RBLK的地址鎖存電路ADLT同時操作。其結(jié)果是，可以實(shí)施字線SWL的多次選擇測試以及干擾測試。
在測試模式中，通過激活主字譯碼器MWD共用的第二測試信號TSWLZ，能夠與第二測試信號TSWLZ的激活同步地來同時選擇所有的主字線MWLX。其結(jié)果是，可以縮短老化測試的測試時間。
圖21和圖22示出了本發(fā)明的半導(dǎo)體存儲器的第五實(shí)施方式的主要部分。對與第一和第四實(shí)施方式相同的元件標(biāo)以相同的標(biāo)號，并省略詳細(xì)說明。該半導(dǎo)體存儲器是作為虛擬SRAM而在硅襯底上使用CMOS工藝來形成的。虛擬SRAM例如被用作安裝在便攜式電話機(jī)等便攜式機(jī)器上的工作存儲器。在本實(shí)施方式中，地址鎖存電路ADLT、主字譯碼器MWD以及冗余主字譯碼器RMWD和第四實(shí)施方式不同。其他結(jié)構(gòu)和第一實(shí)施方式相同。主字譯碼器MWD和冗余主字譯碼器RMWD的操作、以及存儲器核心CORE的操作和第四實(shí)施方式(圖18-圖20)相同。
在圖21中，地址鎖存電路ADLT是差動輸入型的鎖存器，該地址鎖存電路ADLT在地址鎖存信號AINZ為高電平時接收預(yù)譯碼信號(X67Z<0>)，在地址鎖存信號AINZ為低電平時保持所接收到的信號。接收到的預(yù)譯碼信號被作為鎖存譯碼信號(LX67X<0>等)輸出。地址鎖存電路ADLT具有將接收到的預(yù)譯碼信號的高電平從內(nèi)部電源電壓VII轉(zhuǎn)換成升壓電壓VPP的電平轉(zhuǎn)換器(level shifter)。即，從地址鎖存電路ADLT輸出的所有的鎖存預(yù)譯碼信號的高電平被設(shè)定為升壓電壓VPP。
在圖22中，將四輸入NAND門和兩個逆變器串聯(lián)起來構(gòu)成主字譯碼器MWD，其中，所述四輸入NAND門接收鎖存譯碼信號PLX67Z、PLX89Z、PLX101112Z以及冗余位信號RHITX，該鎖存譯碼信號PLX67Z、PLX89Z、PLX101112Z將高電平設(shè)定成升壓電壓VPP，該冗余位信號RHITX通過電平轉(zhuǎn)換器LEVC而將高電平轉(zhuǎn)換成升壓電壓VPP。最后一級的逆變器與主字線MWLX連接。冗余主字譯碼器RMWD是和主字譯碼器MWD相同的電路。冗余主字譯碼器RMWD的四輸入NAND門接收升壓電壓VPP以及冗余選擇信號RWSZ，該冗余選擇信號RWSZ通過電平轉(zhuǎn)換器LEVC而將高電平轉(zhuǎn)換成升壓電壓VPP。最后一級的逆變器和冗余主字線RMWLX連接。
在本實(shí)施方式中，通過將所有的鎖存譯碼信號(PLX67Z等)的高電平電壓統(tǒng)一為升壓電壓VPP，可以用簡單的邏輯門來構(gòu)成主字譯碼器MWD和冗余主字譯碼器RMWD。特別是，由于很多主字譯碼器MWD形成在存儲器核心CORE內(nèi)，因而簡化字譯碼器MWD的電路而帶來的減小芯片大小的效果很顯著。
以上，在第五實(shí)施方式中也能夠取得和第一以及第四實(shí)施方式相同的效果。另外，通過在地址鎖存電路ADLT內(nèi)形成電平轉(zhuǎn)換器，可以將供給主字譯碼器MWD以及冗余主字譯碼器RMWD的地址的電壓(高電平電壓)均設(shè)定成相同的值。其結(jié)果是，可以簡單地構(gòu)成主字譯碼器MWD和冗余主字譯碼器RMWD，從而能夠減小虛擬SRAM的芯片大小。其結(jié)果是能夠削減芯片成本。
圖23示出了本發(fā)明的半導(dǎo)體存儲器的第六實(shí)施方式。對與第一實(shí)施方式相同的元件標(biāo)以相同的標(biāo)號，并省略詳細(xì)說明。該半導(dǎo)體存儲器是作為虛擬SRAM而在硅襯底上使用CMOS工藝來形成的。虛擬SRAM例如被用作安裝在便攜式電話機(jī)等便攜式機(jī)器上的工作存儲器。本實(shí)施方式的虛擬SRAM包括兩個存儲體BANK0-1，可相互獨(dú)立操作并具有存儲器核心CORE；以及用于選擇存儲體BANK0-1的存儲體譯碼器46。
外部地址輸入電路22D是通過在第一實(shí)施方式的外部地址輸入電路22中附加接收一位存儲體地址BA0的輸入緩沖器而構(gòu)成的。存儲體譯碼器46與基本定時信號RASZ同步地來從存儲體地址BA0中生成存儲體選擇信號BRAS0Z、BRAS1Z。各個存儲體BANK0-1具有復(fù)位信號生成電路(復(fù)位禁止控制電路)20、用于選擇行塊RBLK的預(yù)譯碼器28D、用于選擇主字線MWLX的預(yù)譯碼器30D、預(yù)譯碼器32、以及第一實(shí)施方式的存儲器核心CORE。復(fù)位信號生成電路20接收存儲體選擇信號BRAS0Z(或BRAS1Z)而不是接收基本定時信號RASZ來進(jìn)行操作。即，通過形成在各存儲體BANK0-1上的復(fù)位信號生成電路20，只有接收到存取請求的存儲體BANK才根據(jù)復(fù)位禁止信號NORSTZ的去除激活來激活復(fù)位信號RSTX。預(yù)譯碼器28D、30D除了具有鎖存功能之外，其他和第一實(shí)施方式的預(yù)譯碼器28、30相同。本實(shí)施方式的其他結(jié)構(gòu)和第一實(shí)施方式相同。
圖24詳細(xì)示出了圖23所示的存儲體BANK0-1。各個存儲體BANK0-1具有定時控制電路48。存儲體BANK0-1的結(jié)構(gòu)相同，因此僅說明存儲體BANK0。定時控制電路48在預(yù)定期間與存儲體選擇信號BRAS0Z的上升沿同步地來激活存儲體激活信號BACTP0Z。預(yù)譯碼器28D、30D在存儲體激活信號BACTP0Z的高電平期間接收行地址RA0-3Z、RA6-12Z，并與存儲體激活信號BACTP0Z的下降沿同步地來鎖存所接收到的信號。
圖25示出了第六實(shí)施方式的虛擬SRAM的操作。該實(shí)施方式的特征在于，僅在有存取請求的存儲體BANK中生成復(fù)位信號RSTX。因此，僅在有存取請求的行塊RBLK中與塊復(fù)位信號SRSTX的激活同步地進(jìn)行為了刷新請求而持續(xù)選擇的主字線MWLX的去除選擇(圖25中的(a、b))。另外，響應(yīng)存儲體BANK的去除激活來激活復(fù)位信號RSTX(圖25中的(c))。響應(yīng)由存儲體BANK的去除激活而引起的行塊RBLK的去除激活來使塊復(fù)位信號SRSTX去除激活(圖25中的(d))。
以上，在第六實(shí)施方式中也能夠取得和第一實(shí)施方式相同的效果。另外，形成在各存儲體BANK0-1上的復(fù)位信號生成電路20將復(fù)位信號RSTX僅傳遞給根據(jù)存儲體地址而選擇的存儲體BANK，由此，當(dāng)接收存取請求時，在每個存儲體BANK中可以獨(dú)立地去除選擇主字線MWLX。在存取請求沒有涉及的存儲體BANK中，由于能夠防止主字線MWLX所不需要的去除選擇，因此能夠削減電能消耗。
圖26示出了本發(fā)明的半導(dǎo)體存儲器的第七實(shí)施方式。對與第一和第四實(shí)施方式相同的元件標(biāo)以相同的標(biāo)號，并省略詳細(xì)說明。該半導(dǎo)體存儲器是作為虛擬SRAM而在硅襯底上使用CMOS工藝來形成的。虛擬SRAM例如被用作安裝在便攜式電話機(jī)等便攜式機(jī)器上的工作存儲器。該實(shí)施方式的虛擬SRAM包括兩個存儲體BANK0-1，可相互獨(dú)立操作并具有存儲器核心CORE；以及用于選擇存儲體BANK0-1的存儲體譯碼器46。
用于選擇主字線MWLX的預(yù)譯碼器30和第六實(shí)施方式不同，其由存儲體BANK0-1共用。預(yù)譯碼器30不具備鎖存功能。用于選擇行塊RBLK的預(yù)譯碼器28E形成在每個存儲體BANK0-1中。其他結(jié)構(gòu)和第四實(shí)施方式相同。
圖27詳細(xì)示出了圖26所示的存儲體BANK0-1。各個存儲體BANK0-1具有和第六實(shí)施方式相同的定時控制電路48以及和第四實(shí)施方式相同的塊復(fù)位控制電路RSTC。預(yù)譯碼器28E由存儲體BANK0-1共用的預(yù)譯碼器28E-1以及形成在各個存儲體BANK0-1中的預(yù)譯碼器28E-2來構(gòu)成。預(yù)譯碼器28E-1對行地址RA2-3Z進(jìn)行預(yù)譯碼，并生成譯碼信號X23Z<0:3>。譯碼信號X23Z<0:3>和第四實(shí)施方式的譯碼信號X23PZ<0:3>不同，其不是脈沖信號。預(yù)譯碼器28E-2在存儲體激活信號BACTP0Z(或BACTP1Z)的高電平期間接收行地址RA0-1Z，并生成存儲體譯碼信號BX01Z<0:3>。然后，通過存儲體譯碼信號X01Z<0:3>和預(yù)譯碼信號X23Z<0:3>的AND邏輯來選擇行塊選擇信號RBLKSELPZ。在各個存儲體BANK0-1中，塊復(fù)位控制電路RSTC與行塊選擇信號RBLKSELPZ同步地來生成地址鎖存信號AINZ、AINX。
該實(shí)施方式的虛擬SRAM和第四實(shí)施方式(圖15)一樣，存儲體BANK0-1中的各個行塊RBLK具有地址鎖存電路ADLT，該地址鎖存電路ADLT與地址鎖存信號AINZ、AINX同步地來鎖存預(yù)譯碼信號X67Z、X89Z、X101112Z。地址鎖存信號AINZ、AINX僅在根據(jù)存儲體地址BA0-1Z而選擇的存儲體BANK中被激活。由于沒有被選擇的存儲體BANK的地址鎖存電路ADLT不進(jìn)行鎖存操作，因此，可以將用于選擇主字線MWLX的預(yù)譯碼信號X67Z<0:3>、X89Z<0:3>、X101112Z<0:7>的信號線布線成由存儲體BANK0-1的地址鎖存電路ADLT共用。另外，在預(yù)譯碼器28E-2中，通過在存儲體譯碼信號BX01Z<0:3>的生成中包括存儲體激活信號BACTP0Z(或BACTP1Z)的邏輯，可以將預(yù)譯碼信號X23Z<0:3>的信號線布線成由存儲體BANK0-1的地址鎖存電路ADLT共用。其結(jié)果是，可以將布線在存儲體BANK0-1中的預(yù)譯碼信號線的數(shù)量從第六實(shí)施方式的48條削減至28條。
圖28示出了第七實(shí)施方式的虛擬SRAM的操作。該實(shí)施方式的特征在于，僅在有存取請求的存儲體BANK的行塊RBLK中與塊復(fù)位信號SRSTX的激活同步地來進(jìn)行為了刷新請求而持續(xù)選擇的主字線MWLX的去除選擇(圖28中的(a、b))。
以上，在第七實(shí)施方式中也能夠取得和第一、第四、第六實(shí)施方式相同的效果。另外，只有根據(jù)存儲體地址BA0而選擇的存儲體BANK的地址鎖存電路ADLT可以通過鎖存外部地址EAL而在每個存儲體BANK中獨(dú)立地選擇/去除選擇主字線MWLX。在存取請求沒有涉及的存儲體BANK中，由于能夠防止主字線MWLX所不需要的去除選擇，因此能夠削減電能消耗。
通過在地址鎖存信號AINZ、AINX的生成邏輯中包括預(yù)譯碼信號X01Z、X23PZ(行塊地址)，可以僅在接收了存取請求的存儲體BANK中生成地址鎖存信號AINZ、AINX。由于沒有被選擇的存儲體BANK的地址鎖存電路ADLT不進(jìn)行鎖存操作，因此，可以將預(yù)譯碼信號X67Z<0:3>、X89Z<0:3>、X101112Z<0:7>的信號線布線成由存儲體BANK0-1共用。其結(jié)果是，可以將預(yù)譯碼信號X23PZ、X67Z、X101112Z的信號線的數(shù)量幾乎減去一半，從而能夠削減虛擬SRAM的芯片大小。
圖29示出了本發(fā)明的半導(dǎo)體存儲器的第八實(shí)施方式的主要部分。對與第一實(shí)施方式相同的元件標(biāo)以相同的標(biāo)號，并省略詳細(xì)說明。該半導(dǎo)體存儲器是作為虛擬SRAM而在硅襯底上使用CMOS工藝來形成的。虛擬SRAM例如被用作安裝在便攜式電話機(jī)等便攜式機(jī)器上的工作存儲器。本實(shí)施方式具有刷新地址發(fā)生電路14A以代替第一實(shí)施方式的刷新地址發(fā)生電路14。另外，字譯碼器WDEC和第一實(shí)施方式不同。其他結(jié)構(gòu)和第一實(shí)施方式相同。
刷新地址發(fā)生電路14A對于地址的分配和第一實(shí)施方式不同。即，在刷新地址IAL0-12Z中，低位的4位IAL0-3Z用作選擇行塊RBLK0-15，接下來的7位用作選擇主字線MWLX，高位的2位用作選擇子字線SWL。在這里，為了避免和第一實(shí)施方式的說明相重復(fù)，按照從低位起的順序，將13位的刷新地址設(shè)定為IAL0-3Z(行塊選擇地址)、IAL6-12Z(主字選擇地址)、以及IAL4-5Z(子字選擇地址)。另外，在輸出用于選擇128條主字線MWLX0-127中的最后的主字線MWLX127的刷新地址的期間(位IAL6-12Z均為高電平的期間)，刷新地址發(fā)生電路14A將刷新計(jì)數(shù)信號SRTXZ保持為高電平。刷新地址發(fā)生電路14A的其他功能和第一實(shí)施方式的刷新地址發(fā)生電路14相同。
圖30示出了圖29所示的存儲器核心CORE的主要部分。字譯碼器WDEC對應(yīng)每個行塊RBLK0-15而具有子字選擇譯碼器SWDgen，該子字選擇譯碼器SWDgen用于根據(jù)譯碼信號X45Z<0:3>來選擇子字選擇信號SWDZ<0:3>(子字選擇信號線)。子字選擇信號SWDZ<0:3>被提供給分散配置在各行塊RBLK內(nèi)的子字譯碼SWD。其他結(jié)構(gòu)和第一實(shí)施方式(圖4)相同。由于子字選擇信號線SWDZ與分散在行塊RBLK內(nèi)的子字譯碼SWD連接，因此其布線長度比較長。因此，通過子字選擇信號線SWDZ的選擇/去除選擇來產(chǎn)生較大的充放電電流。在本實(shí)施方式中，如后所述，通過降低子字選擇信號線SWDZ的選擇/去除選擇的頻率來降低充放電電流，削減電能消耗。
圖31詳細(xì)示出了圖30所示的各個字譯碼器WDEC。塊復(fù)位控制電路RSTC的定時信號生成電路TSC所生成的定時信號WLENZ(生成字線WL(＝SWL)的激活期間)被提供給主字譯碼MWD。塊復(fù)位信號SRSTX被提供給子字選擇譯碼器SWDgen，而不是供給主字譯碼器MWD。對應(yīng)每個行塊RBLK0-15形成四個子字選擇譯碼器SWDgen。子字選擇譯碼器SWDgen根據(jù)譯碼信號X45Z<0:3>來分別生成子字選擇信號SWDZ<0:3>。選擇(激活)子字選擇信號SWDZ的子字選擇譯碼器SWDgen響應(yīng)塊復(fù)位信號SRSTX的激活來去除選擇子字選擇信號SWDZ。其他結(jié)構(gòu)和第一實(shí)施方式(圖5)相同。
圖32詳細(xì)示出了子字選擇譯碼器SWDgen。子字選擇譯碼器SWDgen具有在柵極接收塊復(fù)位信號PRSTX的pMOS晶體管和nMOS晶體管；在柵極接收預(yù)譯碼信號X45Z的nMOS晶體管；與pMOS晶體管的漏極連接的鎖存器；以及由與鎖存器的輸出連接的兩個逆變器組成的緩沖器。子字選擇譯碼器SWDgen的電源線與升壓電壓線VPP連接。
圖33示出了在第八實(shí)施方式中執(zhí)行讀出操作或?qū)懭氩僮鲿r的子字選擇譯碼器SEDgen的操作。在該示例中，示出了主字線MWLX或者存儲單元MC等沒有不良，且冗余位信號RHITX沒有被激活的情況。對與第一實(shí)施方式(圖7)相同的操作標(biāo)以相同的標(biāo)號。和第一實(shí)施方式的不同之處在于，響應(yīng)塊復(fù)位信號SRSTX來去除選擇、選擇子字選擇信號SWDZ，而不是去除選擇、選擇主字線MWLX。即，響應(yīng)塊復(fù)位信號SRSTX的激活，導(dǎo)通子字選擇譯碼器SWDgen的pMOS晶體管，并且去除選擇為了執(zhí)行刷新操作而持續(xù)選擇的子字選擇信號SWDZ(圖33中的(F))。響應(yīng)塊復(fù)位信號SRSTX的去除激活來選擇對應(yīng)存取請求的子字選擇信號SWDZ，并執(zhí)行存取操作(圖33中的(I))。子字選擇譯碼器SWDgen的pMOS晶體管與塊復(fù)位信號SRSTX的激活同步地導(dǎo)通，并使為了存取操作而選擇的子字選擇信號SWDZ去除激活(圖7中的(M))。從存取信號ACTPZ的激活到子字選擇信號SWDZ的選擇為止的時間為T3。時間T3和第一實(shí)施方式(圖7)的時間T1基本相同。其他操作和第一實(shí)施方式相同。
圖34示出了第八實(shí)施方式的判優(yōu)器/操作控制電路16、復(fù)位控制電路18以及復(fù)位信號生成電路20的操作。圖34中根據(jù)存取請求來選擇字線的順序和第一實(shí)施方式(圖10)有所不同。即，在該實(shí)施方式中，按照每一刷新請求，首先，切換行塊RBLK，接著切換主字線MWLX，最后切換子字線SWL。另外，在刷新地址發(fā)生電路14輸出高電平的刷新計(jì)數(shù)信號SRTXZ的期間，即根據(jù)刷新地址來指定最后的主字線MWLX127的期間中，按照每一刷新請求SRTZ來輸出復(fù)位信號RSTX。其他操作和第一實(shí)施方式相同。
以上，在第八實(shí)施方式中也能夠獲得和第一實(shí)施方式相同的效果。即，通過降低子字選擇信號線SWDZ的選擇/去除選擇的頻率，可以降低充放電電流，從而能夠削減虛擬SRAM的電能消耗。
圖35示出了本發(fā)明的半導(dǎo)體存儲器的第九實(shí)施方式的主要部分。對其中與第一、第四以及第八實(shí)施方式相同的元件標(biāo)以相同的標(biāo)號，并省略詳細(xì)說明。該半導(dǎo)體存儲器是作為虛擬SRAM而在硅襯底上使用CMOS工藝來形成的。虛擬SRAM例如被用作安裝在便攜式電話機(jī)等便攜式機(jī)器上的工作存儲器。該實(shí)施方式具有刷新地址發(fā)生電路14A以代替第四實(shí)施方式的刷新地址發(fā)生電路14。刷新地址發(fā)生電路14A和第八實(shí)施方式的相同。另外，字譯碼器WDEC和第四實(shí)施方式不同。其他結(jié)構(gòu)和第四實(shí)施方式相同。
圖36詳細(xì)示出了圖35所示的字譯碼器WDEC。圖36所示的字譯碼器WDEC形成在各個行塊RBLK0-15上。字譯碼器WDEC包括用于根據(jù)譯碼信號X45Z<0:3>來選擇子字選擇信號SWDZ<0:3>(子字選擇信號線)的四個子字選擇譯碼器SWDgen；和向子字選擇譯碼器SWDgen提供鎖存譯碼信號LX45Z<0:3>的地址鎖存電路ADLT。地址鎖存電路ADLT與地址鎖存信號AINZ、AINX同步地來鎖存預(yù)譯碼信號X45Z<0:3>，而不是鎖存預(yù)譯碼信號X67Z<0:3>、X89Z<0:3>、X101112Z<0:7>，并輸出鎖存譯碼信號LX45Z<0:3>。塊復(fù)位控制電路RSTC的定時信號生成電路TSC所生成的定時信號WLENZ被提供給主字譯碼器MWD。其他結(jié)構(gòu)和第四實(shí)施方式(圖15)相同。
和第八實(shí)施方式(圖30)相同，由于子字選擇譯碼器SWDgen所生成的子字選擇信號SWDZ<0:3>與分散在行塊RBLK中的子字譯碼器SWD相連，因此其布線長度比較長。因此，通過子字選擇信號線SWDZ的選擇/去除選擇可產(chǎn)生較大的充放電電流。在本實(shí)施方式中，如后所述，通過降低子字選擇信號線SWDZ的選擇/去除選擇的頻率來降低充放電電流，從而削減電能消耗。
圖37詳細(xì)示出了地址鎖存控制電路ALC和地址鎖存電路ADLT。地址鎖存控制電路ALC和第四實(shí)施方式(圖16)相同。為了輸出正邏輯的鎖存譯碼信號LX45Z<0:3>，改變第四實(shí)施方式的地址鎖存電路ADLT(圖16)的邏輯來構(gòu)成地址鎖存電路ADLT。當(dāng)?shù)诙y試信號TSWLZ為高電平時，地址鎖存電路ADLT將所有的鎖存譯碼信號LX45Z<0:3>固定為高電平。
圖38詳細(xì)示出了子字選擇譯碼器SWDgen。子字選擇譯碼器SWDgen具有電平轉(zhuǎn)換器LEVC1和由與電平轉(zhuǎn)換器LEVC1的輸出連接的兩個逆變器組成的緩沖器。子字選擇譯碼器SWDgen的電源線和升壓電壓線VPP連接。電平轉(zhuǎn)換器LEVC1將鎖存譯碼信號LX45Z的高電平從內(nèi)部電源電壓VII轉(zhuǎn)換成升壓電壓VPP，并輸出給緩沖器。
圖39示出了在第九實(shí)施方式中執(zhí)行讀出操作或?qū)懭氩僮鲿r的子字選擇譯碼器SWDgen的操作。在該示例中示出了主字線MWLX或者存儲單元MC等沒有不良，且冗余位信號RHITX沒有被激活的情況。對與第四實(shí)施方式(圖18)相同的操作標(biāo)以相同的標(biāo)號。和第四實(shí)施方式的不同之處在于，響應(yīng)塊復(fù)位信號SRSTX來去除選擇、選擇子字選擇信號SWDZ，而不是去除選擇、選擇主字線MWLX。即，響應(yīng)塊復(fù)位信號SRSTX的激活來去除選擇為了執(zhí)行刷新操作而持續(xù)選擇的子字選擇信號SWDZ(圖39中的(F))，同時選擇對應(yīng)存取請求的子字選擇信號SWDZ(圖39中的(G))。從存取信號ACTPZ的激活到子字選擇信號SWDZ的選擇為止的時間為T4。時間T4和第四實(shí)施方式(圖18)的時間T2基本相同。由于同時進(jìn)行子字選擇信號SWDZ的去除選擇和選擇，因此，從存取信號ACTPZ的激活到子字選擇信號SWDZ的選擇為止的時間T4比第八實(shí)施方式的T3短。其他操作和第四實(shí)施方式相同。
圖40示出了第九實(shí)施方式的存儲器核心CORE的操作。為了簡化說明而示出存儲器核心CORE具有四個行塊RBLK0-3、兩條主字線MWLX0-1、以及兩條子字線SWL0-1的示例。標(biāo)給刷新信號REFPZ的數(shù)字表示執(zhí)行刷新操作REF的行塊RBLK的編號。在本實(shí)施方式中，根據(jù)刷新地址發(fā)生電路14A所生成的刷新地址IAL0-12Z，按照每一刷新請求，首先是行塊RBLK進(jìn)行切換，接著主字線MWLX進(jìn)行切換，最后是子字線SWL(子字譯碼器SWD)進(jìn)行切換。因此，按照每一刷新請求順次選擇行塊RBLK0-3內(nèi)的子字選擇信號SWDZ，而是不是選擇主字線MWLX。其他操作和第四實(shí)施方式相同。
以上，在第九實(shí)施方式中也能夠獲得和第一、第四以及第八實(shí)施方式相同的效果。即，通過降低子字選擇信號線SWDZ的選擇/去除選擇的頻率，可以降低充放電電流，從而能夠削減虛擬SRAM的電能消耗。
在上述實(shí)施方式中，本發(fā)明針對用于具有分級結(jié)構(gòu)的字線MWLX、SWL的虛擬SRAM的示例進(jìn)行了闡述。即，對在每一個行塊RBLK中響應(yīng)存取請求來去除選擇為了刷新操作而持續(xù)選擇的主字線MWLX的示例進(jìn)行了闡述。但本發(fā)明不限于所述的實(shí)施方式。例如圖41和圖42所示，本發(fā)明也可適用于具有沒有被分級的字線WL(或冗余字線RWL)的虛擬SRAM。即，在下述虛擬SRAM中，也可以在每個行塊RBLK中響應(yīng)存取請求來去除選擇為了刷新操作而持續(xù)選擇的譯碼信號WDS，所述虛擬SRAM具有接收預(yù)譯碼信號來生成譯碼信號WDS的第一字譯碼器WD1和接收譯碼信號WDS和行地址RA4-5Z來選擇字線WL中某一條的第二字譯碼器WD2。另外，沒有被分級的字線WL一般由用于構(gòu)成存儲單元MC的傳輸晶體管的柵極的多晶硅布線和在多晶硅布線上方布置的金屬布線構(gòu)成。
在上述的第一實(shí)施方式中，對子字線SWL3作為刷新對象時，在每次刷新中去除選擇主字線MWLX的示例進(jìn)行了闡述。但本發(fā)明不限于所述的實(shí)施方式。例如，當(dāng)子字線SWL0成為刷新對象時，也可以去除選擇在此之前選擇的主字線MWLX，并重新選擇作為刷新對象的主字線MWLX。
在上述的第四、第五以及第七實(shí)施方式中，對為了持續(xù)激活主字線MWLX而用地址鎖存電路ADLT來鎖存預(yù)譯碼信號的示例進(jìn)行了闡述。但本發(fā)明不限于所述實(shí)施方式。也可以在鎖存地址的狀態(tài)下接收下一個外部地址EAL或者刷新地址IAL，并對接收的地址進(jìn)行冗余判定。在刷新操作或存取操作中，能夠通過對下一個刷新操作或者存取操作進(jìn)行冗余判斷來縮短周期時間和存取時間。
權(quán)利要求
1.一種半導(dǎo)體存儲器，其特征在于，包括多個存儲塊，分別具有多個存儲單元和與存儲單元連接的多條字線；多個字線組，分別形成在所述存儲塊上，并包括預(yù)定數(shù)量的字線；刷新請求發(fā)生電路，以預(yù)定周期發(fā)生用于刷新存儲單元的刷新請求；刷新地址發(fā)生電路，響應(yīng)所述刷新請求來順次生成刷新地址，該刷新地址表示與要刷新的存儲單元連接的字線；第一字譯碼器，對應(yīng)所述字線組而分別形成，為了根據(jù)所述刷新地址或者外部地址來選擇所述字線組內(nèi)的某條字線，對字線選擇信號線進(jìn)行選擇；第二字譯碼器，分別對應(yīng)所述字線而形成，并響應(yīng)所述字線選擇信號線的選擇，根據(jù)所述刷新地址或外部地址來選擇所述字線組內(nèi)的某條字線；字控制電路，在刷新操作之后保持在每個所述存儲塊中對應(yīng)所述刷新地址而選擇的字線選擇信號線的選擇狀態(tài)，并且響應(yīng)存取請求而僅去除選擇對應(yīng)該存取請求的所述外部地址所表示的存儲塊的字線選擇信號線；其中，為了選擇所述存儲塊而分配所述刷新地址生成電路所生成的所述刷新地址的最低位的至少一位。
2.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，所述字控制電路包括復(fù)位禁止控制電路，響應(yīng)所述刷新請求來激活復(fù)位禁止信號(復(fù)位禁止?fàn)顟B(tài))，并響應(yīng)所述存取請求來使所述復(fù)位禁止信號去除激活(復(fù)位允許狀態(tài))；和塊復(fù)位控制電路，形成在每個所述存儲塊中，并響應(yīng)所述復(fù)位禁止信號的去除激活而向所述第一字譯碼器輸出塊復(fù)位信號，該塊復(fù)位信號用于去除選擇在對應(yīng)所述存儲請求的外部地址所表示的存儲塊內(nèi)所選擇的字線選擇信號線。
3.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，在響應(yīng)存取請求而執(zhí)行存取操作的存儲塊中，在為了刷新而持續(xù)選擇所述字線選擇信號線的第一字譯碼器去除選擇了該字線選擇信號線之后，根據(jù)所述外部地址而選擇的第一字譯碼器響應(yīng)所述塊復(fù)位信號來選擇字線選擇信號線。
4.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，具有響應(yīng)一次存取請求來連續(xù)執(zhí)行讀出操作或?qū)懭氩僮鞯拟Оl(fā)存取功能，所述復(fù)位禁止控制電路具有在所述猝發(fā)存取過程中屏蔽所述復(fù)位禁止信號的激活的激活屏蔽電路。
5.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，在刷新操作中，根據(jù)所述刷新地址，首先順次切換執(zhí)行所述存儲塊，其次順次切換執(zhí)行所述字線的選擇地址，然后順次切換執(zhí)行所述字線組，在所述存儲塊的刷新操作執(zhí)行完一遍的期間內(nèi)，并在所述字線組切換之前，所述復(fù)位禁止控制電路將所述復(fù)位禁止信號去除激活。
6.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，所述復(fù)位禁止控制電路包括入口生成電路，在沒有接收所述存取請求的期間，與表示刷新操作開始的定時信號同步地生成入口信號；和觸發(fā)器，與所述入口信號同步地激活所述復(fù)位禁止信號，與所述存取請求同步地使所述復(fù)位禁止信號去除激活。
7.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，所述復(fù)位禁止控制電路在半導(dǎo)體存儲器接通電源時，為了去除選擇所述字線選擇信號線而使所述復(fù)位禁止信號去除激活。
8.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，所述復(fù)位禁止控制電路包括入口生成電路，使用其中部分信號不同步的多個定時信號來生成響應(yīng)所述刷新請求的所述入口信號；和觸發(fā)器，由具有預(yù)定閾值電壓的晶體管構(gòu)成，與所述入口信號同步地激活所述復(fù)位禁止信號，與所述存取請求同步地使所述復(fù)位禁止信號去除激活；其中，在所述觸發(fā)器內(nèi)，從所述入口信號來激活所述復(fù)位禁止信號、并將存在于反饋至輸入的信號路徑中的晶體管中的至少某一個晶體管的閾值電壓(絕對值)設(shè)定得比其他晶體管的閾值電壓(絕對值)低。
9.如權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于，具有根據(jù)存儲體地址來進(jìn)行選擇的、并相互獨(dú)立操作的多個存儲體，所述各個存儲體包括多個所述存儲塊、多個所述字線組、多個所述第一以及第二字譯碼器，所述復(fù)位禁止控制電路將響應(yīng)所述存取請求的所述復(fù)位禁止信號的去除激活僅傳遞給根據(jù)所述存儲體地址而選擇的存儲體。
10.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，包括地址鎖存控制電路，形成在所述各個存儲塊中，并響應(yīng)基于所述刷新地址或者所述外部地址的存儲塊的選擇來生成地址鎖存信號；和地址鎖存電路，分別對應(yīng)用于選擇所述第一字譯碼器的地址信號線來形成，與對應(yīng)的所述地址鎖存信號同步地來鎖存所述刷新地址或者所述外部地址，并將鎖存了的地址輸出給第一字譯碼器。
11.如權(quán)利要求10所述的半導(dǎo)體存儲器，其特征在于，具有第一測試控制電路，該第一測試控制電路在測試模式中輸出所述地址鎖存控制電路共用的第一測試信號，所述各個地址鎖存控制電路與所述第一測試信號的輸出同步地來生成所述地址鎖存信號。
12.如權(quán)利要求10所述的半導(dǎo)體存儲器，其特征在于，具有第二測試控制電路，該第二測試控制電路在測試模式中輸出所述第一字譯碼器共用的第二測試信號，所述各個第一字譯碼器與所述第一測試信號的輸出同步地來選擇所述字線選擇信號線。
13.如權(quán)利要求10所述的半導(dǎo)體存儲器，其特征在于，所述各個地址鎖存電路具有將鎖存了的地址的高電平電壓轉(zhuǎn)換成升壓電壓的電平轉(zhuǎn)換器，所述第一字譯碼器接收升壓電壓來作為高電平電源，并將所述字線選擇信號線的高電平電壓設(shè)定為升壓電壓。
14.如權(quán)利要求10所述的半導(dǎo)體存儲器，其特征在于，具有根據(jù)存儲體地址來進(jìn)行選擇的、并相互獨(dú)立操作的多個存儲體，所述各個存儲體包括多個所述存儲塊、多個所述字線組、多個所述第一以及第二字譯碼器，只有根據(jù)所述存儲體地址而選擇的存儲體的所述地址鎖存電路才鎖存對應(yīng)所述存取請求的所述外部地址。
15.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，包括編程電路，分別對應(yīng)所述存儲塊來形成，對不良地址進(jìn)行預(yù)先編程，并在所述刷新地址或者所述外部地址與所述不良地址相一致時輸出冗余位信號；和形成在所述各個存儲塊中、并對應(yīng)所述冗余位信號而選擇的冗余字線；其中，在所述各個存儲塊中，所述第一字譯碼器與所述冗余位信號的輸出同步地來去除選擇所選擇的字線選擇信號線。
16.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，所述字線選擇信號線和所述字線分別是主字線和子字線，所述第一字譯碼器是主字譯碼器，所述第二字譯碼器是分散配置在所述各個存儲塊內(nèi)的子字譯碼器。
17.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，為了選擇所述字線組而分配所述刷新地址生成電路所生成的所述刷新地址的最高位的至少一位，為了選擇所述字線而分配所述刷新地址中的除了為選擇所述存儲塊和所述字線組而分配的位之外的位。
18.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，所述字線選擇信號線和所述字線分別是子字選擇信號線和子字線，所述第一字譯碼器是子字選擇譯碼器，所述第二字譯碼器是分散配置在所述各個存儲塊內(nèi)的子字譯碼器。
19.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，為了選擇所述字線而分配所述刷新地址生成電路所生成的所述刷新地址的最高位中的至少一位，為了選擇所述字線組而分配所述刷新地址中的除了為選擇所述存儲塊和所述字線而分配的位之外的位。
20.如權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于，具有根據(jù)存儲體地址來進(jìn)行選擇的、且相互獨(dú)立操作的多個存儲體，所述各個存儲體包括多個所述存儲塊、多個所述字線組、多個所述第一以及第二字譯碼器，所述字控制電路僅在根據(jù)所述存儲體地址而選擇的存儲體中響應(yīng)所述存取請求來去除選擇為刷新而持續(xù)選擇的所述字線選擇信號線。
全文摘要
在刷新操作之后，字控制電路保持在每個存儲塊中對應(yīng)刷新地址而選擇的字線選擇信號線的選擇狀態(tài)。另外，字控制電路響應(yīng)存取請求，僅去除選擇根據(jù)對應(yīng)該存取請求的外部地址所選擇的存儲塊的字線選擇信號線。在各個存儲塊中，由于在接收存取請求之前沒有將選擇過一次的字線選擇信號線去除選擇，因此，可以降低字線選擇信號線的去除選擇和選擇的頻率。其結(jié)果是，可以減少字線選擇信號線的充放電電流，從而可以削減半導(dǎo)體存儲器的電流消耗。
文檔編號G11C11/401GK1985330SQ20048004355
公開日2007年6月20日 申請日期2004年8月5日 優(yōu)先權(quán)日2004年8月5日
發(fā)明者森郁 申請人:富士通株式會社