專利名稱：使用動(dòng)態(tài)電路的半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用動(dòng)態(tài)電路的半導(dǎo)體裝置，特別涉及實(shí)現(xiàn)動(dòng)態(tài)電路的省電的半導(dǎo)體裝置。
背景技術(shù)：
近年來隨著半導(dǎo)體裝置的集成化，半導(dǎo)體裝置的功耗在增大。因此希望能夠?qū)崿F(xiàn)半導(dǎo)體裝置的省電，而作為抑制功耗的電路，有例如以下專利文獻(xiàn)1所述的電路等例子。但是專利文獻(xiàn)1所述的技術(shù)是關(guān)于觸發(fā)電路的省電，而無法通用于動(dòng)態(tài)電路。
在原本能夠省電的CMOS電路中，對(duì)應(yīng)于輸入數(shù)，組合n型MOS晶體管和p型MOS晶體管而成靜態(tài)電路。但是p型MOS晶體管與n型MOS晶體管相比動(dòng)作速度慢，為了實(shí)現(xiàn)電路的高速化應(yīng)盡可能地避免串聯(lián)連接。
圖1是表示由靜態(tài)電路實(shí)現(xiàn)的8輸入OR電路的圖。圖1的OR電路的8個(gè)輸入端子a0～a7分別與8個(gè)p型MOS晶體管410～417和8個(gè)n型MOS晶體管420～427的柵極連接。在串聯(lián)連接的p型MOS晶體管410～417和并聯(lián)連接的n型MOS晶體管420～427之間的節(jié)點(diǎn)440上連接著反相器430，其輸出為該OR電路的輸出端子。
在該OR電路中，當(dāng)8個(gè)輸入a0～a7全部為低電平(以下記為L(zhǎng)電平)時(shí)，p型MOS晶體管410～417全部導(dǎo)通，節(jié)點(diǎn)440成為高電平(以下記為H電平)。然后，由反相器430反轉(zhuǎn)后的L電平向輸出端z輸出。此時(shí)，8個(gè)p型MOS晶體管417～410必須全部導(dǎo)通而導(dǎo)致延遲時(shí)間增加。這樣輸入數(shù)較多的OR電路在由靜態(tài)電路構(gòu)成時(shí)因?yàn)閜型MOS晶體管串聯(lián)連接而導(dǎo)致動(dòng)作速度降低，并成為裝置整體動(dòng)作速度降低的原因。如果為了減少p型MOS晶體管的串聯(lián)數(shù)則需要增加邏輯級(jí)數(shù)，因而導(dǎo)致即使每一級(jí)的延遲時(shí)間有所改善，但是作為總的延遲時(shí)間則改善效果很小。
因此，為了改善起因于p型MOS晶體管的動(dòng)作延遲而提出了動(dòng)態(tài)電路。這里簡(jiǎn)單起見而以8輸入OR電路為例來說明動(dòng)態(tài)電路。
圖2是以動(dòng)態(tài)電路實(shí)現(xiàn)8輸入OR電路的結(jié)構(gòu)圖。在輸入了時(shí)鐘CK的p型MOS晶體管520和n型MOS晶體管550之間構(gòu)成并聯(lián)連接的8個(gè)n型晶體管510～517。在該n型晶體管510～517的柵極上分別連接了8輸入OR電路的輸入端子b0～b7。另外，在位于p型MOS晶體管520與并聯(lián)連接的8個(gè)n型晶體管510～517之間的節(jié)點(diǎn)560上連接了反相器540，其輸出成為8輸入OR電路的輸出。另外，為了鎖存節(jié)點(diǎn)560的H電平而設(shè)置了p型MOS晶體管530，也對(duì)其柵極輸入反相器540的輸出。
在該電路中，當(dāng)時(shí)鐘CK為L(zhǎng)電平時(shí)p型MOS晶體管520導(dǎo)通而n型MOS晶體管550截止，節(jié)點(diǎn)560被預(yù)充電，此時(shí)的輸出z與輸入a0～a7的值無關(guān)地為L(zhǎng)電平(預(yù)充電模式)。另外，當(dāng)時(shí)鐘CK為H電平時(shí)，n型MOS晶體管550導(dǎo)通而輸出運(yùn)算結(jié)果(評(píng)價(jià)模式)。當(dāng)8個(gè)輸入b0～b7全部為L(zhǎng)電平時(shí)，節(jié)點(diǎn)560通過p型MOS晶體管530而保持預(yù)充電狀態(tài)，因而輸出z為L(zhǎng)電平。此時(shí)，時(shí)鐘CK為L(zhǎng)電平時(shí)復(fù)位于L電平的輸出z在時(shí)鐘CK切換為H電平后也保持L電平。即此時(shí)的延遲時(shí)間為0。另一方面，在8個(gè)輸入b0～b7中任一為H電平的情況下，在對(duì)時(shí)鐘CK輸入了H電平時(shí)，節(jié)點(diǎn)560放電，因而輸出z變?yōu)镠電平。此時(shí)的延遲時(shí)間僅為從地到輸出端子的路徑上的一個(gè)反相器和2個(gè)n型MOS晶體管的量。
這樣，在由動(dòng)態(tài)電路構(gòu)成的情況下，與由靜態(tài)電路構(gòu)成的情況相比，能夠減少延遲時(shí)間。
專利文獻(xiàn)1日本特開2000-232339號(hào)公報(bào)發(fā)明內(nèi)容但是在靜態(tài)電路中，僅在輸出z對(duì)應(yīng)于輸入變化而變化的情況下進(jìn)行充電和放電，在輸入不變而輸出z不變的情況下則不消耗功率。與此相對(duì)，在動(dòng)態(tài)電路中，當(dāng)輸入b0～b7中任一為H電平時(shí)，在時(shí)鐘CK的每個(gè)周期中進(jìn)行預(yù)充電和放電。因此即使輸入b0～b7不變化也產(chǎn)生功耗。即，雖然在由動(dòng)態(tài)電路構(gòu)成的情況下，與由靜態(tài)電路構(gòu)成的情況相比能夠減小延遲時(shí)間，但是功耗則與由靜態(tài)電路構(gòu)成的情況相比有所增加。
因此，本發(fā)明的目的在于提供使用能夠高速動(dòng)作的動(dòng)態(tài)電路并且能夠降低功耗的半導(dǎo)體裝置。
為了解決上述問題，根據(jù)本發(fā)明第一方面，提供了一種半導(dǎo)體裝置，其具有多個(gè)功能塊以及對(duì)所述多個(gè)功能塊中動(dòng)作的功能塊供給選擇信號(hào)的選擇信號(hào)生成電路，特征在于，所述多個(gè)功能塊具有時(shí)鐘生成單元，其被供給所述選擇信號(hào)和系統(tǒng)時(shí)鐘，在被供給了所述選擇信號(hào)的情況下生成基于所述系統(tǒng)時(shí)鐘的控制時(shí)鐘，在未被供給所述選擇信號(hào)的情況下停止所述控制時(shí)鐘的生成；動(dòng)態(tài)電路，其在電源和地之間串聯(lián)設(shè)置有柵極被供給所述控制時(shí)鐘的p型晶體管和柵極被供給輸入信號(hào)的n型晶體管，所述p型晶體管和所述n型晶體管之間的節(jié)點(diǎn)響應(yīng)于所述控制時(shí)鐘的供給進(jìn)行預(yù)充電，并響應(yīng)于所述輸入信號(hào)進(jìn)行放電。
在上述發(fā)明的第一方面中，在優(yōu)選實(shí)施例中，特征在于，所述時(shí)鐘生成單元具有時(shí)鐘控制部，其被供給所述選擇信號(hào)和系統(tǒng)時(shí)鐘，響應(yīng)于所述選擇信號(hào)的供給而開始控制時(shí)鐘使能信號(hào)的生成，并且響應(yīng)于所述系統(tǒng)時(shí)鐘的一個(gè)周期的結(jié)束而結(jié)束所述控制時(shí)鐘使能信號(hào)的生成；時(shí)鐘生成部，其被供給所述控制時(shí)鐘使能信號(hào)和所述系統(tǒng)時(shí)鐘，在被供給所述控制時(shí)鐘使能信號(hào)的期間生成基于所述系統(tǒng)時(shí)鐘的所述控制時(shí)鐘，并且在未被供給所述控制時(shí)鐘使能信號(hào)的期間停止所述控制時(shí)鐘的生成。
在上述發(fā)明的第一方面中，在優(yōu)選實(shí)施例中，特征在于，具有所述時(shí)鐘控制部，其在被供給了省電模式信號(hào)時(shí)，響應(yīng)于所述選擇信號(hào)的供給而開始所述控制時(shí)鐘使能信號(hào)的生成，并響應(yīng)于所述系統(tǒng)時(shí)鐘的一個(gè)周期的結(jié)束而結(jié)束所述控制時(shí)鐘使能信號(hào)的生成，在沒有供給所述省電模式信號(hào)時(shí)，與所述選擇信號(hào)的輸入無關(guān)地生成所述控制時(shí)鐘使能信號(hào)。
另外，根據(jù)本發(fā)明第二方面，提供了一種半導(dǎo)體存儲(chǔ)器，其具有多個(gè)存儲(chǔ)塊；以及向所述多個(gè)存儲(chǔ)塊中要進(jìn)行讀出或者寫入的存儲(chǔ)塊供給塊選擇信號(hào)的地址預(yù)解碼器，特征在于，所述多個(gè)存儲(chǔ)塊具有時(shí)鐘生成單元，其被供給所述塊選擇信號(hào)和系統(tǒng)時(shí)鐘，在被供給了所述塊選擇信號(hào)時(shí)，生成基于所述系統(tǒng)時(shí)鐘的控制時(shí)鐘，并且在沒有被供給所述塊選擇信號(hào)時(shí)，停止所述控制時(shí)鐘的生成；保持?jǐn)?shù)據(jù)的存儲(chǔ)單元群；選擇存儲(chǔ)單元的數(shù)據(jù)的字線的行解碼器；驅(qū)動(dòng)由所述行解碼器選擇的所述字線的行驅(qū)動(dòng)器；選擇所述存儲(chǔ)單元的列的列解碼器；向由所述列解碼器選擇的所述列供給列選擇信號(hào)CSL的列驅(qū)動(dòng)器；以及，輸入所述存儲(chǔ)單元群的所述位線并輸出讀出數(shù)據(jù)的輸出電路群，所述行解碼器、所述行驅(qū)動(dòng)器、所述列解碼器、所述列驅(qū)動(dòng)器和所述輸出電路群由動(dòng)態(tài)電路構(gòu)成，該動(dòng)態(tài)電路在電源和地之間串聯(lián)設(shè)置了柵極被供給所述控制時(shí)鐘的p型晶體管以及柵極被供給輸入信號(hào)的n型晶體管，所述p型晶體管和所述n型晶體管之間的節(jié)點(diǎn)響應(yīng)于所述控制時(shí)鐘的供給而預(yù)充電，并響應(yīng)于所述輸入信號(hào)而進(jìn)行放電。
在上述發(fā)明的第二方面中，在優(yōu)選實(shí)施例中，特征在于，所述時(shí)鐘生成單元具有時(shí)鐘控制部，其被供給所述塊選擇信號(hào)和系統(tǒng)時(shí)鐘，響應(yīng)于所述塊選擇信號(hào)的供給而開始控制時(shí)鐘使能信號(hào)的生成，并且響應(yīng)于所述系統(tǒng)時(shí)鐘的一個(gè)周期的結(jié)束而結(jié)束所述控制時(shí)鐘使能信號(hào)的生成；時(shí)鐘生成部，其被供給所述控制時(shí)鐘使能信號(hào)和所述系統(tǒng)時(shí)鐘，在被供給所述控制時(shí)鐘使能信號(hào)的期間生成基于所述系統(tǒng)時(shí)鐘的所述控制時(shí)鐘，并且在沒有被供給所述控制時(shí)鐘使能信號(hào)的期間停止所述控制時(shí)鐘的生成。
另外，在上述發(fā)明的第二方面中，在優(yōu)選實(shí)施例中，特征在于，所述時(shí)鐘生成單元具有所述時(shí)鐘控制部，其在被供給了省電模式信號(hào)時(shí)，響應(yīng)于所述塊選擇信號(hào)的供給開始所述控制時(shí)鐘使能信號(hào)的生成，并且響應(yīng)于所述系統(tǒng)時(shí)鐘的一個(gè)周期的結(jié)束而結(jié)束所述控制時(shí)鐘使能信號(hào)的生成，在沒有被供給所述省電模式信號(hào)時(shí)，與所述塊選擇信號(hào)的輸入無關(guān)地生成所述控制時(shí)鐘使能信號(hào)。
本發(fā)明的半導(dǎo)體裝置選擇要在某一時(shí)鐘周期中動(dòng)作的動(dòng)態(tài)電路，限定進(jìn)行預(yù)充電和放電的動(dòng)態(tài)電路，從而能夠抑制使用動(dòng)態(tài)電路的半導(dǎo)體裝置的功耗。


圖1是由靜態(tài)電路實(shí)現(xiàn)的8輸入OR電路的電路圖。
圖2是由動(dòng)態(tài)電路實(shí)現(xiàn)的8輸入OR電路的電路圖。
圖3是本發(fā)明第一實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)圖。
圖4是本發(fā)明第二實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)圖。
圖5是設(shè)置于時(shí)鐘生成單元內(nèi)的時(shí)鐘控制部的電路圖。
圖6是設(shè)置于時(shí)鐘生成單元內(nèi)的時(shí)鐘生成部的電路圖。
圖7是本發(fā)明第二實(shí)施方式的時(shí)序圖。
圖8是本發(fā)明第三實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)圖。
圖9是本發(fā)明第三實(shí)施方式的時(shí)鐘控制部的電路圖。
圖10是用于使RAM存儲(chǔ)系統(tǒng)省電的動(dòng)態(tài)電路系統(tǒng)。
圖11是本實(shí)施例的RAM系統(tǒng)中時(shí)鐘控制部和時(shí)鐘生成部111～114的動(dòng)作時(shí)序圖。
圖12是行解碼器和行驅(qū)動(dòng)器的電路圖。
圖13是表示行解碼器的前級(jí)電路的圖。
圖14是讀出動(dòng)作時(shí)的OR電路的動(dòng)作說明圖。
圖15是表示本實(shí)施例的RAM系統(tǒng)的周期時(shí)間、存取時(shí)間、功耗改善程度的表。
具體實(shí)施例方式
下面參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說明。但是本發(fā)明的技術(shù)范圍并不限于這些實(shí)施方式，而在于權(quán)利要求書的記載事項(xiàng)及其等同物。
圖3是本發(fā)明第一實(shí)施方式中的半導(dǎo)體裝置的結(jié)構(gòu)圖。在第一實(shí)施方式中，在使用動(dòng)態(tài)電路的半導(dǎo)體裝置中設(shè)置有多個(gè)功能塊1到N，在其外部設(shè)置有選擇信號(hào)生成電路200。另外，對(duì)各個(gè)功能塊供給系統(tǒng)時(shí)鐘SCK。
選擇信號(hào)生成電路200向待選擇的功能塊內(nèi)的時(shí)鐘生成單元212～2N2中任意一個(gè)供給選擇信號(hào)SLT，從而選擇功能塊。下面假設(shè)選擇功能塊3而進(jìn)行說明。在選擇了功能塊3的情況下，選擇信號(hào)生成電路200向功能塊3內(nèi)的時(shí)鐘生成單元232供給選擇信號(hào)SLT。當(dāng)供給了選擇信號(hào)SLT時(shí)，時(shí)鐘生成單元232生成基于所供給的系統(tǒng)時(shí)鐘SCK的控制時(shí)鐘CCK。該控制時(shí)鐘CCK包括使所供給的系統(tǒng)時(shí)鐘SCK延遲而得到的時(shí)鐘、以及在系統(tǒng)時(shí)鐘SCK的上升沿的定時(shí)處具有較小脈沖寬度的L電平的時(shí)鐘等。所生成的控制時(shí)鐘CCK被提供給功能塊3內(nèi)的動(dòng)態(tài)電路群233。在沒有供給選擇信號(hào)SLT的情況下，時(shí)鐘生成單元232不生成控制時(shí)鐘CCK。
動(dòng)態(tài)電路是圖2所示那樣的電路，在電源和地之間串聯(lián)設(shè)置有柵極被供給控制時(shí)鐘CCK的p型MOS晶體管和柵極被供給輸入信號(hào)b的n型MOS晶體管，p型MOS晶體管和n型MOS晶體管之間的節(jié)點(diǎn)響應(yīng)于控制時(shí)鐘CCK的供給而預(yù)充電，且響應(yīng)于輸入信號(hào)b而放電。但是并不限于OR電路，也可以是簡(jiǎn)單的反相器或AND電路。所選擇的功能塊3內(nèi)的動(dòng)態(tài)電路群233被供給控制時(shí)鐘CCK，從而進(jìn)行實(shí)現(xiàn)預(yù)定功能的動(dòng)作。此時(shí)，響應(yīng)于控制時(shí)鐘CCK反復(fù)進(jìn)行預(yù)充電和放電而消耗功率。但是在未被選擇的功能塊內(nèi)的動(dòng)態(tài)電路群中，由于未被供給控制時(shí)鐘CCK，因此不進(jìn)行實(shí)現(xiàn)預(yù)定功能的動(dòng)作而不消耗功率。
這樣，本實(shí)施方式的半導(dǎo)體裝置選擇要進(jìn)行動(dòng)作的動(dòng)態(tài)電路，限定進(jìn)行預(yù)充電和放電的動(dòng)態(tài)電路，從而能夠抑制功耗。因此能夠?qū)崿F(xiàn)使用能高速動(dòng)作的動(dòng)態(tài)電路并且能夠降低功耗的半導(dǎo)體裝置。
圖4是本發(fā)明第二實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)圖。在第二實(shí)施方式中，在時(shí)鐘生成單元211～2N1中設(shè)置有時(shí)鐘控制部211A～2N1A和時(shí)鐘生成部211B～2N1B。時(shí)鐘控制部211A～2N1A生成控制時(shí)鐘使能信號(hào)CCEN。時(shí)鐘生成部211B～2N1B生成控制時(shí)鐘CCK。另外，在功能塊1～N內(nèi)設(shè)置有脈沖時(shí)鐘生成電路218～2N8，生成與系統(tǒng)時(shí)鐘SCK同步的脈沖時(shí)鐘PCK。
圖5是本實(shí)施方式的時(shí)鐘生成單元211～2N1中設(shè)置的時(shí)鐘控制部211A～2N1A的電路圖。P型MOS晶體管310與n型MOS晶體管390和340串聯(lián)連接，p型MOS晶體管310和n型MOS晶體管340的柵極被供給脈沖時(shí)鐘PCK。另外，n型MOS晶體管390的柵極被供給選擇信號(hào)SLT。在p型MOS晶體管310和n型MOS晶體管390之間的節(jié)點(diǎn)370上連接了反相器380，其輸出成為控制時(shí)鐘使能信號(hào)CCEN。并且連接了用于鎖存控制時(shí)鐘使能信號(hào)CCEN的反相器360，其輸入端與反相器380的輸出連接，而輸出端與反相器380的輸入連接。
圖6是本實(shí)施方式的時(shí)鐘生成單元211～2N1中設(shè)置的時(shí)鐘生成部211B～2N1B的電路圖。由反相器610反轉(zhuǎn)的系統(tǒng)時(shí)鐘SCK與控制時(shí)鐘使能信號(hào)CCEN一起輸入NAND門620。NAND門620輸出提供給動(dòng)態(tài)電路群的控制時(shí)鐘CCK。
圖7是本實(shí)施方式的時(shí)序圖。階段PH1和階段PH2是進(jìn)行了選擇時(shí)的時(shí)序圖，階段PH3和階段PH4是沒有進(jìn)行選擇時(shí)的時(shí)序圖。
使用圖7的階段PH1和階段PH2對(duì)供給了選擇信號(hào)SLT時(shí)的動(dòng)作進(jìn)行說明。以下同樣假設(shè)選擇了功能塊3的情形。與系統(tǒng)時(shí)鐘SCK的上升沿同步地，脈沖時(shí)鐘生成電路238生成具有較小脈沖寬度的L電平的脈沖時(shí)鐘PCK。該較小脈沖寬度的L電平輸入時(shí)鐘控制部231A的p型MOS晶體管310的柵極(參照?qǐng)D5)。由此，p型MOS晶體管310導(dǎo)通，節(jié)點(diǎn)370進(jìn)行預(yù)充電，控制時(shí)鐘使能信號(hào)CCEN復(fù)位于L電平。然后，脈沖時(shí)鐘PCK切換為H電平，進(jìn)而通過供給H電平的選擇信號(hào)SLT，使n型MOS晶體管390和340導(dǎo)通。而p型MOS晶體管310不導(dǎo)通，由此使節(jié)點(diǎn)370放電，控制時(shí)鐘使能信號(hào)CCEN成為H電平。然后通過輸入階段PH2的脈沖時(shí)鐘PCK的L電平，再次使控制時(shí)鐘使能信號(hào)CCEN復(fù)位于L電平。
控制時(shí)鐘使能信號(hào)CCEN與反轉(zhuǎn)后的系統(tǒng)時(shí)鐘SCK一起被輸入到時(shí)鐘生成部231B的NAND門620(參照?qǐng)D6)。因此在控制時(shí)鐘使能信號(hào)CCEN為H電平的情況下，輸出被反相器610和NAND門620延遲后的系統(tǒng)時(shí)鐘SCK作為控制時(shí)鐘CCK。
這樣，控制時(shí)鐘CCK在被供給了選擇信號(hào)SLT的情況下反復(fù)H電平和L電平，用于動(dòng)態(tài)電路的控制。
相反地，使用圖7的階段PH3和階段PH4對(duì)沒有供給選擇信號(hào)SLT時(shí)的動(dòng)作進(jìn)行說明。以下假設(shè)功能塊1為沒有被選擇的功能塊進(jìn)行說明。通過較小脈沖寬度的脈沖時(shí)鐘PCK的L電平，使控制時(shí)鐘CCEN復(fù)位于L電平。然后脈沖時(shí)鐘PCK切換為H電平，但是在階段PH3內(nèi)不供給選擇信號(hào)SLT。因此n型MOS晶體管390不導(dǎo)通，節(jié)點(diǎn)370不放電。因此控制時(shí)鐘使能信號(hào)CCEN不變成H電平而保持于L電平。
控制時(shí)鐘使能信號(hào)CCEN與反轉(zhuǎn)后的系統(tǒng)時(shí)鐘SCK一起被輸入時(shí)鐘生成部211B的NAND門620(參照?qǐng)D6)。因此在控制時(shí)鐘使能信號(hào)CCEN為L(zhǎng)電平時(shí)，控制時(shí)鐘CCK與系統(tǒng)時(shí)鐘SCK的狀態(tài)無關(guān)地保持于H電平。
這樣，控制時(shí)鐘CCK在沒有供給選擇信號(hào)SLT時(shí)保持于H電平而成為停止?fàn)顟B(tài)。
所選擇的功能塊3的動(dòng)態(tài)電路群233被供給控制時(shí)鐘CCK，從而進(jìn)行實(shí)現(xiàn)預(yù)定功能的動(dòng)作。此時(shí)反復(fù)進(jìn)行預(yù)充電和放電而消耗功率。但是在未被選擇的功能塊1的動(dòng)態(tài)電路群213中，由于沒有供給控制時(shí)鐘CCK，所以不會(huì)進(jìn)行實(shí)現(xiàn)預(yù)定功能的動(dòng)作，不會(huì)消耗功率。
這樣，本實(shí)施方式的半導(dǎo)體裝置選擇要進(jìn)行動(dòng)作的動(dòng)態(tài)電路，限定進(jìn)行預(yù)充電和放電的動(dòng)態(tài)電路，從而能夠抑制功耗。因此能夠?qū)崿F(xiàn)使用能高速動(dòng)作的動(dòng)態(tài)電路并且能夠降低功耗的半導(dǎo)體裝置。
并且，在本實(shí)施方式中，使用時(shí)鐘控制部，由此可以與系統(tǒng)時(shí)鐘SCK同步地在各個(gè)周期的開始將控制時(shí)鐘使能信號(hào)CCEN復(fù)位于L電平，在各個(gè)周期內(nèi)選擇信號(hào)SLT變?yōu)镠電平時(shí)使控制時(shí)鐘使能信號(hào)CCEN變?yōu)镠電平，并在該周期中與選擇信號(hào)無關(guān)地維持H電平，激活時(shí)鐘生成部231B而生成控制時(shí)鐘CCK。
在一個(gè)時(shí)鐘周期的期間生成控制時(shí)鐘使能信號(hào)CCEN。另外也可以在供給了控制時(shí)鐘使能信號(hào)CCEN的期間生成控制時(shí)鐘CCK，從而僅通過在一個(gè)時(shí)鐘周期的預(yù)定期間供給的選擇信號(hào)SLT也能夠?qū)崿F(xiàn)同樣的半導(dǎo)體裝置。
圖8是本發(fā)明第三實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)圖。在本實(shí)施方式中，時(shí)鐘生成單元211～2N1內(nèi)的時(shí)鐘控制部211A～2N1A被供給省電模式信號(hào)PSM。在供給了該信號(hào)的情況下，時(shí)鐘控制部211A～2N1A與本發(fā)明第二實(shí)施方式中的時(shí)鐘控制部同樣地工作，僅在供給了選擇信號(hào)SLT時(shí)，功能塊1～N內(nèi)的動(dòng)態(tài)電路群213～2N3動(dòng)作而消耗功率。另一方面，在沒有供給該省電模式信號(hào)PSM的情況下，與是否從選擇信號(hào)生成電路200供給了選擇信號(hào)SLT無關(guān)地，時(shí)鐘控制部211A～2N1A輸出控制時(shí)鐘使能信號(hào)CCEN。
通過設(shè)置這樣的信號(hào)PSM，能夠在需要停止省電功能的情況下停止時(shí)鐘控制部211A～2N1A并使半導(dǎo)體裝置工作。
圖9是本實(shí)施方式的時(shí)鐘控制部的電路圖。其中p型MOS晶體管310與n型MOS晶體管320、390、340串聯(lián)連接，而p型MOS晶體管310和n型MOS晶體管340的柵極被供給脈沖時(shí)鐘PCK。并且，n型MOS晶體管390的柵極被供給選擇信號(hào)SLT，n型MOS晶體管320的柵極被供給省電模式信號(hào)PSM。在p型MOS晶體管310和n型MOS晶體管320之間的節(jié)點(diǎn)370上連接了NAND門350，NAND門350另一個(gè)輸入端被供給省電模式信號(hào)PSM。NAND門350的輸出成為控制時(shí)鐘使能信號(hào)CCEN。并且連接有用于鎖存控制時(shí)鐘使能信號(hào)CCEN的反相器360，其輸入端連接到NAND門350的輸出端上，而輸出端與節(jié)點(diǎn)370連接。
在供給了省電模式信號(hào)PSM的情況下，NAND門350的一個(gè)輸入端被供給H電平，使NAND門350等同于反相器。并且n型MOS晶體管320的柵極也被供給H電平而使n型MOS晶體管320導(dǎo)通，本實(shí)施方式的時(shí)鐘控制部與圖6所示第二實(shí)施方式的時(shí)鐘控制部是同樣的。
另一方面，在沒有供給省電模式信號(hào)PSM的情況下，由于n型MOS晶體管320未導(dǎo)通，節(jié)點(diǎn)370不能放電。并且NAND門350的一個(gè)輸入為L(zhǎng)電平，作為輸出的控制時(shí)鐘使能信號(hào)CCEN為H電平。
這樣，在本實(shí)施方式中，在供給了省電模式信號(hào)PSM的情況下，半導(dǎo)體裝置與第二實(shí)施方式同樣地工作。另外，在沒有供給省電模式信號(hào)PSM的情況下，與是否供給選擇信號(hào)SLT無關(guān)地，輸出控制時(shí)鐘使能信號(hào)CCEN并生成控制時(shí)鐘CCK。
這樣，在需要停止省電功能的情況下，能夠停止時(shí)鐘控制部211A～2N1A，使半導(dǎo)體裝置工作。當(dāng)半導(dǎo)體裝置進(jìn)行了不穩(wěn)定的工作時(shí)，通過停止時(shí)鐘控制部而使半導(dǎo)體裝置工作，從而能夠檢查是時(shí)鐘控制部有問題還是半導(dǎo)體裝置之外的部分有問題。
圖10是用于使RAM存儲(chǔ)系統(tǒng)省電的動(dòng)態(tài)電路系統(tǒng)。該RAM存儲(chǔ)系統(tǒng)由地址預(yù)解碼器100和多個(gè)存儲(chǔ)塊000～022以及OR電路143構(gòu)成。例如在存儲(chǔ)塊011中設(shè)置有脈沖時(shí)鐘生成電路180和時(shí)鐘控制部110、時(shí)鐘生成部111～114、存儲(chǔ)單元群150。時(shí)鐘控制部110是與圖9的時(shí)鐘控制部相同的結(jié)構(gòu)。另外，時(shí)鐘生成部111～114是與圖6的時(shí)鐘生成部相同的結(jié)構(gòu)，或者在圖6的時(shí)鐘生成部的輸出端子的前級(jí)附加延遲電路而使各自生成的控制時(shí)鐘C1～C4的定時(shí)偏移的結(jié)構(gòu)。另外，在存儲(chǔ)塊中設(shè)有用于對(duì)存儲(chǔ)單元群150進(jìn)行數(shù)據(jù)讀寫的行解碼器121、行驅(qū)動(dòng)器122、列解碼器131、列驅(qū)動(dòng)器132、數(shù)據(jù)輸出用的OR電路群141、列選擇用OR電路142。行解碼器121、行驅(qū)動(dòng)器122、列解碼器131、列驅(qū)動(dòng)器132、OR電路群141、OR電路142均由動(dòng)態(tài)電路構(gòu)成。
圖11是本實(shí)施方式的時(shí)序圖。階段PH1和階段PH2表示被選擇時(shí)的時(shí)序圖，而階段PH3和階段PH4表示被選擇時(shí)的時(shí)序圖。
使用圖11的階段PH1和階段PH2對(duì)供給了塊選擇信號(hào)SLT時(shí)的動(dòng)作進(jìn)行說明。通過較小脈沖寬度的脈沖時(shí)鐘PCK的L電平，使控制時(shí)鐘使能信號(hào)CCEN復(fù)位于L電平。然后通過將脈沖時(shí)鐘PCK切換為H電平并供給塊選擇信號(hào)SLT，使控制時(shí)鐘使能信號(hào)CCEN成為H電平。并且，通過階段PH2的脈沖時(shí)鐘PCK的L電平的輸入，再次使控制時(shí)鐘CCEN復(fù)位于L電平。
控制時(shí)鐘使能信號(hào)CCEN與反轉(zhuǎn)后的系統(tǒng)時(shí)鐘SCK一起輸入時(shí)鐘生成部111～114的NAND門620(參照?qǐng)D6)。因此當(dāng)控制時(shí)鐘使能信號(hào)CCEN為H電平時(shí)，輸出被反相器610和NAND門620延遲后的系統(tǒng)時(shí)鐘SCK作為控制時(shí)鐘C1?？刂茣r(shí)鐘C2～C4是進(jìn)一步延遲控制時(shí)鐘C1的結(jié)果。
相反地使用圖11的階段PH3和階段PH4對(duì)沒有供給塊選擇信號(hào)SLT時(shí)的動(dòng)作進(jìn)行說明。通過較小脈沖寬度的脈沖時(shí)鐘PCK的L電平，使控制時(shí)鐘使能信號(hào)CCEN復(fù)位于L電平。此后雖然脈沖時(shí)鐘PCK切換為H電平，但是不供給塊選擇信號(hào)SLT。因此控制時(shí)鐘使能信號(hào)CCEN不變成H電平而保持于L電平。
控制時(shí)鐘使能信號(hào)CCEN與反轉(zhuǎn)后的系統(tǒng)時(shí)鐘SCK一起輸入時(shí)鐘生成部111～114的NAND門620(參照?qǐng)D6)。因此在控制時(shí)鐘使能信號(hào)CCEN為L(zhǎng)電平的情況下，控制時(shí)鐘C1與系統(tǒng)時(shí)鐘SCK的狀態(tài)無關(guān)地保持于H電平。控制時(shí)鐘C2～C4為進(jìn)一步延遲控制時(shí)鐘C1的結(jié)果，因而同樣保持于H電平。
這樣，控制時(shí)鐘C1～C4在沒有供給塊選擇信號(hào)SLT時(shí)保持于H電平而成為停止?fàn)顟B(tài)。
被選擇的存儲(chǔ)塊的動(dòng)態(tài)電路群被供給控制時(shí)鐘C1～C4而進(jìn)行實(shí)現(xiàn)預(yù)定功能的動(dòng)作。此時(shí)反復(fù)進(jìn)行預(yù)充電和放電而消耗功率。但是在未被選擇的存儲(chǔ)塊內(nèi)的動(dòng)態(tài)電路中，由于沒有供給控制時(shí)鐘C1～C4，因而不進(jìn)行實(shí)現(xiàn)預(yù)定功能的動(dòng)作，不會(huì)消耗功率。
圖12是行解碼器121和行驅(qū)動(dòng)器122的電路圖。另外，圖13是表示行解碼器的前級(jí)電路的圖。在被選擇的存儲(chǔ)塊中，行解碼器121與由時(shí)鐘生成部111生成的控制時(shí)鐘C1同步地動(dòng)作，選擇要讀出的存儲(chǔ)單元的字線WL。圖13所示的由反相器和AND電路構(gòu)成的預(yù)解碼器對(duì)于8位地址信號(hào)A中的2位地址信號(hào)，生成預(yù)解碼信號(hào)。在圖13中，根據(jù)地址信號(hào)A[7]和A[6]生成預(yù)解碼信號(hào)PD76[3]～PD76
，同樣地也根據(jù)地址信號(hào)A[5]和A[4]、A[3]和A[2]、A[1]和A
生成預(yù)解碼信號(hào)PD54[3]～PD54
、PD32[3]～PD32
、PD10[3]～PD10
。這些預(yù)解碼信號(hào)被輸入各個(gè)行解碼器的n型MOS晶體管810～813。在輸入的信號(hào)全部為H電平的情況下，選擇與該行解碼器連接的字線WL。返回圖12，通過控制時(shí)鐘C1的L電平的輸入，節(jié)點(diǎn)850進(jìn)行預(yù)充電，行解碼器121的輸出z復(fù)位于L電平。此后當(dāng)行解碼器121的n型MOS晶體管810～813全部接收到H電平的信號(hào)時(shí)，節(jié)點(diǎn)850放電。由此使行解碼器121的輸出z變?yōu)镠電平。另一方面，行驅(qū)動(dòng)器122通過比控制時(shí)鐘C1更遲的控制時(shí)鐘C2的L電平脈沖的輸入而復(fù)位，之后響應(yīng)于行解碼器121的輸出z的H電平的輸入，n型MOS晶體管920導(dǎo)通，節(jié)點(diǎn)950放電。由此將字線WL驅(qū)動(dòng)到H電平。
此時(shí)，在未被選擇的存儲(chǔ)塊中，不向行解碼器121和行驅(qū)動(dòng)器122供給控制時(shí)鐘C1和C2。因此，動(dòng)態(tài)電路的行解碼器121和行驅(qū)動(dòng)器122不進(jìn)行預(yù)充電而抑制功耗。
列解碼器131和列驅(qū)動(dòng)器132也具有與圖12相同的構(gòu)成。列解碼器131與時(shí)鐘生成部111所生成的控制時(shí)鐘C1同步地動(dòng)作，選擇要讀出的存儲(chǔ)單元的列。列驅(qū)動(dòng)器132與時(shí)鐘生成部112所生成的控制時(shí)鐘C2同步地動(dòng)作，向列解碼器131選擇的列供給列選擇信號(hào)CSL。
此時(shí)，在未被選擇的存儲(chǔ)塊中，不向列解碼器131和列驅(qū)動(dòng)器132供給控制時(shí)鐘C1和C2。因此列解碼器131和列驅(qū)動(dòng)器132不進(jìn)行預(yù)充電而抑制功耗。
圖14是表示第四實(shí)施方式的存儲(chǔ)系統(tǒng)的輸出部結(jié)構(gòu)的圖。在圖14中表示了存儲(chǔ)單元群150的一個(gè)列CL1以及與其對(duì)應(yīng)的OR電路群141和OR電路142。
這里以一個(gè)周期中進(jìn)行一次讀或?qū)懙?RW型SRAM為例進(jìn)行說明。但是除此以外，對(duì)于在一個(gè)周期中進(jìn)行兩次讀或?qū)懙?RW、在一個(gè)周期內(nèi)進(jìn)行兩次讀和兩次寫的2R2W等多端口SRAM或者寄存器堆(registerfile)、或者DRAM、FRAM等存儲(chǔ)系統(tǒng)也能夠適用。存儲(chǔ)單元群的列CL1在位線對(duì)BLx、Bly和字線WL00～WL15的交叉位置上具有交叉連接反相器而成的存儲(chǔ)單元MC00～MC15。存儲(chǔ)單元MC00具有構(gòu)成反相器的p型晶體管p1、p2和n型晶體管n3、n4，以及通過字線WL00開放的n型晶體管n5、n6。其它存儲(chǔ)單元也是同樣的構(gòu)成。并且，位線對(duì)BLx、Bly被分割為由8個(gè)存儲(chǔ)單元MC00～MC07、MC08～MC15構(gòu)成的存儲(chǔ)單元組SET0、SET1。另外，一方的位線Bly兩根一組與OR電路群141的OR電路721連接。
該OR電路721與前述的動(dòng)態(tài)電路同樣地，具有通過控制時(shí)鐘C2控制的復(fù)位晶體管p21、反相器731以及鎖存用晶體管p22，并且和與其連接的存儲(chǔ)單元的晶體管n4、n6、n14、n16一起構(gòu)成動(dòng)態(tài)OR電路。即，OR電路721與存儲(chǔ)單元SET0、SET1的單元晶體管一起構(gòu)成OR電路，OR電路722、72N分別與未圖示的兩個(gè)存儲(chǔ)單元組的單元晶體管一起構(gòu)成OR電路。
在該OR電路721中，響應(yīng)于控制時(shí)鐘C2的L電平脈沖使節(jié)點(diǎn)N21復(fù)位于H電平。另外，根據(jù)與所選擇的字線對(duì)應(yīng)的存儲(chǔ)單元的狀態(tài)，使節(jié)點(diǎn)N21變成L電平或者維持H電平。這里作為例子對(duì)讀取操作進(jìn)行說明。現(xiàn)在假設(shè)選擇了字線WL00，晶體管n6導(dǎo)通，則存儲(chǔ)單元MC00的晶體管n4與OR電路721連接，成為以存儲(chǔ)單元MC00內(nèi)的節(jié)點(diǎn)N1為輸入的OR電路。此時(shí)由于其它字線全部為L(zhǎng)電平，選通晶體管不導(dǎo)通而不會(huì)影響OR電路721的節(jié)點(diǎn)N21的放電動(dòng)作。另外，假設(shè)節(jié)點(diǎn)N1為L(zhǎng)電平，則由于晶體管n4為不導(dǎo)通狀態(tài)，因而OR電路721內(nèi)的節(jié)點(diǎn)N21維持H電平。另一方面，當(dāng)節(jié)點(diǎn)N1為H電平時(shí)，晶體管n4處于導(dǎo)通狀態(tài)，OR電路721的節(jié)點(diǎn)N21為L(zhǎng)電平，OR電路721輸出H電平的輸出z1。另外，與同一列CL1的位線連接的OR電路722、72N因?yàn)閷?duì)應(yīng)的字線保持L電平而使其輸出z2～zN全部保持L電平。
這樣OR電路群141與存儲(chǔ)單元的晶體管一起構(gòu)成OR電路，將所選擇的存儲(chǔ)單元的狀態(tài)向輸出z1～zN高速輸出。
接著，除了控制時(shí)鐘C2之外，還向OR電路142供給來自前級(jí)的OR電路群141的輸出z1～zN和列選擇信號(hào)CSL。列選擇信號(hào)CSL1被供給到晶體管n31、n33、n35，前級(jí)的OR電路群141的輸出z1～zN被供給到晶體管n32、n34、n36。同樣地，OR電路142具有被供給來自其它列的同樣的信號(hào)的晶體管n41～n46。并且，被供給了H電平的列選擇信號(hào)CSL的晶體管群作為OR電路工作。該OR電路142也通過控制時(shí)鐘C2的L電平脈沖而復(fù)位，并根據(jù)前級(jí)的OR電路群的輸出來控制節(jié)點(diǎn)31。
假設(shè)選擇了列CL1，則列選擇信號(hào)CSL1為H電平，晶體管n31、n33、n35變?yōu)閷?dǎo)通狀態(tài)，列選擇信號(hào)CSL2為L(zhǎng)電平，晶體管n41、n43、n45變?yōu)椴粚?dǎo)通狀態(tài)。其結(jié)果，OR電路142構(gòu)成以來自O(shè)R電路群141的輸出z1～zN為輸入的OR電路。另外，在該輸出z1～zN中任一為H電平時(shí)，節(jié)點(diǎn)N31為L(zhǎng)電平，其輸出z10為H電平。如前所述，根據(jù)與所選擇的字線對(duì)應(yīng)的存儲(chǔ)單元的狀態(tài)，輸出z1～zN中的一個(gè)變?yōu)镠電平或者L電平，與未被選擇的字線對(duì)應(yīng)的輸出z1～zN全部為L(zhǎng)電平，所以O(shè)R電路142輸出與所選擇的字線和所選擇的列對(duì)應(yīng)的存儲(chǔ)單元的狀態(tài)作為其輸出z10。
這樣，OR電路142在列選擇功能之外還具有計(jì)算前級(jí)的OR電路群141的輸出的“邏輯或”的功能。另外，在OR電路142的后級(jí)設(shè)有與該OR電路142相同的OR電路143，從這里輸出最終輸出數(shù)據(jù)z。最終級(jí)的OR電路143計(jì)算多個(gè)存儲(chǔ)塊的輸出數(shù)據(jù)的“邏輯或”，輸出所選擇的存儲(chǔ)塊內(nèi)的所選擇的存儲(chǔ)單元的數(shù)據(jù)。
另外，OR電路群141和OR電路142由動(dòng)態(tài)電路構(gòu)成，因而能夠高速動(dòng)作。并且，所選擇的存儲(chǔ)塊內(nèi)的OR電路群141和OR電路142與控制時(shí)鐘C2同步動(dòng)作，反復(fù)進(jìn)行預(yù)充電和放電而消耗功率。但是在未被選擇的存儲(chǔ)塊中，不對(duì)OR電路群141和OR電路142供給控制時(shí)鐘C2。因此OR電路群141和OR電路142不進(jìn)行預(yù)充電而抑制功耗。
這樣，本實(shí)施方式的RAM存儲(chǔ)系統(tǒng)選擇要進(jìn)行讀或?qū)懙拇鎯?chǔ)塊，僅使其中的動(dòng)態(tài)電路工作，限定進(jìn)行預(yù)充電和放電的動(dòng)態(tài)電路，從而能夠抑制功耗。因此能夠提供使用能進(jìn)行高速動(dòng)作的動(dòng)態(tài)電路并且能夠降低功耗的半導(dǎo)體裝置。
圖15是表示第四實(shí)施方式的存儲(chǔ)系統(tǒng)的周期時(shí)間、存取時(shí)間、功耗改善的圖表。在該表中表示了與由靜態(tài)電路構(gòu)成的存儲(chǔ)系統(tǒng)A和前述的由動(dòng)態(tài)電路構(gòu)成的存儲(chǔ)系統(tǒng)B、C對(duì)應(yīng)的周期時(shí)間和存取時(shí)間以及功耗。存儲(chǔ)系統(tǒng)B是省電模式信號(hào)PSM為L(zhǎng)電平而未使動(dòng)態(tài)電路的省電功能激活的情況，而存儲(chǔ)系統(tǒng)C是省電模式信號(hào)PSM為H電平而激活了省電功能的情況。
設(shè)通過靜態(tài)電路實(shí)現(xiàn)的存儲(chǔ)系統(tǒng)A的周期時(shí)間、存取時(shí)間、功耗為“1”，則存儲(chǔ)系統(tǒng)B、C的周期時(shí)間、存取時(shí)間均改善為“0.74”、“0.80”。另一方面，存儲(chǔ)系統(tǒng)B使全部動(dòng)態(tài)電路工作而使功耗增大為“1.37”，但是在存儲(chǔ)系統(tǒng)C中，由于僅使動(dòng)態(tài)電路部分地工作，功耗為“0.64”而大幅改善。即，在與本實(shí)施方式相應(yīng)的存儲(chǔ)系統(tǒng)C中能夠改善動(dòng)作速度和功耗這兩個(gè)方面。
根據(jù)本發(fā)明，能夠抑制使用動(dòng)態(tài)電路的半導(dǎo)體裝置的功耗。其結(jié)果，能夠?qū)τ伸o態(tài)電路實(shí)現(xiàn)的半導(dǎo)體裝置應(yīng)用動(dòng)態(tài)電路并實(shí)現(xiàn)高速化。并且對(duì)于已經(jīng)使用動(dòng)態(tài)電路的半導(dǎo)體裝置，能夠避免所安裝電池的容量大型化。
權(quán)利要求
1.一種半導(dǎo)體裝置，其具有多個(gè)功能塊以及向所述多個(gè)功能塊中要操作的功能塊供給選擇信號(hào)的選擇信號(hào)生成電路，其特征在于，所述多個(gè)功能塊具有時(shí)鐘生成單元，其被供給所述選擇信號(hào)和系統(tǒng)時(shí)鐘，在被供給了所述選擇信號(hào)的情況下，生成基于所述系統(tǒng)時(shí)鐘的控制時(shí)鐘，并且在未被供給所述選擇信號(hào)的情況下，停止所述控制時(shí)鐘的生成；動(dòng)態(tài)電路，其在電源和地之間串聯(lián)地設(shè)置有柵極被供給所述控制時(shí)鐘的p型晶體管和柵極被供給輸入信號(hào)的n型晶體管，所述p型晶體管和所述n型晶體管之間的節(jié)點(diǎn)響應(yīng)于所述控制時(shí)鐘的供給進(jìn)行預(yù)充電，并響應(yīng)于所述輸入信號(hào)進(jìn)行放電。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述時(shí)鐘生成單元具有時(shí)鐘控制部，其被供給所述選擇信號(hào)和系統(tǒng)時(shí)鐘，響應(yīng)于所述選擇信號(hào)的供給而開始控制時(shí)鐘使能信號(hào)的生成，且響應(yīng)于所述系統(tǒng)時(shí)鐘的一個(gè)周期的結(jié)束而結(jié)束所述控制時(shí)鐘使能信號(hào)的生成；時(shí)鐘生成部，其被供給所述控制時(shí)鐘使能信號(hào)和所述系統(tǒng)時(shí)鐘，在被供給了所述控制時(shí)鐘使能信號(hào)的期間生成基于所述系統(tǒng)時(shí)鐘的所述控制時(shí)鐘，并在未被供給所述控制時(shí)鐘使能信號(hào)的期間停止所述控制時(shí)鐘的生成。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，所述時(shí)鐘生成單元具有所述時(shí)鐘控制部，該時(shí)鐘控制部在被供給了省電模式信號(hào)時(shí)，響應(yīng)于所述選擇信號(hào)的供給而開始所述控制時(shí)鐘使能信號(hào)的生成，并響應(yīng)于所述系統(tǒng)時(shí)鐘的一個(gè)周期的結(jié)束而結(jié)束所述控制時(shí)鐘使能信號(hào)的生成，在沒有被供給所述省電模式信號(hào)時(shí)，與所述選擇信號(hào)的輸入無關(guān)地生成所述控制時(shí)鐘使能信號(hào)。
4.一種半導(dǎo)體存儲(chǔ)器，其具有多個(gè)存儲(chǔ)塊；以及向所述多個(gè)存儲(chǔ)塊中要進(jìn)行讀出或者寫入的存儲(chǔ)塊供給塊選擇信號(hào)的地址預(yù)解碼器，其特征在于，所述多個(gè)存儲(chǔ)塊具有時(shí)鐘生成單元，其被供給所述塊選擇信號(hào)和系統(tǒng)時(shí)鐘，在被供給了所述塊選擇信號(hào)時(shí)，生成基于所述系統(tǒng)時(shí)鐘的控制時(shí)鐘，并在沒有被供給所述塊選擇信號(hào)時(shí)，停止所述控制時(shí)鐘的生成；保持?jǐn)?shù)據(jù)的存儲(chǔ)單元群；選擇存儲(chǔ)單元的數(shù)據(jù)的字線的行解碼器；驅(qū)動(dòng)由所述行解碼器選擇的所述字線的行驅(qū)動(dòng)器；選擇所述存儲(chǔ)單元的列的列解碼器；向所述列解碼器所選擇的所述列供給列選擇信號(hào)CSL的列驅(qū)動(dòng)器；以及輸入所述存儲(chǔ)單元群的所述位線并輸出讀出數(shù)據(jù)的輸出電路群，所述行解碼器、所述行驅(qū)動(dòng)器、所述列解碼器、所述列驅(qū)動(dòng)器和所述輸出電路群由動(dòng)態(tài)電路構(gòu)成，該動(dòng)態(tài)電路在電源和地之間串聯(lián)地設(shè)置有柵極被供給所述控制時(shí)鐘的p型晶體管以及柵極被供給輸入信號(hào)的n型晶體管，所述p型晶體管和所述n型晶體管之間的節(jié)點(diǎn)響應(yīng)于所述控制時(shí)鐘的供給而預(yù)充電，并響應(yīng)于所述輸入信號(hào)而放電。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器，其特征在于，所述時(shí)鐘生成單元具有時(shí)鐘控制部，其被供給所述時(shí)鐘選擇信號(hào)和系統(tǒng)時(shí)鐘，響應(yīng)于所述塊選擇信號(hào)的供給而開始控制時(shí)鐘使能信號(hào)的生成，并且響應(yīng)于所述系統(tǒng)時(shí)鐘的一個(gè)周期的結(jié)束而結(jié)束所述控制時(shí)鐘使能信號(hào)的生成；時(shí)鐘生成部，其被供給所述控制時(shí)鐘使能信號(hào)和所述系統(tǒng)時(shí)鐘，在被供給了所述控制時(shí)鐘使能信號(hào)的期間生成基于所述系統(tǒng)時(shí)鐘的所述控制時(shí)鐘，并且在沒有被供給所述控制時(shí)鐘使能信號(hào)的期間停止所述控制時(shí)鐘的生成。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器，其特征在于，所述時(shí)鐘生成單元具有所述時(shí)鐘控制部，該時(shí)鐘控制部在被供給了省電模式信號(hào)時(shí)，響應(yīng)于所述塊選擇信號(hào)的供給而開始所述控制時(shí)鐘使能信號(hào)的生成，并且響應(yīng)于所述系統(tǒng)時(shí)鐘的一個(gè)周期的結(jié)束而結(jié)束所述控制時(shí)鐘使能信號(hào)的生成，在沒有被供給所述省電模式信號(hào)時(shí)，與所述塊選擇信號(hào)的輸入無關(guān)地生成所述控制時(shí)鐘使能信號(hào)。
全文摘要
本發(fā)明提供了一種半導(dǎo)體裝置，其具有多個(gè)功能塊和向多個(gè)功能塊中要操作的功能塊供給選擇信號(hào)的選擇信號(hào)生成電路。功能塊內(nèi)的時(shí)鐘生成單元被供給選擇信號(hào)和系統(tǒng)時(shí)鐘，在被供給了選擇信號(hào)的期間生成基于系統(tǒng)時(shí)鐘的控制時(shí)鐘，而在沒有被供給選擇信號(hào)的期間停止所述控制時(shí)鐘的生成。設(shè)置于功能塊內(nèi)部的動(dòng)態(tài)電路在沒有接收到選擇信號(hào)的情況下不被提供控制時(shí)鐘而不工作。在接收到選擇信號(hào)的情況下，被提供控制時(shí)鐘，并按照每個(gè)時(shí)鐘周期反復(fù)執(zhí)行預(yù)充電和放電，進(jìn)行實(shí)現(xiàn)預(yù)定功能的動(dòng)作而消耗功率。
文檔編號(hào)G11C11/4074GK101073204SQ20048004452
公開日2007年11月14日 申請(qǐng)日期2004年12月1日 優(yōu)先權(quán)日2004年12月1日
發(fā)明者原田昭彥 申請(qǐng)人:富士通株式會(huì)社