專利名稱：半導體存儲裝置及其制造方法
技術領域：
本發(fā)明涉及一種存儲單元中包含可變電阻元件的半導體存儲裝置及其制造方法。
背景技術：
一種已經(jīng)提出的手法是，對由具有鈣鈦礦型結(jié)構(gòu)的薄膜材料，特別是超巨磁電阻(CMRcolossal magneto resistance)材料、高溫超導(HTSChigh temperature super conductivity)材料所構(gòu)成的薄膜或塊狀體施加1個以上的短暫電脈沖，由此改變其電氣特性。該電脈沖所產(chǎn)生的電場強度或電流密度應足以改變該材料的物理狀態(tài)并且能量很低而不至于對材料造成破壞，該電脈沖既可以是正極性，也可以是負極性。另外，通過重復施加多個電脈沖，能夠更進一步改變材料特性。
這種現(xiàn)有的技術在例如美國專利第6204139號說明書中有所公開。圖26、圖27是表示現(xiàn)有技術中施加的脈沖數(shù)和電阻值之間的關系的圖表。圖26表示了在金屬襯底上生成的CMR薄膜上施加的脈沖數(shù)和電阻之間的關系。在此，施加47次振幅為32V、脈沖寬度為71ns的脈沖。在此條件下，由圖26可知，電阻值發(fā)生1個數(shù)量級的變化。
另外，圖27中將脈沖施加條件改為168次振幅為27V、脈沖寬度為65ns的脈沖。在此條件下，由圖27可知，電阻值變化高達5個數(shù)量級。
圖28、29是表示現(xiàn)有技術對脈沖極性的依賴性的圖表。
圖28表示了在施加了正極性+12V和負極性-12V的脈沖時脈沖數(shù)和電阻之間的關系。
另外，圖29表示了在連續(xù)施加正極性+51V和負極性-51V的脈沖后測量電阻值的情況下脈沖數(shù)和電阻之間的關系。由圖28和圖29可見，在施加數(shù)次正極性脈沖使電阻值降低后，可以通過連續(xù)施加負極性脈沖使電阻值增大(最終達到飽和狀態(tài))。即，可以考慮將施加正極性脈沖時作為重置狀態(tài)，將施加負極性脈沖時作為寫入狀態(tài)，以此應用于存儲設備。
上述的現(xiàn)有例中公開的是將具有這種特性的CMR薄膜配置為陣列狀以構(gòu)成存儲器的例子。圖30是表示現(xiàn)有技術中存儲陣列結(jié)構(gòu)的透視圖。
在圖30所示的存儲陣列中，在襯底25上形成底面電極26，其上形成了各構(gòu)成1個比特的可變電阻元件27、上面電極28。各個可變電阻元件27，即每一個比特的上面電極28上連接線路29，施加寫入脈沖。另外，讀取時也是從每一個比特的上面電極28上連接的線路29中讀出電流的。
但是，上述的圖28、29所示的CMR薄膜的電阻值變化為2倍左右，為識別重置狀態(tài)和寫入狀態(tài)，電阻值變化量不足。另外，該CMR薄膜上施加的是高電壓，不適合于希望進行低電壓化動作的存儲設備。
基于該結(jié)果，本發(fā)明的申請人等使用與美國專利第6204139號說明書相同的具有鈣鈦礦型結(jié)構(gòu)的CMR材料PCMO(Pr0.7Ca0.3MnO3)等，通過施加1個以上的短暫電脈沖，成功獲得了新的特性。即，通過施加約±5V的低電壓脈沖，獲得了使薄膜材料的電阻值從數(shù)百Ω變化到約1MΩ的特性。
并提出了使用該材料構(gòu)成存儲陣列，從概念上展示執(zhí)行讀出、寫入的電路方式的發(fā)明的專利申請。
但是，圖30所示的存儲陣列中，按每一個比特將線路連接到電極上，在寫入動作期間，通過該線路施加寫入脈沖，另外，由于在讀出期間也是按一個比特連接電極的線路中讀取電流，所以雖然能夠評價薄膜材料的特性，但存在難以提高存儲器的集成度的問題。
另外，執(zhí)行寫入動作、讀出動作或重置動作時，由來自存儲器外部的輸入信號執(zhí)行全部控制，不像現(xiàn)有的存儲器那樣在存儲設備內(nèi)部控制寫入動作、讀出動作或重置動作。
圖31是表示現(xiàn)有的存儲陣列的結(jié)構(gòu)例的電路圖。使用PCMO材料形成的可變電阻元件Rc配置為4×4的矩陣狀，構(gòu)成存儲陣列10。各可變電阻元件Rc的1個端子連接到字線W1～W4，另一個端子連接到位線B1～B4。毗鄰存儲陣列10設置外圍電路32。
各位線B1～B4上連接位總線晶體管34，形成去往反相器38的通路。位總線晶體管34和反相器38之間連接負載晶體管36。借助于該結(jié)構(gòu)，能夠?qū)崿F(xiàn)存儲陣列10的各可變電阻元件Rc的讀出、寫入。
通過該現(xiàn)有的存儲陣列能夠以低電壓實現(xiàn)存儲器動作。但是，該寫入讀出方式中，會出現(xiàn)通往與被訪問的存儲單元毗鄰的存儲單元的泄漏電流通路，導致讀出動作期間難以測出正確的電流值(讀出干擾)。另外，由于在寫入動作期間也會出現(xiàn)流向毗鄰存儲單元的泄漏電流，所以存在著難以實現(xiàn)正確的寫入動作之虞(寫入干擾)。
例如，讀出動作中，為讀出所選擇存儲單元的可變電阻元件Rca的電阻值，將字線W3接電源電壓Vcc，位線B2接地，其他位線B1、B3、B4及字線W1、W2、W4打開，位總線晶體管34a接通，由此能夠形成箭頭A1所示的電流通路，因此能夠讀出電阻值。但是，對于與可變電阻元件Rca毗鄰的可變電阻元件Rc，由于出現(xiàn)了箭頭A2、A3等所示的電流通路，導致只能讀出所選擇存儲單元的可變電阻元件Rca的電阻值(讀出干擾)。
另外，連接到可變電阻元件的電流通路的外部電阻存在偏差的話，就難以向可變電阻元件施加充分的寫入電壓，可能會發(fā)生寫入不良，或者可能由于該外部電阻偏差引起的讀出時的電流不足導致讀出不良的發(fā)生。
發(fā)明目的本發(fā)明鑒于上述問題點，目的在于提供一種使用由具有鈣鈦礦型結(jié)構(gòu)的薄膜材料(例如PCMO)等構(gòu)成的可變電阻元件作為存儲元件、能在低電壓下動作、并可高度集成化的存儲單元及使用該存儲單元的半導體存儲裝置。進而，本發(fā)明的另一目的在于提供一種在訪問存儲單元時不會出現(xiàn)流向毗鄰存儲單元的漏電流的半導體存儲裝置，進而，提供一種抑制了存儲單元特性偏差的高性能的半導體存儲裝置。
為達到上述目的，本發(fā)明的半導體存儲裝置的存儲單元的特征在于，具備可變電阻元件以及由可對流向上述可變電阻元件的電流進行雙向控制的雙極晶體管構(gòu)成的選擇晶體管。進而，可變電阻元件最好通過自匹配來調(diào)整位置以連接到上述選擇晶體管的一個電極。
具有上述特征的本發(fā)明的存儲單元，由于其由可變電阻元件與選擇晶體管所構(gòu)成的簡單結(jié)構(gòu)，能夠提供適于大容量存儲裝置的存儲單元。特別是由于選擇晶體管所采用的雙極晶體管可以垂直于半導體襯底形成，存儲單元大小能夠做到與不具有選擇晶體管的可變電阻元件的存儲單元的大小相同，有可能構(gòu)成適于大容量化的存儲單元。進而，由于可以通過選擇晶體管對流向可變電阻元件的電流進行雙向控制，所以能夠與流向可變電阻元件的電流方向無關地抑制流向相鄰的存儲單元的漏電流。另外，可變電阻元件通過自匹配調(diào)整位置連接到上述選擇晶體管的一個電極，由此能夠抑制存儲單元的特性偏差，有助于實現(xiàn)高性能化。
為達到上述目的，本發(fā)明的半導體存儲裝置的特征在于，將由可變電阻元件的一端與雙極晶體管的發(fā)射極或集電極之一連接所構(gòu)成的存儲單元分別在行方向和列方向排列為多個矩陣，同一列的上述各存儲單元的上述雙極晶體管的發(fā)射極或集電極中的另外一個連接到在列方向上延伸的公共源極線，同一行的上述各存儲單元的上述雙極晶體管的基極連接到在行方向上延伸的公共字線，同一列的上述各存儲單元的上述可變電阻元件的另外一端連接到在列方向上延伸的公共位線，由此構(gòu)成的存儲陣列配置于半導體襯底上。
本發(fā)明的半導體存儲裝置除上述特征外，其特征還包括上述源極線是在上述半導體襯底上形成的條狀的p型或n型半導體層，上述字線是在上述源極線上部形成的與上述源極線導電類型不同的條狀半導體層，上述源極線與上述字線的各交叉位置處的上述源極線與上述字線的接觸面上，形成了上述各存儲單元的上述雙極晶體管的基極發(fā)射極結(jié)或者基極集電極結(jié)。進而，還具有以下特征上述各存儲單元的上述可變電阻元件的一端所連接的上述雙極晶體管的發(fā)射極或集電極之一是在上述源極線與上述字線的交叉位置處的上述字線的上部形成的與上述源極線導電類型相同的半導體層，上述各存儲單元的上述可變電阻元件形成于上述源極線與上述字線的各交叉位置處的上述可變電阻元件的一端所連接的上述雙極晶體管的發(fā)射極或集電極之一的上部，上述位線形成于上述可變電阻元件的上部。進而，還具有以下特征上述各存儲單元的上述可變電阻元件通過自匹配形成于上述源極線與上述字線的各交叉位置處的與上述可變電阻元件的一端所連接的上述雙極晶體管的發(fā)射極或集電極之一的上部，或者，上述位線具備通過自匹配與上述可變電阻元件電連接的觸點從而與上述可變電阻元件相連。
借助于具備上述特征的本發(fā)明的半導體存儲裝置，能夠發(fā)揮本發(fā)明的存儲單元的上述特征的作用效果，實現(xiàn)大容量的半導體存儲裝置，并且，可以實現(xiàn)能夠抑制存儲單元間產(chǎn)生漏電流的可在低電壓下工作的半導體存儲裝置。特別是，可變電阻元件與雙極晶體管的連接或者可變電阻元件與位線的連接是通過自匹配完成的，因此能夠抑制特性偏差，有助于實現(xiàn)高性能化。
本發(fā)明的半導體存儲裝置的特征在于，具有可變電阻元件以及可對流過上述可變電阻元件的電流進行雙向控制的選擇晶體管，上述可變電阻元件通過自匹配來調(diào)整位置以連接到上述選擇晶體管的一個電極。進而，電連接上述可變電阻元件與金屬配線的觸點最好通過自匹配來調(diào)整位置以連接到上述可變電阻元件。進而具備以下特征上述選擇晶體管的各個電極與上述可變電阻元件垂直于半導體襯底面層疊。
借助于具備上述特征的本發(fā)明的半導體存儲裝置，能夠抑制特性偏差而發(fā)揮存儲單元的作用效果，實現(xiàn)大容量的半導體存儲裝置，并且，可以實現(xiàn)能夠抑制存儲單元間產(chǎn)生漏電流的可在低電壓下工作的半導體存儲裝置。
為達到上述目的，本發(fā)明的半導體存儲裝置的制造方法的特征在于，具備在上述半導體襯底上形成元件分離區(qū)域的工序；上述元件分離區(qū)域之間，形成第1半導體層作為上述源極線的工序；在上述第1半導體層和上述元件分離區(qū)域的上部，堆積第2半導體層和第3半導體層的工序，第2半導體層的一部分成為上述字線，第3半導體層的一部分成為與上述可變電阻元件的一端相連接的上述雙極晶體管的發(fā)射極或集電極之一；將上述第3半導體層的一部分構(gòu)圖的工序；將上述第3半導體層的另一部分與上述第2半導體層構(gòu)圖的工序；在上述2次構(gòu)圖后的上述第3半導體層的上部，形成上述可變電阻元件的工序。
借助于具備上述特征的本發(fā)明的半導體存儲裝置的制造方法，在半導體襯底上的字線與位線的交叉部分，各存儲單元的可變電阻元件與選擇晶體管相垂直形成，因此能夠?qū)崿F(xiàn)高密度的存儲陣列。
其結(jié)果是，能夠以低成本提供大容量半導體存儲裝置。特別是，構(gòu)圖后的上述第3半導體層上能夠通過自匹配形成可變電阻元件，抑制存儲單元的特性偏差。
圖1是表示本發(fā)明的存儲單元及存儲陣列的結(jié)構(gòu)例的等效電路圖。
圖2是表示本發(fā)明的存儲單元及存儲陣列的結(jié)構(gòu)例的布局圖。
圖3是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖4是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖5是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖6是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖7是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖8是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖9是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖10是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖11是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖12是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖13是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖14是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖15是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖16是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖17是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖18是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的另一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖19是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的另一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖20是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的另一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖21是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的另一個實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖22是表示本發(fā)明的半導體存儲裝置的存儲陣列的結(jié)構(gòu)例的透視圖。
圖23是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的第3實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖24是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的第3實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖25是表示根據(jù)本發(fā)明的半導體存儲裝置的制造方法的第3實施方式所進行的存儲單元及存儲陣列的制造工序的工序剖視圖。
圖26是表示現(xiàn)有技術中施加于可變電阻元件的脈沖數(shù)和電阻值之間的關系的圖表。
圖27是表示現(xiàn)有技術中施加于可變電阻元件的脈沖數(shù)和電阻值之間的關系的圖表。
圖28是表示現(xiàn)有技術中對施加于可變電阻元件的脈沖極性的依賴性的圖表。
圖29是表示現(xiàn)有技術中對施加于可變電阻元件的脈沖極性的依賴性的圖表。
圖30是表示具備現(xiàn)有的可變電阻元件的存儲單元的存儲陣列結(jié)構(gòu)的透視圖。
圖31是表示具備現(xiàn)有的可變電阻元件的存儲單元的存儲陣列結(jié)構(gòu)例的電路圖。
具體實施例方式
基于附圖對本發(fā)明的半導體存儲裝置及其制造方法的實施方式加以詳細說明。此外，本發(fā)明中示出了下列具體制造方法使用CMR材料(例如PCMOPr0.7Ca0.3MnO3)薄膜作為如上所述的在低電壓脈沖作用下電阻值發(fā)生2個數(shù)量級變化的可變電阻元件，用控制流過該可變電阻元件的電流的電流控制元件構(gòu)成存儲單元及存儲陣列，針對該存儲單元、存儲陣列執(zhí)行寫入動作、讀出動作或重置動作。
本發(fā)明的存儲單元使用薄膜材料PCMO等作為可變電阻元件，構(gòu)成例如NPN結(jié)雙極型晶體管(以下稱為“雙極晶體管”)，作為電流控制元件的選擇晶體管。
圖1中示出了將2×2個本發(fā)明的存儲單元Mc配置為矩陣狀作為存儲陣列的陣列結(jié)構(gòu)的等效電路圖。圖2示出了圖1的存儲單元陣列的概略平面圖。圖17(a)和圖17(b)分別示出了圖2的A-A方向上的概略剖視圖和圖2的B-B方向上的概略剖視圖。另外，圖22中示出了圖1及圖2的存儲陣列結(jié)構(gòu)的透視圖。
如圖1所示，存儲單元Mc由可變電阻元件Rc的一端與雙極晶體管Qc的發(fā)射極或集電極之一(圖1中是集電極)連接而成。另外，存儲陣列結(jié)構(gòu)為同一列的各存儲單元Mc的雙極晶體管Qc的發(fā)射極或集電極的另外一個(圖1中是發(fā)射極)連接到在列方向上延伸的公共源極線S1、S2，同一行的各存儲單元Mc的雙極晶體管Qc的基極連接到在行方向上延伸的公共字線W1、W2，同一列的各存儲單元Mc的可變電阻元件Rc的另外一端連接到在列方向上延伸的公共位線B1、B2。
在圖2的概略平面圖中，各位線B1、B2的下方形成了源極線S1、S2(未圖示)。另外，可變電阻元件PCMO的下方形成了雙極晶體管(未圖示)。
進一步詳細地說明，如圖22所示，在用作半導體襯底的例如p型硅襯底100a上配置n型硅的源極線105，進而，垂直于源極線105配置p型硅的字線106b，進而，通過在源極線105與字線106b的交叉位置處的正上方配置n型硅的電極(集電極)107b，構(gòu)成雙極晶體管作為電流控制元件，與該雙極晶體管串聯(lián)配置可變電阻元件113，經(jīng)由觸點116從可變電阻元件113引出位線117，由此形成存儲陣列。即，在源極線105與字線106b的交叉位置處，形成了雙極晶體管Qc的發(fā)射極，在字線106b與源極線105的交叉位置處，形成了雙極晶體管Qc的基極，該交叉位置處的源極線105與字線106b的接觸面形成了雙極晶體管的基極·發(fā)射極結(jié)部。
這樣，通過在垂直方向上制作在字線W1、W2與位線B1、B2的各交點處由雙極晶體管Qc及可變電阻元件Rc的串聯(lián)電路構(gòu)成的存儲單元Mc，可以大幅度提高精細化。
此外，雖然沒有圖示出來，各字線W1、W2中，選擇為執(zhí)行規(guī)定的存儲動作(后述的寫入動作、重置動作、讀出動作等)而選擇出來的存儲單元上連接的字線，為施加規(guī)定的存儲動作所必需的電壓，將行解碼器及字線驅(qū)動電路連接；各位線B1、B2中，選擇為執(zhí)行上述規(guī)定的存儲動作而選擇出來的存儲單元上連接的位線，為施加規(guī)定的存儲動作所必需的電壓，將列解碼器及位線驅(qū)動電路連接。進而，為了經(jīng)由所選擇的位線讀取所選擇的存儲單元的數(shù)據(jù)，設置讀取電路，構(gòu)成本發(fā)明的半導體存儲裝置。此外，行解碼器及字線驅(qū)動電路、列解碼器及位線驅(qū)動電路、以及讀取電路可以使用一般的非易失性半導體存儲裝置所用的已知電路來構(gòu)成，省略其詳細說明。
接著針對上述結(jié)構(gòu)的存儲陣列的各個存儲動作進行說明。以下，針對例如數(shù)據(jù)寫入前的可變電阻元件Rc的電阻值約為1MΩ的高電阻、為使可變電阻元件Rc的電阻值變化而向可變電阻元件Rc施加的必要的電位差為1.8V左右的情況加以說明。
(寫入動作)參照圖1說明向本發(fā)明的存儲單元中的寫入動作(通過降低存儲單元Mc的可變電阻元件Rc的電阻值進行數(shù)據(jù)寫入的情況下)。該存儲陣列在非有源(預充電狀態(tài))時，向全位線施加0V(GND電平)、向全字線施加0V、向全源極線施加0V電壓。
所選擇的存儲單元Mc內(nèi)的可變電阻元件Rc上連接的位線B2上，施加例如5V電壓。其他的全部位線B1上施加0V電壓。另外，雙極晶體管Qc的發(fā)射極所對應的源極線S2上施加0V電壓。進而，要訪問的存儲單元Mc的雙極晶體管Qc的基極上連接的字線W2上，通過施加例如0.5V電壓，發(fā)射結(jié)基極結(jié)呈正向偏壓狀態(tài)，基極集電極結(jié)呈反向偏壓狀態(tài)。即，借助于由字線W2施加的振幅比較小的信號(基極電流)而產(chǎn)生放大信號(集電極電流)。其結(jié)果是，在發(fā)射極-集電極之間的內(nèi)部電阻產(chǎn)生3V的電壓降的情況下，電流從可變電阻元件Rc一側(cè)流向選擇晶體管Qc一側(cè)，可變電阻元件Rc的兩端能夠產(chǎn)生2V的電位差。即，可變電阻元件Rc的電阻值從大約1MΩ下降為數(shù)百Ω。另外，源極線S1及非選擇存儲單元上連接的字線W1上施加0V電壓，將選擇晶體管置為不導通狀態(tài)。通過這一系列動作，僅對選擇存儲單元Mc實施寫入。
如上所述，通過設定各個電位，就能夠抑制對與選擇存儲單元Mc毗鄰的存儲單元的誤寫入(寫入干擾)。
(重置動作其一)該存儲陣列在非有源(預充電狀態(tài))時，與寫入動作相同，向全位線施加0V(GND電平)、向全字線施加0V、向全源極線施加0V電壓。為重置被選擇的存儲單元Mc的可變電阻元件Rc的電阻值，與選擇的存儲單元Mc的可變電阻元件Rc相連接的位線B2上施加例如0V電壓。其他的全部位線B1上也施加5V電壓。另外，雙極晶體管Qc的發(fā)射極所對應的源極線S2及非選擇源極線S1上施加5V電壓。進而，要訪問的存儲單元Mc的雙極晶體管Qc的基極上連接的字線W2上，通過施加例如0.5V電壓，對于寫入動作的電壓施加狀態(tài)，發(fā)射極與集電極呈相調(diào)換的偏壓狀態(tài)。其結(jié)果是，由發(fā)射極-集電極之間的內(nèi)部電阻產(chǎn)生3V的電壓降的情況下，電流從選擇晶體管一側(cè)流向可變電阻元件Rc一側(cè)，可變電阻元件Rc的兩端能夠產(chǎn)生極性與寫入時相反的2V電位差。即，可變電阻元件Rc的電阻值從數(shù)百Ω上升到大約1MΩ。另外，非選擇存儲單元上連接的字線W1上施加0V電壓，將選擇晶體管置為不導通狀態(tài)。通過這一系列動作，僅對選擇存儲單元Mc執(zhí)行寫入數(shù)據(jù)的重置動作。
(重置動作其二)該存儲陣列在非有源(預充電狀態(tài))時，與寫入動作相同，向全位線施加0V(GND電平)、向全字線施加0V、向全源極線施加0V電壓。為重置被選擇的字線W2上連接的多個存儲單元的可變電阻元件Rc的電阻值，與選擇的存儲單元的可變電阻元件Rc相連接的位線B2上施加例如0V電壓。其他的全部位線B1上也施加0V電壓。另外，雙極晶體管Qc的發(fā)射極所對應的源極線S1及S2處于OPEN狀態(tài)，進而，通過在字線W2上施加例如5V電壓，基極集電極間的結(jié)呈正向偏壓狀態(tài)。其結(jié)果是，電流從選擇晶體管Qc一側(cè)流向可變電阻元件Rc一側(cè)，可變電阻元件Rc的兩端能夠產(chǎn)生極性與寫入時相反的2V(含2V)以上的電位差。即，可變電阻元件Rc的電阻值從數(shù)百Ω上升到大約1MΩ。另外，非選擇存儲單元上連接的字線W1上施加0V電壓，將選擇晶體管置為不導通狀態(tài)。通過這一系列動作，對被選擇的字線W2上連接的多個存儲單元實施重置動作。
另外，被選擇的字線W2上連接的多個存儲單元之中，初始(重置)狀態(tài)的大約1MΩ高電阻元件中沒有電流流動；有選擇地處于寫入狀態(tài)的數(shù)百Ω的低電阻元件中有電流流動，達到了執(zhí)行重置動作的效果。另外，通過將位線B1置為5V，位線B1上連接的存儲單元成為非選擇狀態(tài)，有可能執(zhí)行僅對選擇存儲單元Mc的位單位的重置動作。
此外，在重置動作中，電流主要在低電阻元件中流動，可以降低功耗。另外，由于能夠?qū)崿F(xiàn)可同時進行重置動作的存儲單元區(qū)塊的大容量化，因而提高了重置動作的速度。
(讀出動作)該存儲陣列在非有源(預充電狀態(tài))時，與寫入動作相同，向全位線施加0V(GND電平)、向全字線施加0V、向全源極線施加0V電壓。
接著，向連接到選擇存儲單元Mc的源極線S2施加0V電壓，向位線B2施加例如3V電壓。僅向選擇存儲單元Mc的選擇晶體管Qc的基極所連接的字線W2施加0.05V電壓，此時，選擇存儲單元Mc的可變電阻元件Rc兩端只產(chǎn)生約1～1.5V左右的電位差，電阻值不變。
另外，其他全部字線上自預充電狀態(tài)持續(xù)施加0V電壓。另外，除連接到選擇存儲單元Mc的位線B2之外的其他全部位線上提供0V電壓。由此，非選擇存儲單元的可變電阻元件Rc的兩端不產(chǎn)生電位差，電阻值不變。
其結(jié)果是，形成了從位線B2穿過選擇存儲單元Mc流向源極線S2的電流通路，讀出動作得到執(zhí)行。此時，流有與可變電阻元件Rc的電阻值相對應的電流，因此能夠判斷信息“1”或“0”。即，識別出存儲單元Mc中積累的數(shù)據(jù)是“1”還是“0”，讀出動作得到執(zhí)行。
另外，存儲單元Mc的電流通路中，可變電阻元件Rc的電阻相對于電流通路的總電阻所占的比例越大，讀出性能越高。
此外，列解碼器與行解碼器(未圖示)生成對存儲單元進行選擇的信號，因此它們位于存儲陣列的外圍。列解碼器與位線相連，行解碼器與字線相連。另外，位線B1、B2用于讀出存儲單元中所存儲的信息，經(jīng)由存儲單元、位線，連接到讀出電路。此外，讀出電路位于存儲單元陣列的外圍。
接著，基于
本發(fā)明的半導體存儲裝置的制造方法以及按照該方法制作的半導體存儲裝置的實施方式。
<第1實施方式>
用圖3～圖17說明后述的由外延硅膜構(gòu)成其第2半導體層及第3半導體層的半導體存儲裝置的實施方式。此外，各圖(a)表示圖2所述的存儲單元陣列的平面圖的A-A剖視圖，各圖(b)表示B-B剖視圖。
首先，作為半導體襯底，例如p型硅襯底100的表面堆積例如10～100nm的氧化硅膜101成為掩模層，接著，堆積50～500nm的氮化硅膜102，將借助于公知的光刻技術構(gòu)圖的第1抗蝕掩模(resistmask)001用作掩模(參照圖3)，通過反應性離子蝕刻依次蝕刻氮化硅膜102、氧化硅膜101。
接著，以條狀構(gòu)圖的氮化硅膜102a、氧化硅膜101a作為掩模，在p型硅襯底100上形成具有100nm～1000nm深的條狀溝部的p型硅襯底100a(參照圖4)。此時，也可以用抗蝕掩模001作掩模形成上述溝部。
接著，通過CMP(化學機械研磨)等將例如氧化硅膜103平坦地埋入上述溝部，作為構(gòu)成元件分離區(qū)域的絕緣膜(參照圖5)。接著，在p型硅襯底100a及氧化硅膜103的表面堆積1μm～10μm左右的例如p型外延硅(epitaxial silicon)層104。此時，外延硅的雜質(zhì)體積濃度最好是1015～1018/cm3左右的低濃度(參照圖6)。
接著，通過例如離子注入法，在埋設于p型硅襯底100a溝部的氧化硅膜103之間，形成由n型硅的雜質(zhì)層構(gòu)成的第1半導體層(相當于源極線和選擇晶體管的發(fā)射極)105。此時，n型的第1半導體層105的雜質(zhì)體積濃度最好是1016～1020/cm3左右。另外，在第1半導體層105的上方，同樣通過離子注入法等，形成p型硅的雜質(zhì)層的第2半導體層(構(gòu)圖后成為字線和選擇晶體管的基極)106以及n型硅的雜質(zhì)層的第3半導體層(構(gòu)圖后成為選擇晶體管的集電極)107(參照圖7)。此時，p型的第2半導體層106的雜質(zhì)體積濃度最好是1016～1019/cm3左右，n型的第3半導體層107的雜質(zhì)體積濃度最好是1016～1020/cm3左右。這些第1至第3半導體層105、106、107的雜質(zhì)濃度分布(profile)只要根據(jù)情況針對存儲單元的雙極晶體管的目的電壓規(guī)格設定為最優(yōu)分布，可以不限導入順序。此外，第3半導體層107的膜厚由于后述的通過自匹配的可變電阻元件膜113的堆積處理需要進行回蝕刻，所以最終膜厚變薄。因此，第3半導體層107的最初膜厚應不低于在最終膜厚上加上可變電阻元件膜113的最終膜厚后所得膜厚。不過，第3半導體層107的雜質(zhì)分布(profile)對應最終膜厚即可。
接著，在外延硅表面堆積例如100～1000nm的氮化硅膜108成為掩膜層，將借助于公知的光刻技術構(gòu)圖的第2抗蝕掩模002用作掩膜(參照圖8)，通過反應性離子蝕刻將氮化硅膜108蝕刻為條狀(參照圖9)。
接著，以條狀構(gòu)圖的氮化硅膜108a作為掩膜，將由外延層構(gòu)成的第3半導體層107的一部分進行有選擇的蝕刻，形成條狀溝部(參照圖10，蝕刻后成為第3半導體層107a)。蝕刻量設定為大于等于第3半導體層107的厚度(深度方向)。接著，將借助于公知的光刻技術構(gòu)圖的第3抗蝕掩模003用作掩膜(參照圖11)，通過反應性離子蝕刻有選擇地蝕刻氮化硅膜108a(參照圖12)。其結(jié)果是，形成了位于后來形成的字線與源極線的各個交叉位置的上方的島狀的氮化硅膜108a。
接著，將通過第2、第3抗蝕掩模構(gòu)圖為島狀的氮化硅膜108b用作掩膜，將由外延層構(gòu)成的第2半導體層106和第一次構(gòu)圖后的第3半導體層107a的一部分有選擇地蝕刻，形成第3半導體層107b、第2半導體層106b(參照圖13)。蝕刻量設定為大于等于第3半導體層107的厚度(深度方向)。該結(jié)果是，第2半導體層106b以條狀構(gòu)圖后形成字線，其上部的第3半導體層107b則形成與氮化硅膜108b相同的島狀圖案的雙極晶體管的集電極。
接著，在有選擇地去掉氮化硅膜108b后，在溝部(構(gòu)圖后的第2半導體層106b與第3半導體層107b的周圍)埋設絕緣膜111(參照圖14)。或者，在該溝部埋設絕緣膜111后有選擇地去掉氮化硅膜108b。
接著，僅對構(gòu)圖后的第3半導體層107b進行有選擇的回蝕刻(etchback)，在未被蝕刻的絕緣膜111之間形成孔107c(間隙部)(參照圖15)。接著，將薄膜材料PCMO等作為可變電阻元件膜113堆積到絕緣膜111和孔107c內(nèi)，然后，僅對可變電阻元件膜113進行有選擇的回蝕刻，從而在孔107c內(nèi)的第3半導體層107b上通過自匹配調(diào)整位置并構(gòu)圖最終形成可變電阻元件膜113(參照圖16)。
接著，借助于公知的技術，在構(gòu)圖后的可變電阻元件膜113上部的孔107c內(nèi)，通過自匹配填充觸點116，同時形成金屬配線(相當于位線)117(參照圖17)。此外，觸點116及金屬配線117使用相同材料，也可以僅以金屬配線形成觸點116的填充。進而，通過控制回蝕刻使得可變電阻元件膜113的回蝕刻與絕緣膜111的表面高度大致相同，也可以省略觸點。
<第2實施方式>
用圖18～圖21說明第2半導體層的一部分是由多結(jié)晶硅膜構(gòu)成的半導體存儲裝置的實施方式。此外，各圖(a)表示圖2所述的存儲單元陣列的平面圖的A-A剖視圖，各圖(b)表示B-B剖視圖。直到將例如氧化硅膜103作為絕緣膜埋入由抗蝕掩模001形成的溝部的工序(參照圖3～圖5)為止，以上述第1實施方式為準。
接著，在p型硅襯底100a及氧化硅膜103的表面堆積100nm～5μm左右的例如多結(jié)晶硅膜109(參照圖18)。接著，在多結(jié)晶硅膜109的表面堆積100nm～5μm左右的例如p型外延硅層110(參照圖19)。接著，通過例如離子注入法，在埋設于p型硅襯底100a溝部的氧化硅膜103之間，形成n型的雜質(zhì)層的第1半導體層(相當于源極線和選擇晶體管的發(fā)射極)105。此時，n型硅的第1半導體層105的雜質(zhì)體積濃度最好是1016～1020/cm3左右。另外，在第1半導體層105的上方，同樣通過離子注入法等，形成p型硅的雜質(zhì)層的第2半導體層(構(gòu)圖后成為字線和選擇晶體管的基極)。注入到多結(jié)晶硅膜109之中的p型雜質(zhì)的擴散速度高達單結(jié)晶硅膜的2～100倍，第2半導體層由多結(jié)晶硅膜109上形成的p型雜質(zhì)層106和Si襯底100a內(nèi)形成的p型雜質(zhì)層112及外延硅層110內(nèi)形成的p型雜質(zhì)層114構(gòu)成(參照圖20)。具體來說，雜質(zhì)層112及雜質(zhì)層114通過從多結(jié)晶硅膜109向單結(jié)晶硅膜之中的擴散而形成，與多結(jié)晶硅膜109保持著一定距離。即，以多結(jié)晶硅膜109的膜厚設定了第2半導體層的厚度(字線的厚度及選擇晶體管的基極寬度)。此時，p型雜質(zhì)層106的雜質(zhì)體積濃度最好是1016～1019/cm3左右。
接著，同樣通過離子注入法等，形成n型硅的雜質(zhì)層的第3半導體層(構(gòu)圖后成為選擇晶體管的集電極)107。此時，n型的第3半導體層107的雜質(zhì)體積濃度最好是1016～1020/cm3左右。這些第1至第3半導體層105、106、107的雜質(zhì)濃度分布只要根據(jù)情況針對存儲單元的雙極晶體管的目的電壓規(guī)格設定為最優(yōu)分步，可以不限導入順序。p型雜質(zhì)層112與n型的第1半導體層105的結(jié)部(發(fā)射極-基極結(jié)部)及p型雜質(zhì)層114與n型的第3半導體層107的結(jié)部(集電極-基極結(jié)部)是在單結(jié)晶硅膜內(nèi)形成的，因此結(jié)漏電流得到抑制。
導入雜質(zhì)之后的工序參照上述第1實施方式的相同工序(參照圖8～圖17)。圖21中表示形成金屬配線(位線)之后的剖視圖(對應上述第1實施方式的圖17)。
<第3實施方式>
下面說明不依賴于自匹配而形成可變電阻元件膜113的實施方式。本實施方式中，到構(gòu)圖后的第2半導體層106b與第3半導體層107b的周圍埋設絕緣膜111的工序為止，基本上與第1實施方式相同。不過，本實施方式中，與第1實施方式不同，由于不存在構(gòu)圖后的第3半導體層107b的回蝕刻，所以第3半導體層107b的最初膜厚比第1實施方式薄，其厚度差為該回蝕刻的厚度。
埋設絕緣膜111并去掉氮化硅膜108b之后，在絕緣膜111和第3半導體層107b的表面，堆積薄膜材料PCMO等作為可變電阻元件膜113，借助于公知的光刻技術構(gòu)圖的第4抗蝕掩模用作掩模，通過反應性離子蝕刻，對可變電阻元件膜113蝕刻從而在第3半導體層107b的上部形成島狀的可變電阻元件(參照圖23)。接著，例如，在周圍埋設氧化硅膜115作為可變電阻元件之間的絕緣膜(參照圖24)。接著，借助于公知的技術，在構(gòu)圖后的可變電阻元件膜113上部形成金屬配線(相當于位線)117(參照圖25)。
在上述各實施方式中，也可以在單結(jié)晶硅中形成第2半導體層106及第3半導體層107，而不是外延硅層104。進而，在上述各實施方式中，說明了以雙極晶體管構(gòu)成各存儲單元的選擇晶體管的情況，但也可以以MOSFET構(gòu)成。
進而，以上針對使用鈣鈦礦型(perovskites)結(jié)構(gòu)的薄膜材料作為本發(fā)明的存儲單元的可變電阻元件材料的情況進行了說明；本發(fā)明也適用于使用了以別的可變電阻元件材料形成的可變電阻元件的存儲單元。
另外，為簡化說明，在圖1中使用了2×2陣列來說明將本發(fā)明的存儲單元配置成矩陣狀存儲陣列，但是存儲陣列并不限定于特定的大小。
如上述所詳細說明，本發(fā)明中，通過自匹配地將使用鈣鈦礦型結(jié)構(gòu)的薄膜材料作為可變電阻元件的存儲元件與選擇晶體管串聯(lián)連接構(gòu)成存儲單元，將該存儲單元配置為矩陣狀以構(gòu)成存儲陣列，通過向字線、位線、源極線分別設定上述各電位，作為非易失性半導體存儲裝置，能夠以隨機訪問(1位單位的動作)進行寫入動作、重置動作、讀出動作。另外，通過向各控制線(字線等)施加電壓的模式，能夠?qū)崿F(xiàn)字線單位的頁消除。特別是，通過以雙極晶體管構(gòu)成選擇晶體管，易于實現(xiàn)存儲單元的串聯(lián)結(jié)構(gòu)。
另外，能夠提供可在低電壓下工作、并且可高度集成化的存儲單元及使用該存儲單元的半導體存儲裝置。另外，在訪問存儲單元時，由于采用的電路結(jié)構(gòu)能防止出現(xiàn)流向相鄰存儲單元的漏電流，因此成為一種高可靠性的有用的存儲裝置。進而，寫入動作、重置動作、讀出動作能夠高速執(zhí)行。
另外，在以雙極晶體管構(gòu)成的選擇晶體管的字線，即第2半導體層是由多結(jié)晶硅膜構(gòu)成時，能夠以該多結(jié)晶硅膜的膜厚來設定基極寬度，易于實現(xiàn)選擇晶體管的元件設計。
雖然以適合的實施方式對本發(fā)明進行了說明，但在不偏離本發(fā)明的精神及范圍的前提下，本領域的技術人員可以作出各種修改和替換。本發(fā)明應當以下列權(quán)利要求為準。
權(quán)利要求
1.一種半導體存儲裝置的存儲單元，具備由可變電阻元件及可對流向上述可變電阻元件的電流進行雙向控制的由雙極晶體管構(gòu)成的選擇晶體管。
2.如權(quán)利要求1所述的半導體存儲裝置的存儲單元，上述可變電阻元件通過自匹配調(diào)整位置并連接到上述選擇晶體管的一個電極。
3.一種半導體存儲裝置，將由可變電阻元件的一端與雙極晶體管的發(fā)射極或集電極之一連接所構(gòu)成的存儲單元分別在行方向和列方向排列為多個矩陣，同一列的上述各存儲單元的上述雙極晶體管的發(fā)射極或集電極的另一個連接到在列方向上延伸的公共源極線，同一行的上述各存儲單元的上述雙極晶體管的基極連接到在行方向上延伸的公共字線，同一列的上述各存儲單元的上述可變電阻元件的另外一端連接到在列方向上延伸的公共位線，由此構(gòu)成的存儲陣列配置于半導體襯底上，形成所述半導體存儲裝置。
4.如權(quán)利要求3所述的半導體存儲裝置，上述源極線作為條狀的p型或n型半導體層形成在上述半導體襯底上，上述字線作為與上述源極線導電類型不同的條狀半導體層形成在上述源極線上部，上述源極線與上述字線的交叉位置處的上述源極線與上述字線的接觸面上，形成了上述各存儲單元的上述雙極晶體管的基極發(fā)射極結(jié)或者基極集電極結(jié)。
5.如權(quán)利要求4所述的半導體存儲裝置，上述各存儲單元的上述可變電阻元件的一端所連接的上述雙極晶體管的發(fā)射極或集電極之一是用與上述源極線導電類型相同的半導體層形成在上述源極線與上述字線的各交叉位置處的上述字線的上部，上述各存儲單元的上述可變電阻元件形成于上述源極線與上述字線的各交叉位置處的上述可變電阻元件的一端所連接的上述雙極晶體管的發(fā)射極或集電極之一的上部，上述位線形成于上述可變電阻元件的上部。
6.如權(quán)利要求5所述的半導體存儲裝置，上述各存儲單元的上述可變電阻元件通過自匹配形成于上述源極線與上述字線的各交叉位置處的上述可變電阻元件的一端所連接的上述雙極晶體管的發(fā)射極或集電極之一的上部，上述位線形成于上述可變電阻元件的上部。
7.如權(quán)利要求5所述的半導體存儲裝置，上述位線具備通過自匹配與上述可變電阻元件電連接的觸點從而與上述可變電阻元件相連。
8.一種半導體存儲裝置，具備由可變電阻元件及由可對流向上述可變電阻元件的電流進行雙向控制的選擇晶體管構(gòu)成的存儲單元，上述可變電阻元件通過自匹配調(diào)整位置連接到上述選擇晶體管的一個電極。
9.一種半導體存儲裝置，具備由可變電阻元件及由可對流向上述可變電阻元件的電流進行雙向控制的選擇晶體管構(gòu)成的存儲單元，電連接上述可變電阻元件與金屬配線的觸點通過自匹配調(diào)整位置連接到上述可變電阻元件。
10.如權(quán)利要求8所述的半導體存儲裝置，電連接上述可變電阻元件與金屬配線的觸點通過自匹配調(diào)整位置連接到上述可變電阻元件。
11.如權(quán)利要求8所述的半導體存儲裝置，上述選擇晶體管的各個電極與上述可變電阻元件垂直于半導體襯底面層疊。
12.如權(quán)利要求9所述的半導體存儲裝置，上述選擇晶體管的各個電極與上述可變電阻元件垂直于半導體襯底面層疊。
13.如權(quán)利要求3所述的半導體存儲裝置，上述可變電阻元件是電阻值借助于電壓施加發(fā)生可逆變化的存儲元件。
14.如權(quán)利要求8所述的半導體存儲裝置，上述可變電阻元件是電阻值借助于電壓施加發(fā)生可逆變化的存儲元件。
15.如權(quán)利要求9所述的半導體存儲裝置，上述可變電阻元件是電阻值借助于電壓施加發(fā)生可逆變化的存儲元件。
16.如權(quán)利要求3所述的半導體存儲裝置，上述可變電阻元件的材料是含錳的鈣鈦礦型結(jié)構(gòu)的氧化物。
17.如權(quán)利要求8所述的半導體存儲裝置，上述可變電阻元件的材料是含錳的鈣鈦礦型結(jié)構(gòu)氧化物。
18.如權(quán)利要求9所述的半導體存儲裝置，上述可變電阻元件的材料是含錳的鈣鈦礦型結(jié)構(gòu)的氧化物。
19.如權(quán)利要求3所述的半導體存儲裝置的制造方法，包含在上述半導體襯底上形成元件分離區(qū)域的工序；在上述元件分離區(qū)域之間，形成第1半導體層作為上述源極線的工序；在上述第1半導體層和上述元件分離區(qū)域的上部，堆積第2半導體層和第3半導體層的工序，第2半導體層的一部分成為上述字線，第3半導體層的一部分成為與上述可變電阻元件的一端相連接的上述雙極晶體管的發(fā)射極或集電極之一；構(gòu)圖上述第3半導體層的一部分的工序；構(gòu)圖上述第3半導體層的其它部分與上述第2半導體層的工序；在上述2次構(gòu)圖后的上述第3半導體層的上部，形成上述可變電阻元件的工序。
20.如權(quán)利要求19所述的半導體存儲裝置的制造方法，上述第2半導體層的至少一部分是多結(jié)晶硅膜。
21.如權(quán)利要求19所述的半導體存儲裝置的制造方法，上述第2半導體層的上層部分及上述第3半導體層是外延硅膜。
22.如權(quán)利要求19所述的半導體存儲裝置的制造方法，上述第2半導體層及上述第3半導體層是外延硅膜。
23.如權(quán)利要求19所述的半導體存儲裝置的制造方法，具備在堆積上述第1半導體層、上述第2半導體層、以及上述第3半導體層后，通過注入雜質(zhì)離子，向上述各半導體層中導入雜質(zhì)的工序。
24.如權(quán)利要求19所述的半導體存儲裝置的制造方法，用第1光致抗蝕掩模決定上述源極線的圖案，用第2光致抗蝕掩模決定上述字線的圖案，用上述第2光致抗蝕掩模與第3光致抗蝕掩模決定與上述可變電阻元件的一端相連的上述雙極晶體管的發(fā)射極或集電極之一的圖案。
25.如權(quán)利要求19所述的半導體存儲裝置的制造方法，通過將上述2次構(gòu)圖后的上述第3半導體層進行回蝕刻，相對于該第3半導體層周圍所形成的絕緣膜，形成間隙部分，在上述間隙部分內(nèi)堆積上述可變電阻元件，將上述可變電阻元件與上述第3半導體層自匹配連接。
26.如權(quán)利要求25所述的半導體存儲裝置的制造方法，使堆積于上述間隙部分內(nèi)的上述可變電阻元件上面位于比通過回蝕刻形成于上述第3半導體層周圍的絕緣膜的上面更下方的位置。
全文摘要
將由可變電阻元件(Rc)的一端與雙極晶體管(Qc)的發(fā)射極或集電極之一通過自匹配連接所構(gòu)成的存儲單元(Mc)分別在行方向和列方向排列為多個矩陣，同一列的各存儲單元的雙極晶體管(Qc)的發(fā)射極或集電極中的另外一個連接到在列方向上延伸的公共源極線(S1、S2)，同一行的各存儲單元的雙極晶體管(Qc)的基極連接到在行方向上延伸的公共字線(W1、W2)，同一列的各存儲單元的可變電阻元件(Rc)的另外一端連接到在列方向上延伸的公共位線(B1、B2)，由此構(gòu)成的存儲陣列配置于半導體襯底上。
文檔編號G11C13/00GK1649158SQ20051000682
公開日2005年8月3日 申請日期2005年1月28日 優(yōu)先權(quán)日2004年1月28日
發(fā)明者橫山敬, 谷上拓司 申請人:夏普株式會社