專利名稱：非易失性半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及閃速存儲(chǔ)器等非易失性半導(dǎo)體存儲(chǔ)器件，更詳細(xì)地說，涉及成為非易失性半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)單元在讀出時(shí)、或者寫入或擦除的檢驗(yàn)時(shí)的基準(zhǔn)的基準(zhǔn)單元的結(jié)構(gòu)。
背景技術(shù)：
在半導(dǎo)體存儲(chǔ)器件中，為了讀出其存儲(chǔ)單元的存儲(chǔ)狀態(tài)，利用了各種各樣的手法?，F(xiàn)舉例說明作為非易失性半導(dǎo)體存儲(chǔ)器件這一的閃速存儲(chǔ)器。閃速存儲(chǔ)器的各存儲(chǔ)單元系配備浮置柵結(jié)構(gòu)的存儲(chǔ)晶體管而被構(gòu)成，根據(jù)注入到各存儲(chǔ)單元的浮置柵中的電荷(電子)的存儲(chǔ)量而存儲(chǔ)信息。具體地說，在電子大量注入到浮置柵中的狀態(tài)下，在溝道區(qū)難以形成反型層，因此存儲(chǔ)單元的閾值電壓增高(定義為寫入狀態(tài))。另一方面，在從浮置柵釋放電子的狀態(tài)中，在溝道區(qū)容易形成反型層，該存儲(chǔ)單元的閾值電壓降低(定義為擦除狀態(tài))。為了高速判定所選擇的存儲(chǔ)單元的狀態(tài)是上述寫入狀態(tài)還是上述擦除狀態(tài)，需要準(zhǔn)備具有在寫入狀態(tài)與擦除狀態(tài)的中間的閾值電壓的基準(zhǔn)存儲(chǔ)單元，并將該狀態(tài)輸入到差動(dòng)輸入型讀出放大電路中。
另外，在各存儲(chǔ)單元中能夠存儲(chǔ)多值數(shù)據(jù)(例如4值數(shù)據(jù))的閃速存儲(chǔ)器的情況下，根據(jù)蓄積在浮置柵上的電荷量，存在圖4所示的4個(gè)存儲(chǔ)狀態(tài)。
電荷量最少的狀態(tài)是“11”，對(duì)應(yīng)于擦除狀態(tài)。由于從該“11”狀態(tài)轉(zhuǎn)移到“10”、“01”、“00”中的任何一個(gè)存儲(chǔ)狀態(tài)，故稱向存儲(chǔ)單元的浮置柵中注入電荷的工作為寫入工作。
寫入工作僅僅在使浮置柵的電荷增加的方向上才是可能的，例如，為了使?fàn)顟B(tài)從“01”狀態(tài)變?yōu)椤?0”狀態(tài)，需要進(jìn)行一次擦除工作使之成為“11”狀態(tài)后，再寫入成“10”狀態(tài)。這里，寫入工作能夠以存儲(chǔ)單元為單位進(jìn)行，擦除工作則對(duì)多個(gè)存儲(chǔ)單元成批進(jìn)行。
參照?qǐng)D1說明閃速存儲(chǔ)器的一般的寫入工作。當(dāng)向閃速存儲(chǔ)器進(jìn)行寫入工作時(shí)，在第1周期中，通過I/O極板22指定寫入指令，通過地址極板1指定寫入對(duì)象的存儲(chǔ)單元的地址。所輸入的指令用指令譯碼器23解釋，當(dāng)所輸入的指令是寫入指令的情況下，在第2周期中將從I/O極板22輸入的數(shù)據(jù)(寫入數(shù)據(jù))傳輸?shù)娇刂齐娐?3中，以便從地址極板1寫入到所輸入的地址上。
所寫入的存儲(chǔ)單元的地址通過地址多路轉(zhuǎn)換器3，用主行譯碼器4及主列譯碼器8進(jìn)行譯碼，可同時(shí)選擇多個(gè)(例如8個(gè))閃速單元。
為了提高閃速單元的閾值電壓，將使存儲(chǔ)單元晶體管的源為0V、對(duì)柵和漏施加高電壓后所發(fā)生的溝道熱電子注入到浮置柵中。
是對(duì)所選擇的存儲(chǔ)單元進(jìn)行寫入，還是寫入成哪個(gè)存儲(chǔ)狀態(tài)，以寫入數(shù)據(jù)為基礎(chǔ)由在寫入電路12中所生成的脈沖圖形決定。
通過主行譯碼器4對(duì)存儲(chǔ)單元的柵施加從數(shù)字-模擬變換電路(D2A)輸出的電壓，該電壓是將用激勵(lì)電路14升壓了的例如12V的高電壓、按照進(jìn)行寫入的存儲(chǔ)狀態(tài)(閾值電壓)而分壓后的電壓。從D2A16究竟輸出幾V的電壓，由來自控制電路13的控制信號(hào)決定。
在所選擇的存儲(chǔ)單元內(nèi)，通過寫入電路12、主列譯碼器8，在恒定時(shí)間內(nèi)僅僅對(duì)要寫入的存儲(chǔ)單元的漏施加例如5V的電壓(寫入脈沖)。通過對(duì)未寫入的單元的漏施加0V電壓，使之不進(jìn)行電荷注入，以防止閾值電壓的變化(即寫入)。
寫入脈沖施加后，究竟是否達(dá)到所希望的閾值電壓，可用讀出放大器9與用基準(zhǔn)列譯碼器7及基準(zhǔn)行譯碼器5所選擇的基準(zhǔn)陣列11的基準(zhǔn)存儲(chǔ)單元的閾值電壓進(jìn)行比較來檢驗(yàn)。該檢驗(yàn)工作雖然是讀出工作的一種，但是是以確保讀出時(shí)的工作裕量為目的而進(jìn)行的。因此，在晶片測(cè)試時(shí)，通過將檢驗(yàn)時(shí)所使用的基準(zhǔn)單元的閾值電壓設(shè)定為與讀出時(shí)所使用的基準(zhǔn)單元閾值電壓不同的電壓，來確保該工作裕量。
現(xiàn)參照?qǐng)D1說明檢驗(yàn)工作。由于存儲(chǔ)單元的選擇與寫入時(shí)相同，故將其省略。檢驗(yàn)工作時(shí)，將存儲(chǔ)單元的源設(shè)定為0V、將漏設(shè)定為低電壓(例如1V)、將柵設(shè)定為讀出電壓(例如6V)來進(jìn)行。該電壓設(shè)定對(duì)主存儲(chǔ)器陣列10的存儲(chǔ)單元、基準(zhǔn)陣列11的基準(zhǔn)存儲(chǔ)單元是共同的，用激勵(lì)電路14升壓了的電壓再用D2A16分壓后得到的電壓，通過主高電壓開關(guān)電路17施加在主存儲(chǔ)器陣列10上，通過基準(zhǔn)高電壓開關(guān)電路18施加在基準(zhǔn)陣列11上。
在寫入工作后的存儲(chǔ)單元的閾值電壓比基準(zhǔn)單元的閾值電壓低的情況下，從讀出放大器9例如將信號(hào)電平“1”(寫入未完)送入寫入電路12，再次施加寫入脈沖。脈沖施加后，再次成為檢驗(yàn)工作狀態(tài)，直到讀出放大器9的輸出成為信號(hào)電平“0”(寫入結(jié)束)為止，一直施加寫入脈沖。
現(xiàn)參照?qǐng)D4說明通過檢驗(yàn)工作確保讀出裕量的情況。例如，在希望寫入數(shù)據(jù)“01”的情況下，在檢驗(yàn)工作中，使用設(shè)定于閾值電壓PV2的基準(zhǔn)存儲(chǔ)單元。如至此說明過的那樣，由于直到超過基準(zhǔn)存儲(chǔ)單元的閾值電壓為止一直進(jìn)行寫入，寫入結(jié)束后的存儲(chǔ)單元的閾值電壓必定超過閾值電壓PV2。
由于數(shù)據(jù)“01”的讀出是使用圖4的被設(shè)定為閾值電壓M的基準(zhǔn)單元進(jìn)行的，在讀出對(duì)象存儲(chǔ)單元與基準(zhǔn)存儲(chǔ)單元(閾值電壓M)之間，得到最低(PV2-M)的閾值電壓差。一般來說，向讀出放大器輸入的2個(gè)存儲(chǔ)單元的閾值電壓差越大，越能夠高速而且穩(wěn)定地讀出。也就是說，閾值電壓差(PV2-M)越大，讀出裕量就越增加。
因此，迄今為了確保足夠的讀出裕量，分類為通常的讀出用的閾值電壓和檢驗(yàn)工作用的閾值電壓，而且，準(zhǔn)備了與多值存儲(chǔ)相對(duì)應(yīng)、按寫入狀態(tài)不同獨(dú)立地設(shè)定的多個(gè)基準(zhǔn)存儲(chǔ)單元。例如，參照特開昭59-104796號(hào)公報(bào)、特開2002-100192號(hào)公報(bào)。
多個(gè)基準(zhǔn)存儲(chǔ)單元的各種閾值電壓的設(shè)定，使用測(cè)試儀在測(cè)試時(shí)進(jìn)行，而如圖8所示，在讀出用基準(zhǔn)存儲(chǔ)單元(Cell A)和檢驗(yàn)用基準(zhǔn)存儲(chǔ)單元(Cell B)的閾值電壓設(shè)定因測(cè)試儀的誤差而偏離的情況下，考慮比所設(shè)定的閾值電壓差小的情況。具體地說，在檢驗(yàn)用基準(zhǔn)存儲(chǔ)單元的閾值電壓向負(fù)方向偏離，讀出用基準(zhǔn)存儲(chǔ)單元的閾值電壓向正方向偏離的情況下，閾值電壓差變得比設(shè)定值小。如果在產(chǎn)生這樣的偏離情況下，就存在讀出時(shí)的工作裕量變小的問題。
由于非易失性半導(dǎo)體存儲(chǔ)器件與大容量化的要求對(duì)應(yīng)，存儲(chǔ)單元存在多值化的趨勢(shì)，而為了判定多個(gè)存儲(chǔ)電平，需要配備具備了多種閾值電壓的基準(zhǔn)存儲(chǔ)單元。也就是說，需要增加基準(zhǔn)存儲(chǔ)單元和與之相隨的電平讀出電路。
另外，在現(xiàn)有的非易失性半導(dǎo)體存儲(chǔ)器件中的上述測(cè)試時(shí)的基準(zhǔn)存儲(chǔ)單元的閾值電壓的設(shè)定(稱為「微調(diào)」)中，存在下述問題。由于通過大容量化、多值化等，非易失性半導(dǎo)體存儲(chǔ)器件的基準(zhǔn)存儲(chǔ)單元數(shù)目增加，成為微調(diào)對(duì)象的基準(zhǔn)存儲(chǔ)單元數(shù)目也隨之增加，另外，由于隨著多值化而要求基準(zhǔn)存儲(chǔ)單元的微調(diào)高精度化，故基準(zhǔn)單元越是增加，另外，越是將微調(diào)步驟更細(xì)分以進(jìn)行高精度化，微調(diào)的時(shí)間就越加長(zhǎng)，因而成為降低生產(chǎn)效率的重要原因。
發(fā)明內(nèi)容
本發(fā)明是鑒于上述問題而進(jìn)行的，其目的在于解決起因于上述基準(zhǔn)存儲(chǔ)單元微調(diào)的問題，提供能夠?qū)?yīng)于多值化、能夠進(jìn)行高速而且穩(wěn)定地讀出工作的半導(dǎo)體存儲(chǔ)器件。
用于達(dá)到上述目的的本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的第1特征在于它是配備了將多個(gè)具有非易失性存儲(chǔ)元件的存儲(chǔ)單元排列而成的主存儲(chǔ)器陣列；具有上述非易失性存儲(chǔ)元件的1個(gè)或者多個(gè)基準(zhǔn)存儲(chǔ)單元；從上述主存儲(chǔ)器陣列中選擇特定的上述存儲(chǔ)單元的地址選擇電路；對(duì)用上述地址選擇電路所選擇的選擇存儲(chǔ)單元和上述基準(zhǔn)存儲(chǔ)單元施加規(guī)定的電應(yīng)力，使之流過與各自的存儲(chǔ)狀態(tài)對(duì)應(yīng)的電流，比較流過上述選擇存儲(chǔ)單元與上述基準(zhǔn)存儲(chǔ)單元的上述各電流，讀出存儲(chǔ)在上述選擇存儲(chǔ)單元中的數(shù)據(jù)的讀出電路；以及對(duì)用上述地址選擇電路所選擇的選擇存儲(chǔ)單元寫入數(shù)據(jù)的寫入電路的非易失性半導(dǎo)體存儲(chǔ)器件，上述讀出電路在通常的讀出時(shí)和用于寫入檢驗(yàn)的讀出時(shí)，共同利用設(shè)定于相同存儲(chǔ)狀態(tài)的上述基準(zhǔn)存儲(chǔ)單元，在用于寫入檢驗(yàn)的讀出時(shí)，當(dāng)對(duì)上述寫入存儲(chǔ)單元和上述基準(zhǔn)存儲(chǔ)單元施加上述規(guī)定的電應(yīng)力時(shí)，將對(duì)上述基準(zhǔn)存儲(chǔ)單元的施加條件設(shè)定為，與上述通常的讀出時(shí)的施加條件相比，使上述存儲(chǔ)狀態(tài)向?qū)懭霠顟B(tài)方向移動(dòng)。
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件在第1特征中，更具體地說，上述非易失性存儲(chǔ)元件是閾值電壓隨存儲(chǔ)狀態(tài)而變化的FET結(jié)構(gòu)的非易失性存儲(chǔ)晶體管，上述讀出電路在上述通常讀出時(shí)，對(duì)上述選擇存儲(chǔ)單元和上述基準(zhǔn)存儲(chǔ)單元的各自的上述非易失性存儲(chǔ)晶體管的柵施加同一電平的電壓，在用于上述寫入檢驗(yàn)的讀出時(shí)，對(duì)上述寫入存儲(chǔ)單元和上述基準(zhǔn)存儲(chǔ)單元的各自的上述非易失性存儲(chǔ)晶體管的柵施加不同電平的電壓。進(jìn)而，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件被構(gòu)成為，上述基準(zhǔn)存儲(chǔ)單元的上述非易失性存儲(chǔ)晶體管的閾值電壓能夠在測(cè)試時(shí)調(diào)整。
按照具備了上述第1特征的本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件，首先，讀出電路在通常的讀出時(shí)和用于寫入檢驗(yàn)的讀出時(shí)(檢驗(yàn)時(shí))，由于共同利用設(shè)定于相同存儲(chǔ)狀態(tài)的基準(zhǔn)存儲(chǔ)單元，能夠減少基準(zhǔn)存儲(chǔ)單元的數(shù)目。進(jìn)而，由于用在檢驗(yàn)時(shí)施加于基準(zhǔn)存儲(chǔ)單元的電應(yīng)力之差實(shí)現(xiàn)通常的讀出時(shí)和檢驗(yàn)時(shí)的實(shí)質(zhì)性的閾值電壓差，還由于基準(zhǔn)存儲(chǔ)單元的閾值電壓設(shè)定時(shí)的誤差在通常的讀出時(shí)和檢驗(yàn)時(shí)相等地出現(xiàn)，故沒有閾值電壓差因閾值電壓設(shè)定時(shí)的誤差而變窄、讀出裕量降低的情況。其結(jié)果是，可以提供能夠?qū)?yīng)于多值化、高速而且穩(wěn)定地進(jìn)行讀出工作的非易失性半導(dǎo)體存儲(chǔ)器件。
進(jìn)而，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的第2特征在于施加于上述寫入存儲(chǔ)單元和上述基準(zhǔn)存儲(chǔ)單元的上述非易失性存儲(chǔ)晶體管的柵上的各電壓通過對(duì)相同的內(nèi)部電壓分壓而生成。
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件除上述第2特征之外，其特征在于發(fā)生上述內(nèi)部電壓的電路具有上述非易失性存儲(chǔ)晶體管，通過調(diào)整該非易失性存儲(chǔ)晶體管的閾值電壓，能夠調(diào)整上述內(nèi)部電壓的電壓電平，進(jìn)而，其特征在于發(fā)生上述內(nèi)部電壓的電路的上述非易失性存儲(chǔ)晶體管的閾值電壓被構(gòu)成為能夠在測(cè)試時(shí)調(diào)整。
另外，按照具備了上述第2特征的本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件，在寫入檢驗(yàn)(Verify)時(shí)，施加于寫入存儲(chǔ)單元和基準(zhǔn)存儲(chǔ)單元的各自的非易失性存儲(chǔ)晶體管的柵上的電壓電平的變動(dòng)由于成為其基礎(chǔ)的內(nèi)部電壓是共同的，因而其變動(dòng)呈現(xiàn)在相同的方向上。因此，因基準(zhǔn)存儲(chǔ)單元的柵電壓變動(dòng)引起的閾值電壓的變動(dòng)與寫入存儲(chǔ)單元同樣的閾值電壓的變動(dòng)相抵，保證了寫入存儲(chǔ)單元和基準(zhǔn)存儲(chǔ)單元的閾值電壓差的正確比較。另外，由于被構(gòu)成為內(nèi)部電壓電平能夠用非易失性存儲(chǔ)晶體管的閾值電壓調(diào)整，故能夠補(bǔ)償因制造分散性引起的內(nèi)部電壓電平的變動(dòng)，而且，能夠以較少的調(diào)整次數(shù)，對(duì)多個(gè)基準(zhǔn)存儲(chǔ)單元共同地提供高精度的閾值電壓差。
進(jìn)而本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件除上述任一特征外，其第3特征在于上述存儲(chǔ)單元能夠存儲(chǔ)3值以上的數(shù)據(jù)，對(duì)一個(gè)選擇存儲(chǔ)單元，設(shè)置多個(gè)與3值以上的存儲(chǔ)狀態(tài)數(shù)對(duì)應(yīng)的上述基準(zhǔn)存儲(chǔ)單元。
按照具備了上述第3特征的本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件，能夠?qū)⑸鲜龅?及第2特征的非易失性半導(dǎo)體存儲(chǔ)器件的作用效果應(yīng)用于多值存儲(chǔ)，能夠提供能夠高速而且穩(wěn)定地進(jìn)行讀出工作的多值存儲(chǔ)的非易失性半導(dǎo)體存儲(chǔ)器件。
圖1是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的一個(gè)實(shí)施例或者現(xiàn)有的閃速存儲(chǔ)器的概略結(jié)構(gòu)的方框圖。
圖2是示意性地表示現(xiàn)有的閃速存儲(chǔ)器的基準(zhǔn)陣列的結(jié)構(gòu)與外圍電路的關(guān)系的方框圖。
圖3是示意性地表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的一個(gè)實(shí)施例中的基準(zhǔn)陣列的結(jié)構(gòu)與外圍電路的關(guān)系的方框圖。
圖4是4值的閃速存儲(chǔ)單元的閾值電壓分布特性與檢驗(yàn)電壓的關(guān)系的說明圖。
圖5是本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件中4值的閃速存儲(chǔ)單元的閾值電壓分布特性與檢驗(yàn)電壓的關(guān)系的說明圖。
圖6是示意性地表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的一個(gè)實(shí)施例中的與讀出工作或者檢驗(yàn)工作相關(guān)聯(lián)的主要電路的方框圖。
圖7是表示發(fā)生施加于本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件的一個(gè)實(shí)施例中的選擇存儲(chǔ)單元的柵上的主柵電壓與施加于基準(zhǔn)存儲(chǔ)單元的柵上的基準(zhǔn)柵電壓的電路概略的電路圖。
圖8是現(xiàn)有的閃速存儲(chǔ)器的閾值電壓設(shè)定(微調(diào))方面的問題的說明圖。
圖9是本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件中的閾值電壓設(shè)定(微調(diào))方面的優(yōu)點(diǎn)的說明圖。
具體實(shí)施例方式
參照
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件(以下，稱為「本發(fā)明器件」)的一個(gè)實(shí)施例。
本發(fā)明器件在器件整體上的功能塊結(jié)構(gòu)與現(xiàn)有的一般的閃速存儲(chǔ)器同樣，是圖1所示的結(jié)構(gòu)。
如圖1所示，本發(fā)明器件配備下述各部而構(gòu)成地址極板1、地址緩沖器2、地址多路轉(zhuǎn)換器3、主行譯碼器4、基準(zhǔn)行譯碼器5、基準(zhǔn)列譯碼器7、主列譯碼器8、讀出放大器9、主存儲(chǔ)器陣列10、基準(zhǔn)陣列11、寫入電路12、控制電路13、激勵(lì)電路14、讀出激勵(lì)電路15、數(shù)字-模擬變換電路(D2A)16、主高電壓開關(guān)電路17、基準(zhǔn)高電壓開關(guān)電路18、第1讀出數(shù)據(jù)閂鎖電路19、第2讀出數(shù)據(jù)閂鎖電路20、輸入輸出緩沖器21、I/O極板22、指令譯碼器23等。此外，還有圖中雖然沒有表示，但必需的控制信號(hào)(寫入啟動(dòng)信號(hào)、芯片啟動(dòng)信號(hào)、輸出啟動(dòng)信號(hào)等)另行通過各自的輸入極板及輸入緩沖器供給各部分。
主存儲(chǔ)器陣列10將具有非易失性存儲(chǔ)元件的存儲(chǔ)單元在行方向及列方向上排列多個(gè)呈陣列狀而構(gòu)成，基準(zhǔn)陣列11將具有相同非易失性存儲(chǔ)元件的基準(zhǔn)存儲(chǔ)單元同樣地排列多個(gè)而構(gòu)成。在本實(shí)施例中，設(shè)想主存儲(chǔ)器陣列10及基準(zhǔn)陣列11內(nèi)的各存儲(chǔ)單元配備浮置柵型FET結(jié)構(gòu)的閃速存儲(chǔ)晶體管作為非易失性存儲(chǔ)元件以構(gòu)成閃速存儲(chǔ)單元的情況。因此，存儲(chǔ)單元由蓄積于浮置柵的電子的多少設(shè)定其存儲(chǔ)狀態(tài)，該存儲(chǔ)狀態(tài)顯現(xiàn)出與存儲(chǔ)晶體管的閾值電壓之差。
以下，簡(jiǎn)單說明各功能塊。地址極板1是輸入來自外部的地址信號(hào)的端子，地址緩沖器2緩沖處理從地址極板1輸入的地址信號(hào)并將其變換成內(nèi)部信號(hào)電平。地址多路轉(zhuǎn)換器3具有轉(zhuǎn)換來自外部的地址信號(hào)與各種工作模式中在內(nèi)部電路中所使用的內(nèi)部地址信號(hào)的功能，并將轉(zhuǎn)換后的地址信號(hào)供給各種譯碼器。
主行譯碼器4沿行方向選擇主存儲(chǔ)器陣列10內(nèi)的存儲(chǔ)單元，基準(zhǔn)行譯碼器5沿行方向選擇基準(zhǔn)陣列11內(nèi)的基準(zhǔn)存儲(chǔ)單元。另外，主列譯碼器譯碼器8沿列方向選擇主存儲(chǔ)器陣列10內(nèi)的存儲(chǔ)單元，基準(zhǔn)列譯碼器7沿列方向選擇基準(zhǔn)陣列11內(nèi)的基準(zhǔn)存儲(chǔ)單元。各譯碼器在各工作模式中(讀出、寫入、擦除)，對(duì)主存儲(chǔ)器陣列10內(nèi)的存儲(chǔ)單元和基準(zhǔn)陣列11內(nèi)的基準(zhǔn)存儲(chǔ)單元的各部(柵、漏等)供給規(guī)定的電壓。因此，發(fā)揮了作為通常的讀出工作、寫入檢驗(yàn)工作、擦除檢驗(yàn)工作中的讀出電路的一部分的功能。
讀出放大器9是比較通過主行譯碼器4和主列譯碼器8所選擇的主存儲(chǔ)器陣列10內(nèi)的選擇存儲(chǔ)單元的閾值電壓，與通過基準(zhǔn)行譯碼器5和基準(zhǔn)列譯碼器7所選擇的基準(zhǔn)陣列11內(nèi)的基準(zhǔn)存儲(chǔ)單元的閾值電壓、讀出被寫入選擇存儲(chǔ)單元的數(shù)據(jù)的電路，用眾所周知的電路構(gòu)成。具體的選擇存儲(chǔ)單元和基準(zhǔn)存儲(chǔ)單元的閾值電壓的比較由對(duì)選擇存儲(chǔ)單元和所選擇的基準(zhǔn)存儲(chǔ)單元兩方的柵、源、漏分別施加相同的偏置電壓，將由閾值電壓之差引起的漏電流之差變換成電壓差，用讀出放大器9將該電壓差進(jìn)行差動(dòng)放大而實(shí)現(xiàn)。此外，在本實(shí)施例中，讀出放大器9在作為通常讀出時(shí)的讀出電路而使用的同時(shí)，也作為寫入檢驗(yàn)時(shí)及擦除檢驗(yàn)時(shí)的讀出電路而使用。
寫入電路12是用于進(jìn)行與通過I/O極板22輸入選擇存儲(chǔ)單元的寫入數(shù)據(jù)對(duì)應(yīng)的數(shù)據(jù)寫入的電路。這與現(xiàn)有的電路結(jié)構(gòu)相同。
控制電路13是用于以規(guī)定的算法執(zhí)行伴隨寫入工作及擦除工作的伴有寫入脈沖和擦除脈沖的施加的寫入處理及擦除處理和檢驗(yàn)其后的寫入狀態(tài)和擦除狀態(tài)的檢驗(yàn)處理的控制電路。具體地說，用狀態(tài)機(jī)等電路結(jié)構(gòu)實(shí)現(xiàn)。因此，控制電路13作為寫入檢驗(yàn)電路及擦除檢驗(yàn)電路的一部分而發(fā)揮功能。
激勵(lì)電路14是用于從外部供給的電源電壓在內(nèi)部發(fā)生寫入及擦除工作所需的高電壓的升壓電路。另外，讀出激勵(lì)電路15是用于從外部供給的電源電壓發(fā)生讀出工作所需的內(nèi)部電源電壓的升壓電路。為了電源電壓的低電壓化及內(nèi)部電源電壓的穩(wěn)定化，這是必要的。數(shù)字-模擬變換電路(D2A)16是將用激勵(lì)電路14所生成的內(nèi)部高電壓，根據(jù)來自控制電路13的控制信號(hào)，降壓成必要的電壓電平進(jìn)行供給的電路。
主高電壓開關(guān)電路17是用于將從D2A16或者讀出激勵(lì)電路15供給的電壓中，選擇與各種存儲(chǔ)器工作相應(yīng)的適當(dāng)電壓供給主存儲(chǔ)器陣列10的電壓選擇電路?；鶞?zhǔn)高電壓開關(guān)電路18用于將從D2A16或者讀出激勵(lì)電路15供給的電壓中，選擇與各種存儲(chǔ)器工作相應(yīng)的適當(dāng)電壓供給基準(zhǔn)陣列的電壓選擇電路。
第1讀出數(shù)據(jù)閂鎖電路19和第2讀出數(shù)據(jù)閂鎖電路20是暫時(shí)保存用讀出放大器9所讀出的多位數(shù)據(jù)的電路。在數(shù)據(jù)寬度寬的情況下，能夠一分為二串行輸出。
輸入輸出緩沖器21將第1讀出數(shù)據(jù)閂鎖電路19和第2讀出數(shù)據(jù)閂鎖電路20的輸出通過I/O極板22以規(guī)定的輸出電平對(duì)外部輸出，同時(shí)，通過I/O極板22接受從外部輸入的寫入數(shù)據(jù)和其他的指令輸入的電路。I/O極板22是與外部進(jìn)行數(shù)據(jù)輸入輸出的端子。
指令譯碼器23是將通過輸入輸出緩沖器21所輸入的指令譯碼，輸出到控制電路的電路。這里，作為指令，假想是在一般的閃速存儲(chǔ)器中所使用的指令體系，但指令不限定于特定的指令體系。
接著，參照?qǐng)D2～圖5說明作為本發(fā)明器件的特征的基準(zhǔn)陣列11的結(jié)構(gòu)。首先，圖2是示意性地表示現(xiàn)有的基準(zhǔn)陣列11與其外圍電路的關(guān)系圖，圖4表示包含在現(xiàn)有的基準(zhǔn)陣列11中的基準(zhǔn)存儲(chǔ)單元的種類。另一方面，圖3是示意性地表示本發(fā)明器件的基準(zhǔn)陣列11與其外圍電路的關(guān)系圖，圖5表示包含在本發(fā)明器件的基準(zhǔn)陣列11中的基準(zhǔn)存儲(chǔ)單元的種類。
在假想各存儲(chǔ)單元存儲(chǔ)4值數(shù)據(jù)的4值存儲(chǔ)器的情況下，迄今至少準(zhǔn)備了7類基準(zhǔn)存儲(chǔ)單元。也就是說，作為通常讀出用，準(zhǔn)備了閾值電壓為L(zhǎng)、M、H的3類。各閾值電壓L、M、H被分別設(shè)定于“11”狀態(tài)(擦除狀態(tài))的閾值電壓分布的上限值與“10”狀態(tài)的閾值電壓分布的下限值的中間值、“10”狀態(tài)的閾值電壓分布的上限值與“01”狀態(tài)的閾值電壓分布的下限值的中間值、“01”狀態(tài)的閾值電壓分布的上限值與“00”狀態(tài)的閾值電壓分布的下限值的中間值。進(jìn)而，現(xiàn)有的基準(zhǔn)存儲(chǔ)單元作為寫入檢驗(yàn)用，準(zhǔn)備了閾值電壓為PV1、PV2、PV3的3類。各閾值電壓PV1、PV2、PV3被分別設(shè)定于“ 10”狀態(tài)的閾值電壓分布的下限值、“01”狀態(tài)的閾值電壓分布的下限值、“00”狀態(tài)的閾值電壓分布的下限值。另外，現(xiàn)有的基準(zhǔn)存儲(chǔ)單元作為擦除檢驗(yàn)用，準(zhǔn)備了閾值電壓為EV的1類。閾值電壓EV被設(shè)定于“11”狀態(tài)(擦除狀態(tài))的閾值電壓分布的上限值。
與此相反，在本發(fā)明器件的基準(zhǔn)陣列11中，僅僅準(zhǔn)備通常讀出用的閾值電壓為L(zhǎng)、M、H的3類，省略了各檢驗(yàn)用的基準(zhǔn)存儲(chǔ)單元。
在通常的讀出時(shí)，由于現(xiàn)有的閃速存儲(chǔ)器和本發(fā)明器件也使用相同的基準(zhǔn)存儲(chǔ)單元，其工作步驟也相同，故其詳細(xì)的說明就從略了。
以下，在寫入檢驗(yàn)時(shí)，使用通常讀出用的閾值電壓為L(zhǎng)、M、H的基準(zhǔn)存儲(chǔ)單元，說明進(jìn)行讀出的步驟。首先，當(dāng)寫入脈沖的施加結(jié)束時(shí)，用基準(zhǔn)列譯碼器7及基準(zhǔn)行譯碼器5選擇與寫入數(shù)據(jù)相應(yīng)的基準(zhǔn)存儲(chǔ)單元。例如，在數(shù)據(jù)“01”的寫入中，選擇閾值電壓M的基準(zhǔn)存儲(chǔ)單元，另一方面，用主行譯碼器4和主列譯碼器8選擇寫入對(duì)象的選擇存儲(chǔ)單元。通常，為了對(duì)寫入對(duì)象的多個(gè)存儲(chǔ)單元同時(shí)進(jìn)行寫入處理，在檢驗(yàn)也同時(shí)進(jìn)行的情況下，使用相同數(shù)目的讀出放大器9和相同數(shù)目的基準(zhǔn)存儲(chǔ)單元。在以下的說明中，以一個(gè)選擇存儲(chǔ)單元作為對(duì)象進(jìn)行說明。
如圖6所示，在選擇寫入對(duì)象的選擇存儲(chǔ)單元和閾值電壓M的基準(zhǔn)存儲(chǔ)單元的情況下，通過主行譯碼器4對(duì)選擇存儲(chǔ)單元的柵施加主柵電壓Vmwl，通過基準(zhǔn)行譯碼器5對(duì)各基準(zhǔn)存儲(chǔ)單元的柵施加基準(zhǔn)柵電壓Vrwl。如圖7所示，各柵電壓Vmwl、Vrwl將用激勵(lì)電路14生成的內(nèi)部電壓(高電壓)供給D2A16，用由電阻梯形電路構(gòu)成的分壓電路將該內(nèi)部電壓分壓生成。通過各梯形電阻，能夠依靠來自控制電路13的選擇信號(hào)選擇例如10mV刻度的電壓。這里，主柵電壓Vmwl被設(shè)定為比基準(zhǔn)柵電壓Vrwl高一個(gè)閾值電壓差(PV2-M)。由于流過選擇存儲(chǔ)單元及基準(zhǔn)存儲(chǔ)單元的漏電流由柵電壓與閾值電壓之差決定，使基準(zhǔn)柵電壓Vrwl低一個(gè)閾值電壓差(PV2-M)，如果假定使基準(zhǔn)柵電壓Vrwl與主柵電壓Vmwl上升相同電壓，則基準(zhǔn)存儲(chǔ)單元的閾值電壓看上去增高，變得與PV2等價(jià)。據(jù)此，在寫入檢驗(yàn)中，在選擇存儲(chǔ)單元的閾值電壓不滿PV2的情況下，在讀出放大器9中輸出成為“1”，被判定為寫入未結(jié)束，選擇存儲(chǔ)單元的閾值電壓成為PV2以上，直到讀出放大器9的輸出成為“0”為止，繼續(xù)進(jìn)行再次寫入脈沖的施加。
這里，簡(jiǎn)單地說明讀出放大器9的工作。如圖7所示，流過選擇存儲(chǔ)單元及基準(zhǔn)存儲(chǔ)單元的漏電流通過由讀出電壓發(fā)生電路25所發(fā)生的規(guī)定的讀出電壓經(jīng)例如用N溝道MOSFET構(gòu)成的負(fù)載電路降壓成規(guī)定的偏置電壓，再經(jīng)主列譯碼器8及基準(zhǔn)列譯碼器7等施加于各存儲(chǔ)單元的漏上，而從讀出電壓發(fā)生電路24供給。另外，由于從讀出電壓發(fā)生電路24供給的各漏電流通過負(fù)載電路25變換成電壓，因各存儲(chǔ)單元的閾值電壓差引起的漏電流之差在讀出放大器9的各輸入節(jié)點(diǎn)上變換成電壓差。據(jù)此，通過使用電壓差動(dòng)輸入型的讀出放大器，能夠比較并判定選擇存儲(chǔ)單元及基準(zhǔn)存儲(chǔ)單元。
如上所述，在本發(fā)明器件中，不用準(zhǔn)備寫入檢驗(yàn)用的基準(zhǔn)存儲(chǔ)單元，通過調(diào)整基準(zhǔn)柵電壓Vrwl，能夠與現(xiàn)有同樣地控制寫入存儲(chǔ)單元的閾值電壓分布。另外，如以下說明的那樣，與現(xiàn)有的相比，提高了讀出工作裕量。
接著，簡(jiǎn)單說明在本發(fā)明器件中，提高讀出工作裕量這一點(diǎn)。如現(xiàn)有的那樣，當(dāng)使用寫入檢驗(yàn)用的基準(zhǔn)存儲(chǔ)單元的情況下，如圖8所示，當(dāng)讀出用基準(zhǔn)存儲(chǔ)單元(Cell A)和檢驗(yàn)用基準(zhǔn)存儲(chǔ)單元(Cell B)的閾值電壓設(shè)定成為互相相反的方向時(shí)，閾值電壓差變窄，讀出工作裕量降低，此事正如已經(jīng)說明的那樣。在本發(fā)明器件中，不使用寫入檢驗(yàn)用的基準(zhǔn)存儲(chǔ)單元，只要僅僅調(diào)整讀出用基準(zhǔn)存儲(chǔ)單元(Cell A)的基準(zhǔn)柵電壓Vrwl，讀出用基準(zhǔn)存儲(chǔ)單元(Cell A)的閾值電壓的誤差就如圖9所示，原樣地成為對(duì)檢驗(yàn)時(shí)的基準(zhǔn)存儲(chǔ)單元實(shí)質(zhì)上的閾值電壓的相同方向的誤差而顯現(xiàn)。其結(jié)果是，由于在寫入檢驗(yàn)時(shí)閾值電壓高，即使假定寫入對(duì)象的選擇存儲(chǔ)單元的閾值電壓也增高，由于通常的讀出用的基準(zhǔn)存儲(chǔ)單元的閾值電壓也移動(dòng)相同的高度，還由于維持選擇存儲(chǔ)單元與基準(zhǔn)存儲(chǔ)單元的閾值電壓差，抑制了因通常的讀出用的基準(zhǔn)存儲(chǔ)單元的閾值電壓的設(shè)定誤差引起的讀出工作裕量降低，與現(xiàn)有的相比提高了讀出工作裕量。
接著，說明在擦除檢驗(yàn)時(shí)，通常使用讀出用的閾值電壓為L(zhǎng)的基準(zhǔn)存儲(chǔ)單元，進(jìn)行讀出的步驟。首先，當(dāng)擦除脈沖的施加結(jié)束時(shí)，用基準(zhǔn)列譯碼器7及基準(zhǔn)行譯碼器5選擇閾值電壓L的基準(zhǔn)存儲(chǔ)單元。另一方面，擦除對(duì)象的選擇存儲(chǔ)單元根據(jù)用控制電路13發(fā)生的內(nèi)部地址，用主行譯碼器4和主列譯碼器8從主存儲(chǔ)器陣列10內(nèi)的擦除塊中選擇。通常，由于擦除對(duì)象的存儲(chǔ)單元以塊為單位成批進(jìn)行擦除處理，檢驗(yàn)與讀出放大器9的個(gè)數(shù)對(duì)應(yīng)以數(shù)位單位同時(shí)進(jìn)行處理。在以下的說明中，以一個(gè)選擇存儲(chǔ)單元為對(duì)象進(jìn)行說明。
在選擇擦除對(duì)象的選擇存儲(chǔ)單元和閾值電壓L的基準(zhǔn)存儲(chǔ)單元的情況下，通過主行譯碼器4對(duì)選擇存儲(chǔ)單元的柵施加主柵電壓Vmwl，通過基準(zhǔn)行譯碼器5對(duì)各基準(zhǔn)存儲(chǔ)單元的柵施加基準(zhǔn)柵電壓Vrwle。與寫入檢驗(yàn)時(shí)的不同點(diǎn)在于在寫入檢驗(yàn)時(shí)，主柵電壓Vmwl比基準(zhǔn)柵電壓Vrwl設(shè)定例如高一個(gè)閾值電壓差(PV2-M)，而在擦除檢驗(yàn)時(shí)，主柵電壓Vmwl比基準(zhǔn)柵電壓Vrwle設(shè)定低一個(gè)閾值電壓差(L-EV)。這是由于原來為了確保讀出裕量，將擦除檢驗(yàn)用的基準(zhǔn)存儲(chǔ)單元的閾值電壓EV設(shè)定得比數(shù)據(jù)“10”的讀出用的基準(zhǔn)存儲(chǔ)單元的閾值電壓L低的緣故。主柵電壓Vmwl和基準(zhǔn)柵電壓Vrwle與寫入檢驗(yàn)時(shí)同樣地，將用激勵(lì)電路14生成的內(nèi)部電壓(高電壓)供給D2A16，用由電阻梯形電路構(gòu)成的分壓電路分壓該內(nèi)部電壓而生成。
通常讀出用的閾值電壓為L(zhǎng)、M、H的基準(zhǔn)存儲(chǔ)單元根據(jù)主存儲(chǔ)器陣列10及基準(zhǔn)存儲(chǔ)器陣列11的結(jié)構(gòu)、數(shù)據(jù)寬度、在用某一存儲(chǔ)器陣列塊進(jìn)行通常的讀出工作中有無用其他的存儲(chǔ)器陣列塊進(jìn)行寫入或者擦除工作的雙重工作功能等，準(zhǔn)備多組，而這些閾值電壓的調(diào)整(微調(diào))在測(cè)試時(shí)用測(cè)試儀實(shí)施。因此，基準(zhǔn)陣列11內(nèi)的對(duì)各基準(zhǔn)存儲(chǔ)單元的擦除-寫入工作形成為能夠使用測(cè)試用的電路的結(jié)構(gòu)。由于具體的微調(diào)步驟與現(xiàn)有的閃速存儲(chǔ)器中的通常讀出用的基準(zhǔn)存儲(chǔ)單元的微調(diào)相同，詳細(xì)的說明在此就從略了。
接著，說明本發(fā)明器件的其他實(shí)施例。
(1)在上述實(shí)施例中，就擦除檢驗(yàn)時(shí)也使用通常的讀出用的基準(zhǔn)存儲(chǔ)單元的情況進(jìn)行了說明，在擦除檢驗(yàn)時(shí)，也可以使用專用的擦除檢驗(yàn)用的基準(zhǔn)存儲(chǔ)單元。即使僅僅省略寫入檢驗(yàn)用的基準(zhǔn)存儲(chǔ)單元，也能夠減少基準(zhǔn)存儲(chǔ)單元的個(gè)數(shù)，提高數(shù)據(jù)“10”、“01”、“00”的讀出裕量，發(fā)揮本發(fā)明的效果。
(2)在上述實(shí)施例中，圖1例示的方框結(jié)構(gòu)是一個(gè)例子，但不限于圖1所示的結(jié)構(gòu)。另外，以4值存儲(chǔ)器的情況為例對(duì)本發(fā)明進(jìn)行了說明，每個(gè)存儲(chǔ)單元的存儲(chǔ)狀態(tài)數(shù)不限于4值。
(3)在上述實(shí)施例中，在4值存儲(chǔ)器的情況下，準(zhǔn)備了3類通常讀出用的基準(zhǔn)存儲(chǔ)單元，例如，也可以僅僅準(zhǔn)備1類閾值電壓M的基準(zhǔn)存儲(chǔ)單元，對(duì)其他2類的閾值電壓L、H則通過變更基準(zhǔn)柵電壓Vrwl而生成。
(4)在上述實(shí)施例中，激勵(lì)電路14具有閃速存儲(chǔ)晶體管，通過調(diào)整該閃速存儲(chǔ)晶體管的閾值電壓，被構(gòu)成為能夠調(diào)整供給D2A16的內(nèi)部電壓的電壓電平也是理想的。例如，通過準(zhǔn)備2個(gè)閃速存儲(chǔ)晶體管，以2個(gè)閃速存儲(chǔ)晶體管的閾值電壓差作為基準(zhǔn)電壓，進(jìn)行輸出電壓的調(diào)整那樣地構(gòu)成，也能夠謀求供給D2A16的內(nèi)部電壓的穩(wěn)定。
(5)在上述實(shí)施例中，作為存儲(chǔ)單元假想為閃速存儲(chǔ)單元，但存儲(chǔ)單元不限于此。另外，存儲(chǔ)單元除存儲(chǔ)狀態(tài)的不同除了以存儲(chǔ)晶體管的閾值電壓的不同而呈現(xiàn)出來外，即使是像MRAM、OUM、RRAM等那樣可變電阻元件型的存儲(chǔ)單元，也能夠應(yīng)用同樣的思路。
如以上詳細(xì)說明的那樣，按照本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件，由于能夠使一個(gè)基準(zhǔn)存儲(chǔ)單元發(fā)揮作為具備了多類閾值電壓的基準(zhǔn)存儲(chǔ)單元的功能，能夠?qū)⒁粋€(gè)基準(zhǔn)存儲(chǔ)單元兼用于讀出用和檢驗(yàn)用。另外，也能夠使一個(gè)基準(zhǔn)存儲(chǔ)單元發(fā)揮作為具備了多類讀出用閾值電壓的多類讀出用基準(zhǔn)存儲(chǔ)單元的功能。進(jìn)而，也能夠使一個(gè)基準(zhǔn)存儲(chǔ)單元發(fā)揮作為具備了多類檢驗(yàn)判定電壓的多類檢驗(yàn)用基準(zhǔn)存儲(chǔ)單元的功能。
另外，通過使一個(gè)基準(zhǔn)存儲(chǔ)單元發(fā)揮作為多類讀出或者檢驗(yàn)用基準(zhǔn)存儲(chǔ)單元的功能，能夠減少基準(zhǔn)存儲(chǔ)單元的數(shù)目，另外，由于能夠減少基準(zhǔn)存儲(chǔ)單元的數(shù)目，成為檢驗(yàn)對(duì)象的基準(zhǔn)存儲(chǔ)單元數(shù)目減少，能夠使檢驗(yàn)工序省力。另外，能夠減輕讀出選擇存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)的讀出放大器和基準(zhǔn)存儲(chǔ)單元的布局面積的超額。另外，由于能夠用基準(zhǔn)存儲(chǔ)單元的柵輸入電壓控制閾值電壓，能夠可靠地確保讀出時(shí)的判定電壓和寫入或者擦除時(shí)的判定電壓的余裕電壓，能夠提高非易失性半導(dǎo)體存儲(chǔ)器件的工作穩(wěn)定性、高速化及可靠性。另外，由于減少基準(zhǔn)存儲(chǔ)單元的數(shù)目、而且構(gòu)成為能夠用柵電壓控制基準(zhǔn)存儲(chǔ)單元的閾值電壓，能夠不降低生產(chǎn)效率而高精度地微調(diào)基準(zhǔn)存儲(chǔ)單元的閾值電壓。
雖然用優(yōu)選實(shí)施例對(duì)本發(fā)明進(jìn)行了描述，但顯然可知，在不背離本發(fā)明的宗旨和范圍的情況下，可以作各種修改和變更。因此，本發(fā)明僅僅用所附權(quán)利要求來量度。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于配備將多個(gè)具有非易失性存儲(chǔ)元件的存儲(chǔ)單元排列而成的主存儲(chǔ)器陣列；具有上述非易失性存儲(chǔ)元件的一個(gè)或者多個(gè)基準(zhǔn)存儲(chǔ)單元；從上述主存儲(chǔ)器陣列中選擇特定的上述存儲(chǔ)單元的地址選擇電路；對(duì)用上述地址選擇電路所選擇的選擇存儲(chǔ)單元和上述基準(zhǔn)存儲(chǔ)單元，施加規(guī)定的電應(yīng)力，使之流過與各自的存儲(chǔ)狀態(tài)對(duì)應(yīng)的電流，比較流過上述選擇存儲(chǔ)單元與上述基準(zhǔn)存儲(chǔ)單元的上述各電流，讀出存儲(chǔ)在上述選擇存儲(chǔ)單元中的數(shù)據(jù)的讀出電路；以及對(duì)用上述地址選擇電路所選擇的選擇存儲(chǔ)單元寫入數(shù)據(jù)的寫入電路，上述讀出電路在通常的讀出時(shí)和用于寫入檢驗(yàn)的讀出時(shí)，共同利用設(shè)定于相同存儲(chǔ)狀態(tài)的上述基準(zhǔn)存儲(chǔ)單元，在用于寫入檢驗(yàn)的讀出時(shí)，當(dāng)對(duì)上述寫入存儲(chǔ)單元和上述基準(zhǔn)存儲(chǔ)單元施加上述規(guī)定的電應(yīng)力時(shí)，將對(duì)上述基準(zhǔn)存儲(chǔ)單元的施加條件設(shè)定為，與上述通常的讀出時(shí)的施加條件相比，使上述存儲(chǔ)狀態(tài)向?qū)懭霠顟B(tài)方向移動(dòng)。
2.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于上述非易失性存儲(chǔ)元件是閾值電壓隨存儲(chǔ)狀態(tài)而變化的FET結(jié)構(gòu)的非易失性存儲(chǔ)晶體管，上述讀出電路在上述通常的讀出時(shí)，對(duì)上述選擇存儲(chǔ)單元和上述基準(zhǔn)存儲(chǔ)單元各自的上述非易失性存儲(chǔ)晶體管的柵施加同一電平的電壓，在用于上述寫入檢驗(yàn)的讀出時(shí)，對(duì)上述寫入存儲(chǔ)單元和上述基準(zhǔn)存儲(chǔ)單元各自的上述非易失性存儲(chǔ)晶體管的柵施加不同電平的電壓。
3.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于上述基準(zhǔn)存儲(chǔ)單元的上述非易失性存儲(chǔ)晶體管的閾值電壓能夠在測(cè)試時(shí)調(diào)整。
4.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于施加于上述寫入存儲(chǔ)單元和上述基準(zhǔn)存儲(chǔ)單元的上述非易失性存儲(chǔ)晶體管的柵上的各電壓通過對(duì)相同的內(nèi)部電壓分壓而生成。
5.如權(quán)利要求4所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于發(fā)生上述內(nèi)部電壓的電路具有上述非易失性存儲(chǔ)晶體管，通過調(diào)整該非易失性存儲(chǔ)晶體管的閾值電壓，能夠調(diào)整上述內(nèi)部電壓的電壓電平。
6.如權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于發(fā)生上述內(nèi)部電壓的電路的上述非易失性存儲(chǔ)晶體管的閾值電壓能夠在測(cè)試時(shí)調(diào)整。
7.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于上述存儲(chǔ)單元能夠存儲(chǔ)3值以上的數(shù)據(jù)；上述基準(zhǔn)存儲(chǔ)單元對(duì)一個(gè)選擇存儲(chǔ)單元設(shè)置多個(gè)與3值以上的存儲(chǔ)狀態(tài)數(shù)對(duì)應(yīng)的上述基準(zhǔn)存儲(chǔ)單元。
全文摘要
非易失性半導(dǎo)體存儲(chǔ)器件配備對(duì)選擇存儲(chǔ)單元和基準(zhǔn)單元施加規(guī)定的電壓，使之流過與各自的閾值電壓對(duì)應(yīng)的電流，比較流過選擇存儲(chǔ)單元和基準(zhǔn)單元的各電流，讀出存儲(chǔ)在選擇存儲(chǔ)單元中的數(shù)據(jù)的讀出電路。該讀出電路在通常的讀出時(shí)和用于寫入檢驗(yàn)的讀出時(shí)，共同利用設(shè)定在相同存儲(chǔ)狀態(tài)的基準(zhǔn)單元，在用于寫入檢驗(yàn)的讀出時(shí)，當(dāng)對(duì)選擇存儲(chǔ)單元和基準(zhǔn)單元施加規(guī)定的電壓時(shí)，將對(duì)基準(zhǔn)單元的施加條件設(shè)定為，與通常的讀出時(shí)的施加條件相比，使外觀上的閾值電壓向?qū)懭霠顟B(tài)方向移動(dòng)。
文檔編號(hào)G11C16/34GK1652254SQ20051000787
公開日2005年8月10日 申請(qǐng)日期2005年2月6日 優(yōu)先權(quán)日2004年2月6日
發(fā)明者安西伸介, 森康通 申請(qǐng)人:夏普株式會(huì)社