專利名稱：具有密集成組的存儲柵的與非閃速存儲器及制造工藝的制作方法
技術(shù)領(lǐng)域：
一般來說，本發(fā)明涉及半導(dǎo)體存儲器裝置，更具體地說，涉及與非(NAND)閃速存儲器及其制造工藝。
背景技術(shù)：
通常，非易失性存儲器有幾種形式，包括電氣可編程只讀存儲器(EPROM)，電氣可擦除可編程只讀存儲器(EEPROM)和閃速EEPROM，閃速存儲器廣泛用于在諸如存儲器卡，個人數(shù)字助理(PDA)，移動電話和MP3播放器一類裝置中進行大容量數(shù)據(jù)存儲。這種應(yīng)用要求高密度的、單元尺寸較小和制造成本低的存儲器。
常規(guī)的NOR式疊置柵閃速存儲單元(NOR-type stack-gate flashmemory cell)通常具有一個位線觸點，一個源極區(qū)，一個浮置柵和一個控制柵；該控制柵直接位于該浮置柵上面。單元尺寸較大妨礙將它在非常高密度的數(shù)據(jù)存貯應(yīng)用場合中使用。
如圖1所示和在美國專利4959812和5050125中所詳細說明的那樣，在具有一系列在一條位線和一條源極線之間串聯(lián)的疊置柵閃速存儲單元并只具有一個位線觸點的NAND閃存陣列中，單元尺寸較小。在這個陣列中，多個疊置柵存儲單元21在一條位線擴散(diffusion)22和一個源極擴散23之間串聯(lián)。該單元在N-或P-型硅的襯底26的P阱24中形成。每一個單元具有由導(dǎo)電材料(例如多晶硅)制成的一個浮置柵27，和由導(dǎo)電材料(例如多晶硅或多硅結(jié)構(gòu))制成的一個控制柵28。該控制柵在該浮置柵上面，并與后者垂直對準(zhǔn)。
在該陣列中包括兩個選擇柵29、30，一個在該位線擴散22附近，另一個在該源極擴散23附近。每一行的位線31由一個位線觸點32與該位線擴散連接。在該襯底上，在該疊置柵之間和該疊置柵與該選擇柵之間形成擴散33，作為在存儲單元中的晶體管的源極和漏極區(qū)域。該位線擴散，源極擴散和擴散33用N型摻雜劑摻雜。
為了擦除存儲單元，可將大約20V的正電壓加在該P阱和該控制柵之間。該電壓使電子從該浮置柵隧穿到達該浮置柵下面的溝道區(qū)域。這樣，該浮置柵帶正電，并且該疊置柵單元的閾值電壓為負(fù)。
為了對該存儲單元編程，給該控制柵加偏壓至相對于該P阱為正的大約20V的水平。當(dāng)電子隧穿從溝道區(qū)域到達浮置柵時，該浮置柵帶負(fù)電，并且該疊置柵單元的閾值電壓為正。通過改變疊置柵單元的閾值電壓，當(dāng)在讀操作過程中，零電壓加在該控制柵上時，該疊置柵單元下面的溝道可以為不導(dǎo)電狀態(tài)(邏輯0)或?qū)щ姞顟B(tài)(邏輯1)。
然而，當(dāng)制造工藝進步至非常小的幾何形狀(例如幾十個納米)時，要形成足以進行編程和擦除操作，并保持單元尺寸小的高電壓耦合比很困難。

發(fā)明內(nèi)容
一般來說，本發(fā)明的一個目的是要提供一種新的和改進的半導(dǎo)體器件及其制造工藝。
本發(fā)明的另一個目的是要提供一種半導(dǎo)體器件，以及克服先前技術(shù)的限制和缺點的具有上述特點的工藝。
這些和其他目的可根據(jù)本發(fā)明，通過提供一種存儲單元陣列及其制造工藝來達到，其中存儲單元在位線擴散和公共源極擴散之間成行密集成組。每一個單元具有一個存儲柵和一個電荷選擇柵，而相鄰的單元中的存儲柵是互相自對準(zhǔn)的和/或互相部分重疊的。
在一些實施例中，編程是通過從下面的襯底熱電子注入至電荷儲存柵以在該電荷儲存柵中建立負(fù)電荷來進行的；而在另一些實施例中，則通過從硅襯底熱孔注入至電荷儲存柵以在該電荷儲存柵中建立正電荷來進行的。根據(jù)編程方法的不同，擦除可通過從該電荷儲存柵溝道隧穿至硅襯底或相反(vice verse)來進行的。給該存儲單元陣列加偏壓，使得其中的所有存儲單元可以同時擦除，而編程則是按位可選的。


圖1為具有一系列疊置柵閃速存儲單元的現(xiàn)有技術(shù)的NAND閃速存儲器陣列的橫截面圖；圖2為沿著圖4中的2-2線所取的、包括本發(fā)明的NAND閃速存儲單元陣列的一個實施例的橫截面；圖3為沿著圖4中的2-2線所取的、圖2的實施例的橫截面圖；圖4為圖2的實施例的頂部平面圖；圖5A～5F為表示制造根據(jù)本發(fā)明的圖2的存儲單元陣列的一種工藝的一個實施例的步驟的示意性橫截面圖；圖6和7為表示用于擦除、編程和讀操作的示例性偏壓條件的圖2實施例中的一個小存儲器陣列的電路圖；圖8A～8F、9A～9F和10A～10F為表示制造根據(jù)本發(fā)明的一個NAND閃速存儲單元陣列的一種工藝的另外的實施例的步驟的示意性橫截面圖。
具體實施例方式
如圖2所示，存儲器包括NAND閃存單元36的一個陣列，單元36在襯底41的上部的P型阱39中形成并用N型材料摻雜的位線擴散37和公共源極擴散38之間，排列成行。如后面更充分說明的那樣，在制造單元陣列的優(yōu)選工藝中，將單元形成兩個組36a、36b，其中一個組的單元插入在另一個組的單元之間。然而，應(yīng)當(dāng)了解，陣列可以用其他工藝制造，并且所有的單元可在一個組中形成。
單元具有存儲柵或控制柵42a、42b和電荷儲存柵43a、43b，其中控制柵放置在電荷儲存柵上面，并與后者對準(zhǔn)。在靠近位線擴散的行的末端，形成一個行選擇柵46，同時在其下面有一個無源(未使用的)電荷儲存柵43a。選擇柵部分地與位線擴散重疊，而在與選擇柵相對的行的末端的控制柵42a部分地與源極擴散重疊。
控制柵42和選擇柵46由導(dǎo)電材料(例如摻雜的多晶硅或多硅結(jié)構(gòu)(polycide))制造，而電荷儲存柵由氮化物或氮化物與氧化物的合成物制造。在控制柵和電荷儲存柵之間形成介電薄膜47，并且在電荷儲存柵下面形成柵絕緣體48。介電薄膜可以為純的氧化物或氮化氧化物。
從圖3和圖4可以看出，在單元36的相鄰的行之間的襯底上形成絕緣區(qū)域49，控制柵42a、42b都在與源極擴散平行的方向延伸，并跨過電荷儲存柵和絕緣區(qū)域。位線51放置覆蓋單元行，跨過選擇柵和控制柵，而觸點52在位線和位線擴散之間延伸。這樣，位線與選擇柵，控制柵和公共的源極擴散垂直。
源極擴散連續(xù)地在與行垂直的方向延伸，并被其兩個側(cè)面上的各行中的單元陣列共享。
圖2～4所示的存儲單元陣列可用圖5A～5F所示的工藝制造。在這個工藝中，在一個單晶硅襯底上，氧化物層53依靠熱生長至厚度大約為40～100埃()。在所示的實施例中，單晶硅襯底為形成P型阱39的P型襯底41的形式。另一種工藝是，如果希望的話，可以在P型襯底中形成一個N型阱。在這種情況下，P型阱在N型阱中形成。
在熱氧化物53上形成一個氮化物或氮化物與氧化物合成物制成的電荷儲存層54。然后，在電荷儲存層54上形成另一個介電層56。介電層可以為純氧化物層或氮化氧化物層。電荷儲存層54的厚度約為60～200埃，介電層56的厚度約為30～100埃。
在介電薄膜56上沉積一個多晶硅或多硅結(jié)構(gòu)(多-1)的導(dǎo)電層57。這個層的厚度約為1000～2500埃量級，并且用磷、砷或硼摻雜至大約為1020～1021/cm3的水平。在多一1層上沉積一個厚度約為300～1000埃量級的CVD氧化物或氮化物層58，并且利用層作為掩模，以防止在接著進行的干腐蝕步驟中，多-1材料被腐蝕掉。
在層58上形成一個光刻掩模59，以形成存儲柵和選擇柵。層和多-1層57的沒有掩模的部分被各向異性地腐蝕掉，只留下形成選擇柵46、鄰近源極擴散區(qū)域的存儲柵42和存儲柵42a的多-1的部分。如圖5B所示，隨后介電層56的露出部分，電荷儲存層54的下面部分和介電層53被各向異性地腐蝕掉，以形成電荷儲存柵43a。
又如圖5C所示，在露出的硅襯底以及存儲柵和選擇柵的側(cè)壁上，形成介電層61。這個介電層可以為純的氧化物薄膜或氮化的氧化物薄膜。然后在介電層61上形成可以為純的氧化物薄膜或氮化氧化物薄膜的電荷儲存薄膜62的第二層，并在該電荷儲存薄膜上形成介電薄膜63的另一層。
如圖5D所示，在介電薄膜63上沉積一個多晶硅或多硅結(jié)構(gòu)(多-2)的導(dǎo)電層64，至厚度約為1000～2500埃量級，并用磷、砷或硼摻雜至約為1020～1021/cm3的量級水平。然后，在多-2層64上形成一個光刻掩模66，以構(gòu)成第二組存儲柵。如圖5E所示，多-2層64，介電層63和電荷儲存層62的沒有掩模部分被各向異性地腐蝕掉，以形成第二組存儲柵或控制柵42b。以后，如圖5E和5F所示，將摻雜劑(例如p31或As75)注入襯底的露出部分中、靠近行的相反端的選擇柵46和存儲柵42a的區(qū)域67、68中，形成位線擴散37或源極擴散38。
然后，如圖5F所示，在整個晶片上沉積玻璃材料53(例如磷硅酸鹽玻璃(PSG)或硼磷硅酸鹽玻璃(BPSG))，并腐蝕，以形成位線觸點52的開口。最后，在玻璃上沉積一個金屬層，并構(gòu)圖以形成位線51和位線觸點52。
現(xiàn)參見圖6和圖7說明存儲單元陣列的工作和使用。圖中，在陣列的端子附近，表示了用于擦除(ERS)，編程(PGM)和讀(RD)操作的兩組示例性偏置電壓。在圖6的例子中，選中存儲單元C2n。這個單元位于存儲柵MG02和位線BLn的交點處，并且在圖中將它圈出位置。在陣列中的所有其他存儲單元都未選中。
在圖6所示的偏壓條件下，擦除可用兩種不同的方法進行。在第一種方法中(擦除模式1或ERS1)，存儲柵偏壓0V；選擇柵SG，位線和公共源極浮置；P阱偏壓0～20V。在這種偏壓條件下，產(chǎn)生均勻的溝道隧穿。當(dāng)電荷儲存柵帶更多正電荷時，在本實施例優(yōu)選為大約-1～1V的存儲單元的閾值電壓變得更低。當(dāng)控制柵偏壓大約1.5V時，會造成在電荷儲存柵下面的溝道中產(chǎn)生反型層。因此，在擦除操作后，存儲單元進入導(dǎo)電狀態(tài)(邏輯1)。
在第二種擦除模式中(擦除模式2或ERS2)，存儲柵負(fù)偏壓-5～-10V；選擇柵SG，位線和公共源極浮置；而P阱偏壓5～10V。在這種偏壓條件下，產(chǎn)生均勻的溝道隧穿。當(dāng)電荷儲存柵帶更多正電荷時，在這個實施例優(yōu)選大約為-1～1V的存儲單元的閾值電壓變得更低。當(dāng)控制柵偏壓大約1.5V時，這會造成在電荷儲存柵下面的溝道中產(chǎn)生一個反型層。因此，在擦除操作后，存儲單元進入導(dǎo)電狀態(tài)(邏輯1)。
在編程操作過程中，在選擇的存儲單元C2n的存儲柵MG02上加上8～12V水平的偏壓。在它上面的存儲單元的存儲柵(在這種情況下，為存儲單元C1n的存儲器的MG01)偏壓1～4V。如果選擇的存儲單元為第一個單元C0n則在選擇柵SG偏壓1～4V。在存儲單元C2n的編程過程中，在與選擇的單元C2n相同的位線方向上，將5～10V加在選擇柵SG和其他存儲單元的存儲柵上；將0～1V加在位線上；將0V加在P阱上；并將3～8V加在公共源極上。
在這種偏壓條件下，在公共源極和位線之間的大多數(shù)電壓橫跨在單元C1n和選擇的單元C2n的電荷儲存柵之間的中間溝道區(qū)域上，造成在該區(qū)域中的高電場。另外，由加在存儲柵MG02上的8～12V高電壓，橫跨中間溝道區(qū)域和選擇的單元C2n的電荷儲存柵之間的氧化物建立起一個強的垂直電場。當(dāng)在編程操作過程中，電子從位線流動至公共源極時，電子被橫跨中間溝道區(qū)域的電場加速，并且一些電子被加熱。一些熱的電子被垂直電場加速，使它們克服氧化物的能量壁壘(大約3.1eV)，并注入電荷儲存柵中。
在編程操作結(jié)束時，電荷儲存柵帶負(fù)電荷，并且優(yōu)選為大約2～4V量級的存儲單元的閾值電壓變得更高。這樣，當(dāng)在讀操作過程中，控制柵偏壓大約1.5V時，存儲單元斷開。在編程操作后，存儲單元進入不導(dǎo)電狀態(tài)(邏輯0)。
對于與選擇的單元C2n共享同一個存儲柵MG02的未選擇的存儲單元C2(n-1)和C2(n+1)，位線偏壓3V，它們上面的存儲單元的存儲柵MG01偏壓1～4V，而存儲柵GM02偏壓8～12V。這樣，存儲單元C1(n-1)和C1(n+1)斷開，在單元C2(n-1)和C2(n+1)中不產(chǎn)生中間溝道熱載流子注入。在位線方向上的其他未選擇的存儲單元(例如C0n和C3n)相對于位線偏壓0～1V；相對于存儲柵偏壓5～10V，和相對正好在它們前面的存儲柵偏壓5～10V。這樣，可減少中間溝道的熱載流子注入，并且電荷儲存柵的電荷不變。
在讀模式中，選擇的存儲單元C2n的存儲柵偏壓大約1.5V，公共源極偏壓0V，并將1～3V加至位線上。在位線方向上的未選擇的存儲單元(例如C0n和C3n)，通過在其存儲柵上加5～9V而接通。當(dāng)擦除存儲單元時，因為選擇柵單元的溝道接通和在相同的位線方向上的其他單元也接通，因此讀表示導(dǎo)電狀態(tài)。這樣，利用讀出放大器返回邏輯1。當(dāng)給存儲單元編程時，因為選擇的單元的溝道斷開，因而讀出放大器返回邏輯0，則讀表示不導(dǎo)電狀態(tài)。在未選擇的存儲單元C2(n-1)和C2(n+1)中，位線和公共源極的節(jié)點都偏壓0V。因此在位線和公共源極節(jié)點之間沒有電流。
在圖7的例子中，再次選擇存儲單元C2n。這個單元位于存儲柵MG02和位線BLn的相交處，并且圖中將它圈出位置。在存儲單元陣列中的所有其他存儲單元都未選擇。
如同先前的例子一樣，擦除可用兩種不同的方法進行。在擦除模式1(ERS1)中，存儲柵偏壓10～20V；選擇柵SG，位線和公共源極浮置；而P阱偏壓0V。在擦除模式2(ERS2)中，存儲柵負(fù)偏壓5～10V；選擇柵SG，位線和公共源極浮置；R阱偏壓-5～-10V。在每一組偏壓條件下，均產(chǎn)生均勻的溝道隧穿。當(dāng)電荷儲存柵帶更多負(fù)電荷時，在這個實施例中優(yōu)選大約為2～4V的存儲單元的閾值電壓變得更高。當(dāng)存儲柵偏壓大約1.5V，這會造成在電荷儲存柵下面的溝道斷開。因此，在擦除操作后，存儲單元進入不導(dǎo)電狀態(tài)(邏輯0)。
在編程操作過程中，選擇的存儲單元C2n的存儲柵MG02負(fù)偏壓-5～-10V。在與選擇的單元C2n相同的位線方向上，將5～10V的偏壓加在選擇柵SG和其他存儲單元的存儲柵上；將3～8V的偏壓加在位線上；將0V加在P阱上，并且公共源極浮置。
在這些偏壓條件下，在位線電壓和存儲柵MG02電壓之間的大部分電壓出現(xiàn)在橫跨硅襯底和選擇的單元的電荷儲存柵上，造成在硅襯底和選擇的單元的電荷儲存柵之間產(chǎn)生熱孔注入(hot hole injection)。當(dāng)電荷儲存柵帶更多正電荷時，在這個實施例中優(yōu)選約為-1～1V的存儲單元C2n的閾值電壓變得更低。當(dāng)控制柵上偏壓大約1.5V時，會在電荷儲存柵下面的溝道中形成一個反型層。因此，在編程操作后，存儲單元進入導(dǎo)電狀態(tài)(邏輯1)。
對于與選擇的單元C2n共享同一個存儲柵MG02的未選擇的存儲單元C2(n-1)和C2(n+1)，在位線上的偏壓為0V，而不是3～8V。這樣，橫跨硅襯底和未選擇的存儲單元C2(n-1)和C2(n+1)的電荷儲存柵的壓降較小。因此，可減少熱孔注入并且電荷儲存柵的電荷不變。
在讀模式下，選擇的存儲單元C2n的存儲柵偏壓大約1.5V，公共源極偏壓0V，1～3V加在位線上。在位線方向上的未選擇的存儲單元(例如C0n和C3n)，通過在其存儲柵上加5～9V而接通。當(dāng)擦除存儲單元時，因為選擇的單元的溝道斷開，并且在相同的位線方向的其他單元也斷開，因此讀表示不導(dǎo)電狀態(tài)。這樣，利用讀出放大器返回邏輯0。當(dāng)對存儲單元編程時，因為選擇的單元的溝道接通，因而讀出放大器返回邏輯1，讀表示導(dǎo)電狀態(tài)。在未選擇的存儲單元C2(n-1)和C2(n+1)中，在位線和公共源極節(jié)點上偏壓0V，因此，在位線和公共源極節(jié)點之間沒有電流。
圖8A～8F，圖9A～9F和圖10A～10F表示制造圖2～4所示的存儲單元陣列的工藝的三個另外的實施例。在所有4個實施例中，相同的元件用相同的符號表示。
在圖8A～8F的實施例中，熱氧化物53，電荷儲存層54，介電層56，多-1層57，CVD層58和掩模59全部都使用與圖5A～5F的實施例的相同工藝制造。然而，如圖8B所示，腐蝕不是一直進行至第一陣列存儲柵之間的襯底，腐蝕在電荷儲存層54處停止。
如圖8C所示，在存儲柵和選擇柵的露出的側(cè)壁上形成一個介電層71，并在電荷儲存層54的頂部形成較薄的介電層72。較厚的層71和較薄的層72可以利用不同的氧化作用同樣形成，這時，在多晶硅側(cè)壁上的氧化比在氮化物層54上的氧化快。較厚的層71和較薄的層72還可以利用沉積和回蝕刻(etch back)技術(shù)，在存儲柵和選擇柵的露出的側(cè)壁上形成介電隔片71，并接著再將介電層72沉積在電荷儲存層上而形成。
如圖8D所示，在CVD層58和介電層71、72上形成多-2層64，并在多-2層上形成掩模66，以構(gòu)成第二組存儲柵。如圖8E所示，多-2層、介電層63和電荷儲存層62的未掩膜部分被各向異性地腐蝕掉，以形成第二組存儲柵或控制柵42b。然后，如圖8E和8F所示，注入P31或As75摻雜劑，以形成位線擴散37和源極擴散38，沉積和腐蝕玻璃層53，并且如圖5A～5F的實施例一樣，形成位線51和位線觸點52。
利用圖8A～8F的工藝形成的存儲器陣列與圖2～4的實施例不同，即單一個電荷儲存層54在行中的所有單元的電荷儲存柵。然而，存儲器陣列的工作和使用與上述的相同。
在圖9A～9F的實施例中，氧化物層53，電荷儲存器54，介電層56，多-1層57和CVD層58也是利用與圖5A～5F的實施例相同的工藝制造的；并且在CVD層上形成一個光刻掩模59，以構(gòu)成二組柵中的一組。然而，在這個實施例中，行選擇柵46和靠近公共源極擴散38的存儲柵由多-2材料，而不是多-1材料制成；因此，這些柵不由掩模59構(gòu)成。
將CVD層58，多-1層57，介電層56，電荷儲存層54和氧化物層53未掩膜部分各向異性地腐蝕掉，以形成存儲柵42a和電荷儲存柵43a。然后，如圖9C所示，沉積氧化物層61，電荷儲存層63和介電層63；并如圖9D所示，在介電層63上形成多-2層64。
如圖9E所示，不加掩模將多-2層腐蝕至在控制柵42a上面的氧化物的大致高度，從而形成選擇柵46，存儲柵42b和靠近公共源極擴散的兩個柵極73。
然后，如其他實施例一樣，注入摻雜劑，以形成位線擴散37和源極擴散38；沉積和腐蝕玻璃層53，并形成位線51和位線觸點52。
雖然，一些柵的順序和工作方式不同，但它們?nèi)允亲詫?zhǔn)的。這個存儲單元陣列與圖2～4的實施例作用同上，其工作和使用如上所述。
圖10A～10F的實施例為圖8A～8F和圖9A～9F的實施例的組合，其電荷儲存柵由單層構(gòu)成，且在行的末端的柵由多-2材料而不是多-1材料制成。
如圖10A所示，形成氧化物層53，電荷儲存層54，介電層56，多-1層57，CVD層58和掩模59，掩模再次構(gòu)成內(nèi)部單元的柵，而不是行的末端的柵。如圖10B所示，將CVD層，多-1層和介電層的露出部分各向異性地腐蝕掉，以形成存儲柵42a，同時，腐蝕在電荷儲存層54處停止。
如圖10C和10D所示，在存儲柵的側(cè)壁上和電荷儲存層的表面上形成介電層71、72，并在介電層上形成多-2層64。如同在圖9A～9F的實施例和圖10E所示那樣，不加掩模，各向異性地腐蝕多-2層，以形成選擇柵46，存儲柵42b和末端柵73。
然后，如在其他實施例中一樣，注入摻雜劑，以形成位線擴散37和源極擴散38，沉積和腐蝕玻璃層53，并形成位線51和位線觸點52。
利用圖10A～10F的工藝生產(chǎn)的存儲單元陣列與由其他實施例生產(chǎn)的存儲單元陣列作用相同，其工作和使用如針對圖2～4的實施例所述。
本發(fā)明具有許多重要的特點和優(yōu)點。它提供的NAND閃速存儲單元陣列的單元尺寸比前述的存儲器尺寸小得多，而其單元密度比前述的存儲器尺寸大。存儲柵和電荷儲存柵在位線擴散和公共源極擴散之間堆疊和排列成行。相鄰的單元中的柵極彼此鄰近，它們之間只有一個介電層和/或電荷儲存材料層。在每一個單元內(nèi)的柵都是自對準(zhǔn)的，并且相鄰單元中的柵彼此重疊或自對準(zhǔn)，在它們之間沒有任何N型摻雜的擴散。只需要一個選擇柵，并且偏壓存儲器單元陣列，使所有的存儲單元可以同時擦除，同時在位可選的基礎(chǔ)上進行編程。
在一種操作模式中，編程是通過從硅襯底熱電子注入至電荷儲存柵以在電荷儲存柵中建立負(fù)的電荷來進行的；而擦除是通過從電荷儲存柵溝道隧穿到達硅襯底來進行的。在另一種工作模式中，編程是通過從硅襯底熱孔注入至電荷儲存柵進行的；而擦除是通過電子從硅襯底溝道隧穿到達電荷儲存柵來進行的。
從以上所述可看出，提供了一種新的和改進的NAND閃速存儲器及其制造工藝。雖然只詳細說明一些優(yōu)選實施例，但本領(lǐng)域技術(shù)人員知道，在不偏離所附權(quán)利要求書限定的本發(fā)明的范圍的條件下，可作一些改變和改進。
權(quán)利要求
1.一種存儲單元陣列，它包括一襯底；在該襯底上形成的一位線擴散和一公共源極擴散；第一和第二組存儲單元，該第一和第二組存儲單元中的每一個具有一存儲柵和一電荷儲存柵，該兩個組中的單元在該位線擴散和源極擴散之間的行中插入彼此之間；一行選擇柵，該行選擇柵靠近該行中的第一個柵，并且部分地與該位線擴散重疊；設(shè)置在該行上面的一位線；以及將該位線與該位線擴散互相連接的一位線觸點。
2.如權(quán)利要求1所述的存儲單元陣列，其特征為，該存儲柵位于該電荷儲存柵上面。
3.如權(quán)利要求1所述的存儲單元陣列，其特征為，該電荷儲存柵從包括氮化物以及氧化物與氮化物的合成物的組中選擇的材料制成。
4.一種存儲單元陣列，它包括一硅襯底；在該襯底上形成的一位線擴散和一公共源極擴散；在該位線擴散和該公共源極擴散之間的行中設(shè)置的多個存儲單元，每一個所述單元具有設(shè)置在一電荷儲存柵上面的一存儲柵；在該電荷儲存柵和該襯底之間、在該存儲柵和該電荷儲存柵之間以及在兩組中的插入單元中的相鄰單元之間的介電材料；一行選擇柵，該行選擇柵靠近該行中的第一個柵和部分與該位線擴散重疊；設(shè)置在該行上面的一位線；以及將該位線和該位線擴散互相連接的一位線觸點。
5.如權(quán)利要求4所述的存儲單元陣列，其特征為，該介電材料從包括氧化物，氮化物，氮化氧化物和它們的合成物的組中選擇。
6.如權(quán)利要求4所述的存儲單元陣列，其特征為，該電荷儲存柵由電荷儲存材料的單個連續(xù)的層形成。
7.如權(quán)利要求4所述的存儲單元陣列，其特征為，將相對于襯底為負(fù)的電壓加在一個選擇的單元的存儲柵上，以形成從該電荷儲存柵，通過介電材料至該硅襯底的一條擦除通道。
8.如權(quán)利要求4所述的存儲單元陣列，其特征為，它包括在該硅襯底和該電荷儲存柵之間的熱載流子注入通道，以用于在編程操作過程中，從該襯底中的位于下部的溝道區(qū)域建立在單元中的選擇的一個單元的電荷儲存柵上的負(fù)電荷。
9.如權(quán)利要求4所述的存儲單元陣列，其特征為，一編程通道在存儲單元中選擇的一個單元的位擴散側(cè)上的柵外的溝道區(qū)域和該選擇的單元的電荷儲存柵之間延伸；并且在朝著該位線擴散的相鄰的存儲柵上的偏壓比該行中的其他存儲柵上的電壓低，以控制溝道電流，以便在編程操作過程中進行有效的熱載流子注入。
10.如權(quán)利要求4所述的存儲單元陣列，其特征為，一編程通道在靠近選擇柵的柵外溝道區(qū)域以及鄰近該選擇柵的選擇的一個存儲單元中的電荷儲存柵之間延伸，而該選擇柵上的偏壓比該行中的其他存儲柵的電壓低，以控制溝道電流，以便在編程操作過程中，進行有效的熱載流子注入。
11.如權(quán)利要求4所述的存儲單元陣列，其特征為，存儲單元的未選擇的單元的選擇柵和存儲柵的偏置電壓較高，以接通在其下面的襯底中的溝道，以便在該位線擴散和該源極擴散之間形成一個導(dǎo)電通道。
12.如權(quán)利要求1所述的存儲單元陣列，其特征為，通過接通一個選擇單元的選擇柵和存儲柵，并且未選擇的單元中的電荷儲存柵處在較高的正電壓下，源極擴散為0V，位線擴散為1～3V和選擇的單元的存儲柵在較低的正電壓下，以便形成在擦除狀態(tài)下的電荷儲存柵下面的導(dǎo)電溝道以及在編程狀態(tài)下的不導(dǎo)電溝道，而形成一個讀通道。
13.如權(quán)利要求4所述的存儲單元陣列，其特征為，它包括可以同時擦除整個單元陣列的一擦除通道，以及單個可選擇單元的一編程通道。
14.如權(quán)利要求4所述的存儲單元陣列，其特征為，將較高的正電壓加在一選擇的單元的存儲柵上，以形成從該選擇的單元的電荷儲存柵，通過介電材料至該選擇的單元下面的硅襯底的擦除通道。
15.如權(quán)利要求4所述的存儲單元陣列，其特征為，一熱孔注入通道從硅襯底的一溝道區(qū)域，通過介電材料，延伸至存儲單元中的一選擇的單元的電荷儲存柵，以便在編程操作過程中，在該選擇的單元中的電荷儲存柵上建立正電荷。
16.如權(quán)利要求4所述的存儲單元陣列，其特征為，一編程通道從該選擇的存儲單元的位線側(cè)上的柵外的溝道區(qū)域，延伸至該選擇的單元的電荷儲存柵；并且將較高的電壓加在該位線擴散上，在該選擇的存儲柵以相對負(fù)的電壓偏壓，在其他存儲單元的選擇柵和存儲柵上偏壓較高正電壓，以接通在其下面的溝道區(qū)域、并允許從該位線擴散來的較高的正電壓橫跨硅襯底和該選擇的單元的電荷儲存柵而降低，以便在編程操作過程中進行有效的熱孔注入。
17.如權(quán)利要求4所述的存儲單元陣列，其特征為，編程通道在靠近選擇柵的柵外溝道區(qū)域和鄰近該選擇柵的所選擇的一存儲單元中的電荷儲存柵之間延伸，并且將較高的正電壓加在位線擴散上，第一行的選擇的存儲柵以相對負(fù)的電壓偏壓，在該行的其他單元中的選擇柵和存儲柵以較高正電壓偏壓，以接通在其下面的溝道區(qū)域、并允許從該位線擴散來的較高的正電壓橫跨硅襯底和該選擇的單元的電荷儲存柵而降低，以便在編程操作過程中進行有效的熱孔注入。
18.如權(quán)利要求4所述的存儲單元陣列，其特征為，在編程操作過程中，該源極擴散是浮置的。
19.如權(quán)利要求4所述的存儲單元陣列，其特征為，通過接通選擇柵和一選擇單元的存儲柵，而未選擇的單元中的電荷儲存柵處在較高的正電壓下，源極擴散為0V，位線擴散為1～3V并且選擇的單元的存儲柵在較低的正電壓下，以便形成在擦除狀態(tài)下的電荷儲存柵下面的不導(dǎo)電通道以及在編程狀態(tài)下的導(dǎo)電通道，而形成一讀通道。
20.一種存儲單元陣列的制造工藝，它包括下列步驟在一襯底上形成一層介電材料；在該介電材料上形成第一電荷儲存層；在該電荷儲存層上形成第二層介電材料；在該介電材料的第二層上形成導(dǎo)電材料的第一層；各向異性地除去導(dǎo)電材料、介電材料和電荷儲存層的部分，形成一選擇柵和第一組隔開的存儲單元，該存儲單元排列成行，每一單元具有的存儲柵位于一電荷儲存柵上面；在該第一組的單元之間的襯底的露出部分上，以及在該選擇柵與該存儲柵的側(cè)壁上，形成另一層介電材料；在該另一層介電材料上沉積第二電荷儲存層；在該第二電荷儲存層上沉積又一層介電材料；在第二電荷儲存層上的介電材料上沉積第二層導(dǎo)電材料；除去第二層導(dǎo)電材料以及在第一組中的存儲單元上面的第二電荷儲存材料的部分，形成具有存儲柵和電荷儲存柵位于第一組中的存儲單元之間的第二組存儲單元；在行的一端的靠近選擇柵的襯底中，形成一位線擴散；在與位線擴散相對的行的末端上，在襯底中形成一公共源極擴散；并且形成覆蓋單元行的位線，以及將該位線和該位線擴散互相連接的一位線觸點。
21.如權(quán)利要求20所述的工藝，其特征為，該介電材料是在襯底上通過熱生長氧化物層至厚度大約為40～100埃而形成。
22.如權(quán)利要求20所述的工藝，其特征為，該電荷儲存層是通過將從包括由氮化物和氮化物與氧化物的合成物的組中選擇的材料，沉積至厚度約為60～200埃的量級而形成的。
23.如權(quán)利要求20所述的工藝，其特征為，在第一電荷儲存層上的介電材料層由從包括氧化物的組中選擇的材料形成，并氮化至厚度約為30～100埃。
24.如權(quán)利要求20所述的工藝，其特征為，導(dǎo)電材料層從包括多晶硅和多硅結(jié)構(gòu)的組中選擇，并沉積至厚度約為1000～2500埃量級。
25.如權(quán)利要求24所述的工藝，其特征為，導(dǎo)電材料摻雜有從包括磷、砷、硼及其合成物的組中選擇的材料至大約1020～1021/cm3的水平。
26.一種存儲單元陣列的制造工藝，它包括下列步驟在一襯底上形成一介電材料層；在該介電材料上形成電荷儲存層；在該電荷儲存層上形成第二層介電材料；在該第二層介電材料上形成第一層導(dǎo)電材料；各向異性地除去導(dǎo)電材料而非電荷儲存層，以形成選擇柵和第一組隔開的存儲單元，該存儲單元排列成行，每一單元具有存儲柵位于一電荷儲存材料層的上面；在單元之間的電荷儲存材料上，以及在該選擇柵與該存儲柵的側(cè)壁上，形成另一層介電材料；在該另一層介電材料上沉積第二層導(dǎo)電材料；除去該第二層導(dǎo)電材料的部分以形成位于第一組的存儲單元之間的第二組存儲單元；在行的一端的靠近選擇柵的襯底上，形成一位線擴散；在與該位線擴散相反的行的末端上，在襯底中形成一公共源極擴散；并且形成覆蓋單元行的位線，以及將該位線和該位線擴散互相連接的一位線觸點。
27.一種存儲單元陣列的制造工藝，它包括下列步驟在襯底上形成一層介電材料；在該介電材料上形成第一電荷儲存層；在該電荷儲存層上形成第二層介電材料；在該第二層介電材料上形成第一層導(dǎo)電材料；各向異性地除去導(dǎo)電材料、介電材料和電荷儲存層的部分，形成第一組隔開的存儲單元，該存儲單元排列成行，每一單元具有存儲柵位于一電荷儲存柵上面；在該第一組的單元之間的襯底的露出部分上，以及在該選擇柵與該存儲柵的側(cè)壁上，形成另一層介電材料；在該另一層介電材料上沉積第二電荷儲存層；在該第二電荷儲存層上沉積又一介電材料層；在該第二電荷儲存層上的介電材料上沉積第二層導(dǎo)電材料；除去第二層導(dǎo)電材料和在第一組中的存儲單元上面的第二電荷儲存材料的部分，以形成在行的一末端、在其下面具有一電荷儲存柵的選擇柵、具有存儲柵和電荷儲存柵位于第一組的存儲單元之間的第二組存儲單元、以及與該選擇柵相反的行的末端上的一末端柵；并在襯底中形成靠近該選擇柵的位線擴散，在襯底中形成靠近該末端柵的一公共源極擴散，并形成覆蓋該單元行的位線，與將該位線和位線擴散互相連接的一位線觸點。
28.一種存儲單元陣列的制造工藝，它包括下列步驟在一襯底上形成一介電材料層；在該介電材料上形成電荷儲存層；在該電荷儲存層上形成第二層介電材料；在該第二層介電材料上形成第一層導(dǎo)電材料；各向異性地除去導(dǎo)電材料而非電荷儲存層，以形成第一組隔開的存儲單元，該存儲單元排列成行，每一單元具有存儲柵位于一電荷儲存材料上面；在單元之間的空間中的電荷儲存材料上以及在該存儲柵的側(cè)壁上，形成另一層介電材料；在該另一層介電材料上沉積第二層導(dǎo)電材料；除去第二層導(dǎo)電材料的部分，以形成在行的一末端的一選擇柵、具有存儲柵位于第一組存儲單元之間的第二組存儲單元以及與該選擇柵相反的行的末端上的一末端柵；在襯底中形成靠近該選擇柵的位線擴散；在襯底中形成靠近該末端柵的一公共源極擴散。
29.一種存儲單元陣列，它包括一硅襯底；在該襯底中形成的一位線擴散和一公共源極擴散；在該擴散之間的襯底上形成的一層電荷儲存材料；在該擴散之間成行設(shè)置的多個存儲單元，每一單元具有存儲柵位于該電荷儲存層上面；在該電荷儲存層和該襯底之間、在該存儲柵和電荷儲存層之間以及在相鄰的單元之間的介電材料；鄰近該行中的第一柵和部分地與位線擴散重疊的一行選擇柵；位于該行上面的一位線；和將該位線和位線擴散互相連接的一位線觸點，行中最后的柵部分地與該公共源極擴散重疊。
全文摘要
一種NAND閃速存儲單元陣列及其制造工藝。具有存儲柵和電荷儲存層的單元密集成組，在相鄰的單元中的存儲柵互相重疊或自對準(zhǔn)，該存儲單元在位線擴散和公共源極擴散之間排列成行，該電荷儲存層位于單元中的存儲柵下面。該存儲柵為多晶硅或多硅結(jié)構(gòu)，而該電荷儲存柵為氮化物或氮化物與氧化物的合成物。編程是通過從硅襯底熱電子注入電荷儲存柵，以在該電荷儲存柵中建立負(fù)的電荷來進行的；或通過從硅襯底熱孔注入電荷儲存柵，以該電荷儲存柵中產(chǎn)生正電荷來進行的。根據(jù)編程方法的不同，擦除通過從該電荷儲存柵溝道隧穿至硅襯底或相反來進行的。該存儲單元陣列偏壓，使得可以同時擦除所有存儲單元，而編程是位可選的。
文檔編號G11C16/00GK1728393SQ200510052119
公開日2006年2月1日 申請日期2005年2月25日 優(yōu)先權(quán)日2004年7月26日
發(fā)明者普拉蒂普·滕塔索德, 范德慈, 陳秋峰 申請人:阿克特蘭斯系統(tǒng)公司