專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到一種半導(dǎo)體存儲(chǔ)裝置，特別涉及到一種可避免由于刷新而引起訪問速度下降的半導(dǎo)體存儲(chǔ)裝置，其中上述半導(dǎo)體存儲(chǔ)裝置具有為了保持?jǐn)?shù)據(jù)而需要刷新的存儲(chǔ)單元。
背景技術(shù)：
為了數(shù)據(jù)保持而需要刷新的動(dòng)態(tài)存儲(chǔ)單元構(gòu)成單元陣列、作為靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)而起作用的半導(dǎo)體存儲(chǔ)裝置(也稱作“偽SRAM”)一直以來被廣泛應(yīng)用，并且也開發(fā)了通過采用和低耗電SRAM功能兼容的DRAM存儲(chǔ)單元，實(shí)現(xiàn)SRAM所無法實(shí)現(xiàn)的大容量化(例如16M-128M等)的移動(dòng)用RAM系列(Mobile Specified RAMFamily；也稱作“MSRAM”(商標(biāo)))(參照以下非專利文獻(xiàn)1)。
在MSRAM(商標(biāo))等半導(dǎo)體存儲(chǔ)裝置中，當(dāng)處于備用模式時(shí)，進(jìn)行例如部分刷新等。并且，半導(dǎo)體存儲(chǔ)裝置從備用模式(片選信號(hào)/CS為高電平)向激活狀態(tài)轉(zhuǎn)移時(shí)，在正在進(jìn)行刷新的情況下，刷新動(dòng)作有可能和來自外部的對(duì)半導(dǎo)體存儲(chǔ)裝置的讀/寫訪問發(fā)生沖突。因此，其構(gòu)成例如如圖6(A)所示，在從片選信號(hào)/CS的非激活狀態(tài)向活性狀態(tài)(激活狀態(tài))轉(zhuǎn)移時(shí)序中，延遲預(yù)定的延遲時(shí)間td(相當(dāng)于刷新結(jié)束的時(shí)間)，在刷新結(jié)束后，通過單元陣列進(jìn)行讀/寫激活動(dòng)作。此外，在圖6(A)中，“Word”表示選擇字線的激活期間，“Refresh”表示和刷新地址對(duì)應(yīng)的字線，R/W表示和讀/寫的訪問地址對(duì)應(yīng)的字線的高電位期間(脈沖電壓波形)。
并且，地址選擇時(shí)，由于有和內(nèi)部刷新沖突的可能，因此其構(gòu)成如圖6(B)所示，從地址信號(hào)轉(zhuǎn)移(地址信號(hào)的確定)時(shí)序開始，延遲預(yù)定的延遲時(shí)間td，進(jìn)行讀/寫激活動(dòng)作。
另一方面，在常用的DRAM產(chǎn)品中，在未進(jìn)行刷新的激活期間內(nèi)，也需要根據(jù)單元的數(shù)據(jù)保持特性(單元泄漏特性)定期從外部進(jìn)行刷新。即，需要中斷活性期間并進(jìn)行刷新。這種情況下，由于刷新的插入，存儲(chǔ)器的吞吐量下降。
進(jìn)一步，在使用DRAM單元的SRAM規(guī)格的半導(dǎo)體存儲(chǔ)裝置中，為了在進(jìn)行內(nèi)部刷新時(shí)中止外部訪問，具有WAIT引腳的構(gòu)成也被公知(參照下述非專利文獻(xiàn)2)。圖8是表示這種半導(dǎo)體存儲(chǔ)裝置構(gòu)成的一個(gè)示例圖。圖8所示的CellularRAM(TM)構(gòu)成為，具有自刷新功能，利用隱藏的刷新(hidden refresh)而無需來自外部系統(tǒng)的存儲(chǔ)控制器(未圖示)的刷新支持，不會(huì)影響讀/寫性能。并且在圖8中，刷新配置寄存器203用于設(shè)定DRAM存儲(chǔ)陣列201的刷新控制的方法，為了降低待機(jī)電流，具有只對(duì)含有重要數(shù)據(jù)的部分進(jìn)行刷新的部分陣列刷新、根據(jù)裝置動(dòng)作溫度進(jìn)行刷新速率控制的溫度補(bǔ)償刷新、停止刷新動(dòng)作的深度功率下降等機(jī)構(gòu)。在圖8中，CLK是同步用時(shí)鐘信號(hào)，ADV#是表示地址總線中存在有效的地址的控制信號(hào)，CRE是配置寄存器使能信號(hào)，當(dāng)CRE為高電平的時(shí)候，寫入到刷新配置寄存器203、總線配置寄存器204。CE#是芯片使能信號(hào)，在高電平的時(shí)候設(shè)備變?yōu)榇龣C(jī)狀態(tài)。OE#是輸出使能信號(hào)，WE#是寫使能信號(hào)、LB#是低位字節(jié)使能信號(hào)，UB#是高位字節(jié)使能信號(hào)。DQ是數(shù)據(jù)的I/O端子。并且，WAIT用于調(diào)停刷新和讀/寫動(dòng)作的沖突。該構(gòu)成是如圖7所示，當(dāng)發(fā)生來自刷新定時(shí)器(未圖示)的刷新觸發(fā)時(shí)，使WAIT信號(hào)激活(低電平)，并通知外部的系統(tǒng)存儲(chǔ)控制器(未圖示)，從而使讀/寫訪問延遲。
非專利文獻(xiàn)1NECメモリ製品情報(bào)モバイル用途RAM[平成15年12月7日検索]、Internet<URLhttp//www.necel.com/memory/Japanese/products/msram/info.html>
非專利文獻(xiàn)2MICRON 4MEGx16，2MEGx16 ASYNC/PAGE/BurstCellularRAM MEMORY，第5頁、第10頁、[平成15年11月12日検索]、Internet<URLhttp//douwnload.micron.com/pdf/products/psram/burst_celluarram.pdf>
如上所述，在現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置中，其結(jié)構(gòu)是，從備用(待機(jī))狀態(tài)向激活(活性)狀態(tài)轉(zhuǎn)移時(shí)，為了避免刷新和讀/寫訪問的沖突，從備用模式向激活狀態(tài)轉(zhuǎn)移的時(shí)序開始，延遲預(yù)先確定的時(shí)間，進(jìn)行讀/寫訪問，因此導(dǎo)致訪問時(shí)間、及動(dòng)作周期的性能惡化。
并且，直到刷新結(jié)束為止總是使讀/寫訪問待機(jī)的結(jié)構(gòu)也會(huì)造成訪問時(shí)間、動(dòng)作周期的性能惡化，并且外部的系統(tǒng)控制器一側(cè)的負(fù)荷也變大。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)方面(側(cè)面)所涉及的半導(dǎo)體存儲(chǔ)裝置具有存儲(chǔ)單元陣列，其具有在多個(gè)位線和多個(gè)字線的交叉部分的為了保持?jǐn)?shù)據(jù)而需要刷新動(dòng)作的多個(gè)存儲(chǔ)單元；以及控制電路，當(dāng)控制半導(dǎo)體存儲(chǔ)裝置的待機(jī)狀態(tài)和激活狀態(tài)的控制信號(hào)從表示待機(jī)狀態(tài)向表示激活狀態(tài)的值轉(zhuǎn)移時(shí)，在沒有進(jìn)行刷新動(dòng)作的情況下，立刻執(zhí)行讀或?qū)懺L問，在從待機(jī)狀態(tài)向激活狀態(tài)轉(zhuǎn)移時(shí)，在正在進(jìn)行刷新動(dòng)作的情況下，輸出用于使讀或?qū)懺L問待機(jī)的等待信號(hào)。
在本發(fā)明中，輸入上述控制信號(hào)和控制刷新動(dòng)作的執(zhí)行的刷新信號(hào)，在上述控制信號(hào)從表示待機(jī)狀態(tài)向表示激活狀態(tài)的值轉(zhuǎn)移的周期期間，當(dāng)上述刷新信號(hào)表示刷新動(dòng)作時(shí)，將上述等待信號(hào)設(shè)定為激活狀態(tài)并輸出，在上述周期以外的期間，使上述等待信號(hào)不可從非激活狀態(tài)設(shè)定為激活狀態(tài)。上述等待信號(hào)以預(yù)先確定的規(guī)定次數(shù)的周期被設(shè)定為激活狀態(tài)并被輸出。
在本發(fā)明中，其構(gòu)成也可以是具有控制電路，在讀或?qū)懺L問時(shí)，當(dāng)產(chǎn)生刷新請(qǐng)求時(shí)，在為了讀或?qū)懺L問而將上述存儲(chǔ)單元陣列激活后，進(jìn)行刷新動(dòng)作。
在本發(fā)明中，其構(gòu)成也可以是在讀訪問時(shí)，激活由訪問地址選擇的上述字線，并從上述存儲(chǔ)單元陣列讀出多個(gè)數(shù)據(jù)，在將上述多個(gè)數(shù)據(jù)從數(shù)據(jù)端子依次輸出的期間，激活和刷新地址對(duì)應(yīng)的字線并進(jìn)行上述刷新。
在本發(fā)明中其構(gòu)成也可以是，具有根據(jù)用于啟動(dòng)刷新的刷新觸發(fā)信號(hào)，生成刷新地址并進(jìn)行刷新動(dòng)作的控制電路；以及進(jìn)行以下控制的電路，和讀動(dòng)作在時(shí)間上重疊、激活上述刷新觸發(fā)信號(hào)時(shí)，激活讀訪問地址的字線并將通過讀出放大器讀出的多個(gè)數(shù)據(jù)從數(shù)據(jù)端子突發(fā)讀出，與該動(dòng)作并行，激活上述刷新地址的字線并進(jìn)行刷新。
本發(fā)明的另一個(gè)方面(側(cè)面)所涉及的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成是，具有控制電路，至少輸入用于控制半導(dǎo)體存儲(chǔ)裝置的待機(jī)狀態(tài)和激活狀態(tài)的控制信號(hào)(稱作“片選信號(hào)”)；以及等待信號(hào)發(fā)生電路，根據(jù)上述控制電路的輸出信號(hào)，生成并輸出等待信號(hào)，其中，上述控制電路進(jìn)行以下控制在上述片選信號(hào)轉(zhuǎn)移的周期內(nèi)，允許從上述等待信號(hào)發(fā)生電路輸出表示正在進(jìn)行刷新動(dòng)作的等待信號(hào)，在上述周期以外的期間內(nèi)，不允許輸出上述等待信號(hào)。
根據(jù)本發(fā)明，其構(gòu)成是從待機(jī)狀態(tài)(備用狀態(tài))向活性化狀態(tài)(激活狀態(tài))轉(zhuǎn)移時(shí)，在沒有正在進(jìn)行刷新動(dòng)作的情況下，可以立即執(zhí)行輸入的讀/寫訪問請(qǐng)求，因而可以實(shí)現(xiàn)高速的訪問。
并且，根據(jù)本發(fā)明，當(dāng)讀/寫訪問和刷新請(qǐng)求重疊產(chǎn)生時(shí)，將刷新請(qǐng)求滯后，例如通過和讀訪問中從存儲(chǔ)單元讀出數(shù)據(jù)的輸出期間并行進(jìn)行，可以避免刷新引起的訪問速度下降，并且對(duì)外部隱藏刷新，在與控制半導(dǎo)體存儲(chǔ)裝置的CPU或者控制器之間，不需要用于控制刷新的特別的信號(hào)交換，實(shí)現(xiàn)高速的訪問。


圖1是本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成示意圖。
圖2是用于說明本發(fā)明一個(gè)實(shí)施例的動(dòng)作的時(shí)序圖。
圖3是本發(fā)明一個(gè)實(shí)施例的電路構(gòu)成的示意圖。
圖4是用于說明本發(fā)明另一實(shí)施例的動(dòng)作的時(shí)序圖。
圖5是本發(fā)明另一實(shí)施例的電路構(gòu)成的示意圖。
圖6是現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置轉(zhuǎn)移到激活狀態(tài)時(shí)的動(dòng)作的說明圖。
圖7是現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的WAIT信號(hào)的輸出一個(gè)示例的時(shí)序圖。
圖8是現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的一個(gè)示例圖。
具體實(shí)施例方式
以下參照附圖對(duì)本發(fā)明進(jìn)行詳細(xì)說明。根據(jù)本發(fā)明的一個(gè)實(shí)施方式，在由DRAM單元構(gòu)成單元陣列、根據(jù)控制信號(hào)(/CS)設(shè)定備用狀態(tài)和激活狀態(tài)的半導(dǎo)體存儲(chǔ)裝置中，具有如下構(gòu)成當(dāng)半導(dǎo)體存儲(chǔ)裝置為激活狀態(tài)時(shí)，例如和讀動(dòng)作在時(shí)間上重疊地在半導(dǎo)體存儲(chǔ)裝置內(nèi)部產(chǎn)生刷新請(qǐng)求時(shí)，控制激活由讀訪問地址所選擇的字線，將從單元陣列中讀出的多個(gè)數(shù)據(jù)從數(shù)據(jù)端子(DATA)突發(fā)(バ一スト)讀出，在該動(dòng)作進(jìn)行的同時(shí)，激活刷新地址的字線并進(jìn)行刷新。根據(jù)本實(shí)施方式，可以避免刷新引起的訪問速度下降，對(duì)外部的CPU或者控制器可以隱藏刷新，在外部的CPU和控制器之間，無需用于控制刷新的特別的信號(hào)交換，從而可以實(shí)現(xiàn)高速訪問。
并且，根據(jù)本發(fā)明的實(shí)施方式，控制半導(dǎo)體存儲(chǔ)裝置的待機(jī)狀態(tài)和激活狀態(tài)的控制信號(hào)(/CS)從待機(jī)狀態(tài)轉(zhuǎn)移到表示激活狀態(tài)的值時(shí)，在沒有進(jìn)行刷新動(dòng)作的情況下，立刻執(zhí)行讀或?qū)懺L問，以此來實(shí)現(xiàn)高速訪問。另一方面，在半導(dǎo)體存儲(chǔ)裝置從待機(jī)狀態(tài)向激活狀態(tài)轉(zhuǎn)移時(shí)，在半導(dǎo)體存儲(chǔ)裝置的內(nèi)部正在進(jìn)行刷新動(dòng)作的情況下，輸出WAIT信號(hào)，控制使讀或?qū)懺L問在刷新動(dòng)作結(jié)束后執(zhí)行。
根據(jù)本發(fā)明的實(shí)施方式，輸入該控制信號(hào)和用于控制刷新動(dòng)作的執(zhí)行的刷新信號(hào)，控制半導(dǎo)體存儲(chǔ)裝置的待機(jī)狀態(tài)和激活狀態(tài)的控制信號(hào)(/CS)在從表示待機(jī)狀態(tài)向表示激活狀態(tài)的值轉(zhuǎn)移的周期內(nèi)(圖4的α1和α2的期間內(nèi))，當(dāng)上述刷新信號(hào)表示刷新動(dòng)作時(shí)，將上述等待信號(hào)設(shè)定為激活狀態(tài)并輸出，在上述周期期間以外，使上述等待信號(hào)不可從非激活狀態(tài)設(shè)定為激活狀態(tài)。
(實(shí)施例)圖1是本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成示意圖。圖1中本發(fā)明適用于如下的半導(dǎo)體存儲(chǔ)裝置單元陣列由DRAM單元構(gòu)成，與具有自刷新功能、突發(fā)功能的時(shí)鐘同步型SRAM接口兼容的半導(dǎo)體存儲(chǔ)裝置。
參照?qǐng)D1，本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置具有在多個(gè)字線和多個(gè)位線的交叉部分具有存儲(chǔ)單元的存儲(chǔ)陣列101；對(duì)行地址進(jìn)行解碼、驅(qū)動(dòng)所選擇的字線的行解碼器102；差動(dòng)放大預(yù)充電的位線對(duì)并進(jìn)行輸入輸出數(shù)據(jù)的切換的讀出放大器·I/O控制器單元103A；對(duì)列地址進(jìn)行解碼、連接和所選擇的位線對(duì)應(yīng)的讀出放大器和輸入輸出線的列解碼器103B；以及控制器電路104。存儲(chǔ)陣列101、行解碼器102、讀出放大器·I/O控制器單元103A、列解碼器103B、控制器電路104構(gòu)成一個(gè)單元陣列100。一個(gè)存儲(chǔ)單元由用于存儲(chǔ)數(shù)據(jù)的電容C和晶體管Tr構(gòu)成，上述晶體管Tr的柵極和字線連接，源極、漏極擴(kuò)散層的一個(gè)和電容C連接，另一個(gè)和位線連接。并且在圖1中，為了簡便顯示了具有一個(gè)單元陣列100的結(jié)構(gòu)，當(dāng)然也可以是具有多個(gè)單元陣列的結(jié)構(gòu)。
進(jìn)一步，本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置具有保持從數(shù)據(jù)端子DATA在突發(fā)狀態(tài)下輸入的數(shù)據(jù)的寄存器，例如具有在進(jìn)行串行并行變換并輸出到單元陣列100的讀出放大器·I/O控制器單元103A的同時(shí)，保持從單元陣列100的讀出放大器·I/O控制器單元103A讀出的數(shù)據(jù)的寄存器，并具有進(jìn)行并行串行變換并按照地址順序控制輸出讀出數(shù)據(jù)的數(shù)據(jù)I/O控制器電路105；將輸入到地址端子Add的地址信號(hào)鎖存的地址寄存器106；將從數(shù)據(jù)I/O控制器電路105輸出的讀出數(shù)據(jù)輸出到I/O共用的數(shù)據(jù)端子DATA的輸出緩沖器110；定期啟動(dòng)刷新的刷新定時(shí)器(也只稱作“定時(shí)器”)111；生成刷新驅(qū)動(dòng)用的脈沖信號(hào)(稱作“刷新脈沖”)的刷新脈沖發(fā)生電路112；生成刷新地址的刷新地址發(fā)生電路113；輸入從地址端子Add輸入的地址信號(hào)的行地址和從刷新地址發(fā)生電路113輸出的刷新地址，在刷新時(shí)將刷新地址輸出到行解碼器102的多路復(fù)用器(選擇電路)114；時(shí)序控制器電路115；讀/寫控制器電路116；生成用于控制單元陣列100中的讀/寫動(dòng)作的脈沖信號(hào)(稱作“讀/寫脈沖”)的讀/寫脈沖發(fā)生電路117；生成并輸出WAIT(等待)信號(hào)的WAIT(等待)發(fā)生電路121；以及根據(jù)從外部輸入的時(shí)鐘信號(hào)CLK生成內(nèi)部時(shí)鐘信號(hào)K(或者K及其互補(bǔ)信號(hào)/K)的時(shí)鐘生成電路122。
進(jìn)一步，在本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中，具有將從控制端子分別輸入的片選信號(hào)/CS、寫使能信號(hào)/WE、輸出使能信號(hào)/OE對(duì)應(yīng)于內(nèi)部時(shí)鐘信號(hào)K分別鎖存的寄存器107、108、109。時(shí)序控制器電路115根據(jù)從寄存器107輸出的片選信號(hào)/CS，生成時(shí)序控制信號(hào)132、133、137，分別輸出到刷新脈沖發(fā)生電路112、讀/寫脈沖發(fā)生電路117、WAIT發(fā)生電路121。讀/寫控制器電路116從寄存器107、108、109輸入片選信號(hào)/CS、寫使能信號(hào)/WE、輸出使能信號(hào)/OE，并將讀/寫控制信號(hào)134、輸出使能信號(hào)138輸出到讀/寫脈沖發(fā)生電路117、輸出緩沖器110。讀/寫脈沖發(fā)生電路117接收讀/寫控制信號(hào)134，輸出讀/寫脈沖φR/W(135)。通過刷新定時(shí)器111中的超時(shí)發(fā)生，刷新觸發(fā)信號(hào)131被激活，并通知刷新脈沖發(fā)生電路112，刷新脈沖發(fā)生電路112輸出刷新脈沖φRFSH(136)。
進(jìn)一步，在本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置中，具有將來自刷新脈沖發(fā)生電路112的輸出信號(hào)136輸入到一個(gè)輸入端的NAND(與非)電路118；將來自讀/寫脈沖發(fā)生電路117的輸出信號(hào)135輸入到一個(gè)輸入端的NAND電路119；將NAND電路118的輸出及NAND電路119的輸出作為輸入的NAND電路120，其中NAND電路118的輸出端和NAND電路119的另一輸入端交叉連接，NAND電路118的輸出端和NAND電路119的另一輸入端交叉連接。
NAND電路120的輸出信號(hào)(單觸發(fā)脈沖)作為RE(行使能)信號(hào)輸入到單元陣列100的控制器電路104，在控制器電路104中，根據(jù)輸入的RE信號(hào)的單觸發(fā)脈沖，提供確定激活字驅(qū)動(dòng)器(未圖示)的期間(選擇字線的高電位期間)的脈沖信號(hào)，其中上述字驅(qū)動(dòng)器用于驅(qū)動(dòng)由行解碼器102選擇的字線。
并且，來自讀/寫脈沖發(fā)生電路117的輸出信號(hào)135(單觸發(fā)脈沖)作為CE(列使能)信號(hào)提供到單元陣列100的控制器電路104，從控制器電路104，例如確定列開關(guān)(未圖示)的選擇期間的脈沖被提供到該列開關(guān)的柵極。
當(dāng)NAND電路118、119的輸出為高電平、NAND電路120的輸出(RE信號(hào))為低電平時(shí)，當(dāng)來自刷新脈沖發(fā)生電路112的輸出信號(hào)136從低電平向高電平轉(zhuǎn)移時(shí)，NAND電路118的輸出變?yōu)榈碗娖剑琋AND電路120的輸出信號(hào)從低電平變?yōu)楦唠娖?。并且，?dāng)來自刷新脈沖發(fā)生電路112的輸出信號(hào)136從高電平變?yōu)榈碗娖綍r(shí)，NAND電路118的輸出變?yōu)楦唠娖剑琋AND電路120的輸出從高電平變?yōu)榈碗娖?。輸出信?hào)135也同樣。此外，在圖1中，記號(hào)“/”表示緊跟著的信號(hào)名是低電平為處于激活(活性)狀態(tài)。
當(dāng)片選信號(hào)/CS為高電平時(shí)(或者沒有讀/寫訪問時(shí))，設(shè)置為備用模式(待機(jī)模式)。片選信號(hào)/CS為高電平時(shí)，存儲(chǔ)陣列101也為待機(jī)狀態(tài)。
地址寄存器106在片選信號(hào)/CS為低電平、地址信號(hào)被確定時(shí)(接收到未圖示的地址有效信號(hào)/ADV轉(zhuǎn)移為激活狀態(tài)時(shí))，根據(jù)內(nèi)部時(shí)鐘信號(hào)K，鎖存地址信號(hào)。
輸出緩沖器110根據(jù)從讀/寫控制器電路116輸出的控制信號(hào)138，控制ON狀態(tài)(輸出使能狀態(tài))和OFF狀態(tài)。
圖2用于說明進(jìn)行激活狀態(tài)的突發(fā)·讀動(dòng)作時(shí)，產(chǎn)生刷新請(qǐng)求時(shí)的本實(shí)施例的動(dòng)作的一個(gè)示例。并且突發(fā)長度設(shè)為4。參照?qǐng)D1及圖2，對(duì)本實(shí)施例的動(dòng)作進(jìn)行說明。
地址信號(hào)Add被確定為地址“Add1”，選擇的字線為高電位，進(jìn)行來自被選擇的存儲(chǔ)單元的讀動(dòng)作，讀出數(shù)據(jù)D0、D1、D2、D3在突發(fā)模式下從數(shù)據(jù)端子DATA輸出。此外，由于低位字節(jié)使能、高位字節(jié)使能的控制和本發(fā)明沒有直接關(guān)系，在此省略。
在本實(shí)施例中，讀訪問時(shí)，通過刷新定時(shí)器111的超時(shí)的發(fā)生而產(chǎn)生刷新請(qǐng)求(刷新觸發(fā)信號(hào)131變?yōu)榧せ?時(shí)，緊接著用于進(jìn)行讀動(dòng)作的單元陣列·內(nèi)核的激活(例如預(yù)充電電路的激活、字線的激活、讀出放大器電路的激活)，進(jìn)行刷新動(dòng)作。
當(dāng)沒有讀/寫請(qǐng)求、來自讀/寫脈沖發(fā)生電路117的輸出信號(hào)135為低電平時(shí)，以輸出信號(hào)135為輸入的時(shí)序控制器電路115將控制信號(hào)132設(shè)為激活狀態(tài)(低電平)并將其提供到刷新脈沖發(fā)生電路112，并根據(jù)來自刷新定時(shí)器111的刷新觸發(fā)信號(hào)131，從刷新脈沖發(fā)生電路112中，單觸發(fā)脈沖φRFSH作為輸出信號(hào)136被輸出。因此，NAND電路118的輸出變低電平，NAND120的輸出信號(hào)RE變?yōu)楦唠娖?，另一方面，信?hào)CE變?yōu)榈碗娖?在刷新動(dòng)作中，不選擇列開關(guān))。由此進(jìn)行刷新動(dòng)作。
另一方面，當(dāng)存在讀/寫請(qǐng)求、構(gòu)成來自讀/寫脈沖發(fā)生電路117的輸出信號(hào)135的讀/寫脈沖φR/W為高電平時(shí)，時(shí)序控制器電路115將控制信號(hào)132設(shè)為非激活狀態(tài)(高電平)，刷新脈沖發(fā)生電路112即使從刷新定時(shí)器111接收到觸發(fā)信號(hào)131，也不立刻輸出刷新脈沖φRFSH。
作為來自讀/寫脈沖發(fā)生電路117的輸出信號(hào)135的讀/寫脈沖φR/W，作為芯片使能信號(hào)CE提供到單元陣列100。并且在此時(shí)，刷新脈沖發(fā)生電路112的輸出信號(hào)136變?yōu)榈碗娖?，因此NAND電路118的輸出變?yōu)楦唠娖?，接收作為來自讀/寫脈沖發(fā)生電路117的輸出信號(hào)135的讀/寫脈沖φR/W的高電平的NAND電路119的輸出變?yōu)榈碗娖剑琋AND電路120的輸出變?yōu)楦唠娖?。即，信?hào)RE及CE都變?yōu)楦唠娖健?br> 當(dāng)作為來自讀/寫脈沖發(fā)生電路117的輸出信號(hào)135的讀/寫脈沖φR/W變?yōu)榈碗娖綍r(shí)，時(shí)序控制器電路115使控制信號(hào)132為激活狀態(tài)(低電平)，這樣一來，從刷新脈沖發(fā)生電路112輸出刷新脈沖。即，激活狀態(tài)的刷新觸發(fā)信號(hào)131，在執(zhí)行讀訪問時(shí)，由刷新脈沖發(fā)生電路112保持。
如圖2所示，激活狀態(tài)下的刷新，在時(shí)間上和讀出數(shù)據(jù)的突發(fā)轉(zhuǎn)送動(dòng)作(此時(shí)，用于讀訪問的存儲(chǔ)陣列101的激活已經(jīng)結(jié)束)并行進(jìn)行。即，和在進(jìn)行從圖1的數(shù)據(jù)I/O控制器電路105向數(shù)據(jù)端子DATA突發(fā)轉(zhuǎn)送的動(dòng)作(D0、D1、D2、D3)的同時(shí)進(jìn)行刷新(通過刷新地址選擇的字線的激活等)。
因此，根據(jù)本實(shí)施例，從半導(dǎo)體存儲(chǔ)裝置的外部，刷新在隱藏的狀態(tài)下進(jìn)行，并且不會(huì)發(fā)生讀訪問等的延遲。因此，避免性能的惡化，并且可以實(shí)現(xiàn)訪問的高速化。即，在激活狀態(tài)下(寫動(dòng)作時(shí))，即使產(chǎn)生刷新請(qǐng)求，也在執(zhí)行完寫動(dòng)作之后進(jìn)行刷新。此外，在圖2中，Word表示選擇字線的電壓波形，“Read”表示和讀地址對(duì)應(yīng)的選擇字線的激活，“Refresh”表示和刷新地址對(duì)應(yīng)的選擇字線的激活期間(高電位期間)。
并且如圖2所示，片選信號(hào)/CS轉(zhuǎn)移到激活狀態(tài)時(shí)(參照?qǐng)D2的時(shí)間α)，當(dāng)不和刷新發(fā)生沖突時(shí)，WAIT信號(hào)總是保持非激活狀態(tài)(在圖2中為低電平)。
圖3是進(jìn)行上述控制的圖1的刷新脈沖發(fā)生電路112的電路構(gòu)成的一個(gè)示例的示意圖。圖3是在圖1所示的構(gòu)成中用于執(zhí)行圖2所示的動(dòng)作的電路構(gòu)成的一個(gè)示例。
參照?qǐng)D3，具有SR觸發(fā)器112-1，將從根據(jù)單元泄漏特性等定期輸出刷新觸發(fā)信號(hào)的刷新定時(shí)器111輸出的刷新觸發(fā)信號(hào)131輸入到置位端子S，接收刷新觸發(fā)信號(hào)131向高電平的轉(zhuǎn)移而置位；以SR觸發(fā)器112-1的輸出Q、和來自時(shí)序控制器電路115的控制信號(hào)132的反轉(zhuǎn)信號(hào)為輸入的AND(與)電路112-2；以及根據(jù)AND電路112-2的輸出信號(hào)向高電平的上升轉(zhuǎn)移，生成刷新脈沖信號(hào)φRFSH的單觸發(fā)脈沖生成電路112-3，其中，單觸發(fā)脈沖生成電路112-3的輸出通過延遲電路112-4被延遲，被輸入到SR觸發(fā)器112-1的復(fù)位端子R。
首先，對(duì)片選信號(hào)/CS為低電平(激活狀態(tài))、選擇字線為非激活狀態(tài)的情況進(jìn)行說明。
通過刷新定時(shí)器111的超時(shí)發(fā)生，刷新觸發(fā)信號(hào)131變?yōu)楦唠娖?，SR觸發(fā)器112-1的輸出變?yōu)楦唠娖健４藭r(shí)，由于讀寫脈沖信號(hào)φR/W是低電平，信號(hào)132為低電平，AND電路112-2從低電平變?yōu)楦唠娖剑蓡斡|發(fā)脈沖φRFSH。單觸發(fā)脈沖φRFSH被提供到刷新地址發(fā)生電路113，并也作為多路復(fù)用器114的選擇控制信號(hào)被提供。刷新地址發(fā)生電路113，根據(jù)單觸發(fā)脈沖φRFSH的上升沿，輸出將現(xiàn)在的計(jì)數(shù)值增加一個(gè)的值，多路復(fù)用器114選擇刷新地址發(fā)生電路113的輸出(刷新地址)，提供到行解碼器102，行解碼器102將刷新地址解碼，驅(qū)動(dòng)由解碼的結(jié)果所選擇字線的字驅(qū)動(dòng)器(未圖示)根據(jù)控制信號(hào)(單觸發(fā)脈沖)RE被激活，和刷新地址對(duì)應(yīng)的選擇字線被激活。并且，接收單觸發(fā)脈沖φRFSH的高電平的SR觸發(fā)器112-1被復(fù)位，其輸出Q被復(fù)位為低電平。
接著對(duì)片選信號(hào)/CS為低電平時(shí)、發(fā)生刷新請(qǐng)求的情況進(jìn)行說明。刷新觸發(fā)信號(hào)131變?yōu)榧せ?高電平)狀態(tài)，SR觸發(fā)器112-1的輸出變?yōu)楦唠娖?，讀寫脈沖信號(hào)φR/W(控制信號(hào)132)是高電平，從而AND電路112-2變?yōu)榈碗娖剑瑔斡|發(fā)脈沖生成電路112-3的輸出保持低電平，SR觸發(fā)器112-1的輸出Q保持高電平。此時(shí)，定期輸出觸發(fā)信號(hào)的刷新定時(shí)器111也可以將刷新觸發(fā)信號(hào)131重置為非激活狀態(tài)。
并且，在單元陣列100的讀寫訪問結(jié)束(例如在讀出時(shí)，讀出數(shù)據(jù)被讀出到數(shù)據(jù)I/O控制器電路105時(shí))，讀寫脈沖信號(hào)φR/W從高電平下降到低電平時(shí)，AND電路112-2的輸出變?yōu)楦唠娖?，單觸發(fā)脈沖φRFSH被輸出。接受其，圖1的刷新地址發(fā)生電路113輸出將現(xiàn)在的計(jì)數(shù)值增量一個(gè)值，多路復(fù)用器114選擇刷新地址發(fā)生電路113的輸出(刷新地址)，提供到行解碼器102，行解碼器102解碼刷新地址，驅(qū)動(dòng)由解碼的結(jié)果所選擇的字線的字驅(qū)動(dòng)器(未圖示)根據(jù)控制信號(hào)(單觸發(fā)脈沖)RE被激活，和刷新地址對(duì)應(yīng)的選擇字線被激活。
并且，接收單觸發(fā)脈沖φRFSH的SR觸發(fā)器112-1的輸出被重置，刷新脈沖φRFSH變?yōu)榉羌せ顮顟B(tài)。此外，為了確保單觸發(fā)脈沖生成電路112-3的輸出信號(hào)所必須的脈沖寬度，考慮到時(shí)間余裕從而通過延遲電路112-4進(jìn)行規(guī)定時(shí)間的延遲，并提供到SR觸發(fā)器112-1的復(fù)位端子R。當(dāng)單觸發(fā)脈沖的脈沖寬度有時(shí)間余裕時(shí)，也可省略延遲電路112-4。
這樣，根據(jù)本實(shí)施例，為了使激活狀態(tài)時(shí)的刷新在對(duì)單元陣列100進(jìn)行完讀寫動(dòng)作之后進(jìn)行，在時(shí)間軸上進(jìn)行排列。此外，圖3所示的電路，為了說明的簡便，以根據(jù)控制和讀/寫訪問對(duì)應(yīng)的字線的激活的讀/寫脈沖信號(hào)φR/W的值控制刷新為例進(jìn)行了說明，但作為存儲(chǔ)激活狀態(tài)時(shí)發(fā)生的刷新請(qǐng)求并優(yōu)先讀/寫訪問的構(gòu)成，當(dāng)然也可以使用其他任意的控制信號(hào)、控制電路。
并且，在圖3的電路中，當(dāng)適用于非同步型的存儲(chǔ)器時(shí)，也可以從頁面模式的單元陣列中讀出1頁內(nèi)的多個(gè)字?jǐn)?shù)據(jù)后，在頁面內(nèi)按照地址順序輸出數(shù)據(jù)時(shí)進(jìn)行刷新。
接著對(duì)本發(fā)明的其他實(shí)施例進(jìn)行說明。圖4是用于說明本發(fā)明其他實(shí)施例的動(dòng)作的說明圖。參照?qǐng)D4(A)，在本實(shí)施例中其構(gòu)成是當(dāng)半導(dǎo)體存儲(chǔ)裝置從備用狀態(tài)向激活狀態(tài)轉(zhuǎn)移時(shí)，當(dāng)沒有進(jìn)行刷新時(shí)，存在讀/寫訪問的情況下，直接執(zhí)行。即，在本實(shí)施例中，片選信號(hào)/CS在時(shí)鐘信號(hào)CLK的上升沿被檢測出來，在時(shí)鐘信號(hào)CLK的上升時(shí)序α1和α2所規(guī)定的期間內(nèi)，片選信號(hào)/CS從高電平向低電平轉(zhuǎn)移時(shí)，由刷新地址選擇的字線不是激活期間的情況下，直接執(zhí)行讀寫動(dòng)作。
在本實(shí)施例中，不進(jìn)行參照?qǐng)D6所說明的以下控制在片選信號(hào)/CS從高電平向低電平轉(zhuǎn)移后，經(jīng)過規(guī)定的延遲時(shí)間后，進(jìn)行讀寫動(dòng)作。因此，可以實(shí)現(xiàn)訪問的高速化。
另一方面，參照?qǐng)D4(B)，在本實(shí)施例中，片選信號(hào)/CS從高電平向低電平轉(zhuǎn)移時(shí)，由刷新地址選擇的字線被激活的情況下，使讀/寫訪問在刷新動(dòng)作結(jié)束前為止保持待機(jī)(WAIT)，并將WAIT信號(hào)作為激活在規(guī)定期間輸出。
但是，如圖4(A)所示，片選信號(hào)/CS從高電平向低電平轉(zhuǎn)移時(shí)，即使有可能和內(nèi)部刷新產(chǎn)生沖突，其概率也是非常低的，且半導(dǎo)體存儲(chǔ)裝置向激活狀態(tài)轉(zhuǎn)移時(shí)，輸出WAIT信號(hào)，讀/寫訪問發(fā)生延遲的概率是非常低的。因此根據(jù)本實(shí)施例，可以避免圖6所示的現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置中的性能惡化。
并且，在輸入來自半導(dǎo)體存儲(chǔ)裝置的WAIT信號(hào)的CPU或者控制器中，通過WAIT信號(hào)進(jìn)行對(duì)半導(dǎo)體存儲(chǔ)裝置的讀/寫訪問的待機(jī)控制時(shí)，當(dāng)片選信號(hào)/CS下降時(shí)，只要監(jiān)視從半導(dǎo)體存儲(chǔ)裝置輸出的WAIT信號(hào)即可，因此可以減輕負(fù)荷。并且，軟件的開發(fā)也較為容易。
圖5是進(jìn)行圖4所示的控制的時(shí)序控制器電路115(參照?qǐng)D1)的構(gòu)成示意圖。參照?qǐng)D5，時(shí)序控制器電路115具有在片選信號(hào)/CS(圖1的寄存器107的輸出信號(hào))的下降沿對(duì)刷新脈沖信號(hào)φRFSH采樣并輸出的D寄存器電路115-1，以D寄存器電路115-1的輸出信號(hào)137為輸入的WAIT發(fā)生電路121，在D寄存器電路115-1的輸出信號(hào)137為高電平時(shí)，輸出規(guī)定的脈沖寬度的WAIT信號(hào)。
此外，在圖4(B)所示的例子中其構(gòu)成是WAIT發(fā)生電路121將在時(shí)鐘信號(hào)的上升沿為高電平的WAIT信號(hào)從該上升沿開始保持二個(gè)時(shí)鐘周期期間的高電平，在下一個(gè)時(shí)鐘的上升沿變?yōu)榈碗娖?，而在本發(fā)明中，WAIT信號(hào)的高電平期間當(dāng)然并不僅限于二個(gè)周期。
在本實(shí)施例中，未圖示的控制器在從半導(dǎo)體存儲(chǔ)裝置輸出的WAIT信號(hào)被激活(置為有效)時(shí)，進(jìn)行使讀/寫訪問待機(jī)的控制。
和本實(shí)施例不同，在上述非專利文獻(xiàn)2所述的現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置中，例如如圖7所示，其構(gòu)成是和片選信號(hào)CS(和圖8的信號(hào)CE#對(duì)應(yīng))無關(guān)，在刷新期間(Refresh為高電平時(shí))，WAIT信號(hào)以規(guī)定期間(例如二個(gè)時(shí)鐘周期的期間)被輸出。
由于當(dāng)今的半導(dǎo)體裝置的高集成化、組裝高密度化，在片上系統(tǒng)(SOC)裝置、CSP(芯片尺寸封裝)、MCM(多晶片模組)等之中，很多情況下存儲(chǔ)器設(shè)備和CPU等配置得非?？拷?，因此當(dāng)存儲(chǔ)器設(shè)備為備用狀態(tài)時(shí)，由于靠近的CPU的動(dòng)作導(dǎo)致周圍溫度(動(dòng)作溫度)上升，DRAM存儲(chǔ)陣列的刷新期間也隨之變短。而根據(jù)本實(shí)施例，CPU或者控制器只在將片選信號(hào)/CS設(shè)定為低電平時(shí)監(jiān)視WAIT信號(hào)即可，可以在減輕CPU負(fù)荷的同時(shí)進(jìn)行精確的刷新控制。
并且在上述實(shí)施例中，針對(duì)時(shí)鐘同步型、I/O共用的半導(dǎo)體存儲(chǔ)裝置進(jìn)行了說明，當(dāng)然也可以適用于QDR等I/O分離型的半導(dǎo)體存儲(chǔ)裝置。并且，也同樣適用于非同步型、具有頁面模式的用于攜帶的SRAM。
以上參照上述實(shí)施例對(duì)本發(fā)明進(jìn)行了說明，但本發(fā)明并不限于上述實(shí)施例的構(gòu)成，包括基于本發(fā)明原理的各種變形、修改。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有存儲(chǔ)單元陣列，具有為了保持?jǐn)?shù)據(jù)而需要刷新動(dòng)作的多個(gè)存儲(chǔ)單元；以及電路，輸入控制半導(dǎo)體存儲(chǔ)裝置的待機(jī)狀態(tài)和激活狀態(tài)的控制信號(hào)，當(dāng)上述控制信號(hào)從表示待機(jī)狀態(tài)向表示激活狀態(tài)的值轉(zhuǎn)移時(shí)，在沒有進(jìn)行刷新動(dòng)作的情況下，立刻執(zhí)行對(duì)上述存儲(chǔ)單元陣列的讀或?qū)懺L問，當(dāng)上述控制信號(hào)從待機(jī)狀態(tài)向激活狀態(tài)轉(zhuǎn)移時(shí)，在正在進(jìn)行刷新動(dòng)作的情況下，激活并輸出用于使讀或?qū)懺L問待機(jī)的等待信號(hào)。
2.根據(jù)權(quán)利要求1所述的導(dǎo)體存儲(chǔ)裝置，其特征在于，具有進(jìn)行以下控制的電路輸入上述控制信號(hào)和控制刷新動(dòng)作的執(zhí)行的刷新信號(hào)，在上述控制信號(hào)從表示待機(jī)狀態(tài)向表示激活狀態(tài)的值轉(zhuǎn)移的周期內(nèi)，當(dāng)上述刷新信號(hào)表示刷新動(dòng)作時(shí)，將上述等待信號(hào)設(shè)定為激活狀態(tài)并輸出，在上述周期以外的期間內(nèi)，使上述等待信號(hào)不可從非激活狀態(tài)設(shè)定為激活狀態(tài)。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述等待信號(hào)以預(yù)先確定的規(guī)定次數(shù)的周期被設(shè)定為激活狀態(tài)并被輸出。
4.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有存儲(chǔ)單元陣列，其具有多個(gè)位線、多個(gè)字線、以及在上述多個(gè)位線和上述多個(gè)字線的交叉部分的為了保持?jǐn)?shù)據(jù)而需要刷新動(dòng)作的多個(gè)存儲(chǔ)單元；以及進(jìn)行以下控制的電路，輸入控制半導(dǎo)體存儲(chǔ)裝置的待機(jī)狀態(tài)和激活狀態(tài)的控制信號(hào)，當(dāng)上述控制信號(hào)從表示待機(jī)狀態(tài)向表示激活狀態(tài)的值轉(zhuǎn)移時(shí)，在正在進(jìn)行刷新動(dòng)作的情況下，將用于使讀或?qū)懺L問待機(jī)的等待信號(hào)設(shè)定為激活狀態(tài)并在預(yù)定期間輸出；當(dāng)上述控制信號(hào)從表示待機(jī)狀態(tài)向表示激活狀態(tài)的值轉(zhuǎn)移時(shí)，除了刷新動(dòng)作正在進(jìn)行的情況外，使上述等待信號(hào)不可設(shè)定為激活狀態(tài)，使讀或?qū)懺L問不用待機(jī)而直接執(zhí)行。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有進(jìn)行以下控制的電路讀或?qū)懺L問時(shí)，當(dāng)產(chǎn)生了刷新請(qǐng)求時(shí)，在為了讀或?qū)懺L問而將上述存儲(chǔ)單元陣列激活后，選擇和刷新地址對(duì)應(yīng)的字線并進(jìn)行刷新動(dòng)作。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，讀訪問時(shí)，激活由訪問地址選擇的上述字線，并從上述存儲(chǔ)單元陣列讀出多個(gè)數(shù)據(jù)，在將上述多個(gè)數(shù)據(jù)從數(shù)據(jù)端子依次輸出的期間，激活和刷新地址對(duì)應(yīng)的字線并進(jìn)行刷新動(dòng)作。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有根據(jù)用于啟動(dòng)刷新的刷新觸發(fā)信號(hào)，生成刷新地址，并進(jìn)行刷新動(dòng)作的電路；以及進(jìn)行以下控制的電路，和讀動(dòng)作在時(shí)間上重疊、上述刷新觸發(fā)信號(hào)被激活時(shí)，激活讀訪問地址的字線并將通過讀出放大器讀出的多個(gè)數(shù)據(jù)從數(shù)據(jù)端子突發(fā)讀出，與該動(dòng)作并行，激活上述刷新地址的字線并進(jìn)行刷新。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有控制電路，至少輸入控制上述半導(dǎo)體存儲(chǔ)裝置的待機(jī)狀態(tài)和激活狀態(tài)的控制信號(hào)(稱作“片選信號(hào)”)；以及等待發(fā)生電路，接收上述控制電路的輸出信號(hào)，根據(jù)上述輸出信號(hào)生成并輸出等待信號(hào)，上述控制電路進(jìn)行以下控制在上述片選信號(hào)從表示上述半導(dǎo)體存儲(chǔ)裝置的待機(jī)狀態(tài)向表示激活狀態(tài)的值轉(zhuǎn)移的周期內(nèi)，允許將表示正在進(jìn)行刷新動(dòng)作的等待信號(hào)設(shè)定為激活狀態(tài)并輸出，在上述周期以外的期間內(nèi)，不允許將上述等待信號(hào)設(shè)定為激活狀態(tài)并輸出。
9.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有存儲(chǔ)單元陣列，其具有多個(gè)位線、多個(gè)字線、以及在上述多個(gè)位線和上述多個(gè)字線的交叉部分的為了保持?jǐn)?shù)據(jù)而需要刷新動(dòng)作的多個(gè)存儲(chǔ)單元；刷新脈沖發(fā)生電路，生成用于控制上述刷新動(dòng)作的執(zhí)行的刷新脈沖信號(hào)；接收控制半導(dǎo)體存儲(chǔ)裝置的待機(jī)狀態(tài)和激活狀態(tài)的控制信號(hào)(稱作“片選信號(hào)”)的端子；輸出等待信號(hào)的等待端子；控制電路，接收上述片選信號(hào)和上述刷新脈沖信號(hào)，當(dāng)上述片選信號(hào)從表示上述半導(dǎo)體存儲(chǔ)裝置的待機(jī)狀態(tài)向表示激活狀態(tài)的值轉(zhuǎn)移時(shí)，響應(yīng)于該轉(zhuǎn)移，對(duì)上述刷新脈沖信號(hào)取樣并輸出；以及等待發(fā)生電路，接收來自上述控制電路的輸出信號(hào)，根據(jù)上述輸出信號(hào)激活上述等待信號(hào)并輸出到上述等待端子。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述等待發(fā)生電路，在來自上述控制電路的輸出信號(hào)為激活狀態(tài)時(shí)，根據(jù)輸入的同步用時(shí)鐘信號(hào)的上升或下降遷移沿，激活上述等待信號(hào)，在將上述等待信號(hào)的激活狀態(tài)保持上述時(shí)鐘信號(hào)的預(yù)先確定的規(guī)定周期期間后，使上述等待信號(hào)非激活。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，與靜態(tài)隨機(jī)存取存儲(chǔ)器接口規(guī)格兼容。
12.一種電子裝置，具有權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置、CPU及存儲(chǔ)控制器中的至少一個(gè)，其特征在于上述CPU及存儲(chǔ)控制器中的至少一個(gè)激活用于控制上述半導(dǎo)體存儲(chǔ)裝置的待機(jī)狀態(tài)和激活狀態(tài)的控制信號(hào)，將上述半導(dǎo)體存儲(chǔ)裝置設(shè)定為激活狀態(tài)時(shí)，判斷來自上述半導(dǎo)體存儲(chǔ)裝置的等待信號(hào)是否被置為有效，當(dāng)上述等待信號(hào)被置為有效時(shí)，使對(duì)上述半導(dǎo)體存儲(chǔ)裝置的讀/寫訪問待機(jī)。
全文摘要
在半導(dǎo)體存儲(chǔ)裝置中，當(dāng)芯片使能信號(hào)從非激活狀態(tài)(待機(jī)狀態(tài))向激活狀態(tài)轉(zhuǎn)移時(shí)，在沒有進(jìn)行刷新動(dòng)作的情況下，立刻執(zhí)行讀或?qū)懺L問，當(dāng)芯片使能信號(hào)從非激活狀態(tài)向激活狀態(tài)轉(zhuǎn)移時(shí)，在正在進(jìn)行刷新動(dòng)作的情況下，通過WAIT發(fā)生電路輸出用于使讀或?qū)懺L問待機(jī)的等待信號(hào)。
文檔編號(hào)G11C11/409GK1677562SQ20051006251
公開日2005年10月5日 申請(qǐng)日期2005年3月30日 優(yōu)先權(quán)日2004年3月30日
發(fā)明者高橋弘行, 下山隆登, 廣田卓哉 申請(qǐng)人:恩益禧電子股份有限公司