專(zhuān)利名稱(chēng)：高穩(wěn)定性位移電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高穩(wěn)定性位移電路，特別一種由非晶硅薄膜晶體管(a-Si TFT)制程技術(shù)所形成的位移電路，以提高位移電路的穩(wěn)定性，及延長(zhǎng)位移電路的工作時(shí)間與正常運(yùn)作。
背景技術(shù)：
SOG(system on glass)技術(shù)可用非晶硅(amorphous silicon；a-Si)制程與低溫多晶硅(Low Temperature poly-silicon；LTPS)制程來(lái)實(shí)現(xiàn)，LTPS TFT與a-Si TFT的最大的區(qū)別在于其電性與制程繁簡(jiǎn)的差異。LTPS TFT擁有較高的載子移動(dòng)率，然而其制程卻較繁復(fù)；而a-Si TFT則反之，雖然a-Si的載子移動(dòng)率不如LTPS，但由于其制程較簡(jiǎn)單且成熟，因此在成本上具有不錯(cuò)的競(jìng)爭(zhēng)優(yōu)勢(shì)。
但由于a-Si TFT元件本身特性的限制，導(dǎo)致TFT元件的臨界電壓(Threshold Voltage，Vth)值會(huì)隨著外加偏壓(stress)的影響而逐漸上升，這是a-Si TFT無(wú)法實(shí)現(xiàn)SOG的重要原因，所以克服元件本身特性因素所造成的臨界電壓不穩(wěn)定是現(xiàn)階段以a-Si TFT制程實(shí)現(xiàn)SOG最迫切需要解決的問(wèn)題。
現(xiàn)有技術(shù)如美國(guó)專(zhuān)利US 5,222,082的“Shift Register Useful asa Select Line Scanner for Liquid Crystal Display”(1993年6月22日提交)。該專(zhuān)利的架構(gòu)如圖1所示，該移位緩存器的多個(gè)階(第1階～第n階)中的各階依序串接在一起并將輸出信號(hào)OUTPUT 1～OUTPUT n送至面板的柵極控制線(xiàn)(gate lines)，起始動(dòng)作是將串接的一輸入信號(hào)輸入至第一階，其余各階的輸入信號(hào)是由前一階的輸出信號(hào)所送入的，且此移位緩存器電路是由三個(gè)時(shí)脈信號(hào)C1、C2、C3將該些移位緩存器分成單數(shù)階與偶數(shù)階來(lái)分別控制。
該電路是由6個(gè)TFT所組成(如圖2所示)，請(qǐng)?jiān)倥浜蠀⒄請(qǐng)D3的時(shí)序圖，該專(zhuān)利的電路運(yùn)作方式如下當(dāng)輸入信號(hào)與時(shí)脈信號(hào)C3為高位準(zhǔn)時(shí)(以奇數(shù)階說(shuō)明)，分別使晶體管T3與T4呈導(dǎo)通狀態(tài)，通過(guò)調(diào)整此二顆晶體管T3與T4的尺寸大小，將節(jié)點(diǎn)P2在此時(shí)間設(shè)計(jì)為低位準(zhǔn)。當(dāng)節(jié)點(diǎn)P2準(zhǔn)位為低位準(zhǔn)時(shí)，晶體管T2與T6將為截止?fàn)顟B(tài)，由于晶體管T1導(dǎo)通，節(jié)點(diǎn)P1的位準(zhǔn)將為Vdd-VthT1，此位準(zhǔn)仍屬于高位準(zhǔn)，因此晶體管T5將呈導(dǎo)通狀態(tài)，這時(shí)輸出端OUT的輸出信號(hào)將被時(shí)脈信號(hào)C1的低位準(zhǔn)拉至為低位準(zhǔn)。
當(dāng)輸入信號(hào)處于低位準(zhǔn)時(shí)，該晶體管T1與T4將為截止?fàn)顟B(tài)，且為低位準(zhǔn)的時(shí)脈信號(hào)C3將使晶體管T3呈截止?fàn)顟B(tài)，導(dǎo)致此時(shí)節(jié)點(diǎn)P1處于浮接狀態(tài)，由于時(shí)脈信號(hào)C1此刻由低位準(zhǔn)轉(zhuǎn)為高位準(zhǔn)，因此將節(jié)點(diǎn)P1因自舉升壓(bootstrap)效應(yīng)而被拉至較高位準(zhǔn)，以致使時(shí)脈信號(hào)C1高位準(zhǔn)可完美充電至該輸出端OUT；在此時(shí)間節(jié)點(diǎn)P2為浮接狀態(tài)，其準(zhǔn)位由前一個(gè)狀態(tài)決定仍處于低準(zhǔn)位。當(dāng)輸入信號(hào)、時(shí)脈信號(hào)C1與C3同時(shí)處于低位準(zhǔn)時(shí)將使晶體管T3與T4呈截止?fàn)顟B(tài)，此時(shí)節(jié)點(diǎn)P2將會(huì)處于第二次浮接(floating)狀態(tài)，且仍為低準(zhǔn)位狀態(tài)。下一個(gè)時(shí)間若時(shí)脈信號(hào)C3為低準(zhǔn)位轉(zhuǎn)為高準(zhǔn)位時(shí)，節(jié)點(diǎn)P2將為高準(zhǔn)位狀態(tài)，此后將長(zhǎng)時(shí)間處于高準(zhǔn)位直至輸入信號(hào)由低準(zhǔn)位轉(zhuǎn)為高準(zhǔn)位，此結(jié)果將造成晶體管T2與T6臨界電壓(Vth)嚴(yán)重位移。
綜上所述，該美國(guó)專(zhuān)利US 5,222,082的缺陷為電路中節(jié)點(diǎn)P1及P2將在短暫時(shí)間內(nèi)處于浮接狀態(tài)，這將造成節(jié)點(diǎn)P1及P2受時(shí)脈信號(hào)或其它噪聲的影響而造成位移電路的錯(cuò)誤運(yùn)作。另外，晶體管T2與T6長(zhǎng)時(shí)間受到直流偏壓而產(chǎn)生嚴(yán)重的臨界電壓位移現(xiàn)象，最后將導(dǎo)致電路運(yùn)作異常，縮短電路的使用壽命。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于避免位移電路中的非晶硅薄膜晶體管因持續(xù)偏壓而影響位移電路的動(dòng)作，從而延長(zhǎng)位移電路的使用壽命。
本發(fā)明的另一目的在于利用一補(bǔ)充單元持續(xù)對(duì)輸出節(jié)點(diǎn)補(bǔ)充低位準(zhǔn)，這樣可有效降低薄膜晶體管臨界電壓的位移，且本發(fā)明利用一補(bǔ)充單元的設(shè)計(jì)方法所完成的位移電路，其節(jié)點(diǎn)在任何時(shí)間均無(wú)浮接狀態(tài)。
本發(fā)明的位移電路包括多個(gè)階段，各階段依序串接在一起并且各自產(chǎn)出輸出信號(hào)。一輸入信號(hào)輸入至第1階的輸入端，其余各階段的輸入信號(hào)是由前一階的輸出信號(hào)所送入的。其中各階段的位移電路具有一補(bǔ)充單元對(duì)輸出節(jié)點(diǎn)補(bǔ)充低準(zhǔn)位，其利用將該輸出節(jié)點(diǎn)處的輸出信號(hào)拉回至自屬位移電路單元內(nèi)充當(dāng)控制信號(hào)，其控制信號(hào)支配該階位移電路單元進(jìn)而對(duì)該輸出端持續(xù)補(bǔ)充低位準(zhǔn)。
藉此本發(fā)明的位移電路除了可以達(dá)到主動(dòng)式顯示面板所需的驅(qū)動(dòng)信號(hào)位移的功能之外，當(dāng)該電路使用非晶硅薄膜晶體管實(shí)施時(shí)，同時(shí)可以抑制電路內(nèi)非晶硅薄膜晶體管的臨界電壓位移現(xiàn)象，這樣可延長(zhǎng)位移電路的使用壽命，且該位移電路的每一節(jié)點(diǎn)在任何時(shí)間均無(wú)浮接狀態(tài)，同時(shí)可提高位移電路的穩(wěn)定性。


圖1是美國(guó)專(zhuān)利US 5,222,082的架構(gòu)示意圖。
圖2是美國(guó)專(zhuān)利US 5,222,082的電路示意圖。
圖3是美國(guó)專(zhuān)利US 5,222,082的時(shí)序圖。
圖4是本發(fā)明的電路架構(gòu)示意圖。
圖5是本發(fā)明的輸入信號(hào)與輸出信號(hào)的時(shí)間關(guān)系圖。
圖6是本發(fā)明的補(bǔ)充單元架構(gòu)圖。
圖7是本發(fā)明的第一實(shí)施例的單一級(jí)電路的示意圖。
圖8是第一實(shí)施例相關(guān)節(jié)點(diǎn)的波形圖。
圖9是本發(fā)明的第二實(shí)施例的單一級(jí)電路的示意圖。
圖10是第二實(shí)施例相關(guān)節(jié)點(diǎn)的波形圖。
圖11本發(fā)明與現(xiàn)有技術(shù)中的晶體管臨界電壓位移的時(shí)間關(guān)系圖。
具體實(shí)施例方式
有關(guān)本發(fā)明的詳細(xì)內(nèi)容及技術(shù)說(shuō)明，現(xiàn)結(jié)合

如下請(qǐng)參閱圖4所示，是本發(fā)明的電路架構(gòu)示意圖。本發(fā)明提供了一種高穩(wěn)定性位移電路，該位移電路包括多個(gè)階段(如圖中SR1～SR4)，各階段依序串接在一起并且各自產(chǎn)出輸出信號(hào)(如圖中G(1)～G(4))。一輸入信號(hào)STV輸入至第1階(SR1)的輸入端IN，其余各階段(SR2～SR4)的輸入端IN接入前一階的輸出信號(hào)(G(i-1))。各階段的位移電路具有高準(zhǔn)位Vdd與低位準(zhǔn)Vss電源，與信號(hào)為反相狀態(tài)的時(shí)脈信號(hào)CLKA與CLKB輸入至各階段(SR2～SR4)，分別作為第一時(shí)脈端CA與第二時(shí)脈端CB的輸入信號(hào)，其中該位移電路的奇數(shù)級(jí)的第一時(shí)脈端CA接入時(shí)脈信號(hào)CLKA，第二時(shí)脈端CB接入時(shí)脈信號(hào)CLKB，而偶數(shù)級(jí)的第一時(shí)脈端CA則接入時(shí)脈信號(hào)CLKB，第二時(shí)脈端CB接入時(shí)脈信號(hào)CLKA，其輸入信號(hào)(CLKA、CLKB、STV)與輸出信號(hào)(G(1)～G(5))的時(shí)間關(guān)系圖如圖5所示。
請(qǐng)?jiān)賲㈤唸D6所示，本發(fā)明對(duì)于各階段的位移電路單元10，在該位移電路單元10的輸出節(jié)點(diǎn)Q處加入一補(bǔ)充單元20，本發(fā)明利用將該輸出節(jié)點(diǎn)Q的輸出信號(hào)拉回至自屬該位移電路單元10內(nèi)的節(jié)點(diǎn)，藉此節(jié)點(diǎn)充當(dāng)一控制節(jié)點(diǎn)RT，且該控制節(jié)點(diǎn)RT的控制信號(hào)支配該位移電路單元10，進(jìn)而對(duì)該位移電路單元10的輸出節(jié)點(diǎn)Q持續(xù)補(bǔ)充低位準(zhǔn)。
其中，該補(bǔ)充單元20包括一第一補(bǔ)充晶體管MA，其柵極與該位移電路單元10的第一衍生節(jié)點(diǎn)QA電性連接，漏極連接至輸出節(jié)點(diǎn)Q，源極連接至低位準(zhǔn)的供應(yīng)電壓Vss；一第二補(bǔ)充晶體管MB，其柵極連接至該位移電路單元10的第二衍生節(jié)點(diǎn)QB，且該第二衍生節(jié)點(diǎn)QB的信號(hào)與該第二時(shí)脈端CB的信號(hào)相同，漏極連接至輸出節(jié)點(diǎn)Q，源極連接至低位準(zhǔn)的供應(yīng)電壓Vss；及一第三補(bǔ)充晶體管MC，其柵極連接至該位移電路單元10的第二衍生節(jié)點(diǎn)QB，漏極與該第一衍生節(jié)點(diǎn)QA電性連接，源極連接至低位準(zhǔn)的供應(yīng)電壓Vss。
該第一衍生節(jié)點(diǎn)QA控制第一補(bǔ)充晶體管MA，第二衍生節(jié)點(diǎn)QB控制第二補(bǔ)充晶體管MB與第三補(bǔ)充晶體管MC，使輸出節(jié)點(diǎn)Q持續(xù)補(bǔ)充低位準(zhǔn)，同時(shí)間該第一補(bǔ)充晶體管MA與第二補(bǔ)充晶體管MB只有1/2工作周期(duty)受到偏壓，從而可避免位移電路中的非晶硅薄膜晶體管因持續(xù)偏壓而影響位移電路的運(yùn)作，以延長(zhǎng)位移電路的使用壽命。
為詳細(xì)說(shuō)明該位移電路單元10與該補(bǔ)充單元20的運(yùn)作方式，現(xiàn)以實(shí)施例詳細(xì)說(shuō)明該位移電路。第一實(shí)施例請(qǐng)參閱圖7的單一級(jí)電路示意圖及圖8的相關(guān)節(jié)點(diǎn)的波形圖。
該位移電路單元10包括一第一晶體管T11，其柵極接至一第二時(shí)脈信號(hào)CL2(該第二時(shí)脈端CB接入的信號(hào))，漏極接至該輸入端IN信號(hào)；一第二晶體管T12，其漏極與第一晶體管T11的源極電性連接于一第一節(jié)點(diǎn)N1，其源極連接至低位準(zhǔn)的供應(yīng)電壓Vss；一第三晶體管T13，其漏極接至一第一時(shí)脈信號(hào)CL1(該第一時(shí)脈端CA接入的信號(hào))，其源極是輸出節(jié)點(diǎn)Q(輸出端OUT)；一第四晶體管T14，其柵極接至第一時(shí)脈信號(hào)CL1，漏極連接至高位準(zhǔn)的供應(yīng)電壓Vdd；一第五晶體管T15，其柵極是由輸出節(jié)點(diǎn)Q拉回至自屬位移電路單元10的控制節(jié)點(diǎn)RT，其源極連接至低位準(zhǔn)的供應(yīng)電壓Vss，其漏極與第四晶體管T14的源極電性連接于一第二節(jié)點(diǎn)N2，即第四晶體管T14與第五晶體管T15形成一反相器，且該第二晶體管T12的柵極接至該第二節(jié)點(diǎn)N2。
該第二節(jié)點(diǎn)N2也就是補(bǔ)充單元20的第一衍生節(jié)點(diǎn)QA；第一實(shí)施例電路的精神是該輸出節(jié)點(diǎn)Q處的輸出信號(hào)拉回至自屬位移電路單元10內(nèi)控制反相器(第四晶體管T14與第五晶體管T15)，使該反相器受本階輸出信號(hào)所控制，進(jìn)而控制該補(bǔ)充單元20，進(jìn)而對(duì)該輸出節(jié)點(diǎn)Q持續(xù)補(bǔ)充低位準(zhǔn)，相同地，也就是對(duì)輸出端OUT持續(xù)補(bǔ)充低位準(zhǔn)。
根據(jù)本實(shí)施例的電路的運(yùn)作原理說(shuō)明如下
1.輸入端IN信號(hào)的觸發(fā)脈波會(huì)與第二時(shí)脈信號(hào)CL2同相位，當(dāng)輸入端IN信號(hào)產(chǎn)生觸發(fā)脈波而為高位準(zhǔn)(Vdd)時(shí)，第二時(shí)脈信號(hào)CL2也為高位準(zhǔn)(Vdd)，而第一時(shí)脈信號(hào)CL1為低位準(zhǔn)(Vss)，第一節(jié)點(diǎn)N1的電壓會(huì)升高至(Vdd-VthT11)，輸出端OUT輸出的電壓為低位準(zhǔn)(Vss)。這是因?yàn)閍.第一晶體管T11會(huì)導(dǎo)通，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
b.第二晶體管T12會(huì)截止，因?yàn)镹2節(jié)點(diǎn)的電壓為低位準(zhǔn)(Vss)。
c.第三晶體管T13會(huì)導(dǎo)通，因?yàn)榈谝还?jié)點(diǎn)N1為Vdd-Vth1。
d.第四晶體管T14會(huì)截止，因?yàn)榈谝粫r(shí)脈信號(hào)CL1為低位準(zhǔn)(Vss)。
e.第五晶體管T15會(huì)截止，因?yàn)檩敵龆薕UT信號(hào)為低位準(zhǔn)(Vss)。
f.第一補(bǔ)充晶體管MA會(huì)截止，因?yàn)榈诙?jié)點(diǎn)N2為低位準(zhǔn)(Vss)。
g.第二補(bǔ)充晶體管MB會(huì)導(dǎo)通，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
h.第三補(bǔ)充晶體管MC會(huì)導(dǎo)通，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
i.第一節(jié)點(diǎn)N1升高為(Vdd-VthT11)，因?yàn)榈谝痪w管T11會(huì)導(dǎo)通，將第一節(jié)點(diǎn)N1拉至Vdd-VthT11。
j.第二節(jié)點(diǎn)N2被拉至低位準(zhǔn)(Vss)，因?yàn)榈谌a(bǔ)充晶體管MC會(huì)導(dǎo)通，將第二節(jié)點(diǎn)N2拉至低位準(zhǔn)(Vss)。
k.輸出端OUT會(huì)被拉至低位準(zhǔn)(Vss)，因?yàn)榈谌w管T13與第二補(bǔ)充晶體管MB會(huì)導(dǎo)通，將輸出端OUT拉至低位準(zhǔn)(Vss)。
2.當(dāng)輸入端IN信號(hào)變?yōu)榈臀粶?zhǔn)(Vss)時(shí)，第二時(shí)脈信號(hào)CL2也變?yōu)榈臀粶?zhǔn)(Vss)，而第一時(shí)脈信號(hào)CL1變?yōu)楦呶粶?zhǔn)(Vdd)，第一節(jié)點(diǎn)N1的電壓會(huì)因自舉升壓效應(yīng)而由(Vdd-VthT11)再升高為(Vdd-VthT11+ΔVp)，(其中ΔVp＝Cgs(Vdd-Vss)/(Cgs+CN1)，CN1為第一節(jié)點(diǎn)N1的寄生電容)，且輸出端OUT的電壓會(huì)由低位準(zhǔn)(Vss)升高轉(zhuǎn)為高位準(zhǔn)(Vdd)。這是因?yàn)閍.第一晶體管T11會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2變?yōu)榈臀粶?zhǔn)(Vss)。
b.第二晶體管T12會(huì)截止，因?yàn)榈诙?jié)點(diǎn)N2為低位準(zhǔn)(Vss)。
c.第三晶體管T13會(huì)導(dǎo)通，因?yàn)榈谝还?jié)點(diǎn)N1為Vdd-VthT11+ΔVp。
d.第四晶體管T14會(huì)導(dǎo)通，因?yàn)榈谝粫r(shí)脈信號(hào)CL1為高位準(zhǔn)(Vdd)。
e.第五晶體管T15會(huì)導(dǎo)通，因?yàn)檩敵龆薕UT為高位準(zhǔn)(Vdd)。
f.第一補(bǔ)充晶體管MA會(huì)截止，因?yàn)榈诙?jié)點(diǎn)N2為低位準(zhǔn)(Vss)。
g.第二補(bǔ)充晶體管MB會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2為低位準(zhǔn)(Vss)。
h.第三補(bǔ)充晶體管MC為截止，因?yàn)榈诙r(shí)脈信號(hào)CL2為低位準(zhǔn)(Vss)。
i.第一節(jié)點(diǎn)N1為Vdd-Vth1+ΔVp，因?yàn)榈谝痪w管T11與第二晶體管T12截止，第一節(jié)點(diǎn)N1處于浮接狀態(tài)，第一節(jié)點(diǎn)N1的電壓會(huì)因第一時(shí)脈信號(hào)CL1由低準(zhǔn)位轉(zhuǎn)態(tài)至高位準(zhǔn)而產(chǎn)生自舉升壓效應(yīng)，電壓位準(zhǔn)由(Vdd-Vth1)再升高為(Vdd-Vth1+ΔVp)。
j.第二節(jié)點(diǎn)N2為低位準(zhǔn)，其準(zhǔn)位將略高于Vss，因?yàn)榈谖寰w管T15的元件尺寸W/L會(huì)比第四晶體管T14的元件尺寸W/L大，例如薄膜晶體管的大小尺寸比例為第五晶體管TFT15∶第四晶體管TFT14＝10∶1，因此即使第四晶體管T14、第五晶體管T15同時(shí)導(dǎo)通，第二節(jié)點(diǎn)N2的電壓仍會(huì)維持在低位準(zhǔn)的供應(yīng)電壓Vss附近的低位準(zhǔn)狀態(tài)。
k.輸出端OUT為高位準(zhǔn)(Vdd)，因?yàn)榈谌w管T13會(huì)導(dǎo)通，第一節(jié)點(diǎn)N1的電壓會(huì)因自舉升壓效應(yīng)由(Vdd-VthT11)再升高為(Vdd-VthT11+ΔVp)，(其中ΔVp＝Cgs(Vdd-Vss)/(Cgs+CN1)，CN1為第一節(jié)點(diǎn)N1的寄生電容)，由于此電壓相較于Vdd其值大于許多，因此輸出端OUT的電壓會(huì)由低位準(zhǔn)(Vss)完美充電至高位準(zhǔn)(Vdd)。
3.當(dāng)?shù)谝粫r(shí)脈信號(hào)CL1變?yōu)榈臀粶?zhǔn)(Vss)，而第二時(shí)脈信號(hào)CL2變?yōu)楦呶粶?zhǔn)(Vdd)時(shí)，輸入端IN信號(hào)持續(xù)為低位準(zhǔn)(Vss)，第一節(jié)點(diǎn)N1的電壓會(huì)由(Vdd-VthT11+ΔVp)轉(zhuǎn)為低位準(zhǔn)(Vss)，輸出端OUT的電壓會(huì)由高位準(zhǔn)(Vdd)降低為低位準(zhǔn)(Vss)。這是因?yàn)閍.第一晶體管T11會(huì)導(dǎo)通，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
b.第二晶體管T12會(huì)截止，因?yàn)榈诙?jié)點(diǎn)N2為低位準(zhǔn)(Vss)。
c.第三晶體管T13會(huì)截止，因?yàn)榈谝还?jié)點(diǎn)N1為低位準(zhǔn)(Vss)。
d.第四第四晶體管T14會(huì)截止，因?yàn)榈谝粫r(shí)脈信號(hào)CL1為低位準(zhǔn)(Vss)。
e.第五晶體管T15會(huì)截止，因?yàn)檩敵龆薕UT信號(hào)為低位準(zhǔn)(Vss)。
f.第一補(bǔ)充晶體管MA會(huì)截止，因?yàn)榈诙?jié)點(diǎn)N2電壓為低位準(zhǔn)(Vss)。
g.第二補(bǔ)充晶體管MB會(huì)導(dǎo)通，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
h.第三補(bǔ)充晶體管MC會(huì)導(dǎo)通，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
i.第一節(jié)點(diǎn)N1為低位準(zhǔn)(Vss)，因?yàn)榈谝痪w管T11導(dǎo)通，將第一節(jié)點(diǎn)N1的電壓會(huì)由(Vdd-VthT11+ΔVp)變?yōu)榈臀粶?zhǔn)(Vss)。
j.第二節(jié)點(diǎn)N2為低位準(zhǔn)(Vss)，因?yàn)榈谌a(bǔ)充晶體管MC會(huì)導(dǎo)通，將第二節(jié)點(diǎn)N2的電壓拉至低位準(zhǔn)(Vss)。
k.輸出端OUT為低位準(zhǔn)(Vss)，因?yàn)榈诙a(bǔ)充晶體管MB會(huì)導(dǎo)通，將輸出端OUT拉至低位準(zhǔn)(Vss)。
4.當(dāng)?shù)诙r(shí)脈信號(hào)CL2變?yōu)榈臀粶?zhǔn)(Vss)，而第一時(shí)脈信號(hào)CL1變?yōu)楦呶粶?zhǔn)(Vdd)時(shí)，輸入端IN信號(hào)持續(xù)為低位準(zhǔn)(Vss)，第一節(jié)點(diǎn)N1的電壓會(huì)維持為低位準(zhǔn)(Vss)，輸出端OUT的電壓會(huì)維持為低位準(zhǔn)(Vss)。這是因?yàn)?
a.第一晶體管T11會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2的電壓為低位準(zhǔn)(Vss)。
b.第二晶體管T12會(huì)導(dǎo)通，因?yàn)榈诙?jié)點(diǎn)N2為Vdd-Vth4。
c.第三晶體管T13會(huì)截止，因?yàn)榈谝还?jié)點(diǎn)N1的電壓為低位準(zhǔn)(Vss)。
d.第四晶體管T14會(huì)導(dǎo)通，因?yàn)榈谝粫r(shí)脈信號(hào)CL1為高位準(zhǔn)(Vdd)。
e.第五晶體管T15會(huì)截止，因?yàn)檩敵龆薕UT為低位準(zhǔn)(Vss)。
f.第一補(bǔ)充晶體管MA會(huì)導(dǎo)通，因?yàn)榈诙?jié)點(diǎn)N2的電壓為Vdd-Vth4。
g.第二補(bǔ)充晶體管MB會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2的電壓為低位準(zhǔn)(Vss)。
h.第三補(bǔ)充晶體管MC會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2的電壓為低位準(zhǔn)(Vss)。
i.第一節(jié)點(diǎn)N1為低位準(zhǔn)(Vss)，因?yàn)榈诙w管T2導(dǎo)通，將第一節(jié)點(diǎn)N1的電壓持續(xù)拉至低位準(zhǔn)(Vss)。
j.第二節(jié)點(diǎn)N2的電壓為Vdd-Vth4，因?yàn)榈谒木w管T14會(huì)導(dǎo)通，將第二節(jié)點(diǎn)N2的電壓拉至Vdd-VthT14。
k.輸出端OUT為低位準(zhǔn)(Vss)，因?yàn)榈谝谎a(bǔ)充晶體管MA會(huì)導(dǎo)通，將輸出端OUT持續(xù)拉至低位準(zhǔn)(Vss)。
5.當(dāng)?shù)谝粫r(shí)脈信號(hào)CL1變?yōu)榈臀粶?zhǔn)(Vss)，而第二時(shí)脈信號(hào)CL2變?yōu)楦呶粶?zhǔn)(Vdd)時(shí)，輸入端IN信號(hào)持續(xù)為低位準(zhǔn)(Vss)，輸出端OUT的電壓會(huì)維持為低位準(zhǔn)(Vss)。這是因?yàn)閍.第一晶體管T11會(huì)導(dǎo)通，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
b.第二晶體管T12會(huì)截止，因?yàn)榈诙?jié)點(diǎn)N2的電壓為低位準(zhǔn)(Vss)。
c.第三晶體管T13會(huì)截止，因?yàn)榈谝还?jié)點(diǎn)N1的電壓為低位準(zhǔn)(Vss)。
d.第四晶體管T14會(huì)截止，因?yàn)榈谝粫r(shí)脈信號(hào)CL1為低位準(zhǔn)(Vss)。
e.第五晶體管T15會(huì)截止，因?yàn)檩敵龆薕UT的電壓為低位準(zhǔn)(Vss)。
f.第一補(bǔ)充晶體管MA會(huì)截止，因?yàn)榈诙?jié)點(diǎn)N2的電壓為低位準(zhǔn)(Vss)。
g.第二補(bǔ)充晶體管MB會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
h.第三補(bǔ)充晶體管MC會(huì)導(dǎo)通，因?yàn)榈诙r(shí)脈信號(hào)CL2的電壓為高位準(zhǔn)(Vdd)。
i.第一節(jié)點(diǎn)N1為低位準(zhǔn)(Vss)，因?yàn)榈谝痪w管T11導(dǎo)通，將第一節(jié)點(diǎn)N1的電壓持續(xù)拉至低位準(zhǔn)(Vss)。
j.第二節(jié)點(diǎn)N2為低位準(zhǔn)(Vss)，因?yàn)榈谌a(bǔ)充晶體管MC會(huì)導(dǎo)通，將第二節(jié)點(diǎn)N2的電壓拉至低位準(zhǔn)(Vss)。
k.輸出端OUT為低位準(zhǔn)(Vss)，因?yàn)榈诙a(bǔ)充晶體管MB會(huì)導(dǎo)通，將輸出端OUT持續(xù)拉至低位準(zhǔn)(Vss)。
由上述的運(yùn)作原理說(shuō)明，可看出本發(fā)明利用在第一時(shí)脈信號(hào)CL1時(shí)間由輸出端OUT拉回至自屬位移電路單元10控制第五晶體管T15，配合第一時(shí)脈信號(hào)CL1接至第四晶體管T14完成的反向器，其反向器的輸出信號(hào)導(dǎo)通第二晶體管T12對(duì)第一節(jié)點(diǎn)N1補(bǔ)充低位準(zhǔn)(Vss)電壓，并在第二時(shí)脈信號(hào)CL2時(shí)間由第二時(shí)脈信號(hào)CL2控制第一晶體管T1對(duì)第一節(jié)點(diǎn)N1補(bǔ)充低位準(zhǔn)(Vss)電壓，所以本發(fā)明的位移電路單元10可使第二晶體管T12為只有1/2工作周期受到偏壓的同時(shí)，也使第一節(jié)點(diǎn)N1非處于浮接狀態(tài)。
利用在第一時(shí)脈信號(hào)CL1時(shí)間由輸出端OUT控制第五晶體管T15配合第一時(shí)脈信號(hào)CL1控制第四晶體管T14完成的反向器，其反向器的輸出信號(hào)提供第一節(jié)點(diǎn)N1準(zhǔn)位，并在第二時(shí)脈信號(hào)CL2時(shí)間由該二時(shí)脈信號(hào)CL2控制第三補(bǔ)充晶體管MC提供另一準(zhǔn)位，用以使第二節(jié)點(diǎn)N2非處于浮接狀態(tài)。
利用在第一時(shí)脈信號(hào)CL1時(shí)間由輸出端OUT控制該第五晶體管T15配合第一時(shí)脈信號(hào)CL1控制第四晶體管T14完成的反向器，其反向器的輸出信號(hào)導(dǎo)通第一補(bǔ)充晶體管MA補(bǔ)充低準(zhǔn)位，并在第二時(shí)脈信號(hào)CL2時(shí)間由該二時(shí)脈信號(hào)CL2控制該第二補(bǔ)充晶體管MB補(bǔ)充低位準(zhǔn)(Vss)電壓，使輸出端OUT處于隨時(shí)得到低準(zhǔn)位的補(bǔ)充。
即本實(shí)施例的位移電路在運(yùn)作時(shí)，第二晶體管T12、第一補(bǔ)充晶體管MA與第二補(bǔ)充晶體管MB為處于1/2工作周期電壓交替的驅(qū)動(dòng)條件，而不是如US5,222,082其晶體管T2與T6持續(xù)處于直流偏壓狀態(tài)，根據(jù)本發(fā)明的該設(shè)計(jì)方式可以改善第二晶體管T12、第一補(bǔ)充晶體管MA、與第二補(bǔ)充晶體管MB的臨界電壓位移現(xiàn)象，降低第二晶體管T2、第一補(bǔ)充晶體管MA、與第二補(bǔ)充晶體管MB的臨界電壓隨使用時(shí)間增加的程度，以提高位移電路的穩(wěn)定性，延長(zhǎng)位移電路的正常工作時(shí)間，且第一實(shí)施例位移電路中的每個(gè)節(jié)點(diǎn)并無(wú)浮接狀態(tài)，可避免因噪聲影響電路正常運(yùn)作。
第二實(shí)施例請(qǐng)參閱圖9的單一級(jí)電路示意圖及圖10的相關(guān)節(jié)點(diǎn)的波形圖。
該位移電路單元10包括一第一晶體管T21，其柵極接至第二時(shí)脈信號(hào)CL2(該第二時(shí)脈端CB接入的信號(hào))，漏極接至該輸入端IN信號(hào)；一第二晶體管T22，其漏極與第一晶體管T21的源極電性連接于一第一節(jié)點(diǎn)N21，其源極連接至低位準(zhǔn)的供應(yīng)電壓Vss；一第三晶體管T23，其柵極接至該第一節(jié)點(diǎn)N21，漏極接至第一時(shí)脈信號(hào)CL1(該第一時(shí)脈端CA接入的信號(hào))，其源極是輸出節(jié)點(diǎn)Q(輸出端OUT)；一第五晶體管T25，其柵極與漏極連接至高位準(zhǔn)的供應(yīng)電壓Vdd；一第六晶體管T26，其柵極是由輸出節(jié)點(diǎn)Q拉回至自屬位移電路單元10的控制節(jié)點(diǎn)RT，其源極連接至低位準(zhǔn)的供應(yīng)電壓Vss，漏極與第五晶體管T25的源極電性連接于一第三節(jié)點(diǎn)N23，即第五晶體管T25與第六晶體管T26形成一反相器；一第四晶體管T24，其柵極接至第一時(shí)脈信號(hào)CL1，其漏極與第二晶體管T22的柵極電性連接于一第二節(jié)點(diǎn)N22，其源極接至該第三節(jié)點(diǎn)N23。
該第二節(jié)點(diǎn)N22也就是補(bǔ)充單元20的衍生節(jié)點(diǎn)QA；第二實(shí)施例電路精神是該輸出節(jié)點(diǎn)Q處的輸出信號(hào)拉回至自屬位移電路單元10內(nèi)控制反相器(第四晶體管T24與第五晶體管T25)，使該反相器受本階輸出信號(hào)所控制，進(jìn)而控制該補(bǔ)充單元20對(duì)該輸出端OUT持續(xù)補(bǔ)充低位準(zhǔn)。
本實(shí)施例電路的運(yùn)作原理說(shuō)明如下1.當(dāng)該輸入端IN信號(hào)的觸發(fā)脈波與該第二時(shí)脈信號(hào)CL2同相位，當(dāng)輸入端IN信號(hào)產(chǎn)生觸發(fā)脈波而為高位準(zhǔn)(Vdd)時(shí)，第二時(shí)脈信號(hào)CL2也為高位準(zhǔn)(Vdd)，而第一時(shí)脈信號(hào)CL1則為低位準(zhǔn)(Vss)，第一節(jié)點(diǎn)N21節(jié)點(diǎn)的電壓會(huì)由低位準(zhǔn)(Vss)升高為Vdd-Vth1，輸出端OUT的電壓維持為低位準(zhǔn)(Vss)。這是因?yàn)閍.第一晶體管T21會(huì)導(dǎo)通，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
b.第二晶體管T22會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)，且第三補(bǔ)充晶體管MC導(dǎo)通，使第二節(jié)點(diǎn)N22為低位準(zhǔn)(Vss)。
c.第三晶體管T23會(huì)導(dǎo)通，因?yàn)榈谝还?jié)點(diǎn)N21為Vdd-VthT21的高位準(zhǔn)。
d.第四晶體管T24會(huì)截止，因?yàn)榈谝粫r(shí)脈信號(hào)CL1為低位準(zhǔn)(Vss)。
e.第三補(bǔ)充晶體管MC會(huì)導(dǎo)通，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
f.第五晶體管T25會(huì)導(dǎo)通，此晶體管持續(xù)處于導(dǎo)通狀態(tài)。
g.第六晶體管T26會(huì)截止，因?yàn)檩敵龆薕UT為低位準(zhǔn)(Vss)。
h.第一補(bǔ)充晶體管MA會(huì)截止，因?yàn)榈诙?jié)點(diǎn)N22為低位準(zhǔn)(Vss)。
i.第二補(bǔ)充晶體管MB會(huì)導(dǎo)通，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
j.第一節(jié)點(diǎn)P1準(zhǔn)位升高為Vdd-Vth1，因?yàn)榈谝痪w管T21會(huì)導(dǎo)通，而輸入端IN信號(hào)為高位準(zhǔn)(Vdd)。
k.第二節(jié)點(diǎn)N22準(zhǔn)位為低位準(zhǔn)(Vss)，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)，第三補(bǔ)充晶體管MC導(dǎo)通將第二節(jié)點(diǎn)N22拉至低位準(zhǔn)(Vss)且第四晶體管T24關(guān)閉。
l.第三節(jié)點(diǎn)N23準(zhǔn)位為Vdd-VthT25，因?yàn)榈谒木w管T24與第六晶體管T26會(huì)關(guān)閉。
2.當(dāng)輸入端IN信號(hào)變?yōu)榈臀粶?zhǔn)(Vss)時(shí)，第二時(shí)脈信號(hào)CL2變?yōu)榈臀粶?zhǔn)(Vss)，而第一時(shí)脈信號(hào)CL1變?yōu)楦呶粶?zhǔn)(Vdd)，第一節(jié)點(diǎn)N21的電壓會(huì)因自舉升壓效應(yīng)由Vdd-VthT21再升高為(Vdd-VthT21+ΔVp)，(其中ΔVp＝Cgs(Vdd-Vss)/(Cgs+CN21)，CN21為第一節(jié)點(diǎn)N21的寄生電容)，且輸出端OUT的電壓會(huì)由低位準(zhǔn)(Vss)升高變?yōu)楦呶粶?zhǔn)(Vdd)。這是因?yàn)閍.第一晶體管T21會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2變?yōu)榈臀粶?zhǔn)(Vss)。
b.第二晶體管T22會(huì)截止，因?yàn)榈诙?jié)點(diǎn)N22為低位準(zhǔn)(Vss)。
c.第三晶體管T23會(huì)導(dǎo)通，因?yàn)榈谝还?jié)點(diǎn)N21的電壓為Vdd-VthT21+ΔVp。
d.第四晶體管T24會(huì)導(dǎo)通，因?yàn)榈谝粫r(shí)脈信號(hào)CL1為高位準(zhǔn)(Vdd)。
e.第三補(bǔ)充晶體管MC會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2變?yōu)榈臀粶?zhǔn)(Vss)。
f.第五晶體管T25會(huì)導(dǎo)通。
g.第六晶體管T26會(huì)導(dǎo)通，因?yàn)檩敵龆薕UT為高位準(zhǔn)(Vdd)。
h.第一補(bǔ)充晶體管MA會(huì)截止，因?yàn)榈诙?jié)點(diǎn)N22為低位準(zhǔn)(Vss)。
i.第二補(bǔ)充晶體管MB會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2變?yōu)榈臀粶?zhǔn)(Vss)。
j.第一節(jié)點(diǎn)N21節(jié)點(diǎn)的電壓會(huì)因第一時(shí)脈信號(hào)CL1由低準(zhǔn)位轉(zhuǎn)態(tài)至高準(zhǔn)位產(chǎn)生自舉升壓效應(yīng)，而由(Vdd-VthT21)升高為(Vdd-VthT21+ΔVp)。
k.第三節(jié)點(diǎn)N23的電壓由第五晶體管T25與第六晶體管T26的尺寸來(lái)決定，在本實(shí)施例必須在這個(gè)時(shí)間準(zhǔn)位設(shè)計(jì)為低位準(zhǔn)，以關(guān)閉第二晶體管T22。
l.第二節(jié)點(diǎn)N22為低位準(zhǔn)，此時(shí)第三節(jié)點(diǎn)N23電壓為一低位準(zhǔn)，同時(shí)第一時(shí)脈信號(hào)CL1為高位準(zhǔn)(Vdd)，這時(shí)會(huì)將第二節(jié)點(diǎn)N22拉至低位準(zhǔn)，關(guān)閉第二晶體管T22。
3.當(dāng)?shù)谝粫r(shí)脈信號(hào)CL1變?yōu)榈臀粶?zhǔn)(Vss)，而第二時(shí)脈信號(hào)CL2變?yōu)楦呶粶?zhǔn)(Vdd)時(shí)，輸入端IN信號(hào)持續(xù)為低位準(zhǔn)(Vss)，第一節(jié)點(diǎn)N21的電壓會(huì)由Vdd-VthT21+ΔVp拉至低位準(zhǔn)(Vss)，輸出端OUT的電壓會(huì)由高位準(zhǔn)(Vdd)降低至低位準(zhǔn)(Vss)。這是因?yàn)閍.第一晶體管T21會(huì)導(dǎo)通，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
b.第二晶體管T22會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)，第三補(bǔ)充晶體管MC導(dǎo)通將第二節(jié)點(diǎn)N22準(zhǔn)位拉至低位準(zhǔn)(Vss)，且第一時(shí)脈信號(hào)CL1為低位準(zhǔn)(Vss)關(guān)閉第四晶體管T24。
c.第三晶體管T23會(huì)截止，因?yàn)榈谝还?jié)點(diǎn)N21為低位準(zhǔn)(Vss)。
d.第四晶體管T24會(huì)截止，因?yàn)榈谝粫r(shí)脈信號(hào)CL1為低位準(zhǔn)(Vss)。
e.第三補(bǔ)充晶體管MC會(huì)導(dǎo)通，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
f.第五晶體管T25會(huì)導(dǎo)通。
g.第六晶體管T26會(huì)截止，因?yàn)檩敵龆薕UT為低位準(zhǔn)(Vss)。
h.第一補(bǔ)充晶體管MA會(huì)截止，因?yàn)榈诙?jié)點(diǎn)N22的電壓為低位準(zhǔn)(Vss)。
i.第二補(bǔ)充晶體管MB會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)。
j.第一節(jié)點(diǎn)N21的電壓會(huì)因第二時(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)，且輸入端IN信號(hào)為低位準(zhǔn)(Vss)，將第一節(jié)點(diǎn)N21拉至低位準(zhǔn)(Vss)。
k.第二節(jié)點(diǎn)N22的電壓為低位準(zhǔn)(Vss)，因?yàn)榈诙r(shí)脈信號(hào)CL2為高位準(zhǔn)(Vdd)，第三補(bǔ)充晶體管MC導(dǎo)通將第二節(jié)點(diǎn)N22拉至低位準(zhǔn)(Vss)。
l.第三節(jié)點(diǎn)N23準(zhǔn)位為Vdd-VthT25的高位準(zhǔn)，因?yàn)榈谒木w管T24與第六晶體管T26會(huì)關(guān)閉。
4.當(dāng)?shù)诙r(shí)脈信號(hào)CL2變?yōu)榈臀粶?zhǔn)(Vss)，而第一時(shí)脈信號(hào)CL1變?yōu)楦呶粶?zhǔn)(Vdd)時(shí)，輸入端IN信號(hào)持續(xù)為低位準(zhǔn)(Vss)，第一節(jié)點(diǎn)N21的電壓為低位準(zhǔn)(Vss)，輸出端OUT的電壓會(huì)維持為低位準(zhǔn)(Vss)。這是因?yàn)閍.第一晶體管T21會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2變?yōu)榈臀粶?zhǔn)(Vss)。
b.第二晶體管T22會(huì)導(dǎo)通，因?yàn)榈诙?jié)點(diǎn)N22的電壓為高位準(zhǔn)(Vdd)。
c.第三晶體管T23會(huì)截止，因?yàn)榈谝还?jié)點(diǎn)N21的電壓為低位準(zhǔn)(Vss)。
d.第四晶體管T24會(huì)導(dǎo)通，因?yàn)榈谝粫r(shí)脈信號(hào)CL1為高位準(zhǔn)(Vdd)。
e.第三補(bǔ)充晶體管MC會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2變?yōu)榈臀粶?zhǔn)(Vss)。
f.第五晶體管T25會(huì)導(dǎo)通。
g.第六晶體管T26會(huì)截止，因?yàn)檩敵龆薕UT的電壓為低位準(zhǔn)(Vss)。
h.第一補(bǔ)充晶體管MA會(huì)導(dǎo)通，因?yàn)榈诙?jié)點(diǎn)N22的電壓為高位準(zhǔn)(Vdd)。
i.第二補(bǔ)充晶體管MB會(huì)截止，因?yàn)榈诙r(shí)脈信號(hào)CL2變?yōu)榈臀粶?zhǔn)(Vss)。
j.第一節(jié)點(diǎn)N21的電壓會(huì)因第四晶體管T24導(dǎo)通將第二節(jié)點(diǎn)N22拉至與第三節(jié)點(diǎn)N23相同處于高位準(zhǔn)，而將第二晶體管T22導(dǎo)通，導(dǎo)制該第一節(jié)點(diǎn)N21拉至低位準(zhǔn)(Vss)。
k.第二節(jié)點(diǎn)N22的電壓為高位準(zhǔn)，因該第四晶體管T24導(dǎo)通將第二節(jié)點(diǎn)N22拉至與第三節(jié)點(diǎn)N23相同處于高位準(zhǔn)。
l.第三節(jié)點(diǎn)N23準(zhǔn)位為高位準(zhǔn)，由于此時(shí)第四晶體管T24與第五晶體管T25同時(shí)打開(kāi)，第二節(jié)點(diǎn)N22與第三節(jié)點(diǎn)N23此時(shí)電位將迅速達(dá)到平衡，所以第三節(jié)點(diǎn)N23的電壓會(huì)先將由Vdd-VthT25降一電壓位準(zhǔn)，此準(zhǔn)位大小由第四晶體管T24與第五晶體管T25的尺寸決定，且由于第五晶體管T25處于飽和區(qū)工作，所以降下一位準(zhǔn)后，經(jīng)由一段時(shí)間后，第三節(jié)點(diǎn)N23的電壓將回升至Vdd-VthT25。
由上述的運(yùn)作原理說(shuō)明，可看出當(dāng)輸出端OUT為高位準(zhǔn)(Vdd)以后的時(shí)間，第一節(jié)點(diǎn)N21將由第一晶體管T1與第二晶體管T2交替導(dǎo)通持續(xù)將第一節(jié)點(diǎn)N21拉至低位準(zhǔn)(Vss)，輸出端OUT由第一補(bǔ)充晶體管MA與第二補(bǔ)充晶體管MB交替導(dǎo)通將輸出端OUT持續(xù)拉至低位準(zhǔn)(Vss)，藉由此方式改善第二晶體管T22、第一補(bǔ)充晶體管MA與第二補(bǔ)充晶體管MB的臨界電壓位移現(xiàn)象，降低第一補(bǔ)充晶體管MA與第二補(bǔ)充晶體管MB臨界電壓隨使用時(shí)間增加的程度，如圖11所示，其示出了本發(fā)明與現(xiàn)有技術(shù)中的晶體管臨界電壓位移的時(shí)間關(guān)系，本發(fā)明的第二晶體管T22、第一補(bǔ)充晶體管MA與第二補(bǔ)充晶體管MB是一1/2工作周期電壓交替的驅(qū)動(dòng)條件，而不是如US5,222,082其晶體管T2與T6持續(xù)處于直流偏壓狀態(tài)，本發(fā)明的此設(shè)計(jì)方式可以改善第二晶體管T22、第一補(bǔ)充晶體管MA與第二補(bǔ)充晶體管MB的臨界電壓位移現(xiàn)象，降低第二晶體管T22、第一補(bǔ)充晶體管MA與第二補(bǔ)充晶體管MB的臨界電壓隨使用時(shí)間增加的程度，以提高位移電路的穩(wěn)定性，延長(zhǎng)位移電路的正常工作時(shí)間，且第二實(shí)施例的位移電路中每個(gè)節(jié)點(diǎn)并無(wú)浮接狀態(tài)，可避免因噪聲影響電路正常運(yùn)作。
本發(fā)明實(shí)施例所加入的補(bǔ)充單元20是針對(duì)此現(xiàn)有技術(shù)中的多個(gè)非晶硅薄膜晶體管元件持續(xù)受到直流偏壓而造成晶體管臨界電壓位移的不穩(wěn)定現(xiàn)象，且隨著時(shí)間的增加，臨界電壓的位移程度，會(huì)嚴(yán)重影響該位移電路的正常運(yùn)作，甚至造成位移電路運(yùn)作出現(xiàn)異常，且在現(xiàn)有技術(shù)中位移電路中節(jié)點(diǎn)(節(jié)點(diǎn)P2)出現(xiàn)兩個(gè)時(shí)脈時(shí)間處于浮接狀態(tài)的缺陷而加以改善，抑制非晶硅薄膜晶體管元件臨界電壓位移現(xiàn)象的電路動(dòng)作機(jī)制，使其臨界電壓位移減緩，進(jìn)而提高掃描位移電路的穩(wěn)定性，延長(zhǎng)使用時(shí)間，同時(shí)利用本發(fā)明可使位移電路的每個(gè)節(jié)點(diǎn)在任何時(shí)間下的運(yùn)作均無(wú)浮接狀態(tài)，從而可避免因噪聲的產(chǎn)生而導(dǎo)致的移位電路運(yùn)作異常。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不用于限制本發(fā)明，對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包括在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種高穩(wěn)定性位移電路，所述位移電路包括多個(gè)階段，所述各階段依序串接在一起且各自產(chǎn)出輸出信號(hào)；一輸入信號(hào)(STV)輸入至第1階(SR1)的輸入端(IN)，其余各階段的輸入信號(hào)是前一階的輸出信號(hào)，且各階位移電路設(shè)有一第一時(shí)脈端(CA)與一第二時(shí)脈端(CB)，其為輸入為反相狀態(tài)的時(shí)脈信號(hào)，其特征在于每階段均包括一位移電路單元(10)，及一補(bǔ)充單元(20)，其接于所述位移電路單元的輸出節(jié)點(diǎn)(Q)；通過(guò)所述輸出節(jié)點(diǎn)(Q)處的輸出信號(hào)拉回至所述位移電路單元(10)內(nèi)充當(dāng)控制信號(hào)，所述控制信號(hào)支配所述位移電路單元(10)進(jìn)而對(duì)所述輸出節(jié)點(diǎn)(Q)持續(xù)補(bǔ)充低位準(zhǔn)。
2.根據(jù)權(quán)利要求1所述的高穩(wěn)定性位移電路，其中，所述補(bǔ)充單元包括一第一補(bǔ)充晶體管(MA)，其柵極與所述位移電路單元的第一衍生節(jié)點(diǎn)(QA)連接，漏極連接至所述輸出節(jié)點(diǎn)(Q)，源極連接至低位準(zhǔn)的供應(yīng)電壓(Vss)；一第二補(bǔ)充晶體管(MB)，其柵極連接至所述位移電路單元的第二衍生節(jié)點(diǎn)(QB)，漏極連接至所述輸出節(jié)點(diǎn)(Q)，源極連接至低位準(zhǔn)的供應(yīng)電壓(Vss)；一第三補(bǔ)充晶體管(MC)，其柵極連接至所述位移電路單元的第二衍生節(jié)點(diǎn)(QB)，漏極與所述第一衍生節(jié)點(diǎn)(QA)連接，源極連接至低位準(zhǔn)的供應(yīng)電壓(Vss)。
3.根據(jù)權(quán)利要求2所述的高穩(wěn)定性位移電路，其中，所述第一補(bǔ)充晶體管(MA)、第二補(bǔ)充晶體管(MB)、與第三補(bǔ)充晶體管(MC)是非晶硅薄膜晶體管。
4.根據(jù)權(quán)利要求2所述的高穩(wěn)定性位移電路，其中，所述第一補(bǔ)充晶體管(MA)、第二補(bǔ)充晶體管(MB)、與第三補(bǔ)充晶體管(MC)是低溫多晶硅薄膜晶體管。
5.根據(jù)權(quán)利要求2所述的高穩(wěn)定性位移電路，其中，所述第二衍生節(jié)點(diǎn)(QB)的信號(hào)與所述第二時(shí)脈端(CB)的信號(hào)同步。
全文摘要
本發(fā)明公開(kāi)了一種高穩(wěn)定性位移電路，各階段的位移電路具有一補(bǔ)充單元對(duì)輸出節(jié)點(diǎn)補(bǔ)充低準(zhǔn)位，其利用將該輸出節(jié)點(diǎn)處的輸出信號(hào)拉回至自屬位移電路單元內(nèi)充當(dāng)控制信號(hào)，其控制信號(hào)支配該階位移電路單元，進(jìn)而對(duì)該輸出端持續(xù)補(bǔ)充低位準(zhǔn)。藉此根據(jù)本發(fā)明的位移電路除了可以達(dá)到主動(dòng)式顯示面板所需的驅(qū)動(dòng)信號(hào)位移功能之外，當(dāng)該電路使用非晶硅薄膜晶體管實(shí)施時(shí)，同時(shí)可以抑制電路內(nèi)非晶硅薄膜晶體管的臨界電壓位移現(xiàn)象，這樣可延長(zhǎng)位移電路的使用壽命以及提高位移電路的穩(wěn)定性。
文檔編號(hào)G11C19/00GK1848300SQ20051006315
公開(kāi)日2006年10月18日 申請(qǐng)日期2005年4月5日 優(yōu)先權(quán)日2005年4月5日
發(fā)明者蔡哲福, 王文俊, 廖文堆 申請(qǐng)人:勝華科技股份有限公司