專利名稱：非易失性半導體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非易失性半導體存儲器件，用于輸出具有比輸入數(shù)據(jù)寬度更寬的輸出數(shù)據(jù)寬度和表示寫指令的執(zhí)行狀態(tài)的狀態(tài)信號。
背景技術(shù)：
圖6是說明常規(guī)非易失性半導體存儲器件101(以下稱為存儲器101)及其主機系統(tǒng)102的結(jié)構(gòu)的方框圖。存儲器101包括存儲單元陣列，在該存儲單元陣列中，將諸如快閃存儲單元之類的非易失性存儲單元設(shè)置成矩陣形式；和其控制電路(兩者在附圖中都未示出)。所述控制電路包括用于根據(jù)從主機系統(tǒng)102輸出的指令來執(zhí)行寫操作和讀操作的電路(例如，解碼器、讀出放大器或狀態(tài)寄存器)。
當執(zhí)行寫操作時，將控制信號(芯片使能信號NCE、輸出使能信號NOE、和寫使能信號NWE)、地址信號AIN和數(shù)據(jù)信號DI輸入到存儲器101中。這些信號是從主機系統(tǒng)10輸出的?；谒鲚斎胄盘枺鎯ζ?01執(zhí)行一序列處理，包括擦除、寫入和狀態(tài)信號輸出。
圖7是示出數(shù)據(jù)被寫入符合JEDEC(電子設(shè)備工程聯(lián)合委員會)標準的常規(guī)非易失性半導體存儲器件時的時序的時序圖(更具體地說，是執(zhí)行寫指令和執(zhí)行狀態(tài)檢驗的時序)。應(yīng)該注意到，基于JEDEC標準的非易失性半導體存儲器件在JEDEC標準No21-C，第3.5.3-2頁中有介紹。如圖7所示，根據(jù)JEDEC標準，對于在向地址PA寫入數(shù)據(jù)PD時使用的每個地址指令和數(shù)據(jù)指令，存在第一到第四周期。就是說，將四個地址指令(555，AAA，555，和PA)和四個數(shù)據(jù)指令(AA，55，A0和PD)依次輸入到存儲器101。第一和第二周期(地址指令555和AAA，以及數(shù)據(jù)指令AA和55)對應(yīng)于故障防止周期，這被稱為開鎖周期。而且，第三周期(地址指令555和數(shù)據(jù)指令A0)是寫設(shè)置周期。
在圖7中，DATA[7]和DATA[6]是包含在表示寫指令的執(zhí)行狀態(tài)的8位狀態(tài)信號中的2位數(shù)據(jù)。DATA[7]和DATA[6]由主機系統(tǒng)102經(jīng)由高速緩沖存儲器103、復用器104和8位輸入-輸出數(shù)據(jù)總線DB(更具體地說，是DB7和DB6)讀取。
存儲器101具有數(shù)據(jù)輪詢和觸發(fā)位的功能。這些功能允許主機系統(tǒng)102讀取寫期間的狀態(tài)或?qū)懲瓿蓵r的狀態(tài)。DATA[7]是用于數(shù)據(jù)輪詢的信號。如圖7所示，DATA[7]表示與數(shù)據(jù)/DI7相同的值，該數(shù)據(jù)/DI7是寫數(shù)據(jù)DI7的反相數(shù)據(jù)，同時執(zhí)行寫操作。在完成寫操作時，DATA[7]表示與寫數(shù)據(jù)DI7相同的值。另一方面，DATA[6]是在寫期間利用芯片使能信號NCE進行觸發(fā)(toggle)和在完成寫操作時停止觸發(fā)的信號。主機系統(tǒng)102使用從存儲器101輸出的DATA[7]和DATA[6]，用于進行狀態(tài)檢驗。
常規(guī)地，使用其輸出數(shù)據(jù)寬度比輸入數(shù)據(jù)寬度寬的存儲器需要用于狀態(tài)檢驗的地址控制。例如，如圖6所示的存儲器101執(zhí)行地址控制，使得從64位輸出的低8位輸出狀態(tài)信號，并且經(jīng)由8位輸入-輸出數(shù)據(jù)總線DB將如此輸出的狀態(tài)信號輸入給主機系統(tǒng)102。因此，當對其低3位不是零的地址進行寫操作時，必須執(zhí)行地址控制，以將該地址的低3位改變?yōu)?h。為了執(zhí)行這種地址控制，必須設(shè)計安裝在主機系統(tǒng)中的適當軟件，或者另外提供硬件，如地址解碼電路。
然而，常規(guī)地址控制的復雜性使軟件開發(fā)的程序量增加或軟件膨脹。而且，由于需要上述地址控制，因此常規(guī)存儲器件必須與特定主機系統(tǒng)組合，由此削弱了該器件的可用性。

發(fā)明內(nèi)容
因此，本發(fā)明的一個目的是提供一種易使用的非易失性半導體存儲器件，它能夠防止由主機系統(tǒng)執(zhí)行的軟件開發(fā)的程序量增加和防止軟件膨脹。
根據(jù)本發(fā)明的非易失性半導體存儲器件是用于輸出表示寫指令的執(zhí)行狀態(tài)的狀態(tài)信號的非易失性半導體存儲器件。該非易失性半導體存儲器件包括具有設(shè)置在其上的多個非易失性存儲單元的存儲單元陣列；和用于控制對該存儲單元陣列的訪問的控制電路。所述控制電路包括用于輸出具有數(shù)據(jù)寬度為n(n是自然數(shù))的狀態(tài)信號的狀態(tài)信號輸出部件；和用于在具有數(shù)據(jù)寬度為(n×m)的信號和存儲在所述存儲單元陣列中的數(shù)據(jù)之間切換輸出的輸出切換部件，在具有數(shù)據(jù)寬度為(n×m)的信號中，相同的狀態(tài)信號圖形重復m次(m是自然數(shù))。
根據(jù)本發(fā)明的非易失性存儲器件可以構(gòu)成為根據(jù)從外部源輸入的信號確定m的值。
而且，可以根據(jù)經(jīng)由給其施加固定電壓的布線輸入的第一控制信號確定m的值。
非易失性半導體存儲器件可用來根據(jù)從外部裝置輸出的第二控制信號來改變根據(jù)第一控制信號確定的m的值。
而且，非易失性半導體存儲器件可用來根據(jù)從與該器件結(jié)合使用的主機系統(tǒng)輸出的第三控制信號來改變根據(jù)第二控制信號確定的m的值。
(n×m)的值可以是2的冪。
當輸出切換部件的輸出數(shù)據(jù)寬度是n×k時(k是等于或大于m的自然數(shù))，無效的n×(k-m)位可以被設(shè)置為1或0。
從下面結(jié)合附圖對本發(fā)明的詳細說明，可以使本發(fā)明的這些和其它目的、特征、方面和優(yōu)點更加明顯。


圖1是說明根據(jù)本發(fā)明第一實施例的非易失性半導體存儲器件和主機系統(tǒng)的結(jié)構(gòu)的方框圖；圖2是說明圖1所示的輸出切換電路的典型結(jié)構(gòu)的示意圖；圖3是說明將數(shù)據(jù)寫入本發(fā)明的非易失性半導體存儲器件中的時序的時序圖；圖4是說明根據(jù)本發(fā)明的第二實施例的非易失性半導體存儲器件和主機系統(tǒng)的結(jié)構(gòu)的方框圖；圖5是說明圖4所示的輸出切換電路的典型結(jié)構(gòu)的示意圖；圖6是表示常規(guī)非易失性半導體存儲器件和主機系統(tǒng)的結(jié)構(gòu)的方框圖；和圖7是說明將數(shù)據(jù)寫入常規(guī)非易失性半導體存儲器件中的時序的時序圖。
發(fā)明詳述(第一實施例)圖1是說明根據(jù)本發(fā)明第一實施例的非易失性半導體存儲器件20(以下稱為存儲器20)和比如CPU的主機系統(tǒng)10的方框圖。存儲器20包括存儲單元陣列206和其控制電路(指令接口部件201、控制部件202、狀態(tài)寄存器203、電壓產(chǎn)生電路204、解碼器205、讀出放大器207和輸出切換電路208)。存儲單元陣列206具有在其上設(shè)置成矩陣形式的非易失性存儲單元，如快閃存儲單元。存儲器20的輸入數(shù)據(jù)寬度為8位，而其輸出數(shù)據(jù)寬度為64位，是輸入數(shù)據(jù)寬度的八倍。
在執(zhí)行寫操作時，將控制信號(芯片使能信號NCE、輸出使能信號NOE、和寫使能信號NWE)、地址信號AIN、和數(shù)據(jù)信號DI輸入到存儲器20中。這些信號從主機系統(tǒng)10輸出?；趶闹鳈C系統(tǒng)10接收的信號，指令接口部件201產(chǎn)生信號，并輸出所產(chǎn)生的信號?；趶闹噶罱涌诓考?01輸出的信號，執(zhí)行一系列處理，包括存儲單元的存儲擦除、向存儲單元中寫入、狀態(tài)信號輸出(狀態(tài)檢驗)。
更具體地說，控制部件202將基于從指令接口部件201接收的信號產(chǎn)生的信號輸出到電壓產(chǎn)生電路204、讀出放大器207、狀態(tài)寄存器203以及輸出切換電路208的每個中?；谒鲚斎氲男盘枺妷寒a(chǎn)生電路204依次給解碼器205的適當布線施加適當?shù)碾妷?。狀態(tài)寄存器203存儲表示寫指令的執(zhí)行狀態(tài)的狀態(tài)信號(即，數(shù)據(jù)輪詢信號和觸發(fā)位信號)，并輸出所述存儲的狀態(tài)信號。
輸出切換電路208有選擇地輸出一信號和從存儲單元陣列讀取的數(shù)據(jù)，在該信號中，從狀態(tài)寄存器203輸出的多個狀態(tài)信號以并行方式設(shè)置。關(guān)于是輸出數(shù)據(jù)還是輸出信號的決定取決于將要從控制部件202輸出的輸出切換信號NSAD和SAD。從輸出切換電路208輸出的輸出信號DO經(jīng)由輸出數(shù)據(jù)總線DBout輸入到主機系統(tǒng)10中。
圖2是示出輸出切換電路208的典型結(jié)構(gòu)的示意圖。輸出切換電路208包括多個三態(tài)門403，它由SAD信號、64位布線W1、8位布線W2控制；和三態(tài)門404，它受NSAD信號控制。64位布線W1由八個8位布線W1-j(j是1和8之間的整數(shù))構(gòu)成。應(yīng)該注意的是，三態(tài)門403和三態(tài)門404各由八個共用三態(tài)門構(gòu)成。
在數(shù)據(jù)讀取時，將經(jīng)由讀出放大器207從存儲單元陣列206讀取的64位數(shù)據(jù)從輸出切換電路208讀入主機系統(tǒng)10中。具體地說，在數(shù)據(jù)讀取時，控制SAD信號和NSAD信號，使其分別變?yōu)椤癏”和“L”。此時，每個三態(tài)門403直接輸出經(jīng)由8位布線W1-j輸入的值，而三態(tài)門404不輸出經(jīng)由第二布線W2輸入的狀態(tài)信號。結(jié)果是，將從存儲單元陣列206讀取的數(shù)據(jù)從輸出切換電路208輸出。
另一方面，在寫數(shù)據(jù)時，控制SAD信號和NSAD信號，使其分別變?yōu)椤癓”和“H”。此時，三態(tài)門404直接輸出經(jīng)由第二布線W2輸入的狀態(tài)信號。結(jié)果是，經(jīng)由8位布線W2和所有8位布線W1-j從輸出切換電路208輸出的64位信號是其中相同的狀態(tài)信號圖形重復八次的信號。
圖3是示出將數(shù)據(jù)寫入基于JEDEC標準的存儲器20中的時序的時序圖。如圖3所示，根據(jù)JEDEC標準，對于在將數(shù)據(jù)PD寫入地址PA時使用的每個地址指令和數(shù)據(jù)指令，有四個指令周期。即，將四個地址指令(555、AAA、555和PA)和四個數(shù)據(jù)指令(AA、55、A0和PD)依次輸入到存儲器中。第一和第二周期(地址指令555和AAA以及數(shù)據(jù)指令AA和55)對應(yīng)于故障防止周期，這被稱為開鎖周期。而且，第三周期(地址指令555和數(shù)據(jù)指令A0)是寫設(shè)置周期。
由于8位狀態(tài)信號含有SR7信號和SR6信號，因此從輸出切換電路208輸出的64位信號含有八個SR7信號和八個SR6信號。在執(zhí)行寫操作時，作為為數(shù)據(jù)輪詢而產(chǎn)生的信號的SR7表示與數(shù)據(jù)/DI7相同的值，該數(shù)據(jù)/DI7是寫數(shù)據(jù)DI7的反相數(shù)據(jù)。當完成寫操作時，SR7表示與寫數(shù)據(jù)DI7相同的值。另一方面，SR6是在寫期間利用芯片使能信號NCE進行觸發(fā)和在完成寫操作時停止觸發(fā)的信號。在圖3中，在64位布線W1上發(fā)送的第j(j是1和8之間的整數(shù))個SR7和SR6分別被稱為DATA[8j-1]和DATA[8j-2]?；贒ATA[8j-1]或DATA[8j-2]，主機系統(tǒng)10執(zhí)行狀態(tài)檢驗。
常規(guī)地，當對存儲器執(zhí)行寫操作時，其中該存儲器的輸出數(shù)據(jù)寬度比輸入數(shù)據(jù)寬，必須執(zhí)行地址控制，用于從輸出數(shù)據(jù)寬度中的預定位置讀取狀態(tài)信號。因此，在由寫指令(寫目標地址)表示的地址不同于狀態(tài)檢驗時的讀取地址的情況下，在執(zhí)行狀態(tài)檢驗時需要改變地址。
另一方面，存儲器20輸出信號，在該信號中，從狀態(tài)寄存器203輸出的狀態(tài)信號的相同圖形依照輸出數(shù)據(jù)寬度重復，由此主機系統(tǒng)10可以在不改變由寫指令表示的地址的情況下讀取狀態(tài)信號。這樣，與存儲器20結(jié)合使用的主機系統(tǒng)10不必具有為執(zhí)行用于狀態(tài)檢驗目的的地址控制而安裝的軟件。結(jié)果是，可以減少軟件設(shè)計時間和系統(tǒng)上的處理負載。
為了說明簡要，本實施例以具有8位輸入數(shù)據(jù)寬度和64位輸出數(shù)據(jù)寬度的非易失性半導體存儲器件為例進行說明，但不限于此。本發(fā)明有效地應(yīng)用于其輸出數(shù)據(jù)寬度比輸入數(shù)據(jù)寬度更寬的非易失性半導體存儲器件。
(第二實施例)圖4是表示根據(jù)本發(fā)明第二實施例的非易失性半導體存儲器件30(以下稱為存儲器30)和其主機系統(tǒng)10的方框圖。代替根據(jù)第一實施例的輸出切換電路208，存儲器30包括用于主機系統(tǒng)10的輸出切換電路308，該主機系統(tǒng)10利用比輸出數(shù)據(jù)寬度(在這種情況下，64位輸出數(shù)據(jù)寬度)窄的位寬度執(zhí)行讀取。輸出切換電路308是通過向輸出切換電路208添加新的功能而獲得的。在本實施例中，具有與第一實施例相同的類似物的存儲器30的任何組成元件將用與第一實施例中使用的參考標記相同的參考標記來表示，并且省略其說明。
圖5是說明輸出切換電路308的典型具體結(jié)構(gòu)的示意圖。輸出切換電路308包括64位布線W1、8位布線W2、三態(tài)門403、三態(tài)門404、總線寬度確定部件505、輸出模式解碼器506和NAND門507。每個NAND門507由八個共用NAND門(未示出)構(gòu)成。
總線寬度確定部件505包括第一和第二復用器M1和M2。第一復用器M1根據(jù)從存儲器30的外部輸入的DBWORD信號(以下稱為DBWORD)輸出固定值(1h)或DBSIZE信號(以下稱為DBSIZE)。第二復用器M2根據(jù)控制信號CS輸出從復用器M1輸出的值或SIZER信號(以下稱為SIZER)。應(yīng)該注意的是，下面，從第二復用器M2輸出的信號被稱為讀出放大器模式信號(以下稱為SAMD)。控制信號CS是其上輸入SIZER
和SIZER[1]的OR門的輸出。DBSIZE、DBWORD和SIZER是外部輸入的信號，并且其具體例子將在下面說明。將SAMD輸入到讀出放大器307和輸出模式解碼器506。輸出模式解碼器506根據(jù)SAMD表示的值將EN8信號、EN16信號、EN32信號和EN64信號轉(zhuǎn)換為“H”或“L”。
在數(shù)據(jù)讀取時，在從存儲單元陣列206讀出的64位數(shù)據(jù)當中，直接通過第一布線(即，其值在三態(tài)門403和NAND門507不改變)的數(shù)據(jù)D[8m-1:0](m＝8，4，2，1)由主機系統(tǒng)10讀取。在寫數(shù)據(jù)時，由主機系統(tǒng)10讀取數(shù)據(jù)D[8m-1:0](m＝8，4，2，1)，在該數(shù)據(jù)D[8m-1:0]中，從狀態(tài)寄存器203輸出的狀態(tài)信號的相同圖形重復m次。
更具體地說，在使用主機系統(tǒng)10讀取64位數(shù)據(jù)的情況下，輸入用于將SAMD的值改變?yōu)?h的信號。在SAMD的值為3h的情況下，輸出模式解碼器506將信號EN8、EN16、EN32和EN64轉(zhuǎn)換為“H”。在這種情況下，在寫數(shù)據(jù)時(SAMD＝3h，SAD＝“L”和NSAD＝“H”)，由主機系統(tǒng)10讀取從輸出切換電路308輸出的64位數(shù)據(jù)D[63:0]，在該數(shù)據(jù)D[63:0]中相同狀態(tài)信號圖形重復八次。而且，在數(shù)據(jù)讀取時(SAMD＝3h，SAD＝“H”和NSAD＝“L”)，由主機系統(tǒng)10讀取從存儲單元陣列206讀取的64位數(shù)據(jù)D[63:0]。
在使用用于讀取32位數(shù)據(jù)的主機系統(tǒng)10的情況下，將用于將SAMD的值變?yōu)?h的信號輸入到總線寬度確定部件505。在SAMD的值為2h的情況下，輸出模式解碼器506將信號EN8、EN16和EN32轉(zhuǎn)換為“H”，并將信號EN64轉(zhuǎn)換為“L”。在這種情況下，在寫數(shù)據(jù)時(SAMD＝2h，SAD＝“L”和NSAD＝“H”)，由主機系統(tǒng)10讀取從輸出切換電路308輸出的32位數(shù)據(jù)D[31:0]，在該數(shù)據(jù)D[31:0]中，相同狀態(tài)信號圖形重復四次。而且，在數(shù)據(jù)讀取時(SAMD＝2h，SAD＝“H”和NSAD＝“L”)，由主機系統(tǒng)10讀取從存儲單元陣列206讀取的64位數(shù)據(jù)的低32位數(shù)據(jù)DB[31:0]。
在使用主機系統(tǒng)10讀取16位數(shù)據(jù)的情況下，向總線寬度確定部件505中輸入用于將SAMD的值改變?yōu)?h的信號。在SAMD的值為1h的情況下，輸出模式解碼器506將信號EN8和EN16轉(zhuǎn)換為“H”，并將信號EN32和EN64轉(zhuǎn)換為“L”。在這種情況下，在寫數(shù)據(jù)時(SAMD＝1h，SAD＝“L”和NSAD＝“H”)，由主機系統(tǒng)10讀取從輸出切換電路308輸出的16位數(shù)據(jù)D[15:0]，在該數(shù)據(jù)D[15:0]中，相同狀態(tài)信號圖形重復兩次。而且，在數(shù)據(jù)讀取時(SAMD＝1h，SAD＝“H”和NSAD＝“L”)，由主機系統(tǒng)10讀取從存儲單元陣列206讀取的64位數(shù)據(jù)的低16位數(shù)據(jù)D[15:0]。
在使用主機系統(tǒng)10讀取8位數(shù)據(jù)的情況下，向總線寬度確定部件505中輸入用于將SAMD的值改變?yōu)?h的信號。在SAMD的值為0h的情況下，輸出模式解碼器506將信號EN8轉(zhuǎn)換為“H”，并將信號EN16、EN32和EN64轉(zhuǎn)換為“L”。在這種情況下，在寫數(shù)據(jù)時(SAMD＝0h，SAD＝“L”和NSAD＝“H”)，由主機系統(tǒng)10讀取從輸出切換電路308輸出的8位狀態(tài)信號D[7:0]。而且，在數(shù)據(jù)讀取時(SAMD＝0h，SAD＝“H”和NSAD＝“L”)，由主機系統(tǒng)10讀取從存儲單元陣列206讀取的64位數(shù)據(jù)的低8位數(shù)據(jù)D[7:0]。
應(yīng)該注意的是，如圖5所示的總線寬度確定部件505被構(gòu)成為使得如下設(shè)置總線寬度(更具體地說，是m的值)在輸入兩種類型的信號DBSIZE和DBWORD的情況下，基于DBWORD設(shè)置總線寬度；而在輸入三種類型的信號DBSIZE、DBWORD和SIZER的情況下，基于SIZER設(shè)置總線寬度。DBSIZE可以是經(jīng)由形成在襯底上的布線輸入且被供應(yīng)固定電壓的信號，其中在該襯底上安裝了存儲器30。在存儲器30的制造階段不設(shè)置輸出數(shù)據(jù)寬度；只在將存儲器30安裝在襯底上時設(shè)置存儲器30的輸出數(shù)據(jù)寬度，由此可以提供容易使用和通用的存儲器。
DBWORD可以例如是從連接到存儲器30的外部裝置輸出的信號。如果基于DESIZE信號確定的總線寬度可以通過外部輸入的信號進行改變，則對存儲器可以再設(shè)置用于寫操作測試或由寫入器進行寫操作的總線寬度。這樣，可以提供更容易使用的存儲器。
如果SIZER是例如從主機系統(tǒng)10的內(nèi)部寄存器獲得的信號，則可以根據(jù)主機系統(tǒng)10的讀取數(shù)據(jù)寬度來改變輸出數(shù)據(jù)寬度。這樣，可以提供更容易使用的和通用的存儲器30。而且，這種存儲器30具有能便于故障分析和調(diào)試的優(yōu)點。
在本實施例中，介紹了相對于具有設(shè)置值(DBSIZE)的信號而優(yōu)先使用其值是有選擇性地確定的信號(DBWORD和SIZER)來設(shè)置總線寬度的情況。在根據(jù)器件使用情況來設(shè)置輸出數(shù)據(jù)寬度時，按照這種方式設(shè)置總線寬度是有用的，但是不限于此。而且，用于設(shè)置總線寬度的信號的類型和數(shù)量不限于本實施例中所述的那些。
存儲器30通過將信號EN16、EN32和EN64當中的預定信號轉(zhuǎn)換為“L”而將輸出數(shù)據(jù)總線Dbout上的不用布線的電壓固定為特定值“H”。換言之，存儲器20的物理輸出數(shù)據(jù)寬度是n×k(＝64)位；當n(＝8)位狀態(tài)信號的相同圖形重復m(＝1，2，4，8)次的信號被輸出時，將無效的n×(k-m)位設(shè)置為特定值。通過按照上述方式固定不是有效值的輸出值，可以減少功耗和防止主機系統(tǒng)出現(xiàn)故障。
根據(jù)本實施例的非易失性半導體存儲器件30不需要用于狀態(tài)檢驗的地址控制器。這樣，根據(jù)本發(fā)明的非易失性半導體存儲器件簡化了安裝在主機系統(tǒng)中的用于地址控制的軟件，由此可以減少軟件設(shè)計時間和系統(tǒng)上的處理負載。
此外，根據(jù)本實施例的非易失性半導體存儲器件30可以根據(jù)使用器件的環(huán)境來改變輸出數(shù)據(jù)寬度。這樣，根據(jù)本實施例的非易失性半導體存儲器件30是容易使用的和通用的。
盡管已經(jīng)詳細地介紹了本發(fā)明，但前面的說明都是示意性的，而不是限制性的。應(yīng)該理解的是，在不脫離本發(fā)明的范圍的情況下可以設(shè)計各種其它修改和變形。
權(quán)利要求
1.一種非易失性半導體存儲器件，用于輸出狀態(tài)信號，該狀態(tài)信號具有比輸入數(shù)據(jù)寬度更寬的輸出數(shù)據(jù)寬度并表示寫指令的執(zhí)行狀態(tài)，所述非易失性半導體器件包括存儲單元陣列，該存儲單元陣列具有設(shè)置在其上的多個非易失性存儲單元；和控制電路，用于控制對該存儲單元陣列的訪問，其中該控制電路包括狀態(tài)信號輸出部件，用于輸出具有數(shù)據(jù)寬度為n(n是自然數(shù))的狀態(tài)信號；和輸出切換部件，用于在具有數(shù)據(jù)寬度為(n×m)的信號和存儲在該存儲單元陣列中的數(shù)據(jù)之間切換輸出，其中在具有數(shù)據(jù)寬度為(n×m)的信號中，相同的狀態(tài)信號圖形重復m次(m是自然數(shù))。
2.根據(jù)權(quán)利要求1的非易失性半導體存儲器件，其中m的值是基于從外部源輸入的信號確定的。
3.根據(jù)權(quán)利要求1的非易失性半導體存儲器件，其中m的值是基于經(jīng)由施加固定電壓的布線輸入的第一控制信號確定的。
4.根據(jù)權(quán)利要求3的非易失性半導體存儲器件，其中所述非易失性半導體存儲器件可用于基于從外部裝置輸出的第二控制信號來改變基于所述第一控制信號確定的m的值。
5.根據(jù)權(quán)利要求4的非易失性半導體存儲器件，其中所述非易失性半導體存儲器件可用于基于從與該器件結(jié)合使用的主機系統(tǒng)輸出的第三控制信號改變基于所述第二控制信號而確定的m的值。
6.根據(jù)權(quán)利要求1的非易失性半導體存儲器件，其中(n×m)的值是2的冪。
7.根據(jù)權(quán)利要求1的非易失性半導體存儲器件，其中所述輸出切換部件的輸出數(shù)據(jù)寬度是n×k(k是等于或大于m的自然數(shù))，且n×(k-m)位被設(shè)置為1或0。
全文摘要
從狀態(tài)寄存器輸出表示寫指令的執(zhí)行狀態(tài)的n位狀態(tài)信號。在寫數(shù)據(jù)時，輸出切換電路輸出(n×m)位數(shù)據(jù)，在該(n×m)位數(shù)據(jù)中，狀態(tài)信號圖形重復m次。在數(shù)據(jù)讀取時，輸出切換電路將存儲在存儲單元陣列中的數(shù)據(jù)輸出。
文檔編號G11C7/00GK1681043SQ200510064128
公開日2005年10月12日 申請日期2005年4月11日 優(yōu)先權(quán)日2004年4月9日
發(fā)明者諏訪仁史, 小宮學, 富田泰弘 申請人:松下電器產(chǎn)業(yè)株式會社