專利名稱：低功率消耗的半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲器件，并尤其涉及一種低功率消耗的隨機存取存儲器(RAM)。
背景技術：
已提出了降低單一半導體存儲器件(或芯片)的工作電壓或芯片的內部存儲模塊的工作電壓的技術來減小半導體存儲器件的功率消耗。
然而，降低的工作電壓帶來半導體存儲器件與外部系統(tǒng)之間的對接困難以及由于降低的內部電壓所導致的困難。為了解決與外部系統(tǒng)的對接問題，需要一種特定穩(wěn)壓器或接口電路以克服存儲器件與外部系統(tǒng)之間的工作電壓差。附加的接口電路系統(tǒng)增加了芯片面積和功率消耗。
由于降低的內部電壓所導致的困難出現(xiàn)在芯片的制造與設計中。換言之，由于以較低的電壓操作內部器件而產生的降低的閾值電壓引起泄漏電流，并且由于擊穿電壓減少而降低了可靠性和由于噪聲敏感性而降低了穩(wěn)定性。
由于上述困難，對于存儲器件的更經濟的功率消耗的研究已通過降低存儲器自身的功率消耗，而不是通過降低工作電壓，得到進展。到目前為止，降低存儲器件功率消耗的方法已通過使用低壓擺動(swing)總線和劃分為多塊的模塊來改進存儲器輸出終端的放大器結構，并減少存儲區(qū)域。另外，也提出了將存儲數(shù)據(jù)輸出終端移至兩側以降低位線電容量并改進工作速度的方法。已提出了用于降低對位線預充電所消耗的功率的各種技術。
圖1是根據(jù)現(xiàn)有技術的半導體存儲器件的電路圖，以SRAM(靜態(tài)隨機存取存儲器)為例，其包括存儲單元陣列、列選擇電路50、位線預充電電路60、寫入驅動器電路40和讀出放大器30。
所述存儲單元陣列由多個存儲單元10構成，其中多個存儲單元10沿行和列的方向排列。多個存儲單元10與位線BL、互補位線BLb和字線SWL三條信號線相連。
由響應行尋址請求而工作的行選擇電路(未示出)來選擇期望的字線SWL。
所述列選擇電路50由響應列使能信號PYB和列使能信號PYB的反相信號的CMOS(互補金屬氧化物半導體)電路52和54構成。
所述列選擇電路50通過使用列尋址請求，響應于通過依靠內部電源電壓Vcc操作的列解碼器70施加的列使能信號PYB，而選擇一對連接到存儲單元10的位線BL和BLb，并將它們與數(shù)據(jù)線DL和DLb相連。所選擇的位線對BL和BLb通過與所選擇的位線對BL和BLb對應的數(shù)據(jù)線對DL和DLb而與讀出放大器30以及寫入驅動器電路40相連。
所述位線預充電電路60對與存儲單元10相連的位線對BL和BLb進行預充電。
在位線預充電電路60中，三個PMOS晶體管62、64和66與位線對BL和BLb相連接。所述PMOS晶體管64和66均具有在與內部電源電壓Vcc對應的位線BL和BLb之間單獨形成的電流通路。所述PMOS晶體管62具有在位線對BL和BLb之間形成的電流通路。來自列使能信號PYB的反相信號的位線預充電信號共同地控制所述PMOS晶體管62、64和66。也就是說，位線預充電電壓電平同時切換PMOS晶體管62、64和66。
所述寫入驅動器電路40由NAND門(與非門)41和42、PMOS晶體管43和46、以及NMOS晶體管44、45、47和48構成，并響應于寫入操作中的數(shù)據(jù)寫入信號PWD而驅動數(shù)據(jù)線DL和DLb上的數(shù)據(jù)DIN。
所述讀出放大器30響應于讀取操作中的讀出放大器使能信號PSA而讀出并放大存儲單元的數(shù)據(jù)。
此外，根據(jù)現(xiàn)有技術的半導體存儲器件包括由PMOS晶體管82、84和86構成以對數(shù)據(jù)線進行預充電的數(shù)據(jù)線預充電電路80。所述PMOS晶體管82和86均具有在與內部電源電壓Vcc對應的數(shù)據(jù)線DL和DLb之間單獨形成的電流通路。所述PMOS晶體管84具有在數(shù)據(jù)線對DL和DLb之間形成的電流通路。
圖2是圖1的操作的時序圖，其中根據(jù)現(xiàn)有技術的半導體存儲器件中的數(shù)據(jù)寫入操作將在下文進行描述。
數(shù)據(jù)DIN響應于數(shù)據(jù)寫入信號PWD而被傳輸?shù)綌?shù)據(jù)線DL和DLb。然后，全電壓擺動數(shù)據(jù)通過響應列使能信號PYB的列選擇電路50的CMOS晶體管而被傳輸?shù)轿痪€BL和BLb。當字線SWL被使能時，一對數(shù)據(jù)通過所選擇的位線BL和BLb而被寫入所選擇的存儲單元10中。位線BL和BLb的電壓電平在內部電源電壓Vcc與標準接地電壓Vss之間擺動。
在這種傳統(tǒng)的半導體存儲器件中，一對位線與許多單元相連接，如，2000～8000個，并且數(shù)據(jù)線還與和列數(shù)相同數(shù)量的列選擇電路相連接。因此，這些電路中的負載電容量成為消耗半導體存儲器件中的大量功率的因素。特別是，在寫入操作中，在數(shù)據(jù)線和位線的內部電源電壓Vcc與標準接地電壓Vss之間進行全電壓擺動的預充電操作成為傳統(tǒng)半導體存儲器件的大功率消耗的一個原因。這是有效獲得具有低功耗的產品的嚴重障礙。

發(fā)明內容
提供了一種低功耗的半導體存儲器件，其能夠實現(xiàn)芯片尺寸的縮小以及成本的降低。
根據(jù)本發(fā)明的一個實施例，一種半導體存儲器件，其具有與多個位線對和多個字線相連接的存儲單元陣列以執(zhí)行數(shù)據(jù)的讀取或寫入操作，該半導體存儲器件包括第一電源，用于供給第一電源電壓；第二電源，用于供給具有比第一電源電壓低的電壓電平的第二電源電壓；標準地線；提升(elevated)接地電路，用于提供具有比標準地線的電壓電平高的電壓電平的提升接地電壓；第一電力電路，與第一電源和標準地線相連接，并響應于第一電源電壓而工作；和第二電力電路，與第二電源和提升接地電路相連接，并響應于第二電源電壓而工作。
第二電力電路可以由位線預充電電路、數(shù)據(jù)線預充電電路和寫入驅動器電路構成。第一電力電路可以由存儲單元陣列和讀出放大器電路構成。
第一電源電壓可以具有內部電源電壓的電壓電平。第二電源可以具有晶體管，用于將第一電源電壓的電壓電平改變?yōu)榈诙娫措妷旱碾妷弘娖?。提升接地電路可以具有晶體管，用于將標準地線的標準接地電壓改變?yōu)樘嵘拥仉娐返奶嵘拥仉妷骸?br> 這一實施例提供了一種具有低功耗和縮小的芯片尺寸的半導體存儲器件。


通過參考附圖來描述本發(fā)明的示范實施例，其中
圖1是根據(jù)現(xiàn)有技術的半導體存儲器件的電路圖；圖2是圖1中提及的操作的時序圖；圖3是根據(jù)本發(fā)明示范實施例的半導體存儲器件的方框圖；圖4是圖示圖3所示半導體存儲器件的示例的電路圖；和圖5是圖4中提及的操作的時序圖。
具體實施例方式
將通過參考圖3和5來描述本發(fā)明的示范性實施例。
圖3是根據(jù)本發(fā)明示范性實施例的半導體存儲器件的方框圖，其中，根據(jù)本發(fā)明示范性實施例的半導體存儲器件包括第一電源500、第二電源190、第一電力電路300、第二電力電路400、標準地線600和提升接地電路120。
第一電源500供給第一電源電壓Vcc用作內部電源電壓Vcc，可以大約為1.8V。
第二電源190供給具有比第一電源電壓低的電壓電平的第二電源電壓。第二電源190可以由分壓器、二極管類電路、或本領域技術人員公知的電路構成。第二電源電壓的電平可以為約1.3V，或比第一電源電壓低約0.5V。
標準地線600提供標準接地電壓Vss，其大約為0V。
提升接地電路120提供具有比標準地線600高的電壓電平的提升接地電壓。提升接地電路120可以由晶體管電路或本領域技術人員公知的電路構成。提升接地電路120的電壓電平可以比標準地線600的標準接地電壓Vss高大約0.5V。
所述第一電力電路300與第一電源500和標準地線600相連接，并響應于第一電源電壓Vcc而工作。第一電力電路300可以由當存儲單元陣列或讀出放大器電路的工作電壓降低時，對半導體存儲器件的速度敏感(responsive)的電路構成。
第二電力電路400與第二電源190和提升接地電路120相連接，并響應于第二電源電壓而工作。第二電力電路400可以由即使工作電壓降低，也對半導體存儲器件的速度不太敏感的電路構成。例如，位線預充電電路、數(shù)據(jù)線預充電電路和寫入驅動器電路等等均可根據(jù)第二電源電壓而工作。
圖4是詳細圖示圖3的例子的電路圖。
如圖4所示，根據(jù)本發(fā)明示范性實施例的半導體存儲器件，例如SRAM(靜態(tài)隨機存取存儲器)，包括第一電源、第二電源190、第一電力電路300、第二電力電路400、標準地線和提升接地電路120。
第一電源被提供作為內部電源，并在電路圖中由標準電源電壓符號表示。
第二電源190連接在第一電源和第二電源電壓的電力線190a之間，并由柵極連接到第一電源的NMOS晶體管192構成。第二電源電壓通過NMOS晶體管192而從第一電源電壓Vcc降低了NMOS晶體管192的閾值電壓Vth，并且該第二電源電壓通過第二電源的電力線190a而供給。
標準地線具有標準接地電壓Vss，其電壓電平約為0V，并表示為下箭頭標記。
提升接地電路120連接在提升接地線120a與標準地線之間，并由柵極連接到提升接地線120a的NMOS晶體管122構成。提升接地電壓通過NMOS晶體管122而從標準接地電壓Vss提高了NMOS晶體管122的閾值電壓Vth，并被連接到提升接地線120a。
所述第一電力電路300由工作電壓對半導體存儲器件的速度敏感、并通過作為內部電源電壓的第一電源電壓Vcc而工作的電路構成。也就是說，可從第一電力電路300給連接到存儲單元110的存儲單元陣列、和讀出放大器130等供電。第一電力電路300的各電路均通過標準地線而接地。
所述第二電力電路400由對半導體存儲器件的速度較不敏感并連接到第二電源電壓的電力線190a的電路構成，以根據(jù)第二電源電壓而工作。第二電力電路400包括位線預充電電路160、數(shù)據(jù)線預充電電路180和寫入驅動器電路140等等。第二電力電路400的各電路均可以通過提升接地電路120而接地。
另外，在該半導體存儲器件中，使用了第一電源電壓Vcc、第二電源電壓Vcc-Vth、標準接地電壓Vss和提升接地電壓Vss+Vth，因此，用于響應于尋址信號而輸出列使能信號PYB或列使能信號PYB的反相信號的列解碼器電路170，在讀取與寫入操作中可以通過具有比第一電源電壓Vcc的電壓電平高的電壓電平的外部電源電壓Vpp而工作。
存儲單元陣列由按行和列排列的多個存儲單元110構成。所述存儲單元110與三條信號線相連接，即，位線BL、互補位線BLb、和字線SWL。由響應于行尋址請求而工作的行選擇電路(未示出)選擇作為多個字線中的任意一條的所述字線SWL。
所述列選擇電路150響應列使能信號PYB或列使能信號PYB的反相信號，其可以由分別與相應位線BL和BLb相連接的NMOS晶體管152和154構成。因此，可減小芯片的尺寸。
所述位線對BL和BLb被預充電到第二電源電壓Vcc-Vth或提升接地電壓Vss+Vth，因此，電流可以利用一個NMOS晶體管152、154而被充分傳輸。在列選擇電路150中，通過使用列尋址，連接到存儲單元110的位線對BL和BLb被通過依靠外部電源電壓Vpp工作的列解碼器170施加的列使能信號PYB的反相信號所選擇，并然后與數(shù)據(jù)線DL和DLb相連接。通過對應數(shù)據(jù)線對DL和DLb，所選擇的位線對BL和BLb被連接到讀出放大器130和寫入驅動器電路140。
所述位線預充電電路160以第二電源電壓電平Vcc-Vth對與存儲單元110相連的位線對BL和BLb進行預充電。在位線預充電電路160中，三個PMOS晶體管162、164和166與位線對BL和BLb相連接。所述PMOS晶體管164和166均具有在對應于第二電源電壓Vcc-Vth的位線對BL和BLb之間各自形成的電流通路。所述PMOS晶體管162具有在位線對BL和BLb之間形成的電流通路。所述PMOS晶體管162、164和166被來自列使能信號PYB的反相信號的位線預充電信號共同控制。換句話說，與位線預充電電壓電平一致地同時切換PMOS晶體管162、164和166。
所述寫入驅動器電路140響應于第二電源電壓Vcc-Vth而工作，并且其由NAND門141和142、PMOS晶體管143和146以及NMOS晶體管144、145、147和148構成，并響應于寫入操作中的數(shù)據(jù)寫入信號PWD而驅動數(shù)據(jù)線DL和DLb上的數(shù)據(jù)DIN。
所述讀出放大器130響應于讀出放大器使能信號PSA而讀出并放大存儲單元的數(shù)據(jù)。
所述數(shù)據(jù)線預充電電路180由PMOS晶體管182、184和186構成，以將數(shù)據(jù)線DL和DLb預充電到第二電源電壓Vcc-Vth。PMOS晶體管182和186均具有在對應于第二電源電壓Vcc-Vth的數(shù)據(jù)線對DL和DLb之間各自形成的電流通路。所述PMOS晶體管184具有在數(shù)據(jù)線對DL和DLb之間形成的電流通路。
圖5是圖4的操作時序圖。
參考圖4和5，下面將描述根據(jù)示范性實施例的半導體存儲器件的數(shù)據(jù)寫入操作。
數(shù)據(jù)DIN響應于數(shù)據(jù)寫入信號PWD而被傳輸?shù)綌?shù)據(jù)線DL和DLb。然后，全電壓擺動數(shù)據(jù)通過組成響應列使能信號PYB的列選擇電路50的CMOS晶體管而被傳輸?shù)轿痪€BL和BLb。當字線SWL被使能時，一對數(shù)據(jù)通過所選擇的位線BL和BLb而被寫入所選擇的存儲單元110。
如上所述，與傳統(tǒng)電路相比較，在根據(jù)本發(fā)明示范性實施例的半導體存儲器件中，位線BL和BLb以及數(shù)據(jù)線DL和DLb的預充電電平在寫入和讀取操作中從第一電源電壓Vcc被降低到第二電源電壓Vcc-Vth，并且寫入操作時的低電壓電平從標準接地電壓Vss被增加到提升接地電壓Vss+Vth。因此，在寫入操作中，位線和數(shù)據(jù)線的電壓擺動值可以降低一半以上，并且可以降低功耗。
盡管以SRAM器件為示例而描述了根據(jù)示范性實施例的半導體存儲器件及其操作方法，但是其同樣可適用于如DRAM等的存儲器件以及其它非易失性存儲器。
如上所述，根據(jù)本發(fā)明的示范性實施例，在讀取或寫入操作中，可以降低數(shù)據(jù)線和位線電壓擺動電平，因此可以有效地基本上降低寫入功率消耗并且可以減少芯片尺寸和成本。
盡管參考其示范性實施例而特別示出和描述了本發(fā)明，但是本領域的技術人員應明白在不脫離由所附權利要求限定的本發(fā)明的精神和范圍的情況下，可進行形式和細節(jié)上的各種改變。例如，可以改變電路的內部結構，或將電路的內部器件替換為其它等價器件。因此，這些和其它變化和修改應在所附權利要求限定的真實精神和范圍之內。
權利要求
1.一種半導體存儲器件，具有與多個位線對和多個字線相連接的存儲單元陣列，用于執(zhí)行數(shù)據(jù)的讀取或寫入操作，所述半導體存儲器件包括第一電源，用于供給第一電源電壓；第二電源，用于供給具有比第一電源電壓低的電壓電平的第二電源電壓；標準地線，用于提供標準接地電壓；提升接地電路，用于提供具有比標準接地電壓高的電壓電平的提升接地電壓；第一電力電路，與第一電源和標準地線相連接，并響應于第一電源電壓而工作；和第二電力電路，與第二電源和提升接地電路相連接，并響應于第二電源電壓而工作。
2.如權利要求1所述的半導體存儲器件，其中，所述第二電力電路包括位線預充電電路、數(shù)據(jù)線預充電電路和寫入驅動器電路。
3.如權利要求2所述的半導體存儲器件，其中，所述第一電力電路包括存儲單元陣列和讀出放大器電路。
4.如權利要求3所述的半導體存儲器件，其中，所述第一電源電壓具有內部電源電壓的電壓電平。
5.如權利要求4所述的半導體存儲器件，其中，所述第二電源具有晶體管，用于將第一電源電壓的電壓電平改變?yōu)榈诙娫措妷旱碾妷弘娖健?br> 6.如權利要求5所述的半導體存儲器件，其中，該提升接地電路具有晶體管，用于將標準地線的標準接地電壓改變?yōu)樘嵘拥仉娐返奶嵘拥仉妷骸?br> 7.如權利要求6所述的半導體存儲器件，其中，連接到存儲單元以選擇位線對的列選擇電路具有單獨連接到位線對的晶體管。
8.如權利要求7所述的半導體存儲器件，其中，用于產生列使能信號以驅動列選擇電路的列解碼器電路，根據(jù)具有比內部電源電壓高的電壓電平的外部電源電壓而工作。
9.一種操作半導體存儲器的方法，該半導體存儲器具有與多個位線對和多個字線對相連接的存儲單元陣列，以執(zhí)行數(shù)據(jù)的讀取或寫入操作，所述方法包括供給第一電源電壓；供給具有比第一電源電壓低的電壓電平的第二電源電壓；提供標準接地電壓；提供具有比標準接地電壓高的電壓電平的提升接地電壓；通過第二電源電壓對位線進行預充電；通過第二電源電壓對數(shù)據(jù)線進行預充電；通過第二電源電壓或提升接地電壓而驅動數(shù)據(jù)線。
10.如權利要求9所述的操作半導體存儲器的方法，其中，第一電源電壓具有內部電源電壓的電壓電平。
11.如權利要求9所述的操作半導體存儲器的方法，其中，用于產生列使能信號的列解碼器電路通過具有比內部電源電壓高的電壓電平的外部電源電壓而工作。
12.一種具有存儲器模塊的半導體器件，其中，所述半導體器件具有用于供給第一電源電壓的第一電源和用于提供標準接地電壓的標準地線，其中所述存儲器模塊包括存儲單元陣列，與多個位線對和多個數(shù)據(jù)線對相連接；第二電源，用于供給具有比第一電源電壓低的電壓電平的第二電源電壓；和提升接地電路，用于提供具有比標準接地電壓高的電壓電平的提升接地電壓。
13.如權利要求12所述的半導體器件，其中所述存儲器模塊還包括寫入驅動器電路，將第二電源電壓和提升接地電壓提供給數(shù)據(jù)線。
14.如權利要求12所述的半導體器件，其中所述存儲器模塊還包括位線預充電電路，將第二電源電壓提供給位線。
15.如權利要求12所述的半導體器件，其中所述存儲器模塊還包括數(shù)據(jù)線預充電電路，將第二電源電壓提供給數(shù)據(jù)線。
16.如權利要求12所述的半導體器件，其中存儲單元陣列通過第二電源電壓或提升接地電壓而工作。
全文摘要
提供了一種具有低功耗的半導體存儲器件，其具有與多個位線對和多個字線相連接的存儲單元陣列，以執(zhí)行數(shù)據(jù)的讀取或寫入操作。所述器件包括用于供給第一電源電壓的第一電源。而且，第二電源供給具有比第一電源電壓低的電壓電平的第二電源電壓。此外，所述器件還包括標準地線。提升接地電路提供具有比標準地線的電壓電平高的電壓電平的提升接地電壓。第一電力電路與第一電源和標準地線相連接，并響應于第一電源電壓而工作。第二電力電路與第二電源和提升接地電路相連接，并響應于第二電源電壓而工作。從而，可以降低功率和芯片尺寸。
文檔編號G11C7/00GK1716447SQ20051007792
公開日2006年1月4日 申請日期2005年6月15日 優(yōu)先權日2004年6月16日
發(fā)明者韓公欽, 郭忠根, 樸埈民 申請人:三星電子株式會社