專利名稱：半導(dǎo)體裝置的操作方法以及該半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明要求2004年7月27日提交的韓國專利申請No.2004-58589和2004年9月2日提交的韓國專利申請No.2004-69786的優(yōu)先權(quán)，其內(nèi)容在此結(jié)合，作為參考。
背景技術(shù)：
諸如DRAM和SRAM等典型的集成半導(dǎo)體裝置是希望增加集成度同時(shí)減少電源電壓。為完成這個(gè)目的，導(dǎo)通包括在該集成電路裝置中的大量MOS晶體管的閾值電壓(如柵極-源極電壓)已被減少。然而，相應(yīng)于電源電壓的MOS晶體管的閾值電壓的減少可能增加MOS晶體管的亞閾值(sub-threshold)漏泄電流。該亞閾值漏泄電流可以看成當(dāng)MOS晶體管在截止?fàn)顟B(tài)時(shí)，漏流過該MOS晶體管的電流。
該漏泄電流問題對于包含在集成半導(dǎo)體裝置中的COMS反相器鏈?zhǔn)秋@著的。在集成半導(dǎo)體裝置中的許多電路器件包括一個(gè)或多個(gè)CMOS反相器鏈。為了防止該亞閾值漏泄電流，集成電路裝置可以在備用模式或有源模式下操作。在有源模式下，該電路元件操作在它們的正常高速狀態(tài)。在備用模式下，每個(gè)電路元件不但操作在減少漏泄電流的方式下，也以減小的操作速度進(jìn)行操作。例如，在每個(gè)電路元件的CMOS反相器鏈中的一個(gè)或多個(gè)晶體管，在備用模式下，可能改變它們的襯底偏壓(bulkbias)以減少亞閾值漏泄電流。

發(fā)明內(nèi)容
本發(fā)明提供一種以更為智能的方式防止亞閾值漏泄電流的集成半導(dǎo)體裝置和操作方法。認(rèn)識到在集成半導(dǎo)體裝置中的一個(gè)或多個(gè)電路元件的一些電路路徑確定在給定操作期間所述裝置的操作速度，這些電路根據(jù)操作模式被選擇性地控制以減少亞閾值漏泄電流。此外，在給定操作期間不確定所述裝置的操作速度的那些電路與操作模式無關(guān)地操作以減少亞閾值漏泄電流。
例如，在半導(dǎo)體存儲裝置中，本發(fā)明者已經(jīng)認(rèn)識到，在行有效操作期間，用于產(chǎn)生尋址存儲陣列中的一行存儲單元的字線使能信號的電路路徑確定這個(gè)操作的操作速度，而相反，用于產(chǎn)生感測從存儲陣列輸出的數(shù)據(jù)的感測使能信號的電路路徑不確定操作速度。因此，用于產(chǎn)生字線使能信號的電路路徑例如包括根據(jù)操作模式選擇性地減少亞閾值漏泄電流的反相器鏈。并且，用于產(chǎn)生感測使能信號的電路路徑例如包括與操作模式無關(guān)地減少亞閾值漏泄電流的反相器鏈。
本發(fā)明還提供根據(jù)操作模式選擇性受控以減少亞閾值漏泄電流的反相器鏈。在一個(gè)實(shí)施例中，反相器鏈包括多個(gè)串聯(lián)連接的反相器，其中與反相器鏈的操作模式無關(guān)地，每個(gè)隨后的反相器具有施加到其的、與施加到前一反相器的一組固定襯底偏壓不同的一組固定襯底偏壓。


通過以下給出的詳細(xì)描述和結(jié)合附圖，本發(fā)明將會變得更易于理解，其中相同的元件由相同的參考標(biāo)記表示，僅通過示例給出所述元件而不是對本發(fā)明的限定，其中圖1示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例可以選擇性地減少亞閾值漏泄電流的CMOS反相器鏈；圖2示出了涉及已根據(jù)本發(fā)明的一個(gè)實(shí)施例被修改的存儲裝置的行有效操作的半導(dǎo)體存儲裝置的眾所周知的部分；圖3示出了存儲單元陣列的一部分和位線感測(sense)放大器；圖4示出在圖2中的電路部分的行有效操作期間產(chǎn)生的信號定時(shí)的波形定時(shí)圖；圖5示出具有減少亞閾值漏泄電流的反相器鏈的一個(gè)例子；圖6示出另一種可以選擇性地減少亞閾值漏泄電流的反相器鏈；圖7示出了涉及已根據(jù)本發(fā)明的一個(gè)實(shí)施例被修改的存儲裝置的行預(yù)充電操作的半導(dǎo)體存儲裝置的眾所周知的部分；圖8示出了在圖7中的電路部分的行預(yù)充電操作期間產(chǎn)生的信號定時(shí)的波形定時(shí)圖；圖9示出了涉及已根據(jù)本發(fā)明的一個(gè)實(shí)施例被修改的存儲裝置的讀和寫操作的半導(dǎo)體存儲裝置的眾所周知的部分。
具體實(shí)施例方式
將描述根據(jù)本發(fā)明的一個(gè)實(shí)施例的反相器鏈，接著描述結(jié)合反相器鏈的集成半導(dǎo)體裝置。
反相器鏈圖1示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的CMOS反相器鏈。如圖所示，第一-第四CMOS反相器10、12、14和16被串聯(lián)在接收輸入IN的第一反相器10和產(chǎn)生輸出OUT的第四反相器16上。第一-第四反相器10、12、14和16中的每個(gè)均包括與NMOS晶體管串聯(lián)的PMOS晶體管。
特別地，第一反相器10包括與第一NMOS晶體管MN1串聯(lián)在第一高電勢或電壓VDD(例如3伏特)和低電勢或電壓線B之間的第一PMOS晶體管MP1。如下所詳細(xì)描述地，該低電勢線B可以承載第一低電勢VSS(如地)或第二低電勢VBB；其中第二低電勢VBB小于第一低電勢VSS。第一PMOS晶體管MP1的源極和襯底(bulk)連接在第一高電勢VDD上，同時(shí)其柵極接收輸入IN并且漏極連接在第一NMOS晶體管MN1的漏極上。在第一NMOS和PMOS晶體管MN1和MP1的漏極之間的公共連接點(diǎn)作為第一反相器10的輸出。第一NMOS晶體管MN1的柵極也接收輸入IN。因此，第一NMOS和PMOS晶體管MN1和MP1的柵極作為第一反相器10的輸入。第一NMOS晶體管MN1的源極連接在低電勢線B上，并且其襯底被偏壓在第二低電勢VBB。
第二反相器12包括與第二NMOS晶體管MN2串聯(lián)在高電勢或電壓線A和第一低電勢VSS之間的第二PMOS晶體管MP2。如下所詳細(xì)描述地，高電勢線A可以承載第一高電勢VDD或第二高電勢VPP；其中第二高電勢VPP大于第一高電勢VDD。第二NMOS晶體管MN2的源極和襯底連接于第一低電勢VSS，同時(shí)其柵極接收第一反相器10的輸出并且其漏極連接于第二PMOS晶體管MP2的漏極。第二NMOS和PMOS晶體管MN2和MP2的漏極之間的公共連接點(diǎn)作為第二反相器12的輸出。第二PMOS晶體管MP2的柵極也接收第一反相器10的輸出。因此，第二NMOS和PMOS晶體管MN2和MP2的柵極作為第二反相器12的輸入。第二PMOS晶體管MP2的源極連接于高電勢線A，并且襯底被偏壓在第二高電勢VPP。
第三反相器14包括與第三NMOS晶體管MN3串聯(lián)連接在第一高電勢VDD和低電勢線B之間的第三PMOS晶體管MP3。第三PMOS晶體管MP3的源極和襯底連接于第一高電勢VDD，同時(shí)其柵極接收第二反相器12的輸出并且其漏極連接于第三NMOS晶體管MN3的漏極。第三NMOS和PMOS晶體管MN3和MP3的漏極之間的公共連接點(diǎn)作為第三反相器14的輸出。第三NMOS晶體管MN3的柵極也接收第二反相器12的輸出。因此，第三NMOS和PMOS晶體管MN3和MP3的柵極作為第三反相器14的輸入。第三NMOS晶體管MN3的源極連接于低電勢線B并且其襯底被偏壓在第二低電勢VBB。如將被理解的，第三反相器14具有與第一反相器10相同的結(jié)構(gòu)，并且也以與第一反相器10相同的方式連接于第一高電勢VDD和低電勢線B之間。此外，第三反相器14具有與加載在第一反相器10上相同的固定襯底偏差。
第四反相器16包括與第四NMOS晶體管MN4串聯(lián)地連接于高電勢線A和第一低電勢VSS之間的第四PMOS晶體管MP4。第四NMOS晶體管MN4的源極和襯底連接于第一低電勢VSS，同時(shí)其柵極接收第三反相器14的輸出并且其漏極連接于第四PMOS晶體管MP4的漏極。第四NMOS和PMOS晶體管MN4和MP4的漏極之間的公共連接點(diǎn)作為第四反相器16的輸出。第四PMOS晶體管MP4的柵極也接收第三反相器14的輸出。因此，第四NMOS和PMOS晶體管MN4和MP4的柵極作為第四反相器16的輸入。第四PMOS晶體管MP4的源極連接于高電勢線A并且其襯底被偏壓在第二高電勢VPP。如將被理解的，第四反相器16具有與第二反相器12相同的結(jié)構(gòu)并且也以與第二反相器12相同的方式連接于第一低電勢VSS和高電勢線A之間。此外，第四反相器16具有與加載在第二反相器12上的相同的固定襯底偏壓。此外還可以理解，雖然以四個(gè)反相器示出了反相器鏈，但是本發(fā)明不僅限于該數(shù)目的反相器。而是通過如下參考圖1的反相器類型的描述和描繪，反相器鏈可以增加或減少，其中每個(gè)隨后的反相器具有加載在其上的、與加載在其前一個(gè)反相器上的襯底偏壓組不同的一組襯底偏壓。
圖1還示出連接在第二高電勢VPP和高電勢線A之間的第五PMOS晶體管MP5。第五PMOS晶體管MP5具有偏壓于第二高電勢VPP的襯底，并且第五PMOS晶體管MP5的柵極接收逆?zhèn)溆眯盘枴Ｒ虼?，基于備用信號，第五PMOS晶體管選擇性地加載第二高電勢VPP給高電勢線A。有些相同地，第六PMOS晶體管MP6連接在第一高電勢VDD和高電勢線A之間。第六PMOS晶體管MP6具有偏壓于第一高電勢VDD的襯底，并且第六PMOS晶體管MP6的柵極接收備用信號。因此，根據(jù)備用信號，第六PMOS晶體管選擇性地將第一高電勢VDD加載到高電勢線A。
第五NMOS晶體管MN5和第六NMOS晶體管MN6也連接于低電勢線B。第五NMOS晶體管MN5連接于第二低電勢VBB和低電勢線B之間。第五NMOS晶體管MN5具有偏壓于第二低電勢VBB的襯底，并且第五NMOS晶體管MN5的柵極接收備用信號。因此，根據(jù)備用信號，第五NMOS晶體管MN5選擇性地將第二低電勢VBB加載到低電勢線B。第六NMOS晶體管MN6連接于第一低電勢VSS和低電勢線B之間。第六NMOS晶體管MN6具有偏壓于第一低電勢VSS的襯底，并且第六NMOS晶體管MN6的柵極接收逆?zhèn)溆眯盘?。因此，根?jù)備用信號，第六NMOS晶體管MN6選擇性地將第一低電勢VSS加載到低電勢線B。
隨后，將描述圖1中所示的反相器鏈的操作。反相器鏈根據(jù)包含反相器鏈的集成半導(dǎo)體裝置的操作，可以操作在有源模式或備用模式。下面將首先描述備用操作模式。在備用模式中，輸入IN是諸如第一高電勢VDD的邏輯高電壓，并且備用信號為諸如第一高電勢VDD的邏輯高電壓。備用信號的高電勢導(dǎo)致第五PMOS和NMOS晶體管MP5和MN5導(dǎo)通。因此，高電勢線A承載第二高電勢VPP并且低電勢線B承載第二低電勢VBB。
隨著輸入IN為第一高電勢VDD，第一PMOS晶體管MP1截止并且第一NMOS晶體管導(dǎo)通。因此，第一反相器10的輸出，以及因此，第二反相器12的輸入被下拉至低電勢線B上承載的電壓-第二低電勢VBB。因?yàn)榈诙碗妱軻BB被加載在第二NMOS晶體管MN2的柵極，所以第二NMOS晶體管截止。此外，因?yàn)樵诘诙﨨MOS晶體管MN2的柵極上的第二低電勢VBB小于在第二NMOS晶體管MN2的源極上的第一低電勢VSS，所以與源極和柵極電壓相等的情況相比第二NMOS晶體管MN2被進(jìn)一步驅(qū)動為截止?fàn)顟B(tài)。結(jié)果，在第二NMOS晶體管MN2上的亞閾值漏泄電流被減小。
在第二PMOS晶體管MP2的柵極上的第二低電勢VBB導(dǎo)通第二PMOS晶體管MP2，以使第二反相器12從高電勢線A輸出第二高電勢電壓VPP。因此，第三PMOS和NMOS晶體管MP3和MN3的柵極接收第二高電勢電壓VPP。該電壓截止第三PMOS晶體管MP3并且導(dǎo)通第三NMOS晶體管MN3。因?yàn)樵诘谌齈MOS晶體管MP3的柵極上的第二高電勢VPP大于在第三PMOS晶體管MP3的源極上的第一高電勢VDD，所以與其源極和柵極電壓相等的情況相比第三PMOS晶體管MP3被進(jìn)一步驅(qū)動為截止?fàn)顟B(tài)。結(jié)果，在第二NMOS晶體管MN2上的亞閾值漏泄電流被減小。隨著第三NMOS晶體管MN3導(dǎo)通，第三反相器14的輸出，以及因此，第四反相器16的輸入被下拉至第二低電勢VBB。
隨后，第四反相器16以與第二反相器12相同的方式操作，以使第二高電勢VPP被輸出并且流過第四NMOS晶體管MN4的漏泄電流被減小。
下面將描述有源操作模式。在有源模式下，輸入IN為諸如第一低電勢VSS的邏輯低電壓，并且備用信號為諸如第一低電勢VSS的邏輯低電壓。備用信號的低電勢導(dǎo)致第六PMOS和NMOS晶體管MP6和MN6導(dǎo)通。因此，高電勢線A承載第一高電勢VDD，以及低電勢線B承載第一低電勢VSS。
隨著輸入IN為第一低電勢VSS，第一PMOS晶體管MP1被導(dǎo)通，并且第一NMOS晶體管被截止。因此，第一反相器10的輸出，并且因此，第二反相器12的輸入是高電勢線A承載的電壓-第一高電勢VDD。因?yàn)楦唠妱軻DD被加載在第二PMOS晶體管MP2的柵極上，所以第二PMOS晶體管MP2截止。此外，因?yàn)樵诘诙MOS晶體管MP2的柵極上的第一高電勢VDD與第二PMOS晶體管MP2的源極上的第一高電勢VDD相等，所以與其柵極電壓為第二高電壓VPP相比，第二PMOS晶體管MP2容易受到更大的亞閾值漏泄。然而，與第二PMOS晶體管MP2在其柵極接收第二高電勢VPP相比，第二PMOS晶體管MP2可以更快速地切換狀態(tài)。同樣，因?yàn)榈诙MOS晶體管MP2的第二高電勢VPP的襯底偏壓大于在第二PMOS晶體管MP2的源極上的第一高電勢VDD，所以第二PMOS晶體管MP2的導(dǎo)通閾值大于如果襯底偏壓和源極電壓相等的情況。因此，這樣減少了亞閾值漏泄電流。
在第二NMOS晶體管MN2的柵極上的第一高電勢VDD導(dǎo)通第二NMOS晶體管MN2，以使第二反相器12在低電勢線B上輸出第一低電勢電壓VSS。因此，第三PMOS和NMOS晶體管MP3和MN3的柵極接收第一低電勢電壓VSS。這樣截止第三NMOS晶體管MN3并且導(dǎo)通第三PMOS晶體管MP3。因?yàn)樵诘谌齆MOS晶體管MN3的柵極上的第一低電勢VSS和在第三NMOS晶體管MN3的源極上的第一低電勢VSS相等，所以與其柵極電壓為第二低電壓VBB相比，第三NMOS晶體管MN3容易受到更大的亞閾值漏泄。然而，與第三NMOS晶體管MN3在其柵極接收第二低電勢VBB相比，第三NMOS晶體管MN3可以更快地切換狀態(tài)。同樣，因?yàn)榈谌齆MOS晶體管MN3的第二低電勢VBB的襯底偏壓小于在第三NMOS晶體管MN3的源極上的第一低電勢VSS，所以第三NMOS晶體管MN3的導(dǎo)通閾值大于如果襯底偏壓和源極電壓相等的情況。因此，這樣減小了亞閾值漏泄電流。
隨后，第四反相器16以與第二反相器12相同的方式操作，以使第一低電勢VSS被輸出。
集成半導(dǎo)體裝置行有效操作下面將描述根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成半導(dǎo)體裝置的部分。圖2示出了用于已根據(jù)本發(fā)明的一個(gè)實(shí)施例被修改的行有效操作的半導(dǎo)體存儲裝置的眾所周知的部分。如圖所示，指令解碼器20接收和解碼指令，并且向輸入緩沖器22和感測信號發(fā)生器24輸出解碼后的指令信號。指令可以為行有效指令，該指令指示字線或存儲陣列28的線根據(jù)接收到的地址被激活或使能。輸入緩沖器22緩沖接收到的地址，該地址指示根據(jù)解碼后的指令信號激活字線或多個(gè)字線。行地址解碼器26從緩沖器22接收地址輸出。行地址解碼器26解碼地址以產(chǎn)生使能存儲單元陣列28中的字線的字線使能信號WL。位線感測放大器(BLSA)30檢測從存儲單元陣列28尋址的數(shù)據(jù)。BLSA 30響應(yīng)于位線感測使能信號PS而操作，所述位線感測使能信號PS是感測信號發(fā)生器24響應(yīng)于解碼后的指令信號PR產(chǎn)生的。
圖3示出存儲單元陣列28和BLSA 30的部分。特別地，圖3示出了連接于BLSA 30相應(yīng)部分的存儲單元陣列28的一個(gè)存儲單元32。存儲單元32和相應(yīng)BLSA 30的結(jié)構(gòu)和操作是眾所周知的，并且容易從圖3所示的電路圖中知道；因此，為了簡練的原因，僅描述與本發(fā)明相關(guān)的操作。眾所周知，在讀取操作期間，當(dāng)字線使能信號使能存取晶體管AT的字線WL以導(dǎo)通存取晶體管AT時(shí)，存儲單元32輸出存儲在電容器C中的數(shù)據(jù)。隨后，存儲的電荷被讀取到位線BL上，并且，通過電荷共享，讀取到位棒線/BL(bit bar line)。位線BL和位棒線/BL之間的電荷之差被BLSA 30放大以檢測數(shù)據(jù)；例如，從存儲單元32中被讀取。然而，BLSA 30是否操作以檢測數(shù)據(jù)是依賴于感測信號發(fā)生器24輸出的感測使能信號PS的。
如圖所示，使能的NMOS晶體管N1連接在BLSA 30的內(nèi)部節(jié)點(diǎn)和第一高電勢VDD之間，并且在其柵極接收感測使能信號PS。同樣，使能的PMOS晶體管P1連接在BLSA 30的內(nèi)部節(jié)點(diǎn)和第一低電勢VSS之間，并且其柵極接收逆感測使能信號/PS。如將被理解的，當(dāng)感測使能信號PS為邏輯高值時(shí)，使能的NMOS和PMOS晶體管N1和P1導(dǎo)通以使BLSA 30的內(nèi)部節(jié)點(diǎn)被分別拉到第一高和低電勢VDD和VSS。因此，BLSA 30被使能以執(zhí)行檢測/放大操作。相反，當(dāng)所述感測使能信號PS是邏輯低時(shí)，使能的NMOS和PMOS晶體管N1和P1截止以使BLSA 30不執(zhí)行檢測操作。
在行有效處理中，發(fā)明者已經(jīng)認(rèn)識到與用于產(chǎn)生使能BLSA 30的感測使能信號PS的電路路徑相比，產(chǎn)生字線使能信號WL的電路路徑確定行有效處理的操作速度。因此，在字線使能信號產(chǎn)生路徑中的電路元件已經(jīng)被修改以使其中的一個(gè)反相器鏈或多個(gè)反相器鏈為第一反相器鏈I1。這是通過圖2中的框I1圖解描述的。如圖所示，指令解碼器20、輸入緩沖器22和行地址解碼器26包括一個(gè)或多個(gè)反相器鏈I1。第一反相器鏈I1是選擇性可控的，以操作在更慢和更低亞閾值漏泄電流模式或更快和更高亞閾值漏泄電流模式。當(dāng)字線在諸如行有效操作期間被使能時(shí)，第一反相器鏈I1可以被設(shè)置為更快模式，但是當(dāng)字線沒有被使能時(shí)，第一反相器鏈I1可以被設(shè)置為更慢模式。圖1示出了可以作為第一反相器鏈I1使用的反相器鏈的一個(gè)例子。其他可以作為第一反相器鏈I1使用的反相器鏈的例子將參考圖6在下文中描述。
相反地，不在字線使能信號產(chǎn)生路徑內(nèi)的位線感測放大器使能信號產(chǎn)生路徑的電路元件；即，感測信號發(fā)生器24，已經(jīng)被修改以使其中的一個(gè)反相器鏈或多個(gè)反相器鏈為第二反相器鏈I2。這通過圖2中的框I2圖解表示。第二反相器鏈I2操作在更慢、低亞閾值漏泄電流模式，而與半導(dǎo)體存儲裝置的操作模式無關(guān)?？梢员挥米鞯诙聪嗥麈淚2的反相器鏈的例子將參考圖5在下文中描述。
圖4是圖2中示出的、已經(jīng)根據(jù)本發(fā)明的一個(gè)實(shí)施例被修改的電路部分的行有效操作期間產(chǎn)生的信號定時(shí)的波形定時(shí)圖。圖2中所示的電路部分的操作將參考圖4被詳細(xì)地描述。如圖所示，指令解碼器20接收行有效指令并且隨后產(chǎn)生解碼后的行有效指令信號PR。輸入緩沖器22接收解碼后的行有效指令信號PR并且輸出緩沖于其中的地址RA。行地址解碼器26解碼地址RA并且在地址RA指示的一個(gè)字線或多個(gè)字線上輸出字線使能信號WL。這樣導(dǎo)通連接在使能的字線上的存取晶體管AT，并且與導(dǎo)通的存取晶體管AT相關(guān)的位和位棒線BL和/BL開始上述的電荷共享操作。
其間，感測信號發(fā)生器24響應(yīng)于解碼的行有效指令信號，產(chǎn)生感測使能信號PS，以使與位和位棒線BL和/BL相關(guān)的BLSA 30部分進(jìn)行電荷共享操作。
因此，對于行有效操作，圖2的集成半導(dǎo)體裝置包括用于產(chǎn)生字線使能信號的字線使能信號產(chǎn)生路徑，該路徑包括指令解碼器20、輸入緩沖器22和行地址解碼器26。該集成半導(dǎo)體裝置還包括包含有指令解碼器20和感測信號發(fā)生器24的位線感測放大器使能產(chǎn)生路徑(也稱為感測信號產(chǎn)生路徑)。如圖所示，在圖4中，BLSA 30直到在充電操作開始之后的短時(shí)間后才需要被使能。因此，集成半導(dǎo)體裝置在行有效操作期間的操作速度由字線使能產(chǎn)生路徑的操作速度決定。位線感測放大器使能產(chǎn)生路徑是無速度路徑；即，可以具有更慢的操作速度。
已經(jīng)認(rèn)識到這一點(diǎn)，發(fā)明者已經(jīng)修改了圖2的眾所周知的半導(dǎo)體集成電路，以使用在下文中參考圖5詳細(xì)描述的、可以更加緩慢操作的低功耗(即，低亞閾值漏泄電流)反相器鏈I2作為在感測信號發(fā)生器24中的一個(gè)反相器鏈或多個(gè)反相器鏈。
圖5示出了具有減小的亞閾值漏泄電流的反相器鏈的一個(gè)例子。如圖所示，反相器鏈包括一系列反相器40，在該例子中為四個(gè)，除了第一反相器40，其接收輸入IN，和最后一個(gè)反相器40，其作為反相器鏈的輸出OUT，其他反相器的輸入均連接于前一反相器的輸出。每個(gè)反相器40包括與NMOS晶體管NN1串聯(lián)在第一高電勢VDD和第一低電勢VSS之間的PMOS晶體管PP1。第二高電勢VPP被加載于PMOS晶體管PP1的襯底，并且第二低電勢VBB被加載于NMOS晶體管NN1的襯底。因?yàn)镻MOS晶體管PP1的第二高電勢VPP的襯底偏壓大于PMOS晶體管PP1的源極上的第一高電勢VDD，所以PMOS晶體管PP1的導(dǎo)通閾值大于如果襯底偏壓和源極電壓相等的情況。因此，這樣減小了亞閾值漏泄電流。此外，因?yàn)镹MOS晶體管NN1的第二低電勢VBB的襯底偏壓小于NMOS晶體管NN1的源極上的第一低電勢VSS，所以NMOS晶體管的導(dǎo)通閾值大于如果襯底偏壓和源極電壓相等的情況。因此，這樣減小了亞閾值漏泄電流。
在一個(gè)可選擇的實(shí)施例中，加載在NMOS晶體管NN1上的襯底偏壓為第一低電勢VSS，同時(shí)加載在PMOS晶體管PP1上的襯底偏壓保持第二高電勢VPP。在其他可選擇的實(shí)施例中，加載在PMOS晶體管PP1上的襯底偏壓為第一高電勢VDD，同時(shí)加載在NMOS晶體管上的襯底偏壓保持第二低電勢VBB。
作為另一選擇，圖1和6的、固定設(shè)置在減少的亞閾值漏泄電流模式的每個(gè)反相器鏈均可以被用作第二反相器鏈I2。
如上參考圖2討論的，發(fā)明者已經(jīng)修改了圖2的電路，以使用諸如圖1的反相器鏈的反相器鏈I1作為在字線使能信號產(chǎn)生路徑中的反相器鏈。這樣允許字線使能信號產(chǎn)生路徑操作在與備用模式相比更高速的有源模式下。這里，有源模式是當(dāng)接收到行有效指令時(shí)，并且備用模式是當(dāng)沒有接收到行有效指令時(shí)。因此，當(dāng)不需要關(guān)于行有效指令的操作時(shí)，在字線使能信號產(chǎn)生路徑中的亞閾值漏泄電流可以被減小，并且集成半導(dǎo)體裝置的功率消耗也因此減小。然而，無論集成半導(dǎo)體裝置的操作模式是什么，感測信號產(chǎn)生器24中的一個(gè)反相器鏈或多個(gè)反相器鏈操作相同。
代替圖1的反相器鏈，任何允許選擇性地減小亞閾值漏泄電流和/或選擇性地增加反相器鏈的速度的反相器鏈均可以用作反相器鏈I1。例如，圖6說明了另一個(gè)可以操作在有源模式和備用模式的反相器鏈。在有源模式下，諸如當(dāng)接收到行有效指令時(shí)，與當(dāng)反相器鏈操作在備用模式時(shí)相比，亞閾值漏泄電流不減小。然而，在有源模式下反相器鏈操作速度快于在備用模式下。
如圖6所示，反相器鏈，僅用于解釋，包括兩個(gè)反相器50，第二反相器50的輸入連接于第一反相器50的輸出。如下將要理解的，反相器鏈的大小可以通過將反相器50添加到所述鏈上而被增加。第一反相器50在其輸入端接收輸入IN，并且第二反相器50的輸出提供反相器鏈的輸出OUT。
每個(gè)反相器50均包括與NMOS晶體管56串聯(lián)連接在第一高電勢VDD和第一低電勢VSS之間的PMOS晶體管54。PMOS晶體管54的襯底被高電勢線58上的電勢偏置，并且NMOS晶體管55的襯底被低電勢線60上的電勢偏置。第一多路復(fù)用器62基于控制信號選擇性地將第一或第二高電勢VDD或VPP加載到高電勢線58。第二多路復(fù)用器64基于控制信號選擇性地將第一或第二低電勢VSS或VBB加載到低電勢線64。
隨后描述圖6的反相器鏈的操作。當(dāng)應(yīng)用于本發(fā)明時(shí)，控制信號可以為備用信號。因此，當(dāng)備用信號表示備用模式時(shí)，第一和第二多路復(fù)用器62和64分別將第二高和低電勢VPP和VBB加載在高和低電勢線58和60上。這樣，圖6的反相器鏈將操作在與圖5的反相器鏈相同的方式下。即，亞閾值漏泄電流將被減小，但是反相器鏈將操作的更慢。
在有源模式下，第一和第二多路復(fù)用器62和64分別將第一高和低電勢VDD和VSS加載到高和低電勢線58和60上。這樣，與備用模式相比，亞閾值漏泄電流沒有減小，但是反相器鏈操作的更快了。
如下所理解的，在圖6的反相器鏈中，亞閾值漏泄電流和反相器鏈的速度可以根據(jù)反相器鏈的操作模式，或例如，包括反相器鏈的集成半導(dǎo)體裝置或其電路元件的操作模式，通過選擇性加載的襯底偏壓而被控制。這樣可以與其中與操作模式無關(guān)地施加相同的襯底偏壓的圖5的反相器鏈形成對照。
雖然已經(jīng)在當(dāng)半導(dǎo)體裝置在備用模式下，將反相器鏈I1設(shè)置處于較慢的、減小的亞閾值漏泄電流操作模式下而描述了該實(shí)施例，但是可以看出當(dāng)半導(dǎo)體裝置在備用模式下時(shí)，該實(shí)施例允許選擇性地設(shè)置反相器鏈I1處于減慢或加快的操作模式。
行預(yù)充電操作下面，將描述根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成半導(dǎo)體裝置的另一個(gè)部分。圖7示出用于已根據(jù)本發(fā)明的一個(gè)實(shí)施例被修改的行預(yù)充電操作的半導(dǎo)體存儲裝置的眾所周知的部分。行預(yù)充電操作是當(dāng)行預(yù)充電指令被施加給存儲裝置時(shí)，釋放或禁止使能的一個(gè)字線或多個(gè)字線的操作。如圖所示，指令解碼器20接收和解碼指令(即，行預(yù)充電指令)，并且輸出解碼后的指令信號給輸入緩沖器22和感測信號發(fā)生器24。輸入緩沖器22包括緩沖接收到的地址的低位部分(即，最低有效位)和高位部分(即，最高有效位)的低位地址輸入緩沖器70和高位地址輸入緩沖器72。行地址解碼器26包括分別接收從低位和高位地址輸入緩沖器70和72輸出的低位和高位地址部分的低位地址解碼器74和高位地址解碼器76。低位地址解碼器74將低位地址部分解碼為第一字線驅(qū)動信號PXI，并且高位地址解碼器76將高位地址部分解碼為第二字線驅(qū)動信號WEI。隨后，在行預(yù)充電操作期間，在地址解碼器26中的字線驅(qū)動器78根據(jù)第一和第二字線驅(qū)動信號PXI和WEI，使一個(gè)或多個(gè)字線WL無效。
圖7還示出了如圖2中的存儲單元陣列28、位線感測放大器30和感測信號發(fā)生器24。此外，圖7示出了每對位和位棒線BL和/BL上的數(shù)據(jù)根據(jù)列選擇信號CSL，以眾所周知的方式，通過第一和第二發(fā)送晶體管T1和T2選擇性地分別發(fā)送到各自的數(shù)據(jù)線DL和/DL對上。本領(lǐng)域的技術(shù)人員可以知道，僅一對位和位棒線和一對數(shù)據(jù)線被示出作為描述。然而，大量這樣的對存在于存儲裝置中。
在行預(yù)充電操作中，發(fā)明者已經(jīng)認(rèn)識到用于使能字線以及因此禁止該字線的電路路徑確定行預(yù)充電操作的操作速度。特別地，發(fā)明者已經(jīng)認(rèn)識到預(yù)充電操作主要依賴于第一字線驅(qū)動信號PXI。認(rèn)識到這些，發(fā)明者將用于產(chǎn)生第一字線信號PXI的電路路徑看作是快速路徑，而產(chǎn)生第二字線驅(qū)動信號WEI的電路路徑被認(rèn)為是非快速路徑。因此，在圖7的實(shí)施例中，組成第一字線驅(qū)動信號路徑(其是字線信號使能路徑的一部分)的指令解碼器20、低位地址輸入緩沖器70和低位地址解碼器74已經(jīng)被修改，以使反相器鏈為諸如在圖1或圖6中的、允許選擇性地減小亞閾值漏泄電流的反相器鏈I1。
相反，諸如高位地址輸入緩沖器、高位地址解碼器76和感測信號發(fā)生器的非快速路徑的電路元件已經(jīng)被修改，以包括減少亞閾值漏泄電流而與存儲裝置的操作模式無關(guān)的反相器鏈I2。例如，這些電路元件包括圖5的反相器鏈。
圖8是圖7中所示的電路部分的行預(yù)充電操作期間產(chǎn)生的信號的定時(shí)的波形定時(shí)圖。如圖所示，指令解碼器20接收行預(yù)充電指令并且隨后產(chǎn)生解碼后的行預(yù)充電指令信號PR。因?yàn)榈臀坏刂份斎刖彌_器70的操作比高位地址輸入緩沖器72快，所以低位地址輸入緩沖器70在高位地址輸入緩沖器72輸出高位地址部分RA_U之前輸出低位地址部分RA_L。相同地，低位地址解碼器74在高位地址解碼器76解碼高位地址部分RA_U并且產(chǎn)生第二字線驅(qū)動信號WEI之前解碼低位地址部分RA_L并且產(chǎn)生第一字線驅(qū)動信號PXI。響應(yīng)于第一字線驅(qū)動信號PXI和隨后接收的第二字線驅(qū)動信號WEI，字線驅(qū)動器78如圖8所示使一個(gè)或多個(gè)字線無效。
雖然已經(jīng)在當(dāng)半導(dǎo)體裝置操作在備用模式下，將反相器鏈I1設(shè)置處于較慢的、減小的亞閾值漏泄電流操作模式下而描述了該實(shí)施例，但是可以理解該實(shí)施例允許在半導(dǎo)體裝置操作在備用模式下時(shí)，選擇性地將反相器鏈I1設(shè)置在更慢或更快操作模式。
讀/寫操作下面，將描述根據(jù)本發(fā)明的一個(gè)實(shí)施例的集成半導(dǎo)體裝置的另一部分。圖9示出了用于讀或?qū)?讀/寫)操作的半導(dǎo)體存儲裝置的眾所周知的部分。如圖所示，指令解碼器20接收并且解碼指令(即，讀或?qū)懼噶頟C)，并且輸出解碼后的指令信號給輸入緩沖器22。輸入緩沖器22緩沖接收到的用于尋址存儲單元陣列的地址(即，行和/或列地址)。圖9示出根據(jù)解碼后的讀/寫指令PC，輸入緩沖器22向列地址解碼器80輸出列地址CA。列地址解碼器80將列地址解碼，并且據(jù)此使能在一個(gè)或多個(gè)列選擇線上的列選擇信號CSL。即，列地址解碼器80產(chǎn)生由解碼后的列地址表示的列選擇線上的列選擇信號CSL。
如以上參考圖7所描述的，來自BLSA30的每對位和位棒線BL和/BL上的數(shù)據(jù)根據(jù)在列選擇線上接收的列選擇信號CSL，選擇性地通過第一和第二發(fā)送晶體管T1和T2，分別發(fā)送給各自的數(shù)據(jù)線DL和/DL對。為了便于描述和解釋，圖9中示出了一對位和位棒線BL和/BL以及一對數(shù)據(jù)線DL和/DL，但是本領(lǐng)域的技術(shù)人員可以理解在存儲裝置中存在大量的這樣的對。
在寫操作期間，發(fā)送給數(shù)據(jù)線DL和/DL的數(shù)據(jù)被數(shù)據(jù)線感測放大器(DLSA)82放大。放大后的數(shù)據(jù)通過眾所周知的數(shù)據(jù)輸出電路路徑84(例如，包括一個(gè)輸出緩沖器等)和數(shù)據(jù)輸出驅(qū)動器86輸出。在讀操作期間，數(shù)據(jù)通過例如包括數(shù)據(jù)輸入緩沖器(未示出)的數(shù)據(jù)輸入電路路徑88接收并且發(fā)送給數(shù)據(jù)線DL和/DL。
發(fā)明者已經(jīng)認(rèn)識到，在讀操作期間涉及輸出數(shù)據(jù)的電路元件是影響存儲裝置操作的快速路徑。相反，發(fā)明者還認(rèn)識到，在寫操作期間數(shù)據(jù)占有的路徑是非快速路徑。這樣，影響讀操作速度的電路元件已經(jīng)被修改，以使在這些電路元件中的反相器鏈?zhǔn)侵T如圖1或圖6所示的反相器鏈I1的修改后的版本I1’。例如，關(guān)于圖1的反相器鏈I1，反相器鏈I1已經(jīng)通過固定加載于高和低電勢線A和B上的電勢被修改了。第一高電勢VDD可以固定加載在高電勢線A上，并且第一低電勢VSS可以固定加載在低電勢線B上，以使反相器鏈I1’操作在更快操作模式下。關(guān)于圖6的反相器鏈I1，反相器鏈I1已經(jīng)通過將加載在PMOS晶體管54的襯底偏壓固定為VDD和將加載在NMOS晶體管56的襯底偏壓固定為VSS被修改，以使反相器鏈I1’操作在更快操作模式下。如圖9所示，指令解碼器20、輸入緩沖器22、列地址解碼器80和數(shù)據(jù)輸出電路路徑84已經(jīng)被修改以包含修改后的反相器鏈I1’。
此外，諸如數(shù)據(jù)輸入電路路徑88的非快速路徑上的電路元件已經(jīng)被修改以包括減小亞閾值漏泄電流的反相器鏈I2。例如，這些電路元件包括圖5的反相器鏈。
結(jié)論雖然關(guān)于作為集成半導(dǎo)體裝置的存儲裝置的部分描述了本發(fā)明的實(shí)施例，但是可以理解本發(fā)明并不僅限于應(yīng)用于多個(gè)存儲裝置或一個(gè)存儲裝置的這些部分。而是，當(dāng)影響集成半導(dǎo)體裝置的操作速度的電路路徑和不影響集成半導(dǎo)體裝置的操作速度的電路路徑根據(jù)裝置的不同操作被識別或確認(rèn)時(shí)，快速路徑可以被修改以包括可以根據(jù)裝置的操作模式選擇性地減小亞閾值漏泄電流的反相器鏈，并且非快速路徑可以被修改以包括減小亞閾值漏泄電流而與裝置的操作模式無關(guān)的反相器鏈。
盡管如此描述了本發(fā)明，但很顯然可以以多種形式對其進(jìn)行改變。這種改變不認(rèn)為是脫離本發(fā)明的精神和范圍，并且對于本領(lǐng)域技術(shù)人員而言很顯然的所有這種修改被認(rèn)為是包括在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體存儲器的操作方法，包括根據(jù)半導(dǎo)體存儲器的操作模式，將襯底偏壓選擇性地加載到用于字線使能信號產(chǎn)生路徑的至少第一反相器鏈；以及與操作模式無關(guān)地，將相同的襯底偏壓加載到用于位線感測放大器使能信號產(chǎn)生路徑的至少第二反相器鏈。
2.如權(quán)利要求1所述的方法，其中操作模式包括有源操作模式和備用操作模式，在所述有源操作模式期間，字線使能信號產(chǎn)生路徑產(chǎn)生字線使能信號；在所述備用操作模式期間，字線使能信號產(chǎn)生路徑不產(chǎn)生字線使能信號。
3.如權(quán)利要求2所述的方法，其中選擇性地加載步驟在有源操作模式下加載第一組襯底偏壓，并且在備用操作模式下加載第二組襯底偏壓，以使第一反相器鏈在有源操作模式下比在備用操作模式下操作的更快速。
4.如權(quán)利要求2所述的方法，其中選擇性地加載步驟在有源操作模式下加載第一組襯底偏壓，并且在備用操作模式下加載第二組襯底偏壓，以使第一反相器鏈在備用操作模式下比在有源操作模式下具有更低的亞閾值漏泄電流。
5.如權(quán)利要求2所述的方法，其中選擇性地加載步驟在有源操作模式下加載第一組襯底偏壓，并且在備用操作模式下加載第二組襯底偏壓，以使在第二組中至少一個(gè)襯底偏壓大于在第一組中的襯底偏壓。
6.如權(quán)利要求5所述的方法，其中選擇性地加載步驟在有源操作模式下加載第一組襯底偏壓，并且在備用操作模式下加載第二組襯底偏壓，以使在第二組中至少一個(gè)襯底偏壓小于第一組中的襯底偏壓。
7.如權(quán)利要求2所述的方法，其中選擇性地加載步驟在有源操作模式下加載第一組襯底偏壓，并且在備用操作模式下加載第二組襯底偏壓，以使在第二組中至少有一個(gè)襯底偏壓小于第一組中的襯底偏壓。
8.如權(quán)利要求2所述的方法，其中選擇性地加載步驟在有源操作模式下加載第一組襯底偏壓，并且在備用操作模式下加載第二組襯底偏壓；以及該加載步驟加載第三組襯底偏壓，在第二組和第三組中至少有一個(gè)襯底偏壓是相同的。
9.如權(quán)利要求8所述的方法，其中第二組和第三組是相同的。
10.如權(quán)利要求2所述的方法，其中選擇性地加載步驟在有源操作模式下加載第一組襯底偏壓，并且在備用操作模式下選擇性地加載第一和第二組襯底偏壓的一個(gè)。
11.如權(quán)利要求1所述的方法，還包括利用第一反相器操作在字線使能信號產(chǎn)生路徑中的指令解碼器的一部分，該指令解碼器解碼外部接收的指令。
12.如權(quán)利要求1所述的方法，還包括使用第一反相器操作在字線使能信號產(chǎn)生路徑中的地址緩沖器的一部分，該地址緩沖器緩沖外部接收的地址。
13.如權(quán)利要求1所述的方法，還包括使用第一反相器操作在字線使能信號產(chǎn)生路徑中的地址解碼器的一部分，該地址解碼器解碼地址。
14.如權(quán)利要求1所述的方法，還包括使用第二反相器操作位線感測放大器使能信號產(chǎn)生路徑中的感測信號發(fā)生器的一部分，該感測信號發(fā)生器產(chǎn)生位線感測放大器使能信號。
15.一種半導(dǎo)體存儲器的操作方法，包括在行有效模式期間，使用從第一反相器鏈產(chǎn)生的至少一個(gè)信號操作形成字線使能產(chǎn)生路徑的至少一部分的至少一個(gè)電路；在行有效模式期間，使用從第二反相器鏈產(chǎn)生的至少一個(gè)信號操作形成位線感測放大器使能信號產(chǎn)生路徑的至少一部分的至少一個(gè)電路；以及在行有效模式期間，向第二反相器鏈加載襯底偏壓，以使在第二反相器鏈中的至少一個(gè)反相器具有一晶體管，該晶體管的襯底偏壓與加載在該晶體管的源極上的電壓不同。
16.一種半導(dǎo)體存儲器操作方法，包括根據(jù)半導(dǎo)體存儲器的操作模式，在字線使能信號產(chǎn)生路徑中選擇性地使用不同襯底偏壓的反相器鏈；以及與操作模式無關(guān)地，在位線感測放大器使能信號產(chǎn)生路徑中使用具有相同襯底偏壓的反相器鏈。
17.一種半導(dǎo)體存儲裝置，包括第一反相器鏈，根據(jù)半導(dǎo)體存儲器的操作模式接收不同組的襯底偏壓；第二反相器鏈，與半導(dǎo)體存儲器的操作模式無關(guān)地，接收相同組的襯底偏壓；字線使能信號產(chǎn)生路徑，根據(jù)半導(dǎo)體存儲器的操作模式產(chǎn)生字線使能信號，并且使用第一反相器鏈；以及位線感測放大器使能信號產(chǎn)生路徑，根據(jù)半導(dǎo)體存儲器的操作模式產(chǎn)生位線感測放大器使能信號，并且使用第二反相器鏈。
18.如權(quán)利要求17所述的裝置，其中字線使能信號產(chǎn)生路徑在有源模式期間產(chǎn)生字線使能信號，并且在備用模式期間不產(chǎn)生字線使能信號；以及位線感測放大器使能信號產(chǎn)生路徑在有源模式期間產(chǎn)生位線感測放大器使能信號，并且在備用模式期間不產(chǎn)生位線感測放大器使能信號。
19.一種半導(dǎo)體存儲器的操作方法，包括將第一組固定的襯底偏壓加載到在數(shù)據(jù)輸出路徑中使用的至少第一反相器鏈；以及將第二組固定的襯底偏壓加載到在數(shù)據(jù)輸入路徑中使用的至少第二反相器鏈，第二組襯底偏壓中的至少一個(gè)大于第一組襯底偏壓，并且第二組襯底偏壓中的至少一個(gè)小于第一組襯底偏壓。
20.一種反相器鏈，包括多個(gè)串聯(lián)的反相器，每個(gè)隨后的反相器具有與加載在前一反相器的一組襯底偏壓不同的一組襯底偏壓，加載在反相器上的襯底偏壓是固定的。
21.如權(quán)利要求20所述的反相器鏈，其中串聯(lián)的偶數(shù)的反相器具有施加到其的相同的第一組襯底偏壓，并且串聯(lián)的奇數(shù)的反相器具有施加到其的相同的第二組襯底偏壓，第一組襯底偏壓與第二組襯底偏壓不同。
22.如權(quán)利要求20所述的反相器鏈，其中串聯(lián)的每個(gè)反相器包括串聯(lián)連接在高電勢和低電勢之間的PMOS晶體管和NMOS晶體管。
23.如權(quán)利要求22所述的反相器鏈，還包括第一電勢控制電路，根據(jù)反相器鏈的操作模式，選擇性地將第一和第二高電勢加載在至少一個(gè)串聯(lián)的反相器上；以及第二電勢控制電路，根據(jù)反相器鏈的操作模式，選擇性地將第一和第二低電勢加載在至少一個(gè)不同的串聯(lián)反相器上。
24.如權(quán)利要求22所述的反相器鏈，其中隨后的反相器具有加載在PMOS晶體管上的第一襯底偏壓和加載在NMOS晶體管上的第二襯底偏壓；以及前一反相器具有加載在PMOS晶體管上的第三襯底偏壓和加載在NMOS晶體管上的第四襯底偏壓，第一襯底偏壓大于第三襯底偏壓，第三襯底偏壓大于第二襯底偏壓，并且第二襯底偏壓大于第四襯底偏壓。
25.如權(quán)利要求24所述的反相器鏈，還包括第一電勢控制電路，根據(jù)反相器鏈的操作模式，選擇性地向隨后的反相器中的PMOS晶體管的源極提供第一和第三襯底偏壓；以及第二電勢控制電路，根據(jù)反相器鏈的操作模式，選擇性地向前一反相器中的NMOS晶體管提供第二和第四電勢。
26.如權(quán)利要求25所述的反相器鏈，其中第一電勢控制電路在備用模式下提供第一襯底偏壓，在有源模式下提供第三襯底偏壓；以及第二電勢控制電路在有源模式下提供第二襯底偏壓，在備用模式下提供第四襯底偏壓。
27.一種具有多個(gè)串聯(lián)的反相器的反相器鏈的操作方法，包括與反相器鏈的操作模式無關(guān)地，向隨后的反相器加載與加載在前一反相器的一組固定襯底偏壓不同的一組固定襯底偏壓。
全文摘要
在一個(gè)示范性實(shí)施例中，快速電路路徑包括根據(jù)半導(dǎo)體裝置的操作模式可控地操作于慢速、低亞閾值漏泄電流模式或快速、高亞閾值漏泄電流模式的反相器鏈。非快速電路路徑包括操作于減小的亞閾值漏泄電流模式下而與半導(dǎo)體裝置的操作模式無關(guān)的反相器鏈。
文檔編號G11C11/417GK1728278SQ20051007797
公開日2006年2月1日 申請日期2005年6月16日 優(yōu)先權(quán)日2004年7月27日
發(fā)明者崔碩奎, 金南鐘, 裵壹萬, 崔鐘賢 申請人:三星電子株式會社