專利名稱：具有改進的單元穩(wěn)定性的靜態(tài)隨機存取存儲器陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及改進靜態(tài)隨機存取存儲器(SRAM)穩(wěn)定性，更具體地，涉及改進SRAM半選穩(wěn)定性。
背景技術(shù)：
集成電路(IC)通常以公知的被稱為CMOS的互補絕緣柵場效應(yīng)晶體管(FET)技術(shù)中制造。CMOS技術(shù)和芯片制造的進步已經(jīng)導(dǎo)致了芯片特征尺寸持續(xù)減小，從而增加了芯片上的電路開關(guān)頻率(電路性能)和晶體管的數(shù)量(電路密度)。在一般所稱的縮放(scaling)期間，器件或場效應(yīng)晶體管(FET)特征被縮小，以縮小相應(yīng)的器件最小尺寸，包括水平尺寸(例如最小溝道長度)和豎直尺寸，例如溝道層深度、柵電介質(zhì)厚度、結(jié)深度等?？s小器件尺寸會增加器件密度和器件性能，并降低器件操作條件，即芯片以及相應(yīng)地降低器件供應(yīng)電壓和電壓擺動。因此，進行縮放的結(jié)果是，在其他情況下好像可以忽視的器件變化已經(jīng)導(dǎo)致了嚴重的設(shè)計問題，在信號關(guān)鍵電路例如存儲器單元和讀出放大器中尤其如此。
典型的CMOS電路，例如，包括成對的互補器件，即與相應(yīng)的p型FET(PFET)配對的n型FET(NFET)，通常由相同的信號選通。因為該對器件具有基本上相反的操作特性，所以當(dāng)一個器件(例如NFET)打開并導(dǎo)通(理想地模型化為閉合的開關(guān))時，另一個器件(PFET)則關(guān)閉、不導(dǎo)通(理想地模型化為打開的開關(guān))，反之亦然。例如，CMOS反相器是串聯(lián)在電源電壓(Vdd)與地線(GND)之間串聯(lián)的PFET和NFET對。
典型的靜態(tài)隨機存取存儲器(SRAM)單元，理想地包括一對對稱的存儲單個數(shù)據(jù)位的交叉耦合的反相器。一對傳輸門(同樣，理想地為對稱對FET)選擇性地將交叉耦合的反相器的互補輸出連接到相應(yīng)的位線互補對。連接到傳輸門FET柵極的字線選擇將單元連接到相應(yīng)的位線互補對。通常，N行乘M列的SRAM陣列被組織為N字線乘M列線。每一個列線包括一個或多個(K)位線對，在待用時被一并被箝位至電源或基準(zhǔn)電壓。從陣列訪問K位(用于讀或?qū)?需要驅(qū)動N個字線中的一個，打開在該字線上用于所有M×K個單元的傳輸門。通過使用于該所選字線的傳輸門打開，交叉耦合的單元反相器被耦合到相應(yīng)的位線對，部分地選擇在該字線上的M×K個單元(半選)。選擇M列中的一個會選擇該字線上的K個單元，實際上有K位被訪問。剩余的(M-1)×K位在訪問期間保持半選。
在讀的過程中，在所選字線上的每一個單元都將其內(nèi)容耦合到其相應(yīng)的位線對上，使得位線對中的每一個都可以上升/下降，通常只產(chǎn)生小差分信號(例如50mV)。雖然在所選K列中的位線對被松開并且耦合到讀出放大器，但是半選單元仍舊一并被箝位至基準(zhǔn)電壓。在讀出所選的K位數(shù)據(jù)之后的某時點，字線再次返回低電平，取消對該字線上M×K個單元的選定或者將它們隔離。但是，只要字線仍然為高電平，在半選單元中的傳輸門就將基準(zhǔn)電壓耦合到在每一個半選單元中的兩個存儲節(jié)點上。取決于字線保持為高電平的時間長度，傳輸門將被部分選擇的單元耦合趨向平衡點，使得交叉耦合反相器中兩者(即存儲節(jié)點)的輸出被拉向公共電壓。這通常是對單元穩(wěn)定性的測量，即，選擇單元還使位線箝位至一電壓，并注意單元變?yōu)閬喎€(wěn)或切換即被擾亂的時點。不幸的是，單元器件中的失衡可以擾亂半選單元，或者在正常設(shè)計電壓下變得至少有點亞穩(wěn)。這種不穩(wěn)定性是不能忍受的。
在受稱為浮體效應(yīng)影響的部分耗盡(PD)的絕緣體上硅(SOI)CMOS SRAM單元中，這種不穩(wěn)定性可能甚至更糟糕。浮體效應(yīng)，也簡稱為體效應(yīng)或歷史效應(yīng)，發(fā)生在完全或部分隔離的器件中，尤其發(fā)生在模擬邏輯電路FET、存儲器件(FET)中，或者發(fā)生在器件本體接觸可能很少或者根本沒有的邏輯器件中。當(dāng)特定的器件切斷時，電荷(即多數(shù)載流子)仍存在于溝道下方的器件本體中。器件泄漏和寄生雙極效應(yīng)可以增加電荷。當(dāng)芯片工作時，電荷在隔離位置逐漸增多，因為來自快速開關(guān)器件的電荷被注入到被局部隔離的本體小袋區(qū)域中，而這種注入比電荷的耗散快。最終，被注入的電荷達到某種穩(wěn)定狀態(tài)值作為襯底偏壓，例如改變器件的閾值電壓(VT)。這種穩(wěn)定狀態(tài)變化取決于每一個具體器件的開關(guān)歷史，因此對于特定器件也被稱為歷史效應(yīng)。所以，體效應(yīng)可能致使設(shè)計相同且經(jīng)測量也相同的兩個相鄰器件顯示出某種差別，在電路條件改變時，例如在讀和寫操作的過程中，這種差別可能隨時間改變。這樣，單元晶體管(單元歷史)的初始狀態(tài)以及柵極到體的隧道電流(可能進一步使單元對稱性失衡)對于單元穩(wěn)定性來說可能很重要。
這樣，需要改進的SRAM單元穩(wěn)定性，尤其是對于PD SOI CMOSSRAM而言。

發(fā)明內(nèi)容
本發(fā)明的目的是改進RAM數(shù)據(jù)可靠性；本發(fā)明的另一個目的是降低在半選SRAM單元中單元擾亂的可能性；本發(fā)明的另一個目的是減少在半選SRAM單元中單元擾亂以改進PD SOI CMOS SRAM穩(wěn)定性。
本發(fā)明涉及存儲陣列，例如CMOS靜態(tài)隨機存取存儲器(SRAM)單元陣列，包括該陣列的集成芯片，以及訪問具有改進的單元穩(wěn)定性的陣列中單元的方法。連接到陣列中半選單元的位線在單元訪問期間浮動以具有改進的單元穩(wěn)定性。


從下面參考附圖對本發(fā)明優(yōu)選實施例的詳細描述中，本發(fā)明上述和其它的目的、方面和優(yōu)點將可以被更好地理解，其中
圖1示出了根據(jù)本發(fā)明優(yōu)選實施例的CMOS靜態(tài)隨機存取存儲器(SRAM)單元陣列的示例，其通過列恢復(fù)器向半選列發(fā)出脈沖以降低使單元擾亂的電勢，從而改進陣列穩(wěn)定性；圖2示出了來自這種鎖存器或單元的優(yōu)選的六個晶體管(6T)存儲單元或鎖存器的示例；圖3示出了在85℃下、在0.45伏(0.45V)到2.25V范圍內(nèi)的陣列電源電壓(Vdd)下工作的單元在不同制造工藝點的SRAM單元穩(wěn)定性的比較示例；圖4A示出了連接到陣列中單元的優(yōu)選列選驅(qū)動器的示例；圖4B示出了位恢復(fù)計時器的示例；圖4C示出了圖4B的位恢復(fù)計時器的時序；圖5A至圖5B示出了優(yōu)選實施例SRAM的改進的單元穩(wěn)定性，其中，單元VT在3σ最壞的情況下，而電源電壓增加到高于標(biāo)稱值0.1V。
具體實施例方式
現(xiàn)在轉(zhuǎn)到附圖，更具體地，圖1示出了在公知為CMOS的絕緣柵技術(shù)中的存儲電路100(例如存儲器)，宏或芯片，更具體地，示出了CMOS靜態(tài)隨機存取存儲器(SRAM)單元的陣列102，子陣列或子陣列的陣列。到陣列102的列選器104包括列恢復(fù)器，根據(jù)本發(fā)明的優(yōu)選實施例，當(dāng)至少一列正被訪問時，列恢復(fù)器被脈沖關(guān)閉以使陣列列浮動，以降低半選單元擾亂的電勢從而改進陣列穩(wěn)定性。雖然本發(fā)明的用途是改進存儲鎖存器中幾乎任何陣列102的穩(wěn)定性；但是，本發(fā)明最有優(yōu)勢的應(yīng)用是在公知為部分耗盡(PD)絕緣體上硅(SOI)技術(shù)的任何CMOS技術(shù)中，該技術(shù)具有已設(shè)定的基本設(shè)計材料或基本設(shè)計原則的柵氧化物厚度。
位解碼電路106解碼位地址，并從陣列102的N列單元中選出一個，陣列102為M×N陣列或子陣列。字解碼器108從M個本地字線中選出一個，所述M個本地字線每一個都連接到陣列102中的一行單元。所以，在該示例中，陣列102通過所選列與所選行的相交而被尋址，并且在所選行上的未選列中的單元被半選。優(yōu)選地，為了使位線電容保持為最佳，在每一列中的單元數(shù)量少于100。在讀出存儲在所選單元中的數(shù)據(jù)的讀操作期間，列選器104還將所選單元耦合到讀出放大器110。位恢復(fù)浮動脈沖發(fā)生器112向列選器104中每一列上的列恢復(fù)器發(fā)脈沖，以使用于半選單元的位線浮動，即，優(yōu)選地，只要字解碼器108在驅(qū)動所選字線，該脈沖就一直持續(xù)。數(shù)據(jù)輸入/輸出(I/O)驅(qū)動器114接收輸入數(shù)據(jù)，并驅(qū)動來自讀出放大器110的所讀數(shù)據(jù)，例如芯片外數(shù)據(jù)。時鐘邏輯114提供本地時序，膠合邏輯118提供本地控制，例如讀/寫選擇、地址選通和緩沖等。
圖2示出了優(yōu)選的六個晶體管(6T)存儲單元120或鎖存器，它們來自這種鎖存器或單元120的陣列102。數(shù)據(jù)存儲在單元120的一對交叉耦合反相器122、124中，通過一對傳輸門FET 126、128被訪問。傳輸門FET 126、128的柵極被連接到字線130。在該6T示例中，每一個反相器122、124包括漏極與漏極相連的、在陣列電源與地線之間的NFET 122N、124N和PFET 122P、124P。應(yīng)該注意，雖然該示例的單元120是6T單元，但是本發(fā)明可應(yīng)用于任何適當(dāng)?shù)膯蝹€或多個端口的SRAM單元，例如8T或10T單元，用于改進多端口SRAM中的穩(wěn)定性。關(guān)于這種多端口單元的示例，請參見授予Henkels等人的、在2001年8月21號公開的美國專利第No.6,279,144號，其標(biāo)題為“PROVABLY CORRECT STORAGE ARRAYS”，該專利被轉(zhuǎn)讓給本發(fā)明的受讓人，并且通過引用將其內(nèi)容包含在本申請中。
選擇字線130以打開傳輸門FET 126、128，以選擇性地將單元內(nèi)容耦合到互補位線對132、134。每一個字線130都被連接到單元120的一行中的傳輸門126、128，每一對互補位線132、134都連接到陣列102中單元120的一列。單元選擇通過所選字線130與所選位線對132、134的相交實現(xiàn)。交叉耦合的反相器122、124被連接在陣列電壓電源線與電源返回或陣列地線之間。所選單元的位線對132、134在讀期間浮動，在寫期間被驅(qū)動到互補電平(高和低電平或低和高電平)。以前，位線對132、134因為連接到較多數(shù)量的陣列行而具有較大的電容負載(例如幾十皮法)。列被充電/箝位為高電平(例如到Vdd)直到被選，并因此半選單元120被偏壓到處于它們最不穩(wěn)定的狀態(tài)，這增加了擾亂的可能性。作為對比，根據(jù)本發(fā)明的優(yōu)選實施例，半選單元120的更短并因此而被更輕加載的位線對132、134未被箝位而是允許在每一次訪問期間都可以浮動。這允許半選單元開始驅(qū)動浮動的位線對(即，將一側(cè)132或134拉低，同時允許另一側(cè)134、132保持高電平)，從而使擾亂的可能性最小。
圖3示出了在85℃下、在0.45伏(0.45V)到2.25V范圍內(nèi)的陣列電源電壓(Vdd)下工作的單元120在不同制造工藝點的SRAM單元穩(wěn)定性的比較示例。制造工藝的正常變化會導(dǎo)致器件長度、寬度和閾值(VT)的變化，這些都決定單元穩(wěn)定性。因此，6個不同的單元FET水平處理點(寬度和長度)表示在6個標(biāo)準(zhǔn)偏差(σ)點和五個(5)不同閾值的標(biāo)準(zhǔn)偏差點處，所述6個標(biāo)準(zhǔn)偏差(σ)點為降序的處于平均值(0)的標(biāo)稱值到56的最壞情況，所述五個(5)不同閾值的標(biāo)準(zhǔn)偏差點處也是降序的從標(biāo)稱值到最壞的情況。實際上，數(shù)據(jù)被寫到單元中(1s和0s)；單元字線和位線132、134在選擇期間被箝位至高電平(即被半選)，例如至少在正常讀或?qū)懺L問時被箝位為Vdd；并且，單元內(nèi)容被讀以確定數(shù)據(jù)是否已經(jīng)丟失。這樣，制造工藝變化加劇了單元不穩(wěn)定性，對于在最壞情況VT下的最壞情況單元長度和寬度尤其如此，可以將這認為是不穩(wěn)定的。但是，根據(jù)本發(fā)明使半選單元的輕加載位線浮動會減輕那種不穩(wěn)定性。
圖4A示出了用于互補位線對142、144的優(yōu)選列選驅(qū)動器140的示例，例如在列選器104的N個中的一個，連接到多個(M個)單元(未示出)，每一個單元連接到M×N陣列102的M個字線中的一個。反相器146接收來自位解碼電路106的被解碼的列選信號148。位線上拉器件，PFET 150、152，以及均衡器件，PFET 154在待用期間是打開的，并且在字線為高電平時被位恢復(fù)信號(Bitrs)156脈沖關(guān)閉，這允許位線對142、144浮動。反相器146的輸出是2輸入或非門160的輸入，并驅(qū)動位線選擇傳輸門對，PFET 162、164。PFET 162、164是讀傳輸門，并且在讀的過程中，使所選位線對142、144上的互補信號分別通到連接到讀出放大器(圖1中的110)的互補數(shù)據(jù)線對166、168。寫控制信號170是2輸入或非門160的第二個輸入。寫設(shè)備對，即NFET 172、174，由2輸入或非門160的輸出176驅(qū)動。寫設(shè)備對NFET 172、174選擇性地將數(shù)據(jù)寫入對178、180上的互補輸入數(shù)據(jù)分別耦合到位線對142、144。
在典型的訪問中，陣列字線(未示出)被驅(qū)動為高電平，用以選擇單元行。與此同時或者稍微滯后地，一個所選的列信號148在對相應(yīng)反相器146的輸入端處上升，而反相器146的輸出下降以選擇列。與此同時，或者稍微滯后地，位恢復(fù)信號156沖高以關(guān)閉所有位線上拉器件150、152和均衡器件154，其使所有位線對142、144浮動，從而允許信號變大。來自位線對142、144的電容負載足夠輕，使得在數(shù)個周期之后，整個信號將在每一個半選位線對142、144上變大。優(yōu)選地，只要所選字線為高電平，脈沖就一直持續(xù)。對于所選的列，位線傳輸門162、164上的低電平將位線對142、144耦合到數(shù)據(jù)線對166、168。在讀期間，或非門160的寫輸入170保持高電平。因此，寫設(shè)備172、174仍舊關(guān)閉，因為或非門160的輸出176為低電平。在寫期間，寫輸入170脈沖低。因此，當(dāng)反相器146的輸出降低時，寫設(shè)備172、174打開，這將或非門160的輸出驅(qū)動為高電平。通過使寫設(shè)備172、174打開，數(shù)據(jù)從數(shù)據(jù)寫入對172、174傳送到位線對178、180。在讀和寫期間，在各列中的PFET 150、152和154都被脈沖關(guān)閉。因為半選單元沒有被箝位至Vdd，并且因為允許信號在位線對142、144上變大，所以發(fā)生擾亂的可能性小了很多，即使對于具有低閾值且短窄的器件的單元也是如此。
圖4B示出了位恢復(fù)脈沖發(fā)生器190的示例，例如在圖1示例中的112。來自時鐘邏輯114的本地時鐘(delclkl)182和位地址184被傳送到檢測列選的動態(tài)鎖存器192。動態(tài)鎖存器192包括n路動態(tài)或非門194，其中n＝log2N，對n地址位184和反相器196取或非。由時鐘182選通的復(fù)位PFET 198選擇性地復(fù)位動態(tài)鎖存器(將未被訪問子陣列中的n路動態(tài)或非門194的輸出端拉高)。反相器196通過箝位PFET 200與n路動態(tài)或非門194交叉耦合。緩沖反相器202緩沖動態(tài)鎖存器192的輸出。交叉耦合反相器206、208的脈沖整形鎖存器204鎖定緩沖反相器202的輸出。串聯(lián)反相器對210、212提供Bitrs156作為緩沖反相器202的非倒相延遲輸出。四個(4)串聯(lián)的反相器216、218、220、222提供脈沖整形鎖存器204的倒相輸出的延遲輸出224。
圖4C示出了圖4B的位恢復(fù)計時器190的時序。正常地，由用于選通復(fù)位PFET 198的時鐘182為低電平。所以，復(fù)位PFET 198打開，將n路或非門194的輸出箝位至高電平。通過使n路或非門194的輸出為高電平，緩沖反相器202的輸出和非倒相延遲輸出156都為低電平。相應(yīng)地，被倒相的延遲輸出224為高電平。當(dāng)時鐘182上升時，PFET 198關(guān)閉，但是動態(tài)鎖存器192維持其當(dāng)前狀態(tài)，例如用于補償反常的慢速訪問。當(dāng)一個或多個位地址184上升時，說明正在選列，這時動態(tài)鎖存器192被設(shè)定，并且緩沖反相器202的輸出上升。當(dāng)緩沖反相器202的輸出上升時，脈沖整形鎖存器104在緩沖反相器202之輸出通過第一串聯(lián)反相器210時轉(zhuǎn)換狀態(tài)。之后，非倒相延遲輸出156在離開緩沖反相器202之后上升兩個反相器分段延遲。三個反相器分段延遲之后，倒轉(zhuǎn)的延遲輸出224下降。當(dāng)列選已經(jīng)結(jié)束并且高位地址184開始下降時，動態(tài)鎖存器192維持其當(dāng)前狀態(tài)直到時鐘182下降。下降的時鐘打開PFET 198以復(fù)位動態(tài)鎖存器192，并且緩沖反相器202的輸出下降。當(dāng)緩沖反相器202的輸出下降時，脈沖整形鎖存器104在緩沖反相器202之輸出通過第一串聯(lián)反相器210時轉(zhuǎn)換狀態(tài)。之后，未倒轉(zhuǎn)的延遲輸出156下降，同樣是在離開緩沖反相器202之后下降兩個反相器分段延遲。同樣，三個反相器分段延遲之后，倒轉(zhuǎn)的延遲輸出224上升。
圖5A和圖5B示出了優(yōu)選實施例SRAM的改進的單元穩(wěn)定性，其中，單元VT在3σ的最壞情況下，而電源電壓增加到高于標(biāo)稱值0.1V。圖5A示出了根據(jù)本發(fā)明優(yōu)選實施例的內(nèi)部單元噪聲比較，例如在圖2的單元120中，即在被箝位至Vdd(230)與未被箝位至電壓Vdd(232)的位線132、134的內(nèi)部存儲節(jié)點上。有利的是，用于半選單元的未被箝位的位線132、134降低了內(nèi)部單元噪聲。圖5B示出了根據(jù)本發(fā)明優(yōu)選實施例的相同單元120的單元半選功率比較，其中位線132、134分別被箝位234和未被箝位236。有利的是，在該示例中，未被箝位(236)的、被脈沖作用的半選單元使得在1.1V、85℃下每個單元功率節(jié)省了5～6％。因此，對半選單元的未被箝位的位線發(fā)射脈沖，在優(yōu)選實施例存儲器的功率和穩(wěn)定性兩方面有很清楚的優(yōu)勢。
雖然就優(yōu)選實施例描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員將認識到本發(fā)明可以變化實施而不脫離所附權(quán)利要求的精神和范圍。旨在所有這種改變和變化都落在所附權(quán)利要求的范圍內(nèi)。因此，示例和附圖應(yīng)認為是說明性的而非限制性的。
權(quán)利要求
1.一種集成電路芯片，包括以行和列排列的存儲單元陣列；聯(lián)接到每一所述列的列恢復(fù)器，所述列恢復(fù)器選擇性地將列箝位至電源電壓；行選器，其響應(yīng)于行地址從所述陣列的所述行中選擇行，所選的行半選所述行中的所述存儲單元；以及本地列浮動脈沖發(fā)生器，其響應(yīng)于所述行存儲單元的半選，對所述列恢復(fù)器發(fā)出脈沖，所述列恢復(fù)器使包括所述行中所述存儲單元在內(nèi)的列浮動。
2.根據(jù)權(quán)利要求1的集成電路，其中，所述陣列是靜態(tài)隨機存取存儲器(SRAM)陣列，所述存儲單元是SRAM單元。
3.根據(jù)權(quán)利要求2的集成電路，其中，每一個所述行是一行連接到字線的SRAM單元，每一個所述列是一列連接到互補位線對的SRAM單元。
4.根據(jù)權(quán)利要求3的集成電路，其中，所述集成電路是CMOS集成電路，所述列恢復(fù)器包括在每一列SRAM單元的由所述本地列浮動脈沖發(fā)生器選通的一對p型場效應(yīng)晶體管(PFET)，所述對中每一個都連接在所述互補位線對的相應(yīng)一個與所述電源電壓之間。
5.根據(jù)權(quán)利要求4的CMOS集成電路，其中，所述列恢復(fù)器還包括在SRAM單元的每一個所述列的均衡PFET，所述均衡PFET連接在所述互補位線對之間，并且由所述本地列浮動脈沖發(fā)生器選通。
6.根據(jù)權(quán)利要求1的集成電路，還包括從所述列中選擇一個或多個列的列選器，在所選行中和所述一個或多個列的每一個所選列中的所述存儲單元是所選單元，將所選行中的所述存儲單元保持為半選存儲單元。
7.根據(jù)權(quán)利要求1的集成電路，其中，所述本地列浮動脈沖發(fā)生器包括訪問檢測鎖存器，其接收陣列訪問的指示，并且在確定陣列訪問被指示時鎖住；脈沖整形器，其對所述訪問檢測鎖存器的輸出進行整形；以及輸出延遲器，其延遲被整形的所述輸出，所述輸出延遲器提供用以發(fā)射至所述列恢復(fù)器的脈沖。
8.根據(jù)權(quán)利要求7的集成電路，其中，所述訪問檢測鎖存器是置位-復(fù)位(SR)鎖存器，所述SR鎖存器響應(yīng)于所述指示被置位，并且響應(yīng)于本地時鐘被復(fù)位。
9.根據(jù)權(quán)利要求8的集成電路，還包括從所述列中選擇一個或多個列的列選器，在所選行中和所述一個或多個列中的每一個所選列中的所述存儲單元是所選單元，將所選行中的所述存儲單元保持為半選存儲單元。
10.根據(jù)權(quán)利要求9的集成電路，其中，所述集成電路是CMOS集成電路，所述陣列是SRAM陣列，所述存儲單元是SRAM單元，其中，每一個所述行是一行連接到字線的SRAM單元，每一個所述列是一列連接到互補位線對的SRAM單元，所述CMOS集成電路還包括至少一個讀出放大器，其讀出存儲在所述單元中的所選單元中的數(shù)據(jù)；至少一個輸入/輸出(I/O)驅(qū)動器，每一個所述I/O驅(qū)動器將所寫數(shù)據(jù)傳送到所選列，并將讀出的所述數(shù)據(jù)返回；以及提供所述本地時鐘的本地時鐘邏輯。
11.根據(jù)權(quán)利要求10的CMOS集成電路，其中，所述列恢復(fù)器包括在SRAM單元的每一個所述列處并由所述脈沖選通的一對p型場效應(yīng)晶體管(PFET)，所述一對的p型場效應(yīng)晶體管(PFET)中每一個都連接在所述互補位線對的相應(yīng)一個與所述電源電壓之間；以及在SRAM單元的每一個所述列處的均衡PFET，其連接在所述互補位線對之間，并且由所述脈沖選通。
12.根據(jù)權(quán)利要求11的CMOS集成電路，其中，所述SRAM單元中的每一個都包括一對交叉耦合的反相器；以及一對NFET傳輸門，每一個連接在所述一對交叉耦合反相器的輸出端與互補位線對的相應(yīng)一個之間。
13.根據(jù)權(quán)利要求12的CMOS集成電路，其中，所述集成電路在部分耗盡(PD)的絕緣體上硅(SOI)芯片上。
14.根據(jù)權(quán)利要求13的CMOS集成電路，其中，所述SRAM陣列在每一個所述列中包括少于100個的SRAM單元。
15.一種CMOS集成電路芯片，包括以行和列排列的SRAM單元的靜態(tài)隨機存取存儲器(SRAM)陣列，所述SRAM陣列包括聯(lián)接到每一所述列的列恢復(fù)器，所述列恢復(fù)器選擇性地將列箝位至電源電壓；行選器，其響應(yīng)于行地址從所述SRAM陣列的所述行中選行，所選的所述行半選所述行中的所述SRAM單元；以及列選器，其從所述列中選擇一個或多個列，在所選行中和所述一個或多個列的每一個所選列中的所述SRAM單元是所選單元，將所選行中的所述SRAM單元保持為半選單元；以及本地列浮動脈沖發(fā)生器，其響應(yīng)于所選行存儲單元的半選，對所述列恢復(fù)器發(fā)射脈沖，所述列恢復(fù)器使包括所述半選單元在內(nèi)的列浮動。
16.根據(jù)權(quán)利要求15的CMOS集成電路，其中，每一個所述行是一行連接到字線的SRAM單元，每一個所述列是一列連接到互補位線對的所述SRAM單元。
17.根據(jù)權(quán)利要求16的CMOS集成電路，其中，所述列恢復(fù)器包括在SRAM單元的每一個所述列處、并由所述本地列浮動脈沖發(fā)生器選通的一對p型場效應(yīng)晶體管(PFET)，所述一對p型場效應(yīng)晶體管中每一個都連接在所述互補位線對中的相應(yīng)一個與所述電源電壓之間。
18.根據(jù)權(quán)利要求17的CMOS集成電路，其中，所述列恢復(fù)器還包括在SRAM單元的每一個所述列處的均衡PFET，該均衡PFET連接在所述互補位線對之間并且由所述本地列浮動脈沖發(fā)生器選通。
19.根據(jù)權(quán)利要求18的CMOS集成電路，其中，所述本地列浮動脈沖發(fā)生器包括訪問檢測鎖存器，其接收陣列訪問的指示，并且在確定陣列訪問被指示時鎖??；脈沖整形器，其對所述訪問檢測鎖存器的輸出進行整形；以及輸出延遲器，其延遲被整形的所述輸出，所述輸出延遲器提供作用于所述列恢復(fù)器的脈沖。
20.根據(jù)權(quán)利要求19的CMOS集成電路，其中，所述訪問檢測鎖存器是置位-復(fù)位(SR)鎖存器，所述SR鎖存器響應(yīng)于所述指示被置位，并且響應(yīng)于本地時鐘被復(fù)位。
21.根據(jù)權(quán)利要求20的CMOS集成電路，還包括至少一個讀出放大器，其讀出存儲在所述單元的所選一個中的數(shù)據(jù)；至少一個輸入/輸出(I/O)驅(qū)動器，每一個所述I/O驅(qū)動器將所寫數(shù)據(jù)傳送到所選的列，并將讀出的所述數(shù)據(jù)返回；以及提供所述本地時鐘的本地時鐘邏輯。
22.根據(jù)權(quán)利要求21的CMOS集成電路，其中，所述SRAM單元中每一個都包括一對交叉耦合的反相器；以及一對NFET傳輸門，每一個連接在所述一對交叉耦合反相器的輸出端與互補位線對的相應(yīng)一個之間。
23.根據(jù)權(quán)利要求22的CMOS集成電路，其中，所述集成電路在部分耗盡(PD)的絕緣體上硅(SOI)芯片上。
24.根據(jù)權(quán)利要求23的CMOS集成電路，其中，所述SRAM陣列在每一個所述列中包括少于100個的SRAM單元。
25.一種CMOS靜態(tài)隨機存取存儲器(SRAM)，包括以行和列排列的SRAM單元陣列，字線連接到所述SRAM單元的每一行，互補位線對連接到所述SRAM單元的每一所述列；連接到每一個所述列中所述互補位線對中的每一個的位線恢復(fù)p型場效應(yīng)晶體管(PFET)對，所述PFET選擇性地將所述互補位線對箝位至電源電壓；行選器，其響應(yīng)于行地址從所述行中選行，所選的所述行半選在所選行中的所述SRAM單元；列選器，其從所述列中選擇一個或多個列，在所選行中和所述一個或多個列的每一個所選列中的所述SRAM單元是所選單元，將所選行中的所述SRAM單元保持為半選單元；以及本地列浮動脈沖發(fā)生器，其響應(yīng)于所述行存儲單元的半選，對所述位線恢復(fù)PFET對發(fā)射脈沖，關(guān)斷所述位線恢復(fù)PFET對，使所述半選單元浮動。
26.根據(jù)權(quán)利要求25的CMOS SRAM陣列，還包括在SRAM單元的每一個所述列處的均衡PFET，該均衡PFET連接在所述互補位線對之間并且由所述本地列浮動脈沖發(fā)生器選通。
27.根據(jù)權(quán)利要求26的CMOS SRAM陣列，其中，所述CMOSSRAM陣列在部分耗盡(PD)的絕緣體上硅(SOI)芯片上。
28.根據(jù)權(quán)利要求27的CMOS SRAM陣列，其中，所述本地列浮動脈沖發(fā)生器包括訪問檢測鎖存器，其接收陣列訪問的指示，并且在確定陣列訪問被指示時鎖住；脈沖整形器，其對所述訪問檢測鎖存器的輸出進行整形；以及輸出延遲器，其延遲被整形的所述輸出，所述輸出延遲器提供作用于所述列恢復(fù)器的脈沖。
29.根據(jù)權(quán)利要求28的CMOS SRAM陣列，其中，所述訪問檢測鎖存器是置位-復(fù)位(SR)鎖存器，所述SR鎖存器響應(yīng)于所述指示被置位，并且響應(yīng)于本地時鐘被復(fù)位。
30.根據(jù)權(quán)利要求29的CMOS SRAM陣列，其中，所述SRAM單元中每一個都包括一對交叉耦合的反相器；以及一對NFET傳輸門，每一個連接在所述一對交叉耦合反相器的輸出端與互補位線對的相應(yīng)一個之間。
31.根據(jù)權(quán)利要求30的CMOS SRAM陣列，其中，所述SRAM陣列在每一所述列中包括少于100個的SRAM單元。
32.根據(jù)權(quán)利要求31的CMOS SRAM陣列，還包括至少一個讀出放大器，其讀出存儲在所述單元中的所選單元中的數(shù)據(jù)；至少一個輸入/輸出(I/O)驅(qū)動器，每一個所述I/O驅(qū)動器將所寫數(shù)據(jù)傳送到所選列，并將讀出的所述數(shù)據(jù)返回；以及提供所述本地時鐘的本地時鐘邏輯。
33.一種訪問存儲在存儲陣列中的數(shù)據(jù)的方法，所述方法包括如下步驟a)選擇存儲陣列中的單元行；b)選擇與所選行相交的至少一列；以及c)使與所選行相交的未選列浮動，半選單元被連接到被浮動的所述未選列。
34.根據(jù)權(quán)利要求33的訪問存儲在存儲陣列中的數(shù)據(jù)的方法，其中，所述存儲陣列是按行按列排列的隨機存取存儲器(RAM)單元陣列，在選擇所述行的步驟a)之前，本方法還包括下面的步驟a1)將所述列箝位到電源線。
35.根據(jù)權(quán)利要求34的訪問存儲在存儲陣列上的數(shù)據(jù)的方法，其中，所述RAM單元陣列是靜態(tài)RAM(SRAM)陣列，每一個所述行與多個所述列相交，并且在步驟a1)中對所述列箝位的步驟包括打開在每一所述列中的箝位器件，并且在步驟c)中使所述列浮動的步驟包括關(guān)閉在與所選行相交的所述多列中的所述箝位器件。
36.根據(jù)權(quán)利要求35的訪問存儲在存儲陣列上的數(shù)據(jù)的方法，其中，所述SRAM陣列是CMOS SRAM陣列，所述箝位器件是p型場效應(yīng)晶體管(PFET)，并且在步驟a1)和c)中選擇性地對所述列箝位并使所述列浮動的步驟分別包括降低和升高所述箝位PFET的柵極。
37.根據(jù)權(quán)利要求36的訪問存儲在存儲陣列上的數(shù)據(jù)的方法，其中，所述箝位PFET的所述柵極響應(yīng)于本地時鐘被降低，并響應(yīng)于本地地址被升高。
38.根據(jù)權(quán)利要求37的訪問存儲在存儲陣列上的數(shù)據(jù)的方法，其中，所選行和所選列的相交地址包括所述本地地址。
全文摘要
本發(fā)明提供了CMOS靜態(tài)隨機存取存儲器(SRAM)單元陣列，包括該陣列的集成芯片，以及訪問具有改進單元穩(wěn)定性的陣列的單元的方法。連接到陣列中半選單元的位線在單元訪問期間被浮動以改進單元穩(wěn)定性。
文檔編號G11C7/00GK1755836SQ200510083280
公開日2006年4月5日 申請日期2005年7月8日 優(yōu)先權(quán)日2004年9月27日
發(fā)明者陳遠洪, 拉齊夫·V·約什, 多納德·W·普拉斯 申請人:國際商業(yè)機器公司