專利名稱：改進負偏壓分配的浮置柵極非易失性存儲器結(jié)構(gòu)的制作方法
技術(shù)領域：
本發(fā)明涉及浮置柵極非易失性存儲器，尤其是用于將負偏壓分配給浮置柵極非易失性存儲器內(nèi)的所需扇區(qū)(sector)的技術(shù)。
背景技術(shù)：
已知的是，如閃速存儲器等傳統(tǒng)的浮置柵極非易失性存儲器通過向控制柵極施加負偏壓來實現(xiàn)存儲器陣列內(nèi)的數(shù)據(jù)擦除。將負偏壓施加到控制柵極上從控制柵極上去除了電荷，從而實現(xiàn)了存儲單元的數(shù)據(jù)擦除。
在典型的浮置柵極非易失性存儲器中，逐個扇區(qū)地實現(xiàn)存儲器陣列的數(shù)據(jù)擦除；浮置柵極非易失性存儲器通常被設計為分離地實現(xiàn)對單個扇區(qū)的數(shù)據(jù)存取。在將特定扇區(qū)選作擦除操作的目標時，將負偏壓施加到所選扇區(qū)上。所選扇區(qū)內(nèi)的行解碼器向相關控制柵極提供負偏壓，從而擦除存儲在所選扇區(qū)內(nèi)的所有存儲單元中的數(shù)據(jù)。
理想地，對閃速存儲器進行設計，從而允許單個扇區(qū)以不同的操作模式進行操作。例如，按照編程模式操作特定的扇區(qū)，同時按照擦除模式操作另一扇區(qū)。這種閃速存儲器操作理想地提高了操作靈活性。
按照不同的操作模式來操作單個扇區(qū)需要有選擇性地將負偏壓提供給執(zhí)行擦除操作的扇區(qū)。日本未審公開專利申請No.2001-28197公開了一種閃速存儲器結(jié)構(gòu)，其通過行和列解碼器來選擇按照行和列排列的扇區(qū)，并將所需的偏壓提供給所選扇區(qū)。
設計為有選擇地將負偏壓提供給所需扇區(qū)的浮置柵極非易失性存儲器的一個問題在于用于選擇扇區(qū)的電路(如行和列解碼器)的尺寸不利地較大。選擇電路尺寸的增加不利地增大了浮置柵極非易失性存儲器的芯片尺寸。
因此，需要提供一種具有縮減尺寸的、設計為將負偏壓提供給所需扇區(qū)的浮置柵極非易失性存儲器。

發(fā)明內(nèi)容
在本發(fā)明的方案中，一種浮置柵極非易失性存儲器由多個存儲體和將負偏壓提供給所述多個存儲體的負偏壓電源線構(gòu)成。所述多個存儲體中的每一個均包括按照列排列的多個扇區(qū)，每個扇區(qū)包括多個浮置柵極存儲單元；多個列解碼器，分別與所述扇區(qū)的所述列相關聯(lián)；以及存儲體解碼器，通過存儲體內(nèi)電源線與所述多個列解碼器相連。所選一個存儲體內(nèi)的存儲體解碼器將從所述負偏壓電源線接收到的負偏壓提供給所述存儲體內(nèi)電源線。所述列解碼器中的每一個響應于所述扇區(qū)的所述列中相關一個的選中/非選中，根據(jù)從所述存儲體內(nèi)電源線接收到的所述負偏壓，產(chǎn)生負電壓信號，并將所述負電壓信號提供給所述扇區(qū)的所述列中所述相關的一個。
這樣構(gòu)成的浮置柵極非易失性存儲器提供了以負電壓有選擇地進行偏置的分級結(jié)構(gòu)，從而改善了電路設計簡單性。這有效地減小了浮置柵極非易失性存儲器的芯片尺寸。


通過以下結(jié)合附圖的描述，本發(fā)明的上述和其他優(yōu)點和特征將更加顯而易見，其中圖1是示出了本發(fā)明一個實施例中的浮置柵極非易失性存儲器的典型結(jié)構(gòu)的方框圖；圖2是集成在浮置柵極非易失性存儲器內(nèi)的扇區(qū)的電路圖；圖3是示出了集成在浮置柵極非易失性存儲器內(nèi)的負偏壓列解碼器的典型結(jié)構(gòu)的電路圖；圖4是示出了集成在浮置柵極非易失性存儲器內(nèi)的電路的典型操作的真值表；圖5是示出了負偏壓列解碼器的典型操作的真值表；以及圖6是示出了根據(jù)本發(fā)明的浮置柵極非易失性存儲器的修改的方框圖。
具體實施例方式
現(xiàn)在，將參照示例實施例，對本發(fā)明進行描述。本領域的普通技術(shù)人員應當清楚可以利用本發(fā)明的教義實現(xiàn)多種可選實施例，而且本發(fā)明并不局限于為了說明性的目的而示出的實施例。
(存儲器結(jié)構(gòu))在本發(fā)明的一個實施例中，浮置柵極非易失性存儲器由與負偏壓電源線2相連的多個存儲體1(示出了一個)構(gòu)成。負偏壓電源線2用于分配負偏壓。在本實施例中，負偏壓電源線2的電壓電平VNEG為-10V。
每個存儲體1均由按照行和列排列的扇區(qū)11構(gòu)成。每個扇區(qū)11均包括按照行和列排列的浮置柵極存儲單元。逐個扇區(qū)地實現(xiàn)浮置柵極存儲單元的擦除操作。如果需要，可以用一對下標來標識扇區(qū)11，一個與扇區(qū)11的行相關聯(lián)，而另一個與扇區(qū)11的列相關聯(lián)。扇區(qū)11ij表示位于第i行、第j列的扇區(qū)。
為了有選擇性地向所需扇區(qū)提供電壓電平為VNEG(＝-10V)的負偏壓，每個存儲體1包括負偏壓存儲體解碼器12、負偏壓列解碼器組13、以及負偏壓行解碼器組14。負偏壓存儲體解碼器12具有與負偏壓電源線2相連的電源輸入和與存儲體內(nèi)電源線15相連的輸出。每個負偏壓列解碼器13具有與存儲體內(nèi)電源線15相連的電源輸入。每個負偏壓行解碼器14具有直接與負偏壓電源線2相連的電源輸入和與之相關聯(lián)的存儲體內(nèi)電源線16相連的輸出。負偏壓列解碼器13分別與扇區(qū)11的列相關聯(lián)，負偏壓行解碼器14分別與扇區(qū)11的行相關聯(lián)。
如果需要，負偏壓列解碼器13、負偏壓行解碼器14和存儲體內(nèi)電源線16可以單獨地通過下標進行標識。負偏壓列解碼器13i表示與第i列中的扇區(qū)11相關聯(lián)的負偏壓列解碼器13。相應地，負偏壓行解碼器14j表示與第j行中的扇區(qū)11相關聯(lián)的負偏壓行解碼器14。最后存儲體內(nèi)電源線16j表示與第j行的扇區(qū)11相關聯(lián)的存儲體內(nèi)電源線16。
負偏壓存儲體解碼器12響應存儲體選擇信號TBANK和擦除使能信號ER_EN，向存儲體內(nèi)電源線15提供從負偏壓電源線2接收到的負偏壓VNEG。當選擇相關聯(lián)的存儲體1時，激活存儲體選擇信號TBANK，當針對相關聯(lián)的存儲體1進行擦除操作時，激活擦除使能信號ER_EN。在本實施例中，存儲體選擇信號TBANK和擦除使能信號ER_EN都是高有效的；通過將這些信號上拉到“高”電平，來實現(xiàn)存儲體選擇信號TBANK和擦除使能信號ER_EN的激活。本領域普通技術(shù)人員應當知道的是，存儲體選擇信號TBANK和擦除使能信號ER_EN也可以是低有效的。
響應通過激活相關聯(lián)的存儲體選擇信號TBANK和擦除使能信號ER_EN而被選作擦除操作的目標的特定存儲體1，負偏壓存儲體解碼器12將存儲體內(nèi)電源線15與負偏壓電源線2電連接，從而向存儲體內(nèi)電源線15提供電壓電平為VNEG的負偏壓。下文中，將存儲體內(nèi)電源線15上的電壓電平稱為電壓VNEGB。當去活(deactivate)存儲體選擇信號TBANK和擦除使能信號ER_EN中的至少一個時，負偏壓存儲體解碼器12將存儲體內(nèi)電源線15下拉到0V。
負偏壓列解碼器13i響應扇區(qū)列選擇信號X<i>，形成一對控制信號SX1<i>和SX2<i>。當選定扇區(qū)11的第i列時，激活扇區(qū)列選擇信號X<i>。在本實施例中，扇區(qū)列選擇信號X<i>是高有效的。控制信號SX1<i>的電壓電平在負偏壓VNEG和電源電平VCC之間進行切換，而控制信號SX1<i>的電壓電平在0V和負電壓VNEG間進行切換。從存儲體內(nèi)電源線15提供的負偏壓用于下拉控制信號SX1<i>和SX2<i>。負偏壓列解碼器13i也響應于上述存儲體選擇信號TBANK和擦除使能信號ER_EN。將在下面對負偏壓列解碼器13i的詳細結(jié)構(gòu)和操作進行描述。
負偏壓行解碼器14j進行操作以響應扇區(qū)行選擇信號Y<j>，也響應存儲體選擇信號TBANK和擦除使能信號ER_EN。當選定扇區(qū)11的第j行時，激活扇區(qū)行選擇信號Y<j>。
具體地，負偏壓行解碼器14j響應存儲體選擇信號TBANK、擦除使能信號ER_EN和行選擇信號Y<j>，向存儲體內(nèi)電源線16j提供從負偏壓電源線2接收到的負電壓電平VNEG的負偏壓。響應于通過激活存儲體選擇信號TBANK、擦除使能信號ER_EN和行選擇信號Y<j>對扇區(qū)11的第j行的選擇，負偏壓行解碼器14j通過將存儲體內(nèi)電源線16j與負偏壓電源線2相連，將存儲體內(nèi)電源線16j下拉到負電壓電平VNEG。當去活存儲體選擇信號TBANK、擦除使能信號ER_EN和行選擇信號Y<j>中至少一個時，負偏壓行解碼器14j將存儲體內(nèi)電源線16j設置為0V。下文中，將存儲體內(nèi)電源線16j的電平稱為電壓VNEG<j>。
此外，設計負偏壓行解碼器14j，響應存儲體選擇信號TBANK、擦除使能信號ER_EN和行選擇信號Y<j>，形成用于控制在第j行中的扇區(qū)11的控制信號SY<j>?？刂菩盘朣Y<j>的電壓電平在負電壓電平VNEG和電源電平VCC之間進行切換。從負偏壓電源線2接收到的負偏壓用于將控制信號SY<j>下拉到負電壓電平VNEG。
(扇區(qū)結(jié)構(gòu))參照圖2，設計扇區(qū)11i，j，當被選作擦除操作的目標時，向集成在其中的關聯(lián)浮置柵極存儲單元提供從存儲體內(nèi)電源線16接收到的負偏壓。扇區(qū)11i，j響應從負偏壓列解碼器13i接收到的控制信號SX1<i>、SX2<i>、以及從負偏壓行解碼器14j接收到的控制信號SY<j>，向扇區(qū)11i，j中的電路提供負電壓VNEG的負偏壓。
具體地，扇區(qū)11i，j由負偏壓開關17、行解碼器18、列解碼器19和其中按照行和列排列浮置柵極存儲單元的存儲器陣列20組成。負偏壓開關17響應控制信號SX1<i>、SX2<i>和SY<j>，通過負偏壓饋線25，將從存儲體內(nèi)電源線16j接收到的電壓電平為VNEG的負偏壓提供給行解碼器18。行解碼器選擇存儲器陣列20中的浮置柵極存儲單元的行，而列解碼器19選擇浮置柵極存儲單元的列。在擦除操作期間，行解碼器18向浮置柵極存儲單元的控制柵極提供負偏壓，以擦除存儲在浮置柵極存儲單元中的數(shù)據(jù)。
負偏壓開關17由NMOS晶體管21、22和23構(gòu)成。NMOS晶體管21和22串聯(lián)連接在存儲體內(nèi)電源線16j和形成了稍高于0V的電壓VA的電源24之間。NMOS晶體管21的源極與存儲體內(nèi)電源線16j相連，漏極與負偏壓饋線25相連。NMOS晶體管22的源極與負偏壓饋線25相連，漏極與電源24相連。NMOS晶體管21的柵極接收來自負偏壓列解碼器13i的控制信號SX2<i>，而NMOS晶體管22的柵極接收來自負偏壓行解碼器14j的控制信號SY<j>。NMOS晶體管21和22的襯底端子與存儲體內(nèi)電源線16j相連。NMOS晶體管23連接在電源24和負偏壓饋線25之間。具體地，NMOS晶體管23的源極與負偏壓饋線25相連，漏極與電源24相連。NMOS晶體管23的柵極接收來自負偏壓列解碼器13i的控制信號SX1<i>。
在將扇區(qū)11i，j選作擦除操作的目標時，分別將來自負偏壓列解碼器13i的控制信號SX1<i>、SX2<i>設置為電壓電平VNEG(＝-10V)和0V，而將從負偏壓行解碼器14j接收到的控制信號SY<j>和存儲體內(nèi)電源線16j的電壓電平VNEG<j>下拉到負電壓電平VNEG(＝-10V)。這導致向負偏壓饋線25提供電壓電平為VNEG的負偏壓，NMOS晶體管21導通，而NMOS晶體管22和23截止。行解碼器18利用提供給其的負偏壓實現(xiàn)了對存儲在存儲器陣列20中的數(shù)據(jù)的擦除。
在未選中扇區(qū)11i，j時，NMOS晶體管22和23中的至少一個截止，由此向負偏壓饋線25提供作為接近0V的正電壓的電壓VA。這允許扇區(qū)11i，j執(zhí)行其他操作，如編程操作和驗證操作等。
(負偏壓列解碼器的結(jié)構(gòu)和功能)如圖1所示的非易失性存儲器結(jié)構(gòu)的重要特征在于分級設計用于形成控制信號SX1<i>(允許將其下拉到負電壓電平VNEG)的電路，包括負偏壓存儲體解碼器12和負偏壓列解碼器13。這種分級結(jié)構(gòu)對于減小每個負偏壓列解碼器13i的電路尺寸是有效的。原因在于只在選擇關聯(lián)存儲體1時，向每個負偏壓列解碼器13i提供電壓電平為VNEG的負偏壓。這允許只響應于扇區(qū)列選擇信號X<i>來形成控制信號SX1<i>，而與關聯(lián)存儲體1的選中/非選中無關，從而簡化了每個負偏壓列解碼器13i的電路邏輯。電路邏輯的簡化有效地減小了每個負偏壓列解碼器13i的電路尺寸以及非易失性存儲器的最終芯片尺寸。
圖3是示出了適用于前述分級結(jié)構(gòu)的負偏壓列解碼器13i的優(yōu)選結(jié)構(gòu)的電路圖。
在一個實施例中，負偏壓列解碼器13i由響應于存儲體選擇信號TBANK、擦除使能信號ER_EN和扇區(qū)列選擇信號X<i>形成一組控制信號SA、SB和SC的邏輯電路31構(gòu)成。如圖5所示，在選中扇區(qū)的第i列時，即在存儲體選擇信號TBANK、擦除使能信號ER_EN和扇區(qū)列選擇信號X<i>全部被激活時，負偏壓列解碼器13i中的邏輯電路31將全部控制信號SA、SB和SC上拉到電源電平VCC。當選中關聯(lián)存儲體1而未選中扇區(qū)的第i列時(即，當存儲體選擇信號TBANK和擦除使能信號ER_EN被激活，而扇區(qū)列選擇信號X<i>被去活時)，邏輯電路31只將控制信號SB上拉到電源電平VCC，將控制信號SA和SC下拉到0V。當未選中關聯(lián)存儲體1時，邏輯電路31將控制信號SA和SB下拉到0V，將控制信號SC上拉到電源電平VCC。
通過反相器32，將邏輯電路31所形成的控制信號SA提供給反相器33的電源輸入。反相器33用作用于輸出來自負偏壓列解碼器13i的控制信號SX1<i>的輸出級。反相器33由PMOS晶體管33a和NMOS晶體管33b組成。PMOS和NMOS晶體管33a和33b的漏極共同與其上產(chǎn)生控制信號SX1<i>的輸出端子51相連。PMOS和NMOS晶體管33a和33b的柵極共同相連，用作反相器33的輸入端子。PMOS晶體管33a的源極與反相器32的輸出相連，而NMOS晶體管33b的源極通過NMOS晶體管34與地端子53相連。
通過反相器35，將控制信號SB提供給反相器37的電源輸入。反相器37由PMOS晶體管37a和NMOS晶體管37b組成。PMOS和NMOS晶體管37a和37b的漏極共同相連，并用作反相器37的輸出端子。反相器37的輸出(即PMOS和NMOS晶體管37a和37b共同連接的漏極)與反相器33的輸入相連。PMOS和NMOS晶體管37a和37b的柵極共同相連，用作反相器37的輸入端子。PMOS晶體管37a的源極與反相器35的輸出相連，而NMOS晶體管37b的源極與地端子54相連。
還通過反相器36，將控制信號SB提供給反相器38的電源輸入。反相器38用作輸出來自負偏壓列解碼器13i的控制信號SX2<i>的輸出級。反相器38由PMOS晶體管38a和NMOS晶體管38b組成。PMOS和NMOS晶體管38a和38b的漏極共同與其上產(chǎn)生控制信號SX2<i>的輸出端子52相連。PMOS和NMOS晶體管38a和38b的柵極共同相連，用作反相器38的輸入端子。PMOS晶體管38a的源極與反相器32的輸出相連，而NMOS晶體管38b的源極通過NMOS晶體管40與地端子55相連。NMOS晶體管38b的源極還通過NMOS晶體管43與電源線57相連。電源線57與存儲體內(nèi)電源線15相連，具有電壓電平VNEGB。
控制信號SC用于控制反相器33和38，反相器33和38分別用于對控制信號SX1<i>和SX2<i>進行接口。具體地，通過反相器對44a和44b，將控制信號SC提供給反相器38的輸入端子，實現(xiàn)對控制信號SX2<i>的輸出控制。
附帶地，將控制信號SC通過反相器45提供給電平移位器46的同相輸入TIN，通過反相器45和反相器47提供給電平移位器46的反相輸入BIN。電平移位器46在同相輸出TOUT和反相輸出BOUT上產(chǎn)生一對電壓，從而使所產(chǎn)生的電壓響應于同相輸入TIN和反相輸入BIN上的輸入電壓。電平移位器46適合于在同相輸出TOUT和反相輸出BOUT上產(chǎn)生負電壓，器電源輸入與存儲體內(nèi)電源線15相連。具體地，當同相輸入TIN和反相輸入BIN分別被設置為電源電平VCC和0V時，電平移位器46將同相輸出TOUT和反相輸出BOUT分別設置為0V和負電壓電平VNEG(＝-10V)。相反，當同相輸入TIN和反相輸入BIN分別被設置為0V和電源電平VCC時，電平移位器46將同相輸出TOUT和反相輸出BOUT分別設置為負電壓電平VNEG和0V。
電平移位器46的同相輸出TOUT與NMOS晶體管43和34的柵極相連，而反相輸出BOUT與NMOS晶體管40的柵極相連。NMOS晶體管40的源極和NMOS晶體管43的漏極與反相器41的輸入相連。反相器41用作用于將0V和存儲體內(nèi)電源線15的電壓電平VNEGB中選定的一個提供給反相器33內(nèi)的NMOS晶體管33b的源極的電路。反相器41由PMOS晶體管41a和NMOS晶體管41b組成。PMOS和NMOS晶體管41a和41b的漏極共同相連，用作反相器41的輸出端子。PMOS和NMOS晶體管41a和41b的柵極共同相連，用作反相器41的輸入端子。PMOS晶體管41a的源極與地電子56相連，而NMOS晶體管41b的源極通過NMOS晶體管34與電源線57相連，具有電壓電平VNEGB。當存儲體內(nèi)電源線15的電壓電平VNEGB被設置為電壓電平VNEG(＝-10V)時，允許反相器41將電壓電平為VNEG的負偏壓提供給反相器33內(nèi)的NMOS晶體管33b。
圖3所示的負偏壓列解碼器13i的重要特征在于將負偏壓列解碼器13i設計為提供存儲體內(nèi)電源線15和輸出端子51和52之間的連接，用于響應扇區(qū)列選擇信號X<i>，輸出控制信號SX1<i>和SX2<i>。
從圖5所示的真值表可知，負偏壓列解碼器13i中的邏輯電路31響應于扇區(qū)列選擇信號X<i>的激活，將控制信號SC上拉到電源電平VCC?？刂菩盘朣C的上拉允許電平移位器46(向其提供電壓電平為VNEG的負偏壓)將同相輸出TOUT設置為0V，而將反相輸出BOUT設置為電壓電平VNEG(＝-10V)。響應于同相輸出TOUT和反相輸出BOUT的電平切換，NMOS晶體管40截止，而NMOS晶體管43、反相器41中的NMOS晶體管41b和反相器33中的NMOS晶體管33b導通。這導致輸出端子51通過NMOS晶體管33b、41b和電源線57與存儲體內(nèi)電源線15電連接，從而將控制信號SX1<i>下拉到負電壓電平VNEG(＝-10V)。
另一方面，在將控制信號SC下拉到0V時，NMOS晶體管43和反相器38中的NMOS晶體管38b導通。這導致輸出端子51通過NMOS晶體管43和38b與存儲體內(nèi)電源線15電連接，從而將控制信號SX2<i>下拉到負電壓電平VNEG(＝-10V)。
這種結(jié)構(gòu)有效地簡化了負偏壓列解碼器13i的電路邏輯，從而減小了負偏壓列解碼器13i的電路尺寸。
(浮置柵極非易失性存儲器的操作)圖4是示出了本實施例中的浮置柵極非易失性存儲器的典型操作的真值表。
當未選擇特定的存儲體1時，特定存儲體1內(nèi)的負偏壓存儲體解碼器12和負偏壓行解碼器14并未與從負偏壓電源線2接收到的負偏壓進行接口；存儲體內(nèi)電源線15和16均被設置為0V，并且未向任何扇區(qū)11提供負偏壓。此外，對于扇區(qū)11的所有列，利用導通的NMOS晶體管23，將控制信號SX1<i>上拉到電源電平VCC。這導致負偏壓饋線25被設置為正電壓電平VA。
當選擇特定的存儲體1作為擦除操作的目標，并且選擇所選存儲體1內(nèi)的特定扇區(qū)11時，操作所選存儲體1內(nèi)的負偏壓列解碼器13和負偏壓行解碼器14，有選擇地向所選扇區(qū)11內(nèi)的電路提供電壓電平為VNEG的負偏壓。在以下的描述中，假設通過激活存儲體選擇信號TBANK、擦除使能信號ER_EN、扇區(qū)列選擇信號X<1>和扇區(qū)行選擇信號Y<1>，選擇了位于第一列、第一行的扇區(qū)111，1。
所選存儲體1內(nèi)的解碼器如下進行操作如圖4所示，負偏壓存儲體解碼器12向存儲體內(nèi)電源線15提供電壓電平為VNEG(＝-10V)的負偏壓。與扇區(qū)11的選中列相關聯(lián)的負偏壓列解碼器131分別將控制信號SX1<l>和SX2<1>設置為-10V和0V。與扇區(qū)11的選中行相關聯(lián)的負偏壓行解碼器141將存儲體內(nèi)電源線161的電壓電平VNEG<1>下拉到-10V，并且將控制信號SY<1>也下拉到-10V。響應于控制信號SX1<1>、SX2<1>和SY<1>，扇區(qū)111，1內(nèi)的負偏壓開關17通過負偏壓饋線25(參見圖2)向關聯(lián)行解碼器18提供-10V(即電壓電平VNEG<1>)的負偏壓。行解碼器18利用所提供的負偏壓擦除存儲在關聯(lián)存儲器陣列20內(nèi)的浮置柵極存儲單元中的數(shù)據(jù)。
另一方面，與扇區(qū)11的非選中列相關聯(lián)的負偏壓列解碼器132分別將控制信號SX1<2>和SX2<2>設置為電源電平VCC和-10V。響應于控制信號SX1<2>和SX2<2>，未選中扇區(qū)11內(nèi)的每個負偏壓開關17提供關聯(lián)負偏壓饋線25和電源24之間的電連接；負偏壓饋線25從存儲體內(nèi)電源線161斷開。這導致負偏壓饋線25被設置為正電壓電平VA，并且未向非選中扇區(qū)11內(nèi)的行解碼器18提供負偏壓。
與扇區(qū)11的非選中行相關聯(lián)的負偏壓行解碼器142將存儲體內(nèi)電源線的電壓電平VNEG<2>設置為0V，而將控制信號SY<2>上拉到電源電平VCC。這導致在非選定扇區(qū)11內(nèi)，負偏壓饋線25被設置為正電壓電平VA；非選定扇區(qū)11內(nèi)的行解碼器18未接收到負偏壓。
上述操作允許有選擇性地將-10V的負偏壓提供給所選扇區(qū)111，1內(nèi)的電路，并且在扇區(qū)111，1內(nèi)執(zhí)行擦除操作；而并不在未選中的扇區(qū)內(nèi)執(zhí)行擦除操作。根據(jù)以上描述，本領域普通技術(shù)人員應當清楚針對選擇其他扇區(qū)的情況的操作。
(結(jié)論)總之，本實施例中的浮置柵極非易失性存儲器采用了分級結(jié)構(gòu)，有選擇性地將負偏壓提供給所選扇區(qū)，所述結(jié)構(gòu)包括負偏壓存儲體解碼器12和負偏壓行解碼器13。這有效地實現(xiàn)了負偏壓行解碼器13的電路簡化，并從而減小了負偏壓行解碼器13的電路尺寸。盡管需要額外的存儲體解碼器，這種結(jié)構(gòu)仍然有效地減小了浮置柵極非易失性存儲器的總芯片尺寸。
在可選實施例中，可以將分級結(jié)構(gòu)應用于如圖6所示的負偏壓行解碼器14。在本實施例中，負偏壓行解碼器14與存儲體內(nèi)電源線15相連，而不是與負偏壓電源線2相連，以便通過存儲體內(nèi)電源線15來接收負偏壓。圖6所示的結(jié)構(gòu)有效地簡化了負偏壓行解碼器14的電路結(jié)構(gòu)，從而進一步減小了非易失性存儲器的芯片尺寸。
顯而易見的是，本發(fā)明并不局限于上述實施例，可以在不偏離本發(fā)明的范圍的前提下，對其進行修改和改變。
尤其是，本領域普通技術(shù)人員應當清楚，可以改變扇區(qū)11的行數(shù)和列數(shù)。在改變扇區(qū)11的行數(shù)和列數(shù)的情況下，相應地改變負偏壓列解碼器13和負偏壓行解碼器14的數(shù)目。
權(quán)利要求
1.一種浮置柵極非易失性存儲器，包括多個存儲體；和將負偏壓提供給所述多個存儲體的負偏壓電源線，其中所述多個存儲體中的每一個均包括按照列排列的多個扇區(qū)，每個扇區(qū)包括多個浮置柵極存儲單元；多個列解碼器，分別與所述扇區(qū)的所述列相關聯(lián)；和存儲體解碼器，通過存儲體內(nèi)電源線與所述多個列解碼器相連，其中所選一個存儲體內(nèi)的存儲體解碼器將從所述負偏壓電源線接收到的負偏壓提供給所述存儲體內(nèi)電源線，以及其中所述列解碼器中的每一個響應于所述扇區(qū)的所述列中相關一個的選中/非選中，根據(jù)從所述存儲體內(nèi)電源線接收到的所述負偏壓，產(chǎn)生負電壓信號，并將所述負電壓信號提供給所述扇區(qū)的所述列中所述相關的一個。
2.根據(jù)權(quán)利要求1所述的浮置柵極非易失性存儲器，其特征在于每個所述列解碼器包括在其上形成與之相關聯(lián)的所述負電壓信號的輸出端子，并且每個所述列解碼器用于有選擇性地將所述輸出端子與所述存儲體內(nèi)電源線相連。
3.根據(jù)權(quán)利要求2所述的浮置柵極非易失性存儲器，其特征在于每個所述列解碼器包括電平移位器，具有與所述存儲體內(nèi)電源線相連的電源輸入，用于響應所述扇區(qū)的所述列中所述相關的一個的選中/非選中，形成輸出，以及電路，響應所述電平移位器的所述輸出，將所述輸出端子與所述存儲體內(nèi)電源線相連。
4.根據(jù)權(quán)利要求1所述的浮置柵極非易失性存儲器，其特征在于按照多個行排列所述扇區(qū)，所述多個存儲體中的每一個還包括分別與所述扇區(qū)的所述行相關聯(lián)的多個行解碼器，而且與所述扇區(qū)的所述行中所選擇的一個相關聯(lián)的一個所述行解碼器將從所述負偏壓電源線接收到的所述負偏壓提供給所述扇區(qū)的所述行中所選擇的一個。
5.根據(jù)權(quán)利要求4所述的浮置柵極非易失性存儲器，其特征在于所述多個存儲體中的每一個還包括分別與所述扇區(qū)的所述行相關聯(lián)的多個行方向存儲體內(nèi)電源線，所述多個行方向存儲體內(nèi)電源線分別將從所述行解碼器接收到的所述負偏壓提供給所述扇區(qū)的所述關聯(lián)行，每個所述扇區(qū)包括解碼器，用于選擇所述浮置柵極存儲單元；負偏壓饋線，與所述解碼器相連；和負偏壓開關，連接在所述行方向存儲體內(nèi)電源線和所述負偏壓饋線之間，其中所述負偏壓開關包括第一N溝道MISFET，具有從所述列解碼器中相關的一個接收所述負電壓信號的柵極、與所述行方向存儲體內(nèi)電源線中相關的一個相連的源極、以及與所述負偏壓饋線相連的漏極；第二MISFET，具有從所述行解碼器中相關的一個接收控制信號的柵極、與所述負偏壓饋線相連的源極、以及與電源相連的漏極；第三MISFET，具有從所述行解碼器中相關的一個接收控制信號的柵極、與所述負偏壓饋線相連的源極、以及與電源相連的漏極。
6.根據(jù)權(quán)利要求1所述的浮置柵極非易失性存儲器，其特征在于按照多個行排列所述扇區(qū)，所述多個存儲體中的每一個還包括分別與所述扇區(qū)的所述行相關聯(lián)的多個行解碼器，所述行解碼器通過所述存儲體內(nèi)電源線與所述存儲體解碼器相連，而且與所述扇區(qū)的所述行中所選擇的一個相關聯(lián)的一個所述行解碼器根據(jù)從所述存儲體內(nèi)電源線接收到的所述負偏壓，產(chǎn)生負電壓信號，并將所產(chǎn)生的負電壓信號提供給所述扇區(qū)的所述行中所選擇的一個。
7.一種負偏壓開關電路，包括第一N溝道MISFET，具有向其提供來自用于選擇扇區(qū)列的列解碼器的第一控制信號的柵極、與向其提供負偏壓的負偏壓電源線相連的源極、以及與同用于選擇存儲器陣列內(nèi)的浮置柵極存儲單元的解碼器相連的負偏壓饋線相連的漏極；第二MISFET，具有向其提供來自用于選擇扇區(qū)行的行解碼器的第二控制信號的柵極、與所述負偏壓饋線相連的源極、以及與電源相連的漏極；以及第三MISFET，具有向其提供來自用于所述列解碼器的第三控制信號的柵極、與所述負偏壓饋線相連的源極、以及與所述電源相連的漏極。
8.一種操作浮置柵極非易失性存儲器的方法，包括從多個存儲體中選擇存儲體，每個存儲體均包括按照行和列排列的扇區(qū)；將負偏壓提供給負偏壓電源線；通過所選存儲體內(nèi)的存儲體解碼器，將從所述負偏壓電源線接收到的所述負偏壓提供給存儲體內(nèi)電源線；選擇所述扇區(qū)的列；響應所述扇區(qū)的所述列的選擇，根據(jù)從所述存儲體內(nèi)電源線接收到的所述負偏壓，產(chǎn)生負電壓信號；將所述負電壓信號提供給所述扇區(qū)的所選列。
9.一種操作負偏壓開關電路的方法，所述負偏壓開關電路包括第一N溝道MISFET，具有與存儲體內(nèi)電源線相連的源極、以及與同用于選擇存儲器陣列內(nèi)的浮置柵極存儲單元的解碼器相連的負偏壓饋線相連的漏極；第二N溝道MISFET，具有與所述負偏壓饋線相連的源極、以及與電源相連的漏極；以及第三N溝道MISFET，具有與所述負偏壓饋線相連的源極、以及與所述電源相連的漏極，所述方法包括(A)當目標扇區(qū)和目標存儲體均被選中時，將負偏壓提供給所述存儲體內(nèi)電源線，并且所述第一N溝道MISFET導通，而所述第二和第三N溝道MISFET截止，所述負偏壓開關電路集成在所述目標扇區(qū)內(nèi)，并且所述目標扇區(qū)包含在所述目標存儲體內(nèi)；(B)當所述目標存儲體和所述目標扇區(qū)所處的目標扇區(qū)行均被選中，而所述目標扇區(qū)所處的目標扇區(qū)列未被選中時，將地電平提供給所述存儲體內(nèi)電源線，并且所述第二N溝道MISFET導通；(C)當所述目標存儲體和所述目標列均被選中，而所述目標行未被選中時，將負偏壓提供給所述存儲體內(nèi)電源線，并且所述第三N溝道MISFET導通，而所述第一和第二N溝道MISFET截止；以及(D)當所示存儲體未被選中時，將地電平提供給所述存儲體內(nèi)電源線，并且所述第三N溝道MISFET截止。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于所述(A)步驟包括將地電平提供給所述第一N溝道MISFET的柵極；和將負偏壓提供給所述第二和第三N溝道MISFET的柵極，所述(B)步驟包括將電源電平提供給所述第二N溝道MISFET的柵極，所述(C)步驟包括將負偏壓提供給所述第一N溝道MISFET的所述柵極；和將電源電平提供給所述第三N溝道MISFET的所述柵極，以及所述(D)步驟包括將電源電平提供給所述第三N溝道MISFET的所述柵極。
全文摘要
一種浮置柵極非易失性存儲器由多個存儲體(1)和將負偏壓提供給多個存儲體(1)的負偏壓電源線(2)構(gòu)成。多個存儲體(1)中的每一個均包括按照列排列的多個扇區(qū)(11)，每個扇區(qū)包括多個浮置柵極存儲單元；多個列解碼器(13)，分別與扇區(qū)(11)的列相關聯(lián)；以及存儲體解碼器，通過存儲體內(nèi)電源線(15)與多個列解碼器(13)相連。所選一個存儲體(1)內(nèi)的存儲體解碼器(12)將從負偏壓電源線(2)接收到的負偏壓提供給存儲體內(nèi)電源線(15)。列解碼器(13)中的每一個響應于扇區(qū)(11)的列中相關一個的選中/非選中，根據(jù)從存儲體內(nèi)電源線(15)接收到的負偏壓，產(chǎn)生負電壓信號，并將負電壓信號提供給扇區(qū)(11)的列中相關的一個。
文檔編號G11C7/00GK1734677SQ200510084539
公開日2006年2月15日 申請日期2005年7月26日 優(yōu)先權(quán)日2004年7月27日
發(fā)明者渡邊一央 申請人:恩益禧電子股份有限公司