專(zhuān)利名稱(chēng)：用于低功率系統(tǒng)的半導(dǎo)體存儲(chǔ)器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器裝置；且更具體而言涉及一種用于在低供應(yīng)電壓之下減少功耗之半導(dǎo)體存儲(chǔ)器裝置。
背景技術(shù)：
一般而言，半導(dǎo)體存儲(chǔ)器裝置被操作于從外部電路輸入之供應(yīng)電壓或包含于半導(dǎo)體存儲(chǔ)器裝置中之電壓產(chǎn)生器所產(chǎn)生之低內(nèi)部電壓下。特別地，本領(lǐng)域的技術(shù)人員專(zhuān)注于如何在半導(dǎo)體存儲(chǔ)器裝置之操作速度不降低的條件下，使供應(yīng)給半導(dǎo)體存儲(chǔ)器裝置之供應(yīng)電壓變低。
第1圖是示出常規(guī)半導(dǎo)體存儲(chǔ)器裝置之核心區(qū)域的方塊圖。
如所示，該常規(guī)半導(dǎo)體存儲(chǔ)器裝置包含行地址解碼器20、列地址解碼器30、單元(cell)區(qū)域100以及數(shù)據(jù)輸入/輸出塊40。
單元區(qū)域100包含多個(gè)單元陣列，例如110、120、130及140，以及多個(gè)感測(cè)放大塊，例如150及160。行地址解碼器20接收行地址并解碼該行地址以存取存儲(chǔ)于單元區(qū)域100中之?dāng)?shù)據(jù)；且列地址解碼器30接收列地址并解碼該列地址以存取存儲(chǔ)于單元區(qū)域100中之?dāng)?shù)據(jù)。數(shù)據(jù)輸入/輸出塊40用于輸出存儲(chǔ)于單元區(qū)域100中之?dāng)?shù)據(jù)或?qū)⑼ㄟ^(guò)數(shù)據(jù)墊/插腳而輸入之?dāng)?shù)據(jù)遞送至單元區(qū)域100中。
亦即，在讀取操作期間，響應(yīng)于行地址及列地址所存取的數(shù)據(jù)被輸出至數(shù)據(jù)輸入/輸出塊40。否則，在寫(xiě)入操作下，從外部電路輸入的數(shù)據(jù)經(jīng)由數(shù)據(jù)輸入/輸出塊40存儲(chǔ)在對(duì)應(yīng)于行地址與列地址之單位單元中。
詳言之，包含在單元區(qū)域100中的每個(gè)單元陣列，例如110，包括多個(gè)單位單元，每個(gè)都用以存儲(chǔ)數(shù)據(jù)；且每個(gè)感測(cè)放大塊，例如150，用以感測(cè)并放大從每個(gè)單元陣列輸出之?dāng)?shù)據(jù)。
第2圖是描述第1圖中所示的單元區(qū)域100之詳細(xì)結(jié)構(gòu)的方塊圖。
如所示，第一單元陣列110包含多個(gè)位線對(duì)，例如BL及/BL，多個(gè)單元，例如CELL1、CELL2及CELL3，以及多個(gè)字線，例如WL0至WL5。此處，每個(gè)單元由一個(gè)電容器與一個(gè)晶體管構(gòu)成。例如，第一單元CELL1包含耦合至板線(plate line)PL的第一電容器C0以及具有耦合至第一字線WL0的柵的第一MOS晶體管M0。第一MOS晶體管M0耦合于第一電容器C0與位線BL之間，用于響應(yīng)于字線WL0將第一電容器C0連接或斷開(kāi)于位線BL。
此外，分別耦合至第一字線WL0及第二字線WL1且彼此相鄰的第一單元CELL1及第二單元CELL2共同連接于位線BL；而位線BL耦合于包括在感測(cè)放大塊150中之感測(cè)放大器152a。
為讀取存儲(chǔ)于第一單元CELL1中之?dāng)?shù)據(jù)，第一字線WL0被選擇并激勵(lì)；結(jié)果，第一MOS晶體管M0然后被導(dǎo)通。存儲(chǔ)于第一電容器C0中之?dāng)?shù)據(jù)被遞送到位線BL中。
接著，感測(cè)放大器152a通過(guò)使用位線BL與位線杠(bit line bar)/BL之間的電位差來(lái)感測(cè)及放大所述數(shù)據(jù)，所述位線BL接收經(jīng)由第一MOS晶體管M0遞送之?dāng)?shù)據(jù)，而所述位線杠/BL不接收從包括在第一單元陣列110中的任何單元所輸出之?dāng)?shù)據(jù)。
在上述由感測(cè)放大器152a執(zhí)行之感測(cè)及放大操作之后，經(jīng)放大之?dāng)?shù)據(jù)經(jīng)由本地?cái)?shù)據(jù)總線對(duì)LDB與LDBB輸出至外部電路。此處，在所述感測(cè)及放大操作下，感測(cè)放大器152a確定位線BL及位線杠/BL之邏輯電平。此外，位線BL及位線杠/BL之每個(gè)邏輯電平被傳送至本地?cái)?shù)據(jù)總線LDB及本地?cái)?shù)據(jù)總線杠LDBB的每個(gè)。
亦即，若第一單元CELL1存儲(chǔ)處于邏輯高電平″1″的數(shù)據(jù)，即第一電容器C0充電，則在感測(cè)及放大操作之后位線BL具有供應(yīng)電壓VDD的電壓電平，且位線杠/BL具有地GND的電壓電平。否則，即若第一單元CELL1存儲(chǔ)處于邏輯低電平″0″的數(shù)據(jù)，則在感測(cè)及放大操作之后位線BL具有地GND的電壓電平，且位線杠/BL具有供應(yīng)電壓VDD的電壓電平。
由于存儲(chǔ)在每個(gè)單元之每個(gè)電容器中之電荷量是小的，在電荷被遞送至位線BL中之后，應(yīng)在每個(gè)原先單元之電容器中恢復(fù)電荷。在使用感測(cè)放大器之鎖存數(shù)據(jù)完成該恢復(fù)之后，對(duì)應(yīng)于原先單元之字線被去激勵(lì)(inactivate)。
在此描述當(dāng)存儲(chǔ)在第三單元CELL3中之?dāng)?shù)據(jù)被讀取的情形。若第三單元CELL3存儲(chǔ)處于邏輯高電平″1″的數(shù)據(jù)，亦即第三電容器C2被充電，則在感測(cè)及放大操作之后，位線杠/BL具有供應(yīng)電壓VDD的電壓電平，且位線BL具有地GND的電壓電平。否則，亦即若第三單元CELL3存儲(chǔ)處于邏輯低電平″0″的數(shù)據(jù)，則在感測(cè)及放大操作之后，位線杠/BL具有地GND的電壓電平，且位線BL具有供應(yīng)電壓VDD的電壓電平。
此外，在寫(xiě)入操作中，亦即當(dāng)一輸入數(shù)據(jù)存儲(chǔ)于單元區(qū)域中時(shí)，對(duì)應(yīng)于所輸入之行及列地址之字線被激勵(lì)，然后，存儲(chǔ)在耦合于該字線的單元中之?dāng)?shù)據(jù)被感測(cè)和放大。之后，在感測(cè)放大器152a中，經(jīng)放大之?dāng)?shù)據(jù)被替換為輸入數(shù)據(jù)。亦即，輸入數(shù)據(jù)被鎖存于感測(cè)放大器152a中。接下來(lái)，輸入數(shù)據(jù)被存儲(chǔ)于對(duì)應(yīng)于所激勵(lì)之字線之單元中。若完成了存儲(chǔ)輸入數(shù)據(jù)于單元中，則對(duì)應(yīng)于所輸入的行與列地址之字線被去激勵(lì)。
第3圖是描述第1圖中所示的單元區(qū)域100內(nèi)之每個(gè)單元陣列及每個(gè)感測(cè)放大塊之間的連接的方塊圖。特別地，該常規(guī)半導(dǎo)體存儲(chǔ)器裝置具有共享位線感測(cè)放大器結(jié)構(gòu)。在此，所述共享位線感測(cè)放大器結(jié)構(gòu)指的是兩個(gè)相鄰單元陣列耦合至一個(gè)感測(cè)放大塊。
如所示，有多個(gè)單元陣列110、130和180及多個(gè)感測(cè)放大塊150和170。第一感測(cè)放大塊150耦合至第一單元陣列110及第二單元陣列130；而第二感測(cè)放大塊170耦合于第二單元陣列130及第三單元陣列180。
若一個(gè)單元陣列耦合于一個(gè)感測(cè)放大塊，則該感測(cè)放大塊包含多個(gè)感測(cè)放大器，每個(gè)對(duì)應(yīng)于包括在該單元陣列中之每個(gè)位線對(duì)。亦即，包含在感測(cè)放大塊中之感測(cè)放大器數(shù)目與包含在單元陣列中之位線數(shù)目相同。然而，參照第3圖，由于在共享位線感測(cè)放大器結(jié)構(gòu)下，兩個(gè)單元陣列保持公用的一個(gè)感測(cè)放大塊，故感測(cè)放大塊具有每個(gè)對(duì)應(yīng)于每?jī)蓚€(gè)位線對(duì)的感測(cè)放大器的數(shù)目。就是說(shuō)，包含在感測(cè)放大塊中之感測(cè)放大器的數(shù)目可以減半。
在用于實(shí)施較高度集成電路的共享位線感測(cè)放大器結(jié)構(gòu)下，感測(cè)放大塊，例如150，進(jìn)一步包含第一連接塊151以及第二連接塊153。由于感測(cè)放大塊被共同耦合于兩個(gè)相鄰單元陣列110及130，故應(yīng)有用于將第一感測(cè)放大塊150連接或斷開(kāi)于兩個(gè)相鄰單元陣列110與130之一的控制。第一及第二連接塊151及153每個(gè)具有多個(gè)開(kāi)關(guān)單位，例如晶體管。第一連接塊151中之多個(gè)晶體管，例如MN1至MN4，根據(jù)第一連接控制信號(hào)BISH1而導(dǎo)通或關(guān)斷；且第二連接塊153中的多個(gè)晶體管，例如MN5至MN8，根據(jù)第二連接控制信號(hào)BISL1而導(dǎo)通或關(guān)斷。
例如，若第一連接控制信號(hào)BISH1被激勵(lì)，則包含在第一連接塊151中之全部晶體管導(dǎo)通，即第一單元陣列110耦合至第一感測(cè)放大塊150之感測(cè)放大器塊152。否則，若第二連接控制信號(hào)BISL1被激勵(lì)，則包含在第二連接塊153中之全部晶體管導(dǎo)通，即第二單元陣列130耦合至第一感測(cè)放大塊150之感測(cè)放大器塊152。
同樣，另一個(gè)感測(cè)放大塊170包含多個(gè)感測(cè)放大器及兩個(gè)連接塊，其響應(yīng)于其它連接控制信號(hào)BISH2及BISL2而受控以便于將感測(cè)放大塊170之感測(cè)放大器塊連接或斷開(kāi)于兩個(gè)相鄰單元陣列130及180之一。
而且，除了連接塊及感測(cè)放大器以外，每個(gè)感測(cè)放大塊，例如150，進(jìn)一步包含預(yù)充電塊及數(shù)據(jù)輸出塊。
第4圖是描述第2圖中所示的感測(cè)放大塊150之方塊圖。
如所示，感測(cè)放大塊150包含感測(cè)放大器152a、預(yù)充電塊155a、第一及第二均衡塊154a及157a、以及數(shù)據(jù)輸出塊156a。
感測(cè)放大器152a接收電源信號(hào)SAP及SAN以便于放大位線BL與位線杠/BL之間的電位差。當(dāng)感測(cè)放大器152a未被激勵(lì)時(shí)，在由預(yù)充電信號(hào)BLEQ使能時(shí)，預(yù)充電塊155a用于將位線對(duì)BL及/BL預(yù)充電一位線預(yù)充電電壓VBLP。響應(yīng)于預(yù)充電信號(hào)BLEQ，第一均衡塊154a使位線BL之電壓電平與位線杠/BL之電壓電平相同。類(lèi)似于第一均衡塊154a，第二均衡塊157a亦被用于使位線BL之電壓電平與位線杠/BL之電壓電平相同。最后，基于從列地址產(chǎn)生之列控制信號(hào)YI，數(shù)據(jù)輸出塊156a輸出由感測(cè)放大器152a放大之?dāng)?shù)據(jù)至本地?cái)?shù)據(jù)總線對(duì)LDB及LDBB。
在此，感測(cè)放大塊150進(jìn)一步包含兩個(gè)連接塊151a及153a，每個(gè)分別依據(jù)連接控制信號(hào)BISH及BISL將感測(cè)放大器152a而連接或斷開(kāi)于相鄰單元陣列之一。
第5圖是示出所述常規(guī)半導(dǎo)體存儲(chǔ)器裝置之操作的波形。以下參照第1圖至第5圖詳述該常規(guī)半導(dǎo)體存儲(chǔ)器裝置之操作。
如所示，讀取操作可分為四個(gè)步驟預(yù)充電步驟、讀取步驟、感測(cè)步驟及恢復(fù)步驟。同樣，寫(xiě)入操作很類(lèi)似于讀取操作。然而，寫(xiě)入操作包含寫(xiě)入步驟而非讀取操作中之讀取步驟，并且更詳細(xì)地，并非所感測(cè)及放大之?dāng)?shù)據(jù)不輸出，而是來(lái)自外部電路之輸入數(shù)據(jù)在感測(cè)步驟期間被鎖存于感測(cè)放大器中。
以下假設(shè)一單元之電容器被充電，即存儲(chǔ)邏輯高數(shù)據(jù)″1″。此處，符號(hào)′SN′指的是在所述單元之電容器中充電的電位電平。另外，感測(cè)放大塊中之兩個(gè)連接塊之一被激勵(lì)而另一個(gè)被去激勵(lì)。結(jié)果，感測(cè)放大塊耦合至兩個(gè)相鄰單元陣列之一。
在預(yù)充電步驟中，位線BL及位線杠/BL由位線預(yù)充電電壓VBLP加以預(yù)充電。這時(shí)所有字線被去激勵(lì)。一般而言，位線預(yù)充電電壓VBLP是1/2核心電壓，即1/2Vcore＝VBLP。
當(dāng)預(yù)充電信號(hào)BLEQ被激勵(lì)為邏輯高電平時(shí)，第一及第二均衡塊154a及157a亦被使能。因此，位線BL及位線杠/BL被預(yù)充電為1/2核心電壓。此處，第一及第二連接塊151a及153a亦被激勵(lì)，即包括在第一及第二連接塊151a及153a中之全部晶體管導(dǎo)通。
在讀取步驟中，讀取命令被輸入并加以實(shí)施。此處，若第一連接塊151a耦合于第一單元陣列110且第二連接塊153a耦合于第二單元陣列130，則當(dāng)?shù)谝贿B接塊151a被激勵(lì)而第二連接塊153a被去激勵(lì)時(shí)，感測(cè)放大器152a耦合于第一單元陣列110。否則，當(dāng)?shù)诙B接塊153a被激勵(lì)而第一連接塊151a被去激勵(lì)時(shí)，感測(cè)放大器152a耦合至第二單元陣列130并斷開(kāi)于第一單元陣列110。
此外，對(duì)應(yīng)于所輸入地址之字線由供應(yīng)電壓VDD或高電壓VPP拉激勵(lì)，直到恢復(fù)步驟為止。
此處，為激勵(lì)字線，通常使用高電壓VPP，這是因?yàn)橐蠊?yīng)電壓VDD變低且半導(dǎo)體存儲(chǔ)器裝置之操作速度變快。
若字線被激勵(lì)，則對(duì)應(yīng)于該字線之單元之MOS晶體管導(dǎo)通；且存儲(chǔ)于所述單元中之電容器內(nèi)之?dāng)?shù)據(jù)被遞送至位線BL中。
因此，由1/2核心電壓預(yù)充電之位線BL被提升一預(yù)定電壓電平ΔV。此處，雖然電容器被充電為核心電壓Vcore，但位線BL之電壓電平無(wú)法增加至核心電壓Vcore，這是因?yàn)殡娙萜髦娙軨c小于位線BL之寄生電容(worm capacitance)Cb。
參照第5圖，在讀取步驟中，應(yīng)理解位線BL之電壓電平被增加預(yù)定電壓電平ΔV，且符號(hào)′SN′亦減小至該電壓電平。
此時(shí)，亦即當(dāng)數(shù)據(jù)被遞送至位線BL中時(shí)，沒(méi)有數(shù)據(jù)被遞送至位線杠/BL，并且位線杠/BL然后保持1/2核心電壓電平。
接著在感測(cè)步驟中，第一電源信號(hào)SAP被供以核心電壓Vcore且第二電源信號(hào)SAN被供以地GND。然后通過(guò)使用第一及第二電源信號(hào)SAP及SAN，感測(cè)放大器可以放大位線BL與位線杠/BL之間的電壓差，即電位差。此時(shí)，位線BL及位線杠/BL之間的相對(duì)高側(cè)被放大至核心電壓Vcore；而位線BL及位線杠/BL之間的另一側(cè)，即相對(duì)低側(cè)，被放大至地GND。
此處，位線BL之電壓電平高于位線杠/BL之電壓電平。亦即在位線BL及位線杠/BL被放大之后，位線BL被供以核心電壓Vcore且位線杠/BL被供以地GND。
最后，在恢復(fù)步驟中，用于將位線BL提升預(yù)定電壓電平ΔV的在讀取步驟中從電容器輸出之?dāng)?shù)據(jù)被恢復(fù)于原先的電容器中。亦即，該電容器被再充電。在恢復(fù)步驟之后，對(duì)應(yīng)于電容器之字線被去激勵(lì)。
接著，所述常規(guī)半導(dǎo)體存儲(chǔ)器裝置再次執(zhí)行預(yù)充電步驟。亦即，第一及第二電源信號(hào)SAP及SAN分別被供以1/2核心電壓Vcore。此外，預(yù)充電信號(hào)BLEQ被激勵(lì)并且輸入至第一及第二均衡塊154a及157a以及預(yù)充電塊155a。此時(shí)，感測(cè)放大器152a通過(guò)第一及第二連接塊151a及153a耦合至兩個(gè)相鄰單元陣列，例如110與130。
隨著半導(dǎo)體存儲(chǔ)器裝置之設(shè)計(jì)技術(shù)的快速發(fā)展，用于操作半導(dǎo)體存儲(chǔ)器裝置的供應(yīng)電壓之電壓電平變低。然而，雖然供應(yīng)電壓之電壓電平變低，但要求半導(dǎo)體存儲(chǔ)器裝置之操作速度變快。
為了實(shí)現(xiàn)有關(guān)半導(dǎo)體存儲(chǔ)器裝置操作速度之要求，半導(dǎo)體存儲(chǔ)器裝置包含一內(nèi)部電壓產(chǎn)生器，用以產(chǎn)生具有比供應(yīng)電壓VDD低之電壓電平的核心電壓Vcore，以及具有比核心電壓Vcore高之電壓電平的高電壓VPP。
至目前為止，可通過(guò)借助使用克服供應(yīng)電壓VDD之電壓電平減小的上述方式而無(wú)需任何其他特定方法來(lái)實(shí)施制造半導(dǎo)體存儲(chǔ)器裝置的納米級(jí)(nano-scale)技術(shù)而實(shí)現(xiàn)所要求之操作速度。
例如，盡管供應(yīng)電壓之電壓電平從大約3.3V降低為大約2.5V或2.5V以下，如果基于從大約500nm至大約100nm來(lái)實(shí)施納米級(jí)技術(shù)，則實(shí)現(xiàn)所要求之操作速度。這意味著半導(dǎo)體存儲(chǔ)器裝置更為集成化。亦即隨著納米級(jí)技術(shù)之升級(jí)，即發(fā)展，包含在半導(dǎo)體存儲(chǔ)器裝置內(nèi)之所制造的晶體管之功耗被減小，且若供應(yīng)電壓之電壓電平未減小，則所制造之晶體管的操作速度亦變快。
然而，對(duì)于基于100納米以下之納米技術(shù)，發(fā)展納米技術(shù)是很困難的。亦即，存在對(duì)半導(dǎo)體存儲(chǔ)器裝置越來(lái)越集成化的限制。
此外，供應(yīng)電壓之所要求的電壓電平變低，例如從大約2.0V至大約1.5V或甚至大約1.0V。因此，僅通過(guò)發(fā)展納米技術(shù)無(wú)法達(dá)到有關(guān)供應(yīng)電壓之要求。
若輸入于半導(dǎo)體存儲(chǔ)器裝置之供應(yīng)電壓的電壓電平低于預(yù)定電壓電平，則包含在半導(dǎo)體存儲(chǔ)器裝置內(nèi)之每個(gè)晶體管之操作裕度將不足；且結(jié)果，所要求之操作速度無(wú)法滿足且半導(dǎo)體存儲(chǔ)器裝置之操作可靠性無(wú)法保證。
另外，感測(cè)放大器需要較多時(shí)間來(lái)穩(wěn)定放大位線BL與位線杠/BL之間的電壓差，這是因?yàn)榫w管之預(yù)定導(dǎo)通電壓，即閾電壓保持在低供應(yīng)電壓以下。
再者，若在位線對(duì)BL及/BL處產(chǎn)生噪聲，則位線BL及位線杠/BL之每個(gè)電壓電平在1/2核心電壓Vcore上波動(dòng)，亦即增加或減小一預(yù)定電平。就是說(shuō)，當(dāng)供應(yīng)電壓之電壓電平變低時(shí)，小噪聲可嚴(yán)重影響半導(dǎo)體存儲(chǔ)器裝置之操作可靠性。
因此，存在對(duì)將供應(yīng)電壓之電壓電平減小在預(yù)定電平以下的限制。
此外，隨著半導(dǎo)體存儲(chǔ)器裝置更加集成化，晶體管之尺寸變小，且晶體管之柵與位線之間的距離變得愈來(lái)愈近。結(jié)果，產(chǎn)生了泄放電流(bleed current)。在此，泄放電流指的是晶體管之柵與位線之間的一種泄漏電流，這是由于晶體管之柵與位線之間的物理距離在一預(yù)定值以下。
第6圖是描述半導(dǎo)體存儲(chǔ)器裝置之單位單元以便示出泄放電流之原因的橫截面圖。
如所示，所述單位單元包含基板10、裝置隔離層11、源與漏區(qū)12a與12b、柵電極13、位線17、電容器14至16以及絕緣層18與19。在此，符號(hào)′A′指的是晶體管之柵電極13與位線17之間的距離。
由于制造半導(dǎo)體存儲(chǔ)器裝置之納米技術(shù)的快速發(fā)展，晶體管之柵電極13與位線17之間的距離，亦即′A′變短。
在預(yù)充電步驟中，位線BL被供以1/2核心電壓，且柵電極13，即字線，被供以地。
若單位單元中之柵電極13及位線17因?yàn)樵谥圃爝^(guò)程中發(fā)生錯(cuò)誤而造成電子性短路，則在預(yù)充電步驟期間電流連續(xù)流動(dòng)，并且功耗增加。在此情況下，半導(dǎo)體存儲(chǔ)器裝置包括多個(gè)附加的單位單元以取代位線與柵電極發(fā)生電子性短路之單位單元。此時(shí)，以字線基礎(chǔ)用附加單元代替錯(cuò)誤單元。
否則，若在制造過(guò)程中無(wú)錯(cuò)誤發(fā)生，亦即在半導(dǎo)體存儲(chǔ)器裝置的任何單元中，位線17與柵電極13未發(fā)生電子性短路，則沒(méi)有泄放電流。然而，若晶體管之柵電極13與位線17之間的距離，即′A′太短而在制造過(guò)程中無(wú)任何錯(cuò)誤，則泄放電流產(chǎn)生并流動(dòng)。
最近，有關(guān)如何在低功率條件下操作半導(dǎo)體存儲(chǔ)器裝置是很重要的。如果上述泄放電流產(chǎn)生，則不應(yīng)理解具有該泄放電流之半導(dǎo)體存儲(chǔ)器裝置適用于系統(tǒng)，雖然該半導(dǎo)體存儲(chǔ)器裝置可正常操作。
為了減小泄放電流的量，建議在晶體管之柵電極與位線之間添加電阻器。然而，雖然電阻器可以減小小量泄放電流，但這對(duì)于減小及防止泄放電流之流動(dòng)不是有效且基本的。

發(fā)明內(nèi)容
因此，本發(fā)明之目的是提供一種半導(dǎo)體裝置，用以在低功耗條件下以快速度操作，并且防止泄放電流產(chǎn)生以由此減小功耗。
根據(jù)本發(fā)明的一方面，提供了一種包含于半導(dǎo)體存儲(chǔ)器裝置中之設(shè)備，用以對(duì)位線和位線杠預(yù)充電，并感測(cè)及放大遞送至該位線和位線杠之一的數(shù)據(jù)，該設(shè)備包括預(yù)充電裝置，用以對(duì)所述位線和位線杠預(yù)充電為地；感測(cè)放大裝置，用以通過(guò)使用一低電壓和一高電壓來(lái)感測(cè)及放大所述數(shù)據(jù)，所述低電壓具有低于地之電壓電平，并且所述高電壓具有高于供應(yīng)電壓之電壓電平；以及輔助感測(cè)放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個(gè)電壓電平。
根據(jù)本發(fā)明的另一個(gè)方面，提供了一種方法，用以在半導(dǎo)體存儲(chǔ)器裝置中對(duì)位線和位線杠預(yù)充電，并感測(cè)及放大遞送至該位線和位線杠之一的數(shù)據(jù)，該方法包括下列步驟a)將所述位線和位線杠預(yù)充電為地；b)通過(guò)使用一低電壓和一高電壓來(lái)感測(cè)及放大所述數(shù)據(jù)，所述低電壓具有低于地之電壓電平，并且所述高電壓具有高于供應(yīng)電壓之電壓電平；以及c)當(dāng)感測(cè)及放大所述數(shù)據(jù)時(shí)，將所述位線和位線杠之間之較低電壓電平側(cè)維持為地。
根據(jù)本發(fā)明的另一個(gè)方面，提供了一種半導(dǎo)體存儲(chǔ)器裝置，包括第一單元陣列，其具有多個(gè)單位單元，每個(gè)用以存儲(chǔ)數(shù)據(jù)，并響應(yīng)于所輸入之地址和命令而將該數(shù)據(jù)輸出至位線和位線杠之一；預(yù)充電裝置，用以將所述位線和位線杠預(yù)充電為地；感測(cè)放大裝置，用以通過(guò)使用一低電壓和一高電壓來(lái)感測(cè)及放大所述數(shù)據(jù)，所述低電壓具有低于地的電壓電平，并且所述高電壓具有高于核心電壓的電壓電平；以及輔助感測(cè)放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個(gè)電壓電平。
根據(jù)本發(fā)明的另一個(gè)方面，提供了一種半導(dǎo)體存儲(chǔ)器裝置，其包括第一單元陣列，其具有多個(gè)單位單元，每個(gè)用以存儲(chǔ)數(shù)據(jù)，并響應(yīng)于所輸入之地址和命令而輸出該數(shù)據(jù)至位線和位線杠之一；第一預(yù)充電塊，其耦合至所述第一單元陣列，用以通過(guò)使用所述地來(lái)對(duì)所述第一單元陣列的位線或位線杠預(yù)充電；第二單元陣列，其具有多個(gè)單位單元，每個(gè)用以存儲(chǔ)數(shù)據(jù)，并響應(yīng)于所輸入之地址和命令而輸出該數(shù)據(jù)至位線和位線杠之一；第二預(yù)充電塊，其耦合至所述第二單元陣列，用以通過(guò)使用所述地來(lái)對(duì)第一單元陣列的位線或位線杠預(yù)充電；感測(cè)放大塊，用以通過(guò)使用一高電壓和一低電壓來(lái)感測(cè)及放大輸出自第一和第二單元陣列之一的數(shù)據(jù)；輔助感測(cè)放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個(gè)電壓電平；第一連接控制塊，其位于所述感測(cè)放大塊和第一預(yù)充電塊之間，用以將所述感測(cè)放大塊連接或斷開(kāi)于所述第一預(yù)充電塊；以及第二連接控制塊，其位于所述感測(cè)放大塊和第一預(yù)充電塊之間，用以將所述感測(cè)放大塊連接或斷開(kāi)于所述第二預(yù)充電塊。


根據(jù)結(jié)合附圖進(jìn)行的下面優(yōu)選實(shí)施例之描述，本發(fā)明之上述及其它目的以及特征將變得顯而易見(jiàn)，在附圖中第1圖為一方塊圖，示出一常規(guī)半導(dǎo)體存儲(chǔ)器裝置的核心區(qū)域；第2圖為一方塊圖，描述第1圖所示之單元區(qū)的詳細(xì)結(jié)構(gòu)；第3圖為一方塊圖，描述包含于第1圖所示之單元區(qū)域中之每個(gè)單元陣列與每個(gè)感測(cè)放大塊之間的連接關(guān)系；第4圖為一方塊圖，描述第2圖所示之感測(cè)放大塊150；第5圖為一波形，示出所述常規(guī)半導(dǎo)體存儲(chǔ)器裝置之操作；第6圖為一橫截面圖，描述所述半導(dǎo)體存儲(chǔ)器裝置之單位單元，以示出泄放電流的原因；第7圖為一方塊圖，示出根據(jù)本發(fā)明之實(shí)施例之半導(dǎo)體存儲(chǔ)器裝置的核心區(qū)域；第8圖為描述第7圖所示之感測(cè)放大塊的第一方塊圖；第9到11圖為波形圖，示出第7圖所示之半導(dǎo)體存儲(chǔ)器裝置的操作；第12圖為描述第7圖所示之感測(cè)放大塊的第二方塊圖；第13圖為一方塊圖，示出根據(jù)本發(fā)明之另一個(gè)實(shí)施例之半導(dǎo)體存儲(chǔ)器裝置的核心區(qū)域；第14圖為詳細(xì)描述第13圖所示之半導(dǎo)體存儲(chǔ)器裝置核心區(qū)域的第一方塊圖；
第15圖為一波形，示出第14圖所示之半導(dǎo)體存儲(chǔ)器裝置之操作；并且第16圖為詳細(xì)描述第13圖所示之半導(dǎo)體存儲(chǔ)器裝置核心區(qū)域的第二方塊圖。
具體實(shí)施例方式
以下將參照附圖來(lái)詳述根據(jù)本發(fā)明在低功率條件下操作的半導(dǎo)體存儲(chǔ)器裝置。
第7圖為一方塊圖，示出根據(jù)本發(fā)明之實(shí)施例之半導(dǎo)體存儲(chǔ)器裝置的核心區(qū)域。
如所示，該半導(dǎo)體存儲(chǔ)器裝置包括第一基準(zhǔn)單元塊400a、第二基準(zhǔn)單元塊400b、第一單元陣列300a、第二單元陣列300b以及感測(cè)放大塊200。
在此，每個(gè)單元陣列，例如400a，包括多個(gè)單位單元，每個(gè)用以響應(yīng)于所輸入之地址和命令存而儲(chǔ)數(shù)據(jù)，并輸出該數(shù)據(jù)至位線和位線杠之一；而感測(cè)放大塊200用以感測(cè)及放大從每個(gè)單元陣列所輸出的數(shù)據(jù)。第一單元陣列300a經(jīng)由多個(gè)位線，例如BLn和BLn+1，耦合至感測(cè)放大塊200。第二單元陣列300b經(jīng)由多個(gè)位線杠，例如/BLn和/BLn+1，耦合至感測(cè)放大塊200。
詳細(xì)來(lái)說(shuō)，包含于第一和第二單元陣列300a和300b中的每個(gè)單位單元由一個(gè)電容器，例如Cap，以及一個(gè)晶體管，例如TC構(gòu)成。
第一和第二基準(zhǔn)單元塊400a和400b用以經(jīng)由所述多個(gè)位線，例如BLn和BLn+1，以及所述多個(gè)位線杠，例如/BLn和/BLn+1來(lái)供應(yīng)基準(zhǔn)信號(hào)至感測(cè)放大塊200。
第8圖為描述第7圖所示之感測(cè)放大塊200的第一方塊圖。
如所示，感測(cè)放大塊200包括預(yù)充電塊220a和220b、連接控制塊230a和230b、感測(cè)放大器210、數(shù)據(jù)輸出塊240以及輔助感測(cè)放大器260a。在第7圖所示之半導(dǎo)體存儲(chǔ)器裝置中，兩個(gè)相鄰單元陣列，即300a和300b耦合至一個(gè)感測(cè)放大塊200。
如所示，包含于第一單元陣列300a中的單位單元經(jīng)由位線BL耦合至感測(cè)放大器210，而包含于第二單元陣列300b中的單位單元經(jīng)由位線杠/BL耦合至感測(cè)放大器210。在此，存在位于第一單元陣列300a和感測(cè)放大器210之間的第一預(yù)充電塊220a以及第一連接控制塊230a。同樣，存在位于第二單元陣列300b和感測(cè)放大器210之間的第二預(yù)充電塊220b以及第二連接控制塊230b。
感測(cè)放大器210接收第一功率供應(yīng)信號(hào)SAP和第二功率供應(yīng)信號(hào)SAN，以放大位線BL和位線杠/BL之間的電位差，即電壓差。當(dāng)感測(cè)放大器210被激勵(lì)時(shí)，高電壓VPP作為第一功率供應(yīng)信號(hào)SAP被輸入，而低電壓VBB作為第二功率供應(yīng)信號(hào)SAN被輸入。若感測(cè)放大器210被去激勵(lì)，則地GND作為第一和第二功率供應(yīng)信號(hào)SAP和SAN被輸入。
在此，高電壓VPP具有高于自外部電路所輸入之供應(yīng)電壓VDD的電壓電平；而低電壓VBB具有低于地GND的電壓電平。
在感測(cè)放大器210不被激勵(lì)時(shí)，在由預(yù)充電信號(hào)BLEQ使能時(shí)，第一和第二預(yù)充電塊220a和220b用于分別將位線BL和位線杠/BL預(yù)充電為地GND。最后，數(shù)據(jù)輸出塊240根據(jù)所輸入之列地址而輸出由感測(cè)放大器210放大之?dāng)?shù)據(jù)至本地?cái)?shù)據(jù)線對(duì)，即LDB和LDBB。
換句話說(shuō)，預(yù)充電塊220用以將位線BL和位線杠/BL預(yù)充電為地GND；而感測(cè)放大塊210通過(guò)使用高電壓VPP和低電壓VBB來(lái)感測(cè)及放大數(shù)據(jù)。也就是說(shuō)，高電壓VPP和低電壓VBB分別作為第一功率供應(yīng)信號(hào)SAP和第二功率供應(yīng)信號(hào)SAN被輸入。
此外，感測(cè)放大塊210包括第一和第二連接塊230a和230b，每個(gè)用以將加載于所述位線或位線杠中的數(shù)據(jù)遞送至所述感測(cè)放大塊中，并防止低電壓VBB被遞送至分別耦合至所述單元陣列的位線和位線杠中。
舉例來(lái)說(shuō)，若響應(yīng)于所輸入之命令，存儲(chǔ)于第一單元陣列300a中的數(shù)據(jù)經(jīng)由位線BL輸出，則第一連接控制塊230a被激勵(lì)。結(jié)果，所述數(shù)據(jù)可被遞送至感測(cè)放大器210中。接著，為防止所述低電壓被供應(yīng)至連接至第一單元陣列300a的位線BL，在所述感測(cè)放大器感測(cè)及放大位線BL和位線杠/BL之間的電壓差時(shí)，第一連接控制塊230a被去激勵(lì)。同樣，若響應(yīng)于所輸入之命令，存儲(chǔ)于第二單元陣列300b中的數(shù)據(jù)經(jīng)由位線杠/BL輸出，則第二連接控制塊230b被激勵(lì)。結(jié)果，所述數(shù)據(jù)可被遞送至感測(cè)放大器210中。之后，為防止所述低電壓被供應(yīng)至連接至第二單元陣列300a的位線杠/BL，在所述感測(cè)放大器感測(cè)及放大位線BL和位線杠/BL之間的電壓差時(shí)，第二連接控制塊230b被去激勵(lì)。
換句話說(shuō)，當(dāng)感測(cè)放大器210執(zhí)行感測(cè)放大操作時(shí)，耦合感測(cè)放大器之位線SA BL和耦合感測(cè)放大器之位線杠SA/BL之一被降低至所述低電壓電平。在此，耦合感測(cè)放大器之位線SA BL為連接在第一連接控制塊230a和感測(cè)放大器210之間的位線，而耦合感測(cè)放大器之位線杠SA/BL為連接在第二連接控制塊230b和感測(cè)放大器210之間的位線杠。在假設(shè)耦合感測(cè)放大器之位線杠SA/BL被降低至所述低電壓電平的情況下，位線杠/BL不應(yīng)被降低至該低電壓電平。為此，第二連接控制塊203b防止低電壓VBB被供應(yīng)至位線杠/BL，以由此將位線杠/BL停留在地電壓電平。
此外，輔助感測(cè)放大器260a耦合至位線BL和位線杠/BL，以在感測(cè)放大器210執(zhí)行感測(cè)放大操作時(shí)將位線BL和位線杠/BL之一穩(wěn)定地停留在地電壓電平。換言之，由于第一和第二連接控制塊230a和230b無(wú)法穩(wěn)定地將位線BL和位線杠/BL維持為地電壓電平，故提供輔助感測(cè)放大器260a。
再者，在根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置中，當(dāng)?shù)诙卧嚵?00b經(jīng)由位線杠/BL將數(shù)據(jù)輸出至感測(cè)放大器210時(shí)，第一基準(zhǔn)單元塊400a供應(yīng)基準(zhǔn)信號(hào)至位線BL。同樣，當(dāng)?shù)谝粏卧嚵?00a經(jīng)由位線BL將數(shù)據(jù)輸出至感測(cè)放大器210時(shí)，第二基準(zhǔn)單元塊400b供應(yīng)所述基準(zhǔn)信號(hào)至位線杠/BL。
第一和第二預(yù)充電塊220a和220b的每個(gè)包括晶體管，用以響應(yīng)于預(yù)充電信號(hào)BLEQ而供應(yīng)地GND至位線BL和位線杠/BL來(lái)作為預(yù)充電電壓。當(dāng)執(zhí)行預(yù)充電操作時(shí)，即預(yù)充電信號(hào)BLEQ被激勵(lì)時(shí)，第一和第二連接控制塊230a和230b亦響應(yīng)于控制信號(hào)BI而被激勵(lì)。
感測(cè)放大塊210包括第一和第二PMOS晶體管TS1和TS2以及第一和第二NMOS晶體管TS3和TS4。
第一PMOS晶體管TS1具有柵、漏和源，所述柵耦合至位線杠/BL，所述源用以接收第一功率供應(yīng)信號(hào)SAP，且所述漏耦合至位線BL。而第二PMOS晶體管TS2具有柵、漏和源，所述柵耦合至位線/BL，所述源用以接收第一功率供應(yīng)信號(hào)SAP，且所述漏耦合至位線杠/BL。
第一NMOS晶體管TS3具有柵、漏以及源，所述柵耦合至位線杠/BL，所述源用以接收第二功率供應(yīng)信號(hào)SAN，且所述漏耦合至位線BL；而第二NMOS晶體管TS4具有柵、漏以及源，所述柵耦合至位線BL，所述源用以接收第二功率供應(yīng)信號(hào)SAN，且所述漏耦合至位線杠/BL。
在由感測(cè)放大器210放大之后，所述數(shù)據(jù)經(jīng)由數(shù)據(jù)輸出塊240傳送至本地?cái)?shù)據(jù)線LDB和本地?cái)?shù)據(jù)線杠LDBB。
數(shù)據(jù)輸出塊240用以將由感測(cè)放大塊210放大的數(shù)據(jù)遞送至本地?cái)?shù)據(jù)線LDB和本地?cái)?shù)據(jù)線杠LDBB中，或經(jīng)由本地?cái)?shù)據(jù)線LDB和本地?cái)?shù)據(jù)線杠LDBB將所輸入之?dāng)?shù)據(jù)遞送至感測(cè)放大塊210中。
詳細(xì)來(lái)說(shuō)，數(shù)據(jù)輸出塊240包括第一和第二MOS晶體管TO1和TO2。第一MOS晶體管TO1耦合在位線BL和本地?cái)?shù)據(jù)線LDB之間，用以響應(yīng)于根據(jù)所輸入之列地址的列控制信號(hào)YI將感測(cè)放大器210所放大之?dāng)?shù)據(jù)遞送至本地?cái)?shù)據(jù)線LDB中，或經(jīng)由本地?cái)?shù)據(jù)線LDB將所輸入之?dāng)?shù)據(jù)遞送至感測(cè)放大塊210中。此外，第二MOS晶體管TO2耦合在位線杠/BL和本地?cái)?shù)據(jù)線杠LDBB之間，用以響應(yīng)于列控制信號(hào)YI將由感測(cè)放大器210放大之?dāng)?shù)據(jù)遞送至本地?cái)?shù)據(jù)線杠LDBB中，或經(jīng)由本地?cái)?shù)據(jù)線杠LDBB將所輸入之?dāng)?shù)據(jù)遞送至感測(cè)放大塊210中。
輔助感測(cè)放大器260a包括第三MOS晶體管TB1，其一端連接至位線BL，而其另一端連接至地GND；以及第二MOS晶體管TB2，其一端連接至位線杠/BL，而其另一端連接至地GND。在此，第三MOS晶體管TB1的柵耦合至第四MOS晶體管TB2的一端，而第四MOS晶體管TB2的柵耦合至第三MOS晶體管TB1的一端。
第9至11圖為波形圖，示出第7圖所示之半導(dǎo)體存儲(chǔ)器裝置的操作。
參照第7至11圖，以下將描述根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置的操作。
如上所述，讀取操作可被分為四個(gè)步驟預(yù)充電步驟t0、讀取步驟t1、感測(cè)步驟t2和t3、以及恢復(fù)步驟t4。同樣，寫(xiě)入操作與讀取操作很相似。然而，寫(xiě)入操作包括寫(xiě)入步驟而非讀取操作中的讀取步驟，且更詳細(xì)來(lái)說(shuō)，在感測(cè)步驟期間，不是不輸出經(jīng)感測(cè)及放大之?dāng)?shù)據(jù)，而是將來(lái)自外部電路的所輸入之?dāng)?shù)據(jù)鎖存于感測(cè)放大器中。另外，所述感測(cè)步驟包括第一感測(cè)步驟t2和第二感測(cè)步驟t3。數(shù)據(jù)輸出塊240在第二感測(cè)步驟t3期間被激勵(lì)，這是因?yàn)樵诘谝桓袦y(cè)步驟t2期間，經(jīng)放大之?dāng)?shù)據(jù)不穩(wěn)定。
在下文中，假設(shè)耦合至位線BL之第一單元陣列300a中所包含之單元的電容器被充電，亦即存儲(chǔ)高邏輯數(shù)據(jù)″1″。
特別地，根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置中的位線BL和位線杠/BL被預(yù)充電為地GND。此外，參照第7圖，該半導(dǎo)體存儲(chǔ)器裝置具有一開(kāi)式(open)位線結(jié)構(gòu)。
在預(yù)充電步驟t0，位線BL和位線杠/BL被預(yù)充電為地GND，而非通常為1/2核心電壓的位線預(yù)充電電壓VBLP，即1/2Vcore＝VBLP。此時(shí)，所有字線被去激勵(lì)。換句話說(shuō)，若在預(yù)充電步驟t0期間，激勵(lì)為邏輯高電平的預(yù)充電信號(hào)BLEQ被保持，則位線BL和位線杠/BL被預(yù)充電為地GND。
在讀取步驟t1，讀取命令被輸入并執(zhí)行，然后對(duì)應(yīng)于所輸入之地址的字線WL由供應(yīng)電壓VDD或高電壓VPP激勵(lì)，直到恢復(fù)步驟為止。
在此，為了激勵(lì)字線，通常使用高電壓VPP，這是因?yàn)橐蠊?yīng)電壓VDD變低而半導(dǎo)體存儲(chǔ)器裝置的操作速度變快。
若字線WL被激勵(lì)，則對(duì)應(yīng)于該字線之單元的MOS晶體管被導(dǎo)通；并且存儲(chǔ)在包含于第一單元陣列300a中之單元之電容器中的數(shù)據(jù)被遞送至位線BL中。此時(shí)，輸入至預(yù)充電塊220的預(yù)充電信號(hào)BLEQ被去激勵(lì)。
同時(shí)，當(dāng)?shù)谝粏卧嚵?00a輸出所存儲(chǔ)之?dāng)?shù)據(jù)至位線BL時(shí)，響應(yīng)于第二基準(zhǔn)控制信號(hào)REF SEL2，耦合至位線杠/BL的第二基準(zhǔn)單元塊400b輸出基準(zhǔn)信號(hào)至位線杠/BL，該基準(zhǔn)信號(hào)具有存儲(chǔ)于所述單元之電容器中之?dāng)?shù)據(jù)的1/2電壓電平。
否則，當(dāng)?shù)诙卧嚵?00b輸出所存儲(chǔ)之?dāng)?shù)據(jù)至位線杠/BL時(shí)，響應(yīng)于第一基準(zhǔn)控制信號(hào)REF SEL1，耦合至位線BL的第一基準(zhǔn)單元塊400a輸出基準(zhǔn)信號(hào)至位線BL中，該基準(zhǔn)信號(hào)具有存儲(chǔ)在包含于第二單元陣列300b中之單元的電容器中之?dāng)?shù)據(jù)的1/2電壓電平。
參照第9圖，在讀取步驟中，應(yīng)理解位線BL和位線杠/BL之每個(gè)電壓電平被增加每個(gè)預(yù)定電壓電平，例如大約兩倍的電壓電平。
接著，在感測(cè)步驟的感測(cè)步驟t2和t3中，第一功率供應(yīng)信號(hào)SAP被供以高電壓VPP，而第二功率供應(yīng)信號(hào)SAN被供以低電壓VBB。
在第一感測(cè)步驟t2中，感測(cè)放大器210可通過(guò)使用第一和第二功率供應(yīng)信號(hào)SAP和SAN來(lái)放大位線BL和位線杠/BL之間的電壓差，即電位差。此時(shí)，位線BL和位線杠/BL之間之相對(duì)高側(cè)被放大至高電壓VPP；而位線BL和位線杠/BL之間之另一側(cè)，即相對(duì)低側(cè)被放大至地GND。之后，經(jīng)放大之電壓差被鎖存于感測(cè)放大器210中。特別地，該感測(cè)放大器放大電壓差可以比常規(guī)感測(cè)放大器快，這是因?yàn)槭褂酶唠妷篤PP及低電壓VBB而非供應(yīng)電壓VDD及地GND。
此處，位線BL之電壓電平高于位線杠/BL之電壓電平。亦即，在位線BL及位線杠/BL經(jīng)過(guò)放大后，位線BL保持高電壓VPP之電壓電平。然而，即使位線杠/BL可暫時(shí)放大至低電壓VBB，位線杠/BL仍保持地GND之電壓電平，這是因?yàn)榈诙B接塊230b被去激勵(lì)，即關(guān)斷。就是說(shuō)，由于位線杠/BL預(yù)充電為具有比低電壓VBB高之電壓電平的地GND，感測(cè)放大器210中之位線杠/BL不被放大至低電壓VBB。結(jié)果，第一單元陣列300a中之位線BL之電壓電平可保持為地GND。
在此，所述第一和該第二連接控制塊用以防止低電壓VBB被遞送至第二單元陣列300b中的位線杠/BL中。
此外，由于第二單元陣列300b中的位線BL所產(chǎn)生之寄生電容相對(duì)較大，流經(jīng)包括在第二連接塊230b中之晶體管之電流量是小的。因此，在感測(cè)步驟t2及t3以及恢復(fù)步驟t4期間，第二單元陣列300b中之位線杠/BL之電壓電平保持為地GND。
同樣，在位線BL放大至低電壓VBB的情況中，第一連接塊230a被去激勵(lì)，以防止低電壓VBB遞送到第一單元陣列300a中之位線BL中。
若低電壓VBB遞送至第一或第二單元陣列300a或300b中之位線BL或位線杠/BL中，則從第一或第二單元陣列300a或300b感測(cè)的數(shù)據(jù)被破壞，亦即加載于位線BL或位線杠/BL中的電荷被放電。因此，防止的是低電壓VBB經(jīng)由第一或第二連接塊230a或230b傳送至第一或第二單元陣列300a或300b。
亦即，低電壓VBB被用以增加感測(cè)放大器210之操作速度但被禁止傳送至第一及第二單元陣列300a及300b。
在此，如上所述，提供輔助感測(cè)放大器260a以穩(wěn)定地將位線BL或位線杠/BL維持為地電壓電平。
換言之，在感測(cè)步驟期間，輔助感測(cè)放大器260a檢測(cè)位線BL和位線杠/BL之間的電壓差，然后控制位線BL和位線杠/BL中具有低于另一個(gè)之電壓電平的一個(gè)，以停留在地電壓電平。
在耦合感測(cè)放大器之位線杠SA/BL被放大至低電壓VBB的情況中，第二單元陣列300b中的位線杠/BL變成地電壓電平。此時(shí)，為了穩(wěn)定地將位線杠/BL維持為地電壓電平，若位線杠/BL的電壓電平低于地GND，則輔助感測(cè)放大器260a增加位線杠/BL的電壓電平，或者若位線杠/BL的電壓電平高于地GND，則輔助感測(cè)放大器260a降低位線杠/BL的電壓電平。
如上所述，第三和第四MOS晶體管TB1和TB2之每一端耦合至地GND，以供應(yīng)地GND至位線BL和位線杠/BL之一。
第10圖為一波形圖，示出當(dāng)所述半導(dǎo)體存儲(chǔ)器裝置執(zhí)行讀取操作時(shí)，輔助感測(cè)放大器260a之上述操作。如所示，位線杠/BL由輔助感測(cè)放大器260a迅速改變?yōu)榈谿ND，并穩(wěn)定地維持為地GND。
第11圖為另一個(gè)波形圖，示出當(dāng)所述半導(dǎo)體存儲(chǔ)器裝置執(zhí)行寫(xiě)入操作時(shí)，輔助感測(cè)放大器260a之上述操作。如所示，位線BL由輔助感測(cè)放大器260a迅速改變?yōu)榈谿ND，并穩(wěn)定地維持為地GND。
具體而言，在第11圖中示出根據(jù)輸入以被寫(xiě)入之?dāng)?shù)據(jù)的邏輯電平，耦合感測(cè)放大器之位線SA BL被放大至高電壓電平，而耦合感測(cè)放大器之位線杠SA/BL被放大至低電壓電平，然后位線BL被放大至低電壓電平，而位線杠/BL被放大至高電壓電平。此時(shí)，如所示，位線BL由輔助感測(cè)放大器260a改變至地GND，并穩(wěn)定地維持為地GND。
在第一感測(cè)步驟t2之后的第二感測(cè)步驟t3期間，感測(cè)放大器210連續(xù)接收第一及第二電源信號(hào)SAP及SAN，而后，位線BL之電壓電平被穩(wěn)定為高電壓VPP。另外，根據(jù)所輸入列地址之I/O控制信號(hào)Yi被激勵(lì)為邏輯高電平。響應(yīng)于所激勵(lì)之I/O控制信號(hào)Yi，數(shù)據(jù)輸出塊240將加載于位線BL及位線杠/BL之每個(gè)電壓電平，即數(shù)據(jù)遞送至本地?cái)?shù)據(jù)線LDB以及本地?cái)?shù)據(jù)線杠LDBB中。
此處，當(dāng)任何數(shù)據(jù)不被遞送時(shí)，本地?cái)?shù)據(jù)線LDB及本地?cái)?shù)據(jù)線杠LDBB以1/2核心電壓Vcore來(lái)預(yù)充電。然后，當(dāng)數(shù)據(jù)遞送至本地?cái)?shù)據(jù)線LDB及本地?cái)?shù)據(jù)線杠LDBB中時(shí)，本地?cái)?shù)據(jù)線杠LDBB之電壓電平暫時(shí)減小至地GND，這是因?yàn)槲痪€杠之電壓電平是地GND。
最后，在恢復(fù)步驟t4，用以將位線BL提升預(yù)定電壓電平的在讀取步驟期間從電容器輸出之?dāng)?shù)據(jù)被恢復(fù)于原先的電容器中。亦即，所述電容器被再充電。在恢復(fù)步驟t4之后，對(duì)應(yīng)于所述電容器之字線WL被去激勵(lì)。
在恢復(fù)步驟之后，地GND被供應(yīng)給感測(cè)放大器210作為第一及第二電源信號(hào)SAP及SAN。
在常規(guī)半導(dǎo)體存儲(chǔ)器裝置中，因?yàn)楫?dāng)任何數(shù)據(jù)經(jīng)由本地?cái)?shù)據(jù)線LDB及本地?cái)?shù)據(jù)線杠LDBB傳送時(shí)，本地?cái)?shù)據(jù)線LDB及本地?cái)?shù)據(jù)線杠LDBB被預(yù)充電為供應(yīng)電壓VDD或1/2供應(yīng)電壓1/2VDD，故由感測(cè)放大器210放大至地GND之位線杠/BL之電壓電平由數(shù)據(jù)輸出塊240增加至一預(yù)定電平。
因此，為了將位線杠/BL之預(yù)定電平恢復(fù)至地GND，常規(guī)半導(dǎo)體存儲(chǔ)器裝置具有足夠的時(shí)間用于恢復(fù)步驟。否則，在恢復(fù)步驟，錯(cuò)誤數(shù)據(jù)可被恢復(fù)于第一或第二單元陣列300a或300b之原先單元中。舉例而言，當(dāng)原先數(shù)據(jù)為″0″時(shí)，恢復(fù)數(shù)據(jù)可變?yōu)椤?″。因此，在常規(guī)半導(dǎo)體存儲(chǔ)器裝置中，花費(fèi)足夠的時(shí)間，即相對(duì)長(zhǎng)之時(shí)間來(lái)執(zhí)行恢復(fù)步驟t4。
然而，在本發(fā)明中，感測(cè)放大器210中之位線杠/BL被放大至低電壓VBB，其具有比地GND低之電壓電平。因此，由于該低電壓VBB，若供應(yīng)電壓VDD或半供應(yīng)電壓，即1/2VDD，被供應(yīng)給感測(cè)放大器210中之位線杠/BL，則位線杠/BL之電壓電平幾乎不增加。
因此，在根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置中，恢復(fù)步驟t4之時(shí)段可予以減小。
接著，半導(dǎo)體存儲(chǔ)器裝置再次執(zhí)行預(yù)充電步驟t5。另外，預(yù)充電信號(hào)BLEQ被激勵(lì)并輸入至預(yù)充電塊220。此時(shí)，感測(cè)放大器210耦合至兩個(gè)相鄰單元陣列，即300a及300b。結(jié)果，位線BL和位線杠/BL被預(yù)充電為地GND。
以下假設(shè)耦合于位線BL之第一單元陣列300a中所包括之單元之電容器被充電，亦即存儲(chǔ)邏輯低數(shù)據(jù)″0″。
同樣，在預(yù)充電步驟t0，位線BL與位線杠/BL被預(yù)充電為地GND。
在讀取步驟t1，讀取命令被輸入并加以執(zhí)行，然后對(duì)應(yīng)于所輸入地址之字線WL由供應(yīng)電壓VDD或高電壓VPP激勵(lì)，直到恢復(fù)步驟為止。
若字線WL被激勵(lì)，則對(duì)應(yīng)于該字線之單元之MOS晶體管導(dǎo)通；且包括在第一單元陣列300a中的單元之電容器中所存儲(chǔ)之?dāng)?shù)據(jù)被遞送至位線BL中。此時(shí)，輸入到預(yù)充電塊220之預(yù)充電信號(hào)BLEQ被去激勵(lì)。然而，由于所述數(shù)據(jù)是邏輯低電平″0″，故位線BL之電壓電平不改變，亦即維持為地GND。
同時(shí)，當(dāng)?shù)谝粏卧嚵?00a輸出所存儲(chǔ)之?dāng)?shù)據(jù)至位線BL時(shí)，響應(yīng)于第二基準(zhǔn)控制信號(hào)REF_SEL2，耦合于位線杠/BL之第二基準(zhǔn)單元塊400b輸出基準(zhǔn)信號(hào)至位線杠/BL，該基準(zhǔn)信號(hào)具有存儲(chǔ)于所述單元之電容器中之?dāng)?shù)據(jù)的1/2電壓電平。
接下來(lái)，在所述感測(cè)步驟之第一感測(cè)步驟t2，第一電源信號(hào)SAP被供以高電壓VPP，且第二電源信號(hào)SAN被供以低電壓VBB。然后，感測(cè)放大器210可通過(guò)使用第一及第二電源信號(hào)SAP及SAN，即高電壓VPP及低電壓VBB，來(lái)放大位線BL與位線杠/BL之間的電壓差，即電位差。此時(shí)，位線BL與位線杠/BL之間之相對(duì)高側(cè)被放大至高電壓VPP；而位線BL與位線杠/BL之間的另一側(cè)，即相對(duì)低側(cè)，被放大至地GND。
此處，第一及第二連接塊用以防止低電壓VBB遞送至第一單元陣列300a中之位線BL中。結(jié)果，位線BL可保持電壓電平為地GND，這是因?yàn)榈谝贿B接控制塊230a被去激勵(lì)，即關(guān)斷。
由于用以感測(cè)及放大邏輯低數(shù)據(jù)，即″0″之其它步驟與邏輯高數(shù)據(jù)，即″1″的相同，對(duì)這些步驟的描述將予以省略。
繼續(xù)描述根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置之寫(xiě)入操作。寫(xiě)入操作接收來(lái)自外部電路之寫(xiě)入命令、地址及數(shù)據(jù)。接著，所述數(shù)據(jù)被輸入到本地?cái)?shù)據(jù)線LDB及本地?cái)?shù)據(jù)線杠LDBB。在感測(cè)步驟中，感測(cè)放大器210之經(jīng)感測(cè)及放大的數(shù)據(jù)不被輸出，而是來(lái)自外部電路的所輸入數(shù)據(jù)被鎖存于感測(cè)放大器210中。此處，感測(cè)步驟亦包含使用高電壓VPP及低電壓VBB以增加感測(cè)放大器210之操作速度之第一及第二感測(cè)步驟t2及t3。接著，在第二感測(cè)步驟t3，響應(yīng)于列控制信號(hào)YI，所輸入的數(shù)據(jù)經(jīng)由數(shù)據(jù)輸出塊240傳送并且鎖存于感測(cè)放大器210中。
接下來(lái)在恢復(fù)步驟t4，在感測(cè)步驟期間被鎖存于感測(cè)放大器210中之?dāng)?shù)據(jù)被存儲(chǔ)在對(duì)應(yīng)于所輸入地址的電容器中。
如上所述，在讀取操作及寫(xiě)入操作中，位線BL及位線杠/BL被預(yù)充電為地GND，且感測(cè)放大器210使用高電壓VPP及低電壓VBB來(lái)感測(cè)并放大存儲(chǔ)于單元中之?dāng)?shù)據(jù)，或鎖存本地?cái)?shù)據(jù)線及本地?cái)?shù)據(jù)線對(duì)之所輸入的數(shù)據(jù)。
結(jié)果，即由于感測(cè)放大器210被供以高電壓VPP，根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置之操作速度被增加，即被改善。另外，提升位線BL或位線杠/BL之電壓電平至預(yù)定電壓電平可能是困難的，這是因?yàn)槲痪€BL及位線杠/BL被預(yù)充電為地GND；然而，感測(cè)放大器210可通過(guò)使用高電壓VPP及低電壓VBB來(lái)有效地放大電壓電平。
根據(jù)如上述之地電平預(yù)充電操作，可預(yù)期有關(guān)依照本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置之優(yōu)點(diǎn)。
首先，所述感測(cè)放大器的操作裕度被大大改善。
若位線和位線杠被預(yù)充電為1/2核心電壓，則所述感測(cè)放大器放大該位線和位線杠之每個(gè)電壓電平至地或核心電壓。舉例來(lái)說(shuō)，若核心電壓約為1.5V，則該感測(cè)放大器將約0.75V，亦即1/2核心電壓，放大至約0V或約1.5V。此處，核心電壓的電壓電平與從外部電路輸入至半導(dǎo)體存儲(chǔ)器裝置的供應(yīng)電壓的電壓電平成比例。
若核心電壓約為5V，將約2.5V增加至約5V或降低至0V并不是困難的操作。然而，若核心電壓約為1.5V或低于1.5V，則響應(yīng)于噪聲或干擾，難以穩(wěn)定地操作感測(cè)放大器。換句話說(shuō)，當(dāng)位線和位線杠被預(yù)充電為約0.75V時(shí)，若在數(shù)據(jù)被加載至該位線和位線杠之一后，在半導(dǎo)體存儲(chǔ)器裝置中出現(xiàn)噪聲，則感測(cè)放大器無(wú)法感測(cè)該位線和位線杠之間的電壓差。因此，在由感測(cè)放大器放大后，所述位線和位線杠之每個(gè)電壓電平可被翻轉(zhuǎn)。
然而，在本發(fā)明中，位線和位線杠被預(yù)充電為地。因此，雖然核心電壓約為1.5V，感測(cè)放大器仍可通過(guò)使用電壓差來(lái)將該位線和位線杠之每個(gè)電壓電平放大至核心電壓Vcore或地，這是因?yàn)闇p小了噪聲的缺點(diǎn)。換言之，在根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置中，在低核心電壓的情況下，亦即當(dāng)輸入至半導(dǎo)體存儲(chǔ)器裝置的供應(yīng)電壓低時(shí)，感測(cè)放大器可穩(wěn)定地感測(cè)及放大數(shù)據(jù)。
再者，在根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置中，防止了產(chǎn)生于字線，亦即每個(gè)單元中的晶體管的柵，與位線之間的泄放電流。當(dāng)位線與位線杠預(yù)充電為地且字線被去激勵(lì)時(shí)，任何電流無(wú)法流動(dòng)，這是因?yàn)樵谖痪€和位線杠之一與被去激勵(lì)之字線之間沒(méi)有電壓差。因此，半導(dǎo)體存儲(chǔ)器裝置之功耗可以減小。
第三，在根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置中，操作速度得以改善，這是因?yàn)殡m然供應(yīng)電壓之電壓電平變低，但感測(cè)放大器通過(guò)使用高電壓VPP及低電壓VBB來(lái)操作。
第四，根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置可減小恢復(fù)步驟t4之時(shí)段。在常規(guī)半導(dǎo)體存儲(chǔ)器裝置中，由于當(dāng)任何數(shù)據(jù)經(jīng)由本地?cái)?shù)據(jù)線LDB與本地?cái)?shù)據(jù)線杠LDBB傳送時(shí)，本地?cái)?shù)據(jù)線LDB及本地?cái)?shù)據(jù)線杠LDBB被預(yù)充電為供應(yīng)電壓VDD或1/2供應(yīng)電壓1/2VDD，故由感測(cè)放大器210放大至地GND的位線杠/BL之電壓電平由供應(yīng)電壓VDD或1/2供應(yīng)電壓1/2VDD增加至預(yù)定電平。然而，在本發(fā)明中，感測(cè)放大器210中之位線杠/BL被放大至低電壓VBB，其具有比地GND低的電壓電平。因此，由于該低電壓VBB，若供應(yīng)電壓VDD或半供應(yīng)電壓，即1/2VDD，被供應(yīng)給感測(cè)放大器210中之位線杠/BL，則該位線杠/BL之電壓電平幾乎不增加。
最后，根據(jù)本發(fā)明，由于如上所述，輔助感測(cè)放大器260a將位線BL或位線杠/BL維持為地GND，故未選擇之單元的數(shù)據(jù)可受到保護(hù)。
第12圖為描述第7圖所示之感測(cè)放大塊200的第二方塊圖。
與第8圖所示之放大塊200相比，輔助感測(cè)放大器260b被不同地配置。亦即，輔助感測(cè)放大器260b包括第五MOS晶體管TB3，其一端連接至地，而其另一端連接至位線BL；以及第六MOS晶體管TB4，其一端連接至地GND，而其另一端連接至位線杠/BL。此處，第五MOS晶體管TB3的柵連接至耦合感測(cè)放大器之位線杠SA_/BL，而第六MOS晶體管TB4的柵連接至耦合感測(cè)放大器之位線SA_BL。輔助感測(cè)放大器260b之操作與第8圖所示之輔助感測(cè)放大器260a的操作相同。
第13圖為一方塊圖，示出根據(jù)本發(fā)明另一個(gè)實(shí)施例之半導(dǎo)體存儲(chǔ)器裝置的核心區(qū)域。
如所示，該半導(dǎo)體存儲(chǔ)器裝置包括第一基準(zhǔn)單元塊400c、第二基準(zhǔn)單元塊400d、第一單元陣列300c、第二單元陣列300d以及一感測(cè)放大塊200’。
在此，每個(gè)單元陣列，例如400c，包括多個(gè)單位單元，每個(gè)用以存儲(chǔ)數(shù)據(jù)并響應(yīng)于所輸入之地址和命令而將該數(shù)據(jù)輸出至位線和位線杠之一；并且感測(cè)放大塊200’用以感測(cè)及放大輸出自每個(gè)單元陣列的數(shù)據(jù)。第一單元陣列300c經(jīng)由多個(gè)位線對(duì)，例如BLn和/BLn，耦合至感測(cè)放大塊200’。第二單元陣列300d經(jīng)由多個(gè)位線對(duì)耦合至感測(cè)放大塊200’。
第一和第二基準(zhǔn)單元塊400c和400d用以經(jīng)由所述多個(gè)位線對(duì)，例如BLn和/BL來(lái)供應(yīng)基準(zhǔn)信號(hào)至感測(cè)放大塊200’。
與第7圖中所示之半導(dǎo)體存儲(chǔ)器裝置相比，第13圖中所示之半導(dǎo)體存儲(chǔ)器裝置的每個(gè)單元陣列經(jīng)由所述多個(gè)位線對(duì)耦合至感測(cè)放大塊200’。此外，兩個(gè)相鄰單位單元之間的位置及連接不同。換言之，參照第7圖，兩個(gè)相鄰之單位單元共同耦合至一個(gè)字線。然而，如第10圖所示，兩個(gè)相鄰之單位單元共同耦合至一個(gè)板線PL，而非一個(gè)字線。
第14圖為詳細(xì)描述第13圖所示之半導(dǎo)體存儲(chǔ)器裝置核心區(qū)域的第一方塊圖。
如所示，感測(cè)放大塊200’包括預(yù)充電塊220’、感測(cè)放大器210’、數(shù)據(jù)輸出塊240’以及輔助感測(cè)放大塊260’。在第13圖中所示之半導(dǎo)體存儲(chǔ)器裝置中，兩個(gè)相鄰之單元陣列，即300c和300d，耦合至一個(gè)感測(cè)放大塊200’。
此外，感測(cè)放大塊200’包括第一連接控制塊250a’和第二連接控制塊250b’，用以經(jīng)由位線BL和位線杠/BL將兩個(gè)相鄰之單元陣列，即300c和300d之一和兩個(gè)基準(zhǔn)單元陣列，即400c和400d之一連接或斷開(kāi)于感測(cè)放大器210’。此處，第一和第二功率供應(yīng)器510和520與第8圖所示相同。
同時(shí)，輔助感測(cè)放大塊260’包括第一輔助感測(cè)放大器260c’和第二輔助感測(cè)放大器260d’，用以在執(zhí)行感測(cè)放大操作時(shí)，將位線BL和位線杠/BL之間之較低電壓電平側(cè)維持為地GND。
第一輔助感測(cè)放大器260c’包括第三NMOS晶體管TB5，其一端耦合至地GND，而其另一端耦合至位線BL；以及第四NMOS晶體管TB6，其一端耦合至地GND，而其另一端耦合至位線杠/BL。此處，第三NMOS晶體管TB5的柵耦合至位線杠/BL，而第四NMOS晶體管TB6的柵耦合至位線BL。
如所示，若包含在第一單元陣列300c中的單位單元經(jīng)由位線BL耦合至感測(cè)放大器210’，亦即存儲(chǔ)于第一單元陣列300c中的數(shù)據(jù)被輸出至感測(cè)放大器210’，則第一基準(zhǔn)單元塊400c經(jīng)由位線杠/BL輸出基準(zhǔn)信號(hào)至感測(cè)放大器210’。否則，若包含在第二單元陣列300d中的單位單元經(jīng)由位線杠/BL耦合至感測(cè)放大器210’，則第二基準(zhǔn)單元塊400d經(jīng)由位線BL輸出基準(zhǔn)信號(hào)至感測(cè)放大器210’。
換句話說(shuō)，在根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置中，當(dāng)?shù)谝粏卧嚵?00c經(jīng)由位線BL和位線杠/BL之一輸出數(shù)據(jù)至感測(cè)放大器210’時(shí)，第一基準(zhǔn)單元塊400c供應(yīng)基準(zhǔn)信號(hào)至位線BL和位線杠/BL的另一個(gè)。此時(shí)，在讀取步驟t1期間，響應(yīng)于第一連接控制信號(hào)BISH，第一連接控制塊250a’被激勵(lì)，即所有晶體管，例如TBH1被導(dǎo)通。另外，在讀取步驟t1之后的感測(cè)步驟t2和t3期間，第一連接控制塊250a’被去激勵(lì)，以防止數(shù)據(jù)被破壞。此外，第一輔助感測(cè)放大器260c’穩(wěn)定地將位線BL和位線杠/BL之一維持為地GND。
同樣，當(dāng)?shù)诙卧嚵?00d經(jīng)由位線BL和位線杠/BL輸出數(shù)據(jù)至感測(cè)放大器210時(shí)，第二基準(zhǔn)單元塊400d供應(yīng)基準(zhǔn)信號(hào)至位線BL和位線杠/BL的另一個(gè)。此時(shí)，在讀取步驟t1期間，響應(yīng)于第二連接控制信號(hào)BISL，第二連接控制塊250b’被激勵(lì)，亦即所有晶體管，例如TBL1被導(dǎo)通。
感測(cè)放大器210’接收高電壓VPP來(lái)作為第一功率供應(yīng)信號(hào)SAP并接收地GND來(lái)作為第二功率供應(yīng)信號(hào)SAN，用于放大位線BL與位線杠/BL之間的電位差。當(dāng)感測(cè)放大器210’不被激勵(lì)時(shí)，在由預(yù)充電信號(hào)BLEQ使能時(shí)，預(yù)充電塊220’用于將位線BL和位線杠/BL預(yù)充電為地GND。
最后，數(shù)據(jù)輸出塊240’根據(jù)所輸入之列地址來(lái)將感測(cè)放大器210’所放大之?dāng)?shù)據(jù)輸出至本地?cái)?shù)據(jù)線對(duì)，亦即LDB和LDBB。
在此，預(yù)充電塊220’用以將位線BL和位線杠/BL預(yù)充電為地GND；而感測(cè)放大塊210’通過(guò)使用高電壓VPP和低電壓VBB來(lái)感測(cè)及放大數(shù)據(jù)，所述高電壓VPP具有高于功率供應(yīng)電壓VDD的電壓電平，并且所述低電壓VBB具有低于地GND的電壓電平。換言之，高電壓VPP和低電壓VBB分別作為第一和第二功率供應(yīng)信號(hào)SAP和SAN被輸入。
預(yù)充電塊220’包括第一和第二晶體管TP1’和TP2’。第一晶體管TP1’接收預(yù)充電信號(hào)BLEQ，并響應(yīng)于該預(yù)充電信號(hào)BLEQ而將地GND供應(yīng)至位線BL以作為預(yù)充電電壓。此外，第二晶體管TP2’用以接收預(yù)充電信號(hào)BLEQ，并響應(yīng)于該預(yù)充電信號(hào)BLEQ而將地GND供應(yīng)至位線杠/BL以作為預(yù)充電電壓。
感測(cè)放大塊210’包括第一和第二PMOS晶體管TS1’和TS2’以及第一和第二NMOS晶體管TS3’和TS4’。
第一PMOS晶體管TS1’具有柵、漏和源，所述柵耦合至位線杠/BL，所述源用以接收核心電壓Vcore和高電壓VPP之一作為功率供應(yīng)信號(hào)SAP，而所述漏耦合至位線BL。并且第二PMOS晶體管TS2’具有柵、漏和源，所述柵耦合至位線/BL，所述源用以接收核心電壓Vcore和高電壓VPP之一作為功率供應(yīng)信號(hào)SAP，而所述漏耦合至位線杠/BL。
第一NMOS晶體管TS3’具有柵、漏和源，所述柵耦合至位線杠/BL，所述源用以接收地GND，而所述漏耦合至位線BL；并且第二NMOS晶體管TS4’具有柵、漏和源，所述柵耦合至位線BL，所述源用以接收地GND，而所述漏耦合至位線杠/BL。
數(shù)據(jù)在由感測(cè)放大器210’放大后經(jīng)由數(shù)據(jù)輸出塊240’傳送至本地?cái)?shù)據(jù)線LDB和本地?cái)?shù)據(jù)線杠LDBB。
數(shù)據(jù)輸出塊240’用以將感測(cè)放大塊210’所放大的數(shù)據(jù)遞送至本地?cái)?shù)據(jù)線LDB和本地?cái)?shù)據(jù)線杠LDBB中，或經(jīng)由本地?cái)?shù)據(jù)線LDB和本地?cái)?shù)據(jù)線杠LDBB將所輸入之?dāng)?shù)據(jù)遞送至感測(cè)放大塊210’中。
詳細(xì)來(lái)說(shuō)，數(shù)據(jù)輸出塊240’包括第一和第二MOS晶體管TO1’和TO2’。第一MOS晶體管TO1’耦合在位線BL和數(shù)據(jù)線LDB之間，用以將加載于位線BL中并由感測(cè)放大器210’放大之?dāng)?shù)據(jù)遞送至本地?cái)?shù)據(jù)線LDB中。此外，第二MOS晶體管TO2’耦合在位線杠/BL和本地?cái)?shù)據(jù)線杠LDBB之間，用以將加載于位線杠/BL中并由感測(cè)放大器210’放大之?dāng)?shù)據(jù)遞送至本地?cái)?shù)據(jù)線杠LDBB中。
第15圖為一波形圖，示出第14圖所示之半導(dǎo)體存儲(chǔ)器裝置之操作。
如所示，該半導(dǎo)體存儲(chǔ)器裝置之操作很類(lèi)似于上述第9圖所示之操作。然而，由于該半導(dǎo)體存儲(chǔ)器裝置具有一折迭結(jié)構(gòu)(folded structure)，故存在第一和第二連接控制信號(hào)BISH和BISL，以將第一和第二單元陣列，即300c和300d之一連接或斷開(kāi)于感測(cè)放大器210’。
參照第15圖，在讀取步驟t1、感測(cè)步驟t2和t3以及恢復(fù)步驟t4期間，第一連接信號(hào)BISH被激勵(lì)，而第二連接信號(hào)BISL被去激勵(lì)。換句話說(shuō)，這意味著第一單元陣列300c和第一基準(zhǔn)單元塊400c耦合至感測(cè)放大器210’，而第二單元陣列300d和第二基準(zhǔn)單元塊400d未耦合至感測(cè)放大器210’。
否則，若第一連接信號(hào)BISH被去激勵(lì)，而第二連接信號(hào)BISL被激勵(lì)，則第二單元陣列300d和第二基準(zhǔn)單元塊400d耦合至感測(cè)放大器210’。
同時(shí)，輔助感測(cè)放大塊260’用以穩(wěn)定地將位線BL和位線杠/BL之一維持為地GND。
第16圖為詳細(xì)描述第13圖所示之半導(dǎo)體存儲(chǔ)器裝置核心區(qū)域的第二方塊圖。
與第14圖中所示之核心區(qū)域相比，包含第一輔助感測(cè)放大器260e和第二輔助感測(cè)放大器的輔助感測(cè)放大塊260’被不同地連接于該核心區(qū)域中。
換言之，第一輔助感測(cè)放大器260e’包括第五NMOS晶體管TB9，其一端耦合至地GND，而其另一端耦合至位線BL；以及第六NMOS晶體管TB10，其一端耦合至地GND，而其另一端耦合至位線杠/BL。在此，第五NMOS晶體管TB9的柵耦合至耦合感測(cè)放大器之位線杠SA_/BL，而第六NMOS晶體管TB10的柵耦合至耦合感測(cè)放大器之位線SA_BL。
同樣，第二輔助感測(cè)放大器260f’包括第七NMOS晶體管TB11，其一端耦合至地GND，而其另一端耦合至位線BL；以及第八NMOS晶體管TB12，其一端耦合至地GND，而其另一端耦合至位線杠/BL。在此，第七NMOS晶體管TB11的柵耦合至耦合感測(cè)放大器之位線杠SA_/BL，而第八NMOS晶體管TB12的柵耦合至耦合感測(cè)放大器之位線SA_BL。
第一和第二輔助感測(cè)放大器260e’和260f’之操作與第14圖所示之第一和第二輔助感測(cè)放大器260c’和260d’的操作相同。
在本發(fā)明中，半導(dǎo)體存儲(chǔ)器裝置在低功率條件下，例如1.5V以下，以快速度被操作并防止了泄放電流產(chǎn)生以由此減小功耗。
另外，與位線及位線杠被預(yù)充電為1/2核心電壓的情形相比，感測(cè)放大器的操作裕度可被大大改善，即穩(wěn)定地操作于噪聲下。
在根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置中，泄放電流被消除，這是因?yàn)槲痪€和位線杠之一與被去激勵(lì)的字線之間沒(méi)有電壓差。因此，半導(dǎo)體存儲(chǔ)器裝置可減少功耗及電流消耗。
此外，感測(cè)放大器之操作速度變快，這是因?yàn)殡m然供應(yīng)電壓之電壓電平變低，但感測(cè)放大器通過(guò)使用具有比核心電壓Vcore高的電壓電平的高電壓VPP來(lái)操作。
另外，根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置可減小恢復(fù)步驟之時(shí)段。結(jié)果，在根據(jù)本發(fā)明之半導(dǎo)體存儲(chǔ)器裝置中，響應(yīng)于所輸入的命令，例如讀取或?qū)懭朊畹牟僮髦芷诳勺兌獭Ｔ诔Ｒ?guī)半導(dǎo)體存儲(chǔ)器裝置中，由于當(dāng)任何數(shù)據(jù)經(jīng)由本地?cái)?shù)據(jù)線LDB及本地?cái)?shù)據(jù)線杠LDBB傳送時(shí)，本地?cái)?shù)據(jù)線LDB與本地?cái)?shù)據(jù)線杠LDBB被預(yù)充電為供應(yīng)電壓VDD或1/2供應(yīng)電壓1/2VDD，故由感測(cè)放大器210放大至地GND的位線杠/BL之電壓電平由供應(yīng)電壓VDD或1/2供應(yīng)電壓1/2VDD增加至預(yù)定電平。然而，在本發(fā)明中，感測(cè)放大器210中之位線杠/BL被放大至低電壓VBB，其具有比地GND低的電壓電平。因此，由于該低電壓VBB，若供應(yīng)電壓VDD或半供應(yīng)電壓，即1/2VDD，被供應(yīng)給感測(cè)放大器210中之位線杠/BL，則該位線杠/BL之電壓電平幾乎不增加。
本申請(qǐng)包含有關(guān)2004年10月30日向韓國(guó)專(zhuān)利局所提交之韓國(guó)專(zhuān)利申請(qǐng)第2004-87651號(hào)的主題，其全部?jī)?nèi)容在此引入作為參考。
雖然已針對(duì)特定實(shí)施例描述了本發(fā)明，但是對(duì)本領(lǐng)域的技術(shù)人員將顯而易見(jiàn)的是，可在被限定于以下權(quán)利要求的本發(fā)明之精神及范圍內(nèi)進(jìn)行各種改變及修改。
主要符號(hào)說(shuō)明10基板11裝置隔離層12a 源區(qū)12b 漏區(qū)13柵電極14-16 電容器17位線18，19絕緣層20行地址譯碼器30列地址譯碼器40數(shù)據(jù)輸入/輸出塊100 單元區(qū)域110 第一單元陣列130 第二單元陣列150 第一感測(cè)放大塊170 第二感測(cè)放大塊180 第三單元陣列151 第一連接塊152 感測(cè)放大器塊153 第二連接塊200a 第一感測(cè)放大塊200b 第二感測(cè)放大塊210 感測(cè)放大器220 預(yù)充電塊230 子感測(cè)放大器240 數(shù)據(jù)輸出塊
250a 第一連接塊250b 第二連接塊300a 第一單元陣列300b 第二單元陣列400a 第一基準(zhǔn)單元塊400b 第二基準(zhǔn)單元塊400c 第三基準(zhǔn)單元塊400d 第四基準(zhǔn)單元塊510 第一功率供應(yīng)器520 第二功率供應(yīng)器BL位線/BL 位線杠BLn 第一位線BLn+1 第二位線/BLn 第一位線杠/BLn+1第二位線杠Cap 電容器LDB 本地?cái)?shù)據(jù)線LDBB 本地?cái)?shù)據(jù)線杠M0第一MOS晶體管PL板線SA_BL 感測(cè)放大位線SA_/BL感測(cè)放大位線杠TC1 晶體管TO1 第一MOS晶體管TO2 第二MOS晶體管TS1 第一PMOS晶體管
TS2 第二PMOS晶體管TS3，TSB1第一NMOS晶體管TS4，TSB2第二NMOS晶體管WLn，WL0 字線。
權(quán)利要求
1.一種包含于半導(dǎo)體存儲(chǔ)器裝置中之設(shè)備，用以對(duì)位線和位線杠預(yù)充電，并感測(cè)及放大遞送至該位線和位線杠之一的數(shù)據(jù)，包含預(yù)充電裝置，用以將所述位線和位線杠預(yù)充電為地；感測(cè)放大裝置，用以通過(guò)使用一低電壓和一高電壓來(lái)感測(cè)及放大所述數(shù)據(jù)，所述低電壓具有低于地的電壓電平，并且所述高電壓具有高于供應(yīng)電壓的電壓電平；以及輔助感測(cè)放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個(gè)電壓電平。
2.如權(quán)利要求第1項(xiàng)之設(shè)備，其中當(dāng)所述數(shù)據(jù)由所述感測(cè)放大裝置感測(cè)及放大時(shí)，所述輔助感測(cè)放大裝置將所述位線和位線杠之間之較低電壓側(cè)增加或降低至地。
3.如權(quán)利要求第2項(xiàng)之設(shè)備，其中所述輔助感測(cè)放大裝置包括第一開(kāi)關(guān)，其耦合至地和所述位線，用以將地連接至該位線；以及第二開(kāi)關(guān)，其耦合至地和所述位線杠，用以將地連接至該位線杠。
4.如權(quán)利要求第3項(xiàng)之設(shè)備，其中所述第一開(kāi)關(guān)為第一MOS晶體管，其一端耦合至地，而所述第二開(kāi)關(guān)為第二MOS晶體管，其一端耦合至地，其中所述第一MOS晶體管之柵和所述第二MOS晶體管之另一端共同耦合至所述位線杠，而所述第二MOS晶體管之柵和所述第一MOS晶體管之另一端共同耦合至所述位線。
5.如權(quán)利要求第4項(xiàng)之設(shè)備，其中所述供應(yīng)電壓和地于所述半導(dǎo)體存儲(chǔ)器裝置之外輸入。
6.如權(quán)利要求第5項(xiàng)之設(shè)備，進(jìn)一步包含內(nèi)部電壓產(chǎn)生器，用以接收所述供應(yīng)電壓和地，以由此產(chǎn)生所述低電壓和高電壓。
7.如權(quán)利要求第6項(xiàng)之設(shè)備，進(jìn)一步包含第一電壓供應(yīng)塊，用以響應(yīng)于第一功率控制信號(hào)和第二功率控制信號(hào)來(lái)供應(yīng)所述低電壓和地之一至所述感測(cè)放大裝置；以及第二電壓供應(yīng)塊，用以響應(yīng)于第三功率控制信號(hào)和所述第二功率控制信號(hào)來(lái)供應(yīng)所述高電壓和地之一至所述感測(cè)放大裝置。
8.如權(quán)利要求第7項(xiàng)之設(shè)備，其中所述第一電壓供應(yīng)塊包括第三MOS晶體管，用以響應(yīng)于所述第一功率控制信號(hào)來(lái)將所述高電壓輸出至所述感測(cè)放大裝置；以及第四MOS晶體管，用以響應(yīng)于所述第二功率控制信號(hào)來(lái)將所述地輸出至所述感測(cè)放大裝置。
9.如權(quán)利要求第8項(xiàng)之設(shè)備，其中所述第二電壓供應(yīng)塊包括第五MOS晶體管，用以響應(yīng)于所述第三功率控制信號(hào)來(lái)將所述低電壓輸出至所述感測(cè)放大裝置；以及第六MOS晶體管，用以響應(yīng)于所述第二功率控制信號(hào)來(lái)將所述地輸出至所述感測(cè)放大裝置。
10.如權(quán)利要求第1項(xiàng)之設(shè)備，進(jìn)一步包含至少一個(gè)單元陣列，用以響應(yīng)于所輸入之地址和命令來(lái)將所存儲(chǔ)之?dāng)?shù)據(jù)輸出至所述位線和位線杠之一；以及至少一個(gè)基準(zhǔn)單元陣列，用以將基準(zhǔn)信號(hào)輸出至所述位線和位線杠的另一個(gè)。
11.如權(quán)利要求第10項(xiàng)之設(shè)備，其中一個(gè)單元陣列經(jīng)由多個(gè)位線分別耦合至所述感測(cè)放大裝置，而另一個(gè)單元陣列經(jīng)由多個(gè)位線杠耦合至所述感測(cè)放大裝置。
12.如權(quán)利要求第10項(xiàng)之設(shè)備，其中一個(gè)單元陣列經(jīng)由多個(gè)位線和多個(gè)位線杠耦合至所述感測(cè)放大裝置，而另一個(gè)單元陣列不被耦合至所述感測(cè)放大裝置。
13.如權(quán)利要求第10項(xiàng)之設(shè)備，進(jìn)一步包含位于所述預(yù)充電裝置和所述感測(cè)放大裝置之間的第一連接塊，用以將加載于所述位線或位線杠中的數(shù)據(jù)遞送至所述感測(cè)放大裝置中，并防止所述低電壓被遞送至分別耦合于所述單元陣列的位線和位線杠中。
14.如權(quán)利要求第13項(xiàng)之設(shè)備，其中所述預(yù)充電裝置包括第一MOS晶體管，用以接收預(yù)充電信號(hào)，并響應(yīng)于該預(yù)充電信號(hào)而將所述地供應(yīng)至所述位線以作為預(yù)充電電壓；以及第二MOS晶體管，用以接收所述預(yù)充電信號(hào)，并響應(yīng)于該預(yù)充電信號(hào)而將所述地供應(yīng)至所述位線杠以作為預(yù)充電電壓。
15.如權(quán)利要求第14項(xiàng)之設(shè)備，其中所述第一連接塊包括第一晶體管，用以響應(yīng)于位線控制信號(hào)而將加載于所述位線中的數(shù)據(jù)遞送至所述感測(cè)放大裝置中，并防止所述低電壓被遞送至該位線中；以及第二晶體管，用以響應(yīng)于所述位線控制信號(hào)而將加載于所述位線杠中的數(shù)據(jù)遞送至所述感測(cè)放大裝置中，并防止所述低電壓被遞送至該位線杠中。
16.如權(quán)利要求第15項(xiàng)之設(shè)備，其中所述感測(cè)放大裝置包括第一PMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線杠，所述源用于接收核心電壓與高電壓之一，且所述漏耦合至所述位線；第二PMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線，所述源用于接收核心電壓與高電壓之一，且所述漏耦合至所述位線杠；第一NMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線杠，所述源用于接收地，且所述漏耦合至所述位線；以及第二NMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線，所述源用于接收地，且所述漏耦合至所述位線杠。
17.如權(quán)利要求第1項(xiàng)之設(shè)備，進(jìn)一步包含數(shù)據(jù)輸出裝置，用以將由感測(cè)放大裝置放大之?dāng)?shù)據(jù)遞送至數(shù)據(jù)線和數(shù)據(jù)線杠中，或經(jīng)由該數(shù)據(jù)線和數(shù)據(jù)線杠將所輸入之?dāng)?shù)據(jù)遞送至該感測(cè)放大裝置中。
18.如權(quán)利要求第17項(xiàng)之設(shè)備，其中所述數(shù)據(jù)輸出裝置包括第一MOS晶體管，其耦合在所述位線和數(shù)據(jù)線之間，用以將加載于該位線中的數(shù)據(jù)遞送至該數(shù)據(jù)線中；以及第二MOS晶體管，其耦合在所述位線杠和數(shù)據(jù)線杠之間，用以將加載于該位線杠中的數(shù)據(jù)遞送至該數(shù)據(jù)線杠中。
19.一種用以在半導(dǎo)體存儲(chǔ)器裝置中對(duì)位線和位線杠預(yù)充電，并感測(cè)及放大遞送至該位線和位線杠之一的數(shù)據(jù)的方法，包含下列步驟a)將所述位線和位線杠預(yù)充電為地；b)通過(guò)使用一低電壓和一高電壓來(lái)感測(cè)及放大所述數(shù)據(jù)，所述低電壓具有低于地之電壓電平，并且所述高電壓具有高于供應(yīng)電壓之電壓電平；以及c)當(dāng)所述數(shù)據(jù)被感測(cè)及放大時(shí)，將所述位線和位線杠之間之較低電壓電平側(cè)維持為地。
20.如權(quán)利要求第19項(xiàng)之方法，進(jìn)一步包含步驟d)接收所述供應(yīng)電壓與地，以由此產(chǎn)生所述低電壓和高電壓。
21.如權(quán)利要求第20項(xiàng)之方法，進(jìn)一步包含下列步驟e)響應(yīng)于所輸入之地址和命令來(lái)輸出所存儲(chǔ)之?dāng)?shù)據(jù)至所述位線和位線杠之一；以及f)輸出基準(zhǔn)信號(hào)至所述位線和位線杠的另一個(gè)。
22.如權(quán)利要求第21項(xiàng)之方法，其中步驟b)包括下列步驟b1)響應(yīng)于第一功率控制信號(hào)和第二功率控制信號(hào)，將所述低電壓和地之一供應(yīng)至所述感測(cè)放大裝置；以及b2)響應(yīng)于第三功率控制信號(hào)和所述第二功率控制信號(hào)，將所述高電壓和地之一供應(yīng)至所述感測(cè)放大裝置。
23.如權(quán)利要求第22項(xiàng)之方法，進(jìn)一步包含步驟g)將由所述感測(cè)放大裝置放大之?dāng)?shù)據(jù)遞送至數(shù)據(jù)線和數(shù)據(jù)線杠中，或經(jīng)由該數(shù)據(jù)線和數(shù)據(jù)線杠將所輸入之?dāng)?shù)據(jù)遞送至所述感測(cè)放大裝置中。
24.一種半導(dǎo)體存儲(chǔ)器裝置，包含第一單元陣列，其具有多個(gè)單位單元，每個(gè)用以存儲(chǔ)數(shù)據(jù)，并響應(yīng)于所輸入之地址和命令而將該數(shù)據(jù)輸出至位線和位線杠之一；預(yù)充電裝置，用以將所述位線和位線杠預(yù)充電為地；感測(cè)放大裝置，用以通過(guò)使用一低電壓和一高電壓來(lái)感測(cè)及放大所述數(shù)據(jù)，所述低電壓具有低于地之電壓電平，并且所述高電壓具有高于核心電壓之電壓電平；以及輔助感測(cè)放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個(gè)電壓電平。
25.如權(quán)利要求第24項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中當(dāng)所述數(shù)據(jù)由所述感測(cè)放大裝置感測(cè)及放大時(shí)，所述輔助感測(cè)放大裝置將所述位線和位線杠之間之較低電壓側(cè)增加或降低至地。
26.如權(quán)利要求第25項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中所述輔助感測(cè)放大裝置包括第一開(kāi)關(guān)，其耦合至地和所述位線，用以將地連接至該位線；以及第二開(kāi)關(guān)，其耦合至地和所述位線杠，用以將地連接至該位線杠。
27.如權(quán)利要求第26項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中所述第一開(kāi)關(guān)為第一MOS晶體管，其一端耦合至地，而所述第二開(kāi)關(guān)為第二MOS晶體管，其一端耦合至地，其中所述第一MOS晶體管之柵和所述第二MOS晶體管之另一端共同耦合至所述位線杠，而所述第二MOS晶體管之柵和所述第一MOS晶體管之另一端共同耦合至所述位線。
28.如權(quán)利要求第27項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中所述供應(yīng)電壓和地于該半導(dǎo)體存儲(chǔ)器裝置之外輸入。
29.如權(quán)利要求第28項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包含內(nèi)部電壓產(chǎn)生器，用以接收供應(yīng)電壓和地，以由此產(chǎn)生所述低電壓和高電壓。
30.如權(quán)利要求第29項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包含第一電壓供應(yīng)塊，用以響應(yīng)于第一功率控制信號(hào)和第二功率控制信號(hào)而將所述低電壓和地之一供應(yīng)至所述感測(cè)放大裝置；以及第二電壓供應(yīng)塊，用以響應(yīng)于第三功率控制信號(hào)和所述第二功率控制信號(hào)而將所述高電壓和地之一供應(yīng)至所述感測(cè)放大裝置。
31.如權(quán)利要求第30項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中所述第一電壓供應(yīng)塊包括第三MOS晶體管，用以響應(yīng)于所述第一功率控制信號(hào)而輸出所述高電壓至所述感測(cè)放大裝置；以及第四MOS晶體管，用以響應(yīng)于所述第二功率控制信號(hào)而輸出所述地至所述感測(cè)放大裝置。
32.如權(quán)利要求第31項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中所述第二電壓供應(yīng)塊包括第五MOS晶體管，用以響應(yīng)于所述第三功率控制信號(hào)而輸出所述低電壓至所述感測(cè)放大裝置；以及第六MOS晶體管，用以響應(yīng)于所述第二功率控制信號(hào)而輸出所述地至所述感測(cè)放大裝置。
33.如權(quán)利要求第25項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包含基準(zhǔn)單元陣列，用以輸出基準(zhǔn)信號(hào)至所述位線和位線杠的另一個(gè)。
34.如權(quán)利要求第33項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中一個(gè)單元陣列經(jīng)由多個(gè)位線分別耦合至所述感測(cè)放大裝置，而另一個(gè)單元陣列經(jīng)由多個(gè)位線杠耦合至該感測(cè)放大裝置。
35.如權(quán)利要求第33項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中一個(gè)單元陣列經(jīng)由多個(gè)位線和多個(gè)位線杠耦合至所述感測(cè)放大裝置，而另一個(gè)單元陣列不耦合至該感測(cè)放大裝置。
36.如權(quán)利要求第33項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包含位于所述預(yù)充電裝置和感測(cè)放大裝置之間的連接控制塊，用以將加載于所述位線或位線杠中的數(shù)據(jù)遞送至所述感測(cè)放大裝置中，并防止所述低電壓被遞送至分別耦合至所述單元陣列的位線和位線杠中。
37.如權(quán)利要求第36項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中所述預(yù)充電裝置包括第一MOS晶體管，用以接收預(yù)充電信號(hào)，并響應(yīng)于該預(yù)充電信號(hào)而將所述地供應(yīng)至所述位線，以作為預(yù)充電電壓；以及第二MOS晶體管，用以接收所述預(yù)充電信號(hào)，并響應(yīng)于該預(yù)充電信號(hào)而將所述地供應(yīng)至該位線杠，以作為預(yù)充電電壓。
38.如權(quán)利要求第37項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中所述連接控制塊包括第一晶體管，用以響應(yīng)于位線控制信號(hào)而將加載于所述位線中的數(shù)據(jù)遞送至所述感測(cè)放大裝置中，并防止所述低電壓被遞送至該位線中；以及第二晶體管，用以響應(yīng)于所述位線控制信號(hào)而將加載于所述位線杠中的數(shù)據(jù)遞送至所述感測(cè)放大裝置中，并防止所述低電壓被遞送至該位線杠中。
39.如權(quán)利要求第38項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中所述感測(cè)放大裝置包括第一PMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線杠，所述源用于接收核心電壓與高電壓之一，且所述漏耦合至所述位線；第二PMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線，所述源用于接收核心電壓與高電壓之一，且所述漏耦合至所述位線杠；第一NMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線杠，所述源用于接收地，且所述漏耦合至所述位線；以及第二NMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線，所述源用于接收地，且所述漏耦合至所述位線杠。
40.如權(quán)利要求第25項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包含數(shù)據(jù)輸出裝置，用以將由所述感測(cè)放大裝置放大之?dāng)?shù)據(jù)遞送至數(shù)據(jù)線和數(shù)據(jù)線杠中，或經(jīng)由該數(shù)據(jù)線和數(shù)據(jù)線杠將所輸入之?dāng)?shù)據(jù)遞送至該感測(cè)放大裝置中。
41.如權(quán)利要求第40項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中所述數(shù)據(jù)輸出裝置包括第一MOS晶體管，其耦合在所述位線和所述數(shù)據(jù)線之間，用以將加載于該位線中的數(shù)據(jù)遞送至該數(shù)據(jù)線中；以及第二MOS晶體管，其耦合在所述位線杠和所述數(shù)據(jù)線杠之間，用以將加載于該位線杠中的數(shù)據(jù)遞送至該數(shù)據(jù)線杠。
42.如權(quán)利要求第25項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包含第二單元陣列，其具有多個(gè)單位單元，每個(gè)用以存儲(chǔ)數(shù)據(jù)，并響應(yīng)于所輸入之地址和命令而將該數(shù)據(jù)輸出至位線和位線杠之一；第一陣列選擇塊，用以響應(yīng)于第一連接信號(hào)而將所述第一單元陣列連接或斷開(kāi)于所述感測(cè)放大裝置；以及第二陣列選擇塊，用以響應(yīng)于第二連接信號(hào)而將該第二單元陣列連接或斷開(kāi)于所述感測(cè)放大裝置。
43.如權(quán)利要求第42項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中在預(yù)充電操作期間，基于所輸入之地址和命令的第一和第二陣列選擇信號(hào)被激勵(lì)。
44.一種用以操作半導(dǎo)體存儲(chǔ)器裝置之方法，包含下列步驟a)存儲(chǔ)數(shù)據(jù)于第一單元陣列中，并響應(yīng)于所輸入之地址和命令而輸出該數(shù)據(jù)至位線和位線杠之一；b)將所述位線和位線杠預(yù)充電為地；c)通過(guò)使用一核心電壓和一高電壓來(lái)感測(cè)及放大所述數(shù)據(jù)，所述核心電壓用以操作所述半導(dǎo)體存儲(chǔ)器裝置，并且所述高電壓具有高于所述核心電壓之電壓電平；以及d)當(dāng)所述數(shù)據(jù)被感測(cè)及放大時(shí)，將所述位線和位線杠之間之較低電壓電平側(cè)維持為地。
45.如權(quán)利要求第44項(xiàng)之方法，進(jìn)一步包含步驟e)接收輸入至所述半導(dǎo)體存儲(chǔ)器裝置的供應(yīng)電壓，以由此產(chǎn)生所述核心電壓和高電壓。
46.如權(quán)利要求第44項(xiàng)之方法，進(jìn)一步包含步驟f)將從基準(zhǔn)單元所輸出之基準(zhǔn)信號(hào)輸出至所述位線和位線杠的另一個(gè)。
47.如權(quán)利要求第46項(xiàng)之方法，進(jìn)一步包含步驟g)將分別加載于所述位線和位線杠中之?dāng)?shù)據(jù)或基準(zhǔn)信號(hào)遞送至所述感測(cè)放大裝置中，并防止所述低電壓被遞送至分別耦合至所述單元陣列的位線和位線杠中。
48.如權(quán)利要求第47項(xiàng)之方法，其中步驟b)包括下列步驟b1)響應(yīng)于第一功率控制信號(hào)和第二功率控制信號(hào)，將所述低電壓和地之一供應(yīng)至所述感測(cè)放大裝置；以及b2)響應(yīng)于第三功率控制信號(hào)和所述第二功率控制信號(hào)，將所述高電壓和地之一供應(yīng)至所述感測(cè)放大裝置。
49.如權(quán)利要求第48項(xiàng)之方法，其中步驟d)包括下列步驟d1)當(dāng)所述位線和位線杠之間之較低電壓側(cè)低于地時(shí)，將該較低電壓側(cè)的電壓電平增加至地；以及d2)當(dāng)所述位線和位線杠之間之較低電壓側(cè)高于地時(shí)，將該較低電壓側(cè)的電壓電平降低至地。
50.如權(quán)利要求第44項(xiàng)之方法，進(jìn)一步包含步驟h)將由所述感測(cè)放大裝置放大之?dāng)?shù)據(jù)遞送至數(shù)據(jù)線和數(shù)據(jù)線杠中，或經(jīng)由該數(shù)據(jù)線和數(shù)據(jù)線杠將所輸入之?dāng)?shù)據(jù)遞送至該感測(cè)放大裝置中。
51.如權(quán)利要求第44項(xiàng)之方法，進(jìn)一步包含下列步驟i)響應(yīng)于第一連接信號(hào)，將所述第一單元陣列連接或斷開(kāi)于所述感測(cè)放大裝置；以及j)響應(yīng)于第二連接信號(hào)，將所述第二單元陣列連接或斷開(kāi)于所述感測(cè)放大裝置。
52.如權(quán)利要求第44項(xiàng)之方法，進(jìn)一步包含步驟k)將數(shù)據(jù)恢復(fù)于原先的單元陣列中，并響應(yīng)于所輸入之地址和命令，將該數(shù)據(jù)輸出至位線和位線杠之一，或經(jīng)由數(shù)據(jù)線和數(shù)據(jù)線杠將所輸入之?dāng)?shù)據(jù)存儲(chǔ)于單元陣列中。
53.如權(quán)利要求第52項(xiàng)之方法，其中在預(yù)充電操作期間，基于所輸入之地址和命令的第一和第二連接信號(hào)被激勵(lì)。
54.一種半導(dǎo)體存儲(chǔ)器裝置，包含第一單元陣列，其具有多個(gè)單位單元，每個(gè)用以存儲(chǔ)數(shù)據(jù)，并響應(yīng)于所輸入之地址和命令而將該數(shù)據(jù)輸出至位線和位線杠之一；第一預(yù)充電塊，其耦合至所述第一單元陣列，用以通過(guò)使用地來(lái)對(duì)該第一單元陣列之位線或位線杠預(yù)充電；第二單元陣列，其具有多個(gè)單位單元，每個(gè)用以存儲(chǔ)數(shù)據(jù)，并響應(yīng)于所輸入之地址和命令而將該數(shù)據(jù)輸出至位線和位線杠之一；第二預(yù)充電塊，其耦合至所述第二單元陣列，用以通過(guò)使用地來(lái)對(duì)所述第一單元陣列之位線或位線杠預(yù)充電；感測(cè)放大塊，用以通過(guò)使用一高電壓和一低電壓來(lái)感測(cè)及放大輸出自所述第一和該二單元陣列之一的數(shù)據(jù)；輔助感測(cè)放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個(gè)電壓電平；第一連接控制塊，其位于所述感測(cè)放大塊和第一預(yù)充電塊之間，用以將所述感測(cè)放大塊連接或斷開(kāi)于所述第一預(yù)充電塊；以及第二連接控制塊，其位于所述感測(cè)放大塊和第一預(yù)充電塊之間，用以將所述感測(cè)放大塊連接或斷開(kāi)于所述第二預(yù)充電塊。
55.如權(quán)利要求第54項(xiàng)之設(shè)備，其中當(dāng)所述數(shù)據(jù)由所述感測(cè)放大裝置感測(cè)及放大時(shí)，所述輔助感測(cè)放大裝置將所述位線和位線杠之間之較低電壓側(cè)增加或降低至地。
56.如權(quán)利要求第55項(xiàng)之設(shè)備，其中所述輔助感測(cè)放大裝置包括第一開(kāi)關(guān)，其耦合至地和所述位線，用以將地連接至該位線；以及第二開(kāi)關(guān)，其耦合至地和所述位線杠，用以將地連接至該位線杠。
57.如權(quán)利要求第56項(xiàng)之設(shè)備，其中所述第一開(kāi)關(guān)為第一MOS晶體管，其一端耦合至地，而所述第二開(kāi)關(guān)為第二MOS晶體管，其一端耦合至地，其中所述第一MOS晶體管之柵和所述第二MOS晶體管之另一端共同耦合至所述位線杠，而所述第二MOS晶體管之柵和所述第一MOS晶體管之另一端共同耦合至所述位線。
58.如權(quán)利要求第57項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，其中所述低電壓低于地，而所述高電壓高于自外部電路所輸入之供應(yīng)電壓。
59.如權(quán)利要求第58項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包含第一基準(zhǔn)單元塊，用以在所述第一單元陣列輸出數(shù)據(jù)時(shí)，輸出第一基準(zhǔn)信號(hào)至所述感測(cè)放大塊；以及第二基準(zhǔn)單元塊，用以在所述第二單元陣列輸出數(shù)據(jù)時(shí)，輸出第二基準(zhǔn)信號(hào)至所述感測(cè)放大塊。
60.如權(quán)利要求第58項(xiàng)之半導(dǎo)體存儲(chǔ)器裝置，進(jìn)一步包含第一基準(zhǔn)單元塊，用以在所述第二單元陣列輸出數(shù)據(jù)時(shí)，輸出第一基準(zhǔn)信號(hào)至所述感測(cè)放大塊；以及第二基準(zhǔn)單元塊，用以在所述第一單元陣列輸出數(shù)據(jù)時(shí)，輸出第二基準(zhǔn)信號(hào)至所述感測(cè)放大塊。
全文摘要
一種包含于半導(dǎo)體存儲(chǔ)器裝置中之設(shè)備，用以對(duì)位線和位線杠預(yù)充電，并感測(cè)及放大遞送至該位線和位線杠之一的數(shù)據(jù)，所述設(shè)備包括預(yù)充電裝置，用以將所述位線和位線杠預(yù)充電為地；感測(cè)放大裝置，用以通過(guò)使用一低電壓和一高電壓來(lái)感測(cè)并放大所述數(shù)據(jù)，所述低電壓具有低于地之電壓電平，并且所述高電壓具有高于供應(yīng)電壓之電壓電平；以及輔助感測(cè)放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個(gè)電壓電平。
文檔編號(hào)G11C7/00GK1776821SQ200510085350
公開(kāi)日2006年5月24日 申請(qǐng)日期2005年7月22日 優(yōu)先權(quán)日2004年10月30日
發(fā)明者姜熙福, 安進(jìn)弘 申請(qǐng)人:海力士半導(dǎo)體有限公司