專利名稱：多端口存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在半導(dǎo)體基底上，具有存儲(chǔ)保持電路和多個(gè)寫電路的多端口存儲(chǔ)器或者具有存儲(chǔ)保持電路和多個(gè)讀電路的多端口存儲(chǔ)器。本發(fā)明特別優(yōu)選適于存儲(chǔ)保持電路為寄存器文件、SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)等情況下。
背景技術(shù)：
眾所周知，作為常用的多端口存儲(chǔ)器，在每一單位時(shí)間內(nèi)存儲(chǔ)器不止執(zhí)行一次寫或者讀，而是執(zhí)行多次，以獲得比由每一電路的位寬所確定的每單位時(shí)間寫/讀能力更強(qiáng)的能力。“在350MHz運(yùn)行的媒體處理器導(dǎo)向的多路八端口SRAM以及字長(zhǎng)可變乘法器，Ichida，Sakurai等人，Shingku Giho 96年4月(59-60頁(yè)，圖6)”中公開了這種多端口存儲(chǔ)器的一個(gè)實(shí)例。
在上面提及的常用技術(shù)中，在所有寫電路中，每單位時(shí)間內(nèi)的寫次數(shù)和讀次數(shù)是相同的。另外，在所有周期中，每一周期內(nèi)的寫次數(shù)和讀次數(shù)也都是相同的。
然而，在提供多個(gè)寫電路的情況下，需要具有不同寫能力的寫電路可能會(huì)如所提供的那樣被混合使用。當(dāng)共同使用這些寫電路、且所有寫電路的每一周期的寫次數(shù)相同并固定時(shí)，每一周期的寫次數(shù)與需要具有最高存取能力的電路中每一周期的寫次數(shù)相等。這被稱為速率控制。速率控制需要每一電路的額外操作。因此，對(duì)于具有低存取能力的電路而言，電路規(guī)模以不期望的方式增加，并且功率消耗也進(jìn)一步增加。
相似地，在提供多個(gè)讀電路的情況下，需要具有不同讀能力的讀電路可能會(huì)如所提供的那樣被混合使用。當(dāng)共同使用這些讀電路、且所有讀電路的每一周期的讀次數(shù)相同并固定時(shí)，每一周期的讀次數(shù)與需要具有最高存取能力的電路中每一周期的讀次數(shù)相等。這也被稱為速率控制。該速率控制需要每一電路的額外操作。因此，對(duì)于具有低存取能力的電路而言，電路規(guī)模以不期望的方式增加，并且功率消耗也進(jìn)一步增加。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的在于允許一種具有多個(gè)寫電路和存儲(chǔ)保持電路的多端口存儲(chǔ)器，通過所述多個(gè)寫電路，數(shù)據(jù)被寫入該存儲(chǔ)保持電路中，以用最小的結(jié)構(gòu)獲得規(guī)定的性能。
為了解決前述問題，作為本發(fā)明的基本思想，關(guān)于每一電路或者每一周期，調(diào)整每一個(gè)寫電路的寫次數(shù)，以便用最小的結(jié)構(gòu)獲得規(guī)定的性能。另外，相對(duì)于每一電路或者每一周期，調(diào)整每一個(gè)讀電路的讀次數(shù)，以便用最小的結(jié)構(gòu)獲得規(guī)定的性能。
特別是，一種根據(jù)本發(fā)明的多端口存儲(chǔ)器，包括多個(gè)寫電路；通過所述寫電路，數(shù)據(jù)被寫入其中的存儲(chǔ)保持電路；寫能力調(diào)整器，用于單獨(dú)設(shè)置每一所述寫電路寫入數(shù)據(jù)至該存儲(chǔ)保持電路中的能力。
通過此種結(jié)構(gòu)，該寫能力調(diào)整器為每一電路單獨(dú)設(shè)置所需的寫能力。這能夠減少對(duì)額外寫操作的需求，并進(jìn)一步抑制電路規(guī)模的增加。
進(jìn)一步地，一種根據(jù)本發(fā)明的多端口存儲(chǔ)器，包括多個(gè)讀電路；通過所述讀電路，數(shù)據(jù)被從其讀出的存儲(chǔ)保持電路；以及讀能力調(diào)整器，用于單獨(dú)設(shè)置每一所述讀電路從該存儲(chǔ)保持電路讀出數(shù)據(jù)的能力。
通過此種結(jié)構(gòu)，該讀能力調(diào)整器為每一電路單獨(dú)設(shè)置所需的讀能力。這能夠減少對(duì)額外讀操作的需求，并進(jìn)一步抑制電路規(guī)模的增加。
如下所述為該寫能力調(diào)整器和讀能力調(diào)整器的優(yōu)選形式。
優(yōu)選地，該寫能力調(diào)整器單獨(dú)設(shè)置每一所述寫電路在每單位時(shí)間內(nèi)的寫次數(shù)。
通過此種結(jié)構(gòu)，可以為每一寫電路單獨(dú)地將寫次數(shù)調(diào)整為適當(dāng)?shù)臄?shù)值。即，可以減少由于所有寫電路之間寫次數(shù)的共同性而帶來(lái)的不必要的寫操作。
優(yōu)選地，該讀能力調(diào)整器也單獨(dú)設(shè)置每一所述讀電路在每單位時(shí)間內(nèi)的讀次數(shù)。
通過此種結(jié)構(gòu)，可以為每一讀電路單獨(dú)地將讀次數(shù)調(diào)整為適當(dāng)?shù)臄?shù)值。即，可以減少由于所有讀電路之間讀次數(shù)的共同性而帶來(lái)的不必要的讀操作。
進(jìn)一步地，該寫能力調(diào)整器可以具有運(yùn)行狀態(tài)確定電路，并且該運(yùn)行狀態(tài)確定電路根據(jù)每一所述寫電路的運(yùn)行狀態(tài)，確定每一所述寫電路在每單位時(shí)間內(nèi)的寫次數(shù)。
通過此種結(jié)構(gòu)，該運(yùn)行狀態(tài)確定電路根據(jù)每一寫電路的運(yùn)行狀態(tài)確定寫次數(shù)，從而能夠?yàn)槊恳浑娐穼?shí)現(xiàn)最佳寫次數(shù)的自主設(shè)置。因此，可以根據(jù)電路運(yùn)行，獲得最佳寫能力。
該讀能力調(diào)整器也可以具有運(yùn)行狀態(tài)確定電路，并且該運(yùn)行狀態(tài)確定電路根據(jù)每一所述讀電路的運(yùn)行狀態(tài)，確定每一所述讀電路在每單位時(shí)間內(nèi)的讀次數(shù)。
通過此種結(jié)構(gòu)，該運(yùn)行狀態(tài)確定電路根據(jù)每一讀電路的運(yùn)行狀態(tài)確定讀次數(shù)，從而能夠?yàn)槊恳浑娐穼?shí)現(xiàn)最佳讀次數(shù)的自主設(shè)置。因此，可以根據(jù)電路運(yùn)行，獲得最佳寫能力。
如下所述，為具有上面所提及的結(jié)構(gòu)的該運(yùn)行狀態(tài)確定電路的優(yōu)選形式。
優(yōu)選地，該運(yùn)行狀態(tài)確定電路具有噪聲量檢測(cè)電路，并且該噪聲量檢測(cè)電路基于對(duì)每一所述寫電路的噪聲量的檢測(cè)，確定每一所述寫電路在每單位時(shí)間內(nèi)的寫次數(shù)，該噪聲由所述寫電路的布線之間的干擾產(chǎn)生。
通過此種結(jié)構(gòu)，該噪聲量檢測(cè)電路檢測(cè)每一寫電路的噪聲量，該噪聲由于寫電路的布線之間的干擾而造成，并且基于檢測(cè)到的噪聲量，確定每單位時(shí)間內(nèi)的寫次數(shù)。因此，即使當(dāng)由于其中的緊湊狀態(tài)而造成的布線之間的串?dāng)_成為問題時(shí)，也可以通過抑制寫次數(shù)來(lái)防止電路不運(yùn)行。
優(yōu)選地，該運(yùn)行狀態(tài)確定電路也具有噪聲量檢測(cè)電路，并且該噪聲量檢測(cè)電路基于對(duì)每一所述讀電路的噪聲量的檢測(cè)，確定每一所述讀電路在每單位時(shí)間內(nèi)的讀次數(shù)，該噪聲由所述讀電路的布線之間的干擾產(chǎn)生。
通過此種結(jié)構(gòu)，該噪聲量檢測(cè)電路檢測(cè)每一寫電路的噪聲量，該噪聲由于讀電路的布線之間的干擾而造成，并且基于檢測(cè)到的噪聲量，確定每單位時(shí)間內(nèi)的讀次數(shù)。因此，即使當(dāng)由于其中的緊湊狀態(tài)而造成的布線之間的串?dāng)_成為問題時(shí)，也可以通過抑制讀次數(shù)來(lái)防止電路不運(yùn)行。
進(jìn)一步地，該運(yùn)行狀態(tài)確定電路優(yōu)選具有運(yùn)行速率檢測(cè)電路，并且該運(yùn)行速率檢測(cè)電路基于對(duì)每一所述寫電路的運(yùn)行速率的檢測(cè)，確定每一所述寫電路在每單位時(shí)間內(nèi)的寫次數(shù)。
通過此種結(jié)構(gòu)，既然該運(yùn)行狀態(tài)確定電路基于對(duì)每一寫電路的運(yùn)行速率的檢測(cè)，確定每單位時(shí)間內(nèi)的寫次數(shù)，則可以增加以高速運(yùn)行的電路的寫次數(shù)，另一方面，可以減少以低速運(yùn)行的電路的寫次數(shù)，以便獲得最優(yōu)讀取能力。
該運(yùn)行狀態(tài)確定電路還優(yōu)選具有運(yùn)行速率檢測(cè)電路，并且該運(yùn)行速率檢測(cè)電路基于對(duì)每一所述讀電路的運(yùn)行速率的檢測(cè)，確定每一所述讀電路在每單位時(shí)間內(nèi)的讀次數(shù)。
通過此種結(jié)構(gòu)，既然該運(yùn)行狀態(tài)確定電路基于對(duì)每一讀電路的運(yùn)行速率的檢測(cè)，確定每單位時(shí)間內(nèi)的讀次數(shù)，則可以增加以高速運(yùn)行的電路的讀次數(shù)，另一方面，可以減少以低速運(yùn)行的電路的讀次數(shù)，以便獲得最優(yōu)讀取能力。
進(jìn)一步地，該運(yùn)行狀態(tài)確定電路優(yōu)選具有電勢(shì)波動(dòng)檢測(cè)電路，并且該電勢(shì)波動(dòng)檢測(cè)電路基于對(duì)每一所述寫電路的電路區(qū)域中的電源/信號(hào)線的電勢(shì)的檢測(cè)，確定每一所述寫電路在每單位時(shí)間內(nèi)的寫次數(shù)。
通過此種結(jié)構(gòu)，既然該電勢(shì)波動(dòng)檢測(cè)電路基于對(duì)每一電路區(qū)域中的電源/信號(hào)線的電勢(shì)的檢測(cè)，確定每單位時(shí)間內(nèi)的寫次數(shù)，則可以將電源/信號(hào)線的電勢(shì)下降的電路的寫次數(shù)減少，另一方面，可以將電源/信號(hào)線的電勢(shì)上升的電路的寫次數(shù)增加，以便抑制該電源/信號(hào)線的電勢(shì)的進(jìn)一步降低或上升。從而能夠防止電路不運(yùn)行。
該運(yùn)行狀態(tài)確定電路還優(yōu)選具有電勢(shì)波動(dòng)檢測(cè)電路，并且該電勢(shì)波動(dòng)檢測(cè)電路基于對(duì)每一所述讀電路的電路區(qū)域中的電源/信號(hào)線的電勢(shì)的檢測(cè)，確定每一所述讀電路在每單位時(shí)間內(nèi)的讀次數(shù)。
通過此種結(jié)構(gòu)，既然該電勢(shì)波動(dòng)檢測(cè)電路基于對(duì)每一電路區(qū)域中的電源/信號(hào)線的電勢(shì)的檢測(cè)，確定每單位時(shí)間內(nèi)的讀次數(shù)，則可以將電源/信號(hào)線的電勢(shì)下降的電路的讀次數(shù)減少，另一方面，可以將電源/信號(hào)線的電勢(shì)上升的電路的讀次數(shù)增加，以便抑制該電源/信號(hào)線的電勢(shì)的進(jìn)一步降低或上升。從而這能夠防止電路不運(yùn)行。
進(jìn)一步地，該寫能力調(diào)整器被配置，以便根據(jù)每一所述寫電路的電路規(guī)范，每一所述寫電路在每單位時(shí)間內(nèi)的寫次數(shù)從外部是可設(shè)置的。
通過此種結(jié)構(gòu)，該寫電路能力調(diào)整器根據(jù)每一寫電路的規(guī)范，設(shè)置寫次數(shù)，從而能夠?yàn)殡娐芬?guī)范設(shè)置最優(yōu)寫次數(shù)。
進(jìn)一步地，該讀能力調(diào)整器被配置，以便根據(jù)每一所述讀電路的電路規(guī)范，每一所述讀電路在每單位時(shí)間內(nèi)的讀次數(shù)從外部是可設(shè)置的。
通過此種結(jié)構(gòu)，該讀電路能力調(diào)整器根據(jù)每一讀電路的規(guī)范，設(shè)置讀次數(shù)，從而能夠?yàn)殡娐芬?guī)范設(shè)置最優(yōu)讀次數(shù)。
進(jìn)一步地，該寫能力調(diào)整器優(yōu)選根據(jù)每一寫電路運(yùn)行的激活(active)/停止(inactive)狀態(tài)，調(diào)整每一寫電路的電源電勢(shì)。
該讀能力調(diào)整器還優(yōu)選根據(jù)每一讀電路運(yùn)行的激活/停止?fàn)顟B(tài)，調(diào)整每一讀電路的電源電勢(shì)。
通過此種結(jié)構(gòu)，可以根據(jù)每一電路的激活/停止?fàn)顟B(tài)，設(shè)置電源電勢(shì)，以便尋求每一電路的運(yùn)行速率的加速度或者功率消耗。
進(jìn)一步地，當(dāng)每一寫電路的運(yùn)行為停止時(shí)，該寫能力調(diào)整器優(yōu)選降低每一寫電路的電源電勢(shì)。
當(dāng)每一讀電路的運(yùn)行為停止時(shí)，該讀能力調(diào)整器還優(yōu)選降低每一讀電路的電源電勢(shì)。
通過此種結(jié)構(gòu)，在激活運(yùn)行電路的情況下，可以通過提高電源電勢(shì)，尋求每一電路的運(yùn)行速率和穩(wěn)定性的改進(jìn)。
根據(jù)本發(fā)明，如上所述，可以為每一寫電路單獨(dú)設(shè)置最優(yōu)寫能力，并且可以為每一讀電路單獨(dú)設(shè)置最優(yōu)讀能力。因此這會(huì)導(dǎo)致額外的寫操作和讀操作的抑制，以便尋求功率消耗上的減少。這也會(huì)導(dǎo)致電路規(guī)模增加的抑制，以便尋求減小的電路面積。


理解了隨后描述的實(shí)例，本發(fā)明的其他目的將會(huì)變得明顯，并且被列入到附加在本說(shuō)明書的權(quán)利要求中。當(dāng)實(shí)施本發(fā)明時(shí)，本領(lǐng)域技術(shù)的人員能夠意識(shí)到說(shuō)明書中沒有描述的許多本發(fā)明的優(yōu)點(diǎn)。
圖1為示出了本發(fā)明一個(gè)具體實(shí)例的多端口存儲(chǔ)器的結(jié)構(gòu)的方塊圖。
圖2為示出了本發(fā)明該具體實(shí)例的多端口存儲(chǔ)器中存儲(chǔ)器單元(memorycell)的內(nèi)部結(jié)構(gòu)的方塊圖。
圖3為示出了本發(fā)明該具體實(shí)例的多端口存儲(chǔ)器中存儲(chǔ)器單元(帶有寫/讀電路)的內(nèi)部結(jié)構(gòu)的方塊圖。
圖4為示出了與常用電路相對(duì)應(yīng)的比較實(shí)例中的寫操作的時(shí)序圖。
圖5為示出了本發(fā)明該具體實(shí)例中的寫操作的時(shí)序圖。
圖6為示出了與常用電路相對(duì)應(yīng)的比較實(shí)例中的讀操作的時(shí)序圖。
圖7為示出了本發(fā)明該具體實(shí)例中的讀操作的時(shí)序圖。
圖8為示出了本發(fā)明具體實(shí)例1的多端口存儲(chǔ)器中存儲(chǔ)器單元的結(jié)構(gòu)的方塊圖。
圖9為示出了本發(fā)明具體實(shí)例1的多端口存儲(chǔ)器中存儲(chǔ)器單元(帶有寫/讀電路)的結(jié)構(gòu)的方塊圖。
圖10為示出了本發(fā)明具體實(shí)例1的多端口存儲(chǔ)器的運(yùn)行時(shí)序圖。
圖11為示出了本發(fā)明具體實(shí)例2的多端口存儲(chǔ)器中存儲(chǔ)器單元的結(jié)構(gòu)的方塊圖。
圖12為示出了本發(fā)明具體實(shí)例2的多端口存儲(chǔ)器中存儲(chǔ)器單元(帶有寫/讀電路)的結(jié)構(gòu)的方塊圖。
圖13為示出了本發(fā)明具體實(shí)例2的多端口存儲(chǔ)器的運(yùn)行時(shí)序圖。
圖14為示出了本發(fā)明具體實(shí)例3的多端口存儲(chǔ)器中存儲(chǔ)器單元的結(jié)構(gòu)的方塊圖。
圖15為示出了本發(fā)明具體實(shí)例3的多端口存儲(chǔ)器中存儲(chǔ)器單元(帶有寫/讀電路)的結(jié)構(gòu)的方塊圖。
圖16為示出了本發(fā)明具體實(shí)例3中多端口存儲(chǔ)器的運(yùn)行時(shí)序圖。
具體實(shí)施例方式
下面，基于附圖，逐一描述關(guān)于本發(fā)明的多端口存儲(chǔ)器的具體實(shí)例。
(具體實(shí)例1)圖1為示出了作為本發(fā)明的一個(gè)具體實(shí)例的具體實(shí)例1中多端口存儲(chǔ)器的結(jié)構(gòu)的方塊圖。圖2和3均為示出該多端口存儲(chǔ)器中存儲(chǔ)器單元的內(nèi)部結(jié)構(gòu)的方塊圖。
在圖1中，附圖標(biāo)記101表示CPU(中央處理單元)。附圖標(biāo)記102表示行解碼器。附圖標(biāo)記103表示存儲(chǔ)器單元，并且存儲(chǔ)器單元103在行和列的方向上被排列成陣列形式。附圖標(biāo)記104表示讀/寫能力調(diào)整電路。
在圖2中，附圖標(biāo)記201-1至附圖標(biāo)記201-m表示m個(gè)單位(m為不小于1的整數(shù))的寫電路。附圖標(biāo)記202表示存儲(chǔ)保持電路。附圖標(biāo)記203-1至附圖標(biāo)記203-n表示n個(gè)單位(n為不小于1的整數(shù))的讀電路。存儲(chǔ)器單元中的每一個(gè)均具有讀/寫能力調(diào)整電路104。每一讀/寫能力調(diào)整電路104均連接到CPU101上。讀/寫能力調(diào)整電路104在多個(gè)寫電路201-i(i＝1、2...m)中的每一個(gè)中單獨(dú)設(shè)置寫能力，并且在存儲(chǔ)器單元103的多個(gè)讀電路203-j(j＝1、2...n)中單獨(dú)設(shè)置讀能力。通過使用沿一列方向排列的位線(bit line)，即圖1中的縱向方向，讀/寫能力調(diào)整電路104連接到寫電路201-i和讀電路203-i上?？梢詫⒁粋€(gè)普通的讀/寫能力調(diào)整電路104相對(duì)于存儲(chǔ)器單元排列。
圖3示出了一種存儲(chǔ)器單元的結(jié)構(gòu)，其具有各自用作寫和讀電路的電路。在圖3中，附圖標(biāo)記301-1至附圖標(biāo)記301-m表示m個(gè)單位(m是不小于1的整數(shù))的寫/讀電路。附圖標(biāo)記302表示存儲(chǔ)保持電路。存儲(chǔ)器單元103中的每一個(gè)均具有讀/寫能力調(diào)整電路104。讀/寫能力調(diào)整電路104在每一存儲(chǔ)器單元103中多個(gè)寫/讀電路301-i(i＝1、2...n)的每一個(gè)內(nèi)，單獨(dú)設(shè)置寫能力和讀能力。通過使用沿一列方向排列的位線，即圖1中的縱向方向，連接讀/寫能力調(diào)整電路104?？梢詫⒁粋€(gè)普通的讀/寫能力調(diào)整電路104相對(duì)于存儲(chǔ)器單元排列。
需要注意的是，可以將圖2中的寫電路和讀電路于圖3中的寫/讀電路相混合，以構(gòu)成存儲(chǔ)器單元。
下面，描述本具體實(shí)例的多端口存儲(chǔ)器單元的運(yùn)行。在描述中，寫操作包括寫/讀電路的寫操作，讀操作包括寫/讀電路的讀操作。
寫地址信號(hào)WA-1到WA-m、寫使能信號(hào)WE-1到WE-m、讀地址信號(hào)RA-1到RA-n以及讀使能信號(hào)RA-1到RA-n從CPU提供給行解碼器102。
行解碼器102對(duì)寫地址信號(hào)WA-1到WA-m進(jìn)行解碼。此外，基于解碼結(jié)果，行解碼器102選擇寫使能線(字線)WWL1-1到WWLa-m(a為不小于1的整數(shù))中的任意一個(gè)。行解碼器102還對(duì)讀地址信號(hào)RA-1到RA-n進(jìn)行解碼。此外，基于解碼結(jié)果，行解碼器102選擇讀使能線(字線)RWL1-1到RWLb-m(b為不小于1的整數(shù))中的任意一個(gè)。需要注意的是，寫地址信號(hào)WA-1至WA-m和讀地址信號(hào)RA-1至RA-n均具有不小于1的位寬。
每一存儲(chǔ)器單元103中均包括讀/寫能力調(diào)整電路104。每一讀/寫能力調(diào)整電路104均包括未示于圖中的寫能力調(diào)整電路和讀能力調(diào)整電路。寫能力調(diào)整部分在多個(gè)寫電路201-i(i＝1、2...m)的每一個(gè)中單獨(dú)設(shè)置寫能力。讀能力部分在多個(gè)讀電路203-j(j＝1、2...n)的每一個(gè)中單獨(dú)設(shè)置讀能力。寫位線WBL1-1至WBLc-m(c為不小于1的整數(shù))和讀位線RBL1-1至RBLd-n(d為不小于1的整數(shù))與存儲(chǔ)器單元103組相連接，上述存儲(chǔ)器單元103組沿每一位線的延伸方向縱向排列。
需要注意，存在依賴于該存儲(chǔ)器單元的結(jié)構(gòu)將反向使能線加到使能線上的情況。此外，當(dāng)存儲(chǔ)器單元具有圖3的結(jié)構(gòu)時(shí)，可以使用普通的寫/讀使能線。
需要注意，存在依賴于該存儲(chǔ)器單元的結(jié)構(gòu)將反向使能線加到位線上的情況。此外，當(dāng)存儲(chǔ)器單元具有圖3的結(jié)構(gòu)時(shí)，可以使用普通的寫/讀位線。
如圖4所示，對(duì)于寫入存儲(chǔ)器單元103，寫使能信號(hào)WE-1至WE-m在一個(gè)周期內(nèi)運(yùn)行k次(k為不小于1的整數(shù))，以便基于由寫地址信號(hào)WA-1至WA-m所提供的地址，選擇寫字線WWL1-1至WWWc-m。
這里，如圖4所示，如果所有寫電路在每一周期內(nèi)需要執(zhí)行k次寫操作，則該寫使能在所有寫電路中需要運(yùn)行k次。
然而，如圖5所示，當(dāng)對(duì)應(yīng)的寫電路201-1至201-m需要具有不同的寫能力，讀/寫能力調(diào)整電路104中的寫能力調(diào)整部分在一個(gè)周期內(nèi)，相對(duì)于每一寫電路執(zhí)行k1到km次(k1到km為不小于0的整數(shù)，并且0＜k1＜km≤k)寫操作。在這種方式下，每一個(gè)寫電路201-1至201-m的寫能力都被單獨(dú)設(shè)置。
需要注意，寫電路201-1至201-m中每一個(gè)的寫能力也可以通過改變每一電路中的位線數(shù)目進(jìn)行設(shè)置。即，在圖1中，在每一個(gè)寫電路201-1至201-m中，所提供的寫位線(WBL)的數(shù)目為“c”。然后，通過在c1到cm(c1到cm為不小于0的整數(shù)，并且0＜c1＜cm≤c)范圍內(nèi)改變每一寫電路中寫位線(WBL)的設(shè)置數(shù)目，每一寫電路的寫能力被單獨(dú)設(shè)置。
此外，如圖6所示，在一個(gè)周期內(nèi)，讀使能信號(hào)RE-1至RE-n指示q次(q為不小于1的整數(shù))操作，以便基于由讀地址信號(hào)RA-1至RA-n所指定的地址，選擇特定的讀字線RWL1-1至RWLc-n。隨后，在一個(gè)周期內(nèi)，通過所選擇的讀字線RWL1-1至RWLc-n，從存儲(chǔ)器單元103中讀取q次數(shù)據(jù)。
這里，如圖6所示，如果在一個(gè)周期內(nèi)，所有讀電路需要執(zhí)行q次讀操作，則該讀使能在所有讀電路中需要運(yùn)行q次。
然而，如圖7所示，當(dāng)對(duì)應(yīng)的讀電路203-1至203-n需要具有不同的讀能力時(shí)，讀/寫能力調(diào)整電路104中的讀能路調(diào)整部分在一個(gè)周期內(nèi)，相對(duì)于每一讀電路執(zhí)行q1到qn次(q1到qm為不小于0的整數(shù)，并且0＜q1＜qn≤q)讀操作。在這種方式下，每一讀電路203-1至203-n的讀能力都單獨(dú)設(shè)置。
需要注意，每一個(gè)讀電路203-1至203-n的讀能力也可以通過改變每一電路中的位線數(shù)目進(jìn)行設(shè)置。即，在圖1中，在每一讀電路203-1至203-n中，所提供的讀位線(RBL)的數(shù)目為“d”。然后，通過在d1到dn(d1到dn為不小于0的整數(shù)，并且0＜d1＜dn≤d)范圍內(nèi)改變每一讀電路中讀位線(RBL)的設(shè)置數(shù)目，每一讀電路的讀能力被單獨(dú)設(shè)置。
然后，詳細(xì)描述用于在每一個(gè)寫電路、讀電路以及寫/讀電路中單獨(dú)設(shè)置存取次數(shù)的結(jié)構(gòu)和方法。
(具體實(shí)例2)在圖1所示的結(jié)構(gòu)中，多個(gè)寫電路201-i和多個(gè)讀電路203-j被提供于每一存儲(chǔ)器單元103中。然而，配置一些存儲(chǔ)器單元103，以包括至少一個(gè)單獨(dú)的寫電路或者一個(gè)單獨(dú)的讀電路。
在這些電路的布線之間，諸如串?dāng)_等由于布線的緊密狀態(tài)而造成的干擾可能會(huì)發(fā)生，并產(chǎn)生噪聲。作為例子，在任意第一位線BL-1和第二任意位線BL-2相互鄰接的結(jié)構(gòu)中，當(dāng)位線BL-1運(yùn)行時(shí)，由于干擾而造成的噪聲可能會(huì)使得電路變?yōu)椴贿\(yùn)行。因此，當(dāng)該設(shè)備總體上的噪聲量已經(jīng)被測(cè)定為較大時(shí)，在鄰接于第一位線的第二位線操作時(shí)，優(yōu)選不要執(zhí)行與第一位線有關(guān)的操作。
在本發(fā)明的具體實(shí)例2中，如圖8和9所示，作為對(duì)該設(shè)備總體上的噪聲量被測(cè)定為較大的情況的對(duì)策，在每一位線上提供用于檢測(cè)噪聲量的檢測(cè)電路。
需要注意，圖8中的結(jié)構(gòu)對(duì)應(yīng)于圖2中的結(jié)構(gòu)。圖9中的結(jié)構(gòu)對(duì)應(yīng)于圖3中的結(jié)構(gòu)。
為上面參照?qǐng)D2所描述的讀/寫能路調(diào)整電路104提供運(yùn)行狀態(tài)確定電路，用于根據(jù)每一電路的運(yùn)行狀態(tài)確定每單位時(shí)間內(nèi)的寫次數(shù)或者讀次數(shù)。同時(shí)，在圖8和9所示的本具體實(shí)例的結(jié)構(gòu)中，噪聲量檢測(cè)電路105充當(dāng)讀/寫能力調(diào)整器的狀態(tài)確定電路。因此依據(jù)相關(guān)的干擾，停止位線的操作。下面對(duì)此進(jìn)行描述。
圖10示出了在每條位線上提供噪聲量檢測(cè)電路105的情況下的時(shí)序圖。在具體實(shí)例1中，當(dāng)?shù)谝晃痪€激活時(shí)，疊加在第二位線上的噪聲量被檢測(cè)到，并且當(dāng)檢測(cè)到的噪聲量超過規(guī)定的閾值時(shí)，使得與第二位線相連接的、用于寫或讀的使能線E2不運(yùn)行。通過此種結(jié)構(gòu)，根據(jù)噪聲量限制一個(gè)周期內(nèi)的寫次數(shù)或讀次數(shù)。
同時(shí)，在圖8和圖9所示的本實(shí)例的結(jié)構(gòu)中，噪聲量檢測(cè)電路105用作運(yùn)行狀態(tài)確定電路。因此，在本具體實(shí)例中，讀/寫能力調(diào)整電路被構(gòu)造為包括噪聲量檢測(cè)電路。所以，為寫電路(寫/讀電路)或讀電路(寫/讀電路)中的每一個(gè)確定噪聲量，并且根據(jù)檢測(cè)結(jié)果，單獨(dú)設(shè)置所需的寫能力或者讀能力。這允許減少對(duì)額外的寫操作或讀操作的需要，以便抑制電路規(guī)模的增加。
(具體實(shí)例3)在圖1所示的結(jié)構(gòu)中，每一寫電路和讀電路均可以以不同的速率運(yùn)行。如圖11和12所示，在本發(fā)明的實(shí)例3中，為每一電路提供運(yùn)行完成確定電路106。需要注意，圖11中的結(jié)構(gòu)對(duì)應(yīng)于圖2中的結(jié)構(gòu)，圖12中的結(jié)構(gòu)對(duì)應(yīng)于圖3中的結(jié)構(gòu)。在本實(shí)例中，運(yùn)行完成檢測(cè)電路106檢測(cè)寫操作或者讀操作的完成。依據(jù)對(duì)完成的檢測(cè)，執(zhí)行下一步的存取(寫操作、讀操作)。以上面所提及的方式運(yùn)行的完成確定電路106充當(dāng)運(yùn)行狀態(tài)確定電路，用于根據(jù)每一電路的運(yùn)行狀態(tài)，確定每單位時(shí)間內(nèi)的寫次數(shù)或者讀次數(shù)。
圖13示出了提供運(yùn)行完成確定電路106的情況下的時(shí)序圖。在實(shí)例2中，根據(jù)運(yùn)行時(shí)間，在每一電路中調(diào)整寫次數(shù)或者讀次數(shù)。
在圖11和12所示的本實(shí)例的結(jié)構(gòu)中，運(yùn)行完成確定電路106檢測(cè)每一寫電路(寫/讀電路)或者讀電路(寫/讀電路)的運(yùn)行的完成。基于檢測(cè)的結(jié)果，確定每一電路的運(yùn)行速率，并根據(jù)該檢測(cè)結(jié)果，單獨(dú)設(shè)置每一寫電路(寫/讀電路)或者讀電路(寫/讀電路)的寫能力或者讀能力。這允許減少對(duì)額外的寫操作和讀操作的需求，并抑制電路規(guī)模的增加。
(具體實(shí)例4)在圖1的結(jié)構(gòu)中，當(dāng)寫電路運(yùn)行以及當(dāng)讀電路運(yùn)行時(shí)，電源/信號(hào)線的電勢(shì)可能會(huì)波動(dòng)。此種電勢(shì)波動(dòng)的出現(xiàn)會(huì)引起運(yùn)行速率的降低。如圖14和15所示，在本發(fā)明的實(shí)例4中，為每一電路提供電勢(shì)波動(dòng)檢測(cè)電路107。需要注意，圖14中的結(jié)構(gòu)對(duì)應(yīng)于圖2中的結(jié)構(gòu)，圖15中的結(jié)構(gòu)對(duì)應(yīng)于圖3中的結(jié)構(gòu)。
在圖14和15所示的本實(shí)例的結(jié)構(gòu)中，電勢(shì)波動(dòng)檢測(cè)電路107為每一電路檢測(cè)電源/信號(hào)線中相對(duì)于參考電勢(shì)的電勢(shì)波動(dòng)。此后，電勢(shì)波動(dòng)檢測(cè)電路107作為運(yùn)行狀態(tài)確定電路，用于根據(jù)每一電路的運(yùn)行狀態(tài)，確定每單位時(shí)間內(nèi)的寫次數(shù)或者讀次數(shù)。在本實(shí)例中，讀/寫能力調(diào)整電路被構(gòu)造成包括電勢(shì)波動(dòng)檢測(cè)電路107。
圖16為示出了提供電勢(shì)變化檢測(cè)電路107的情況下的時(shí)序圖。該圖中上面的時(shí)序圖示出了由于未出現(xiàn)電勢(shì)波動(dòng)而使得寫操作或者讀操作以高存取速率運(yùn)行的狀態(tài)。然而，該圖中下面的時(shí)序圖則示出了由于出現(xiàn)電勢(shì)波動(dòng)而使得電勢(shì)波動(dòng)檢測(cè)電路107檢測(cè)到寫操作或者讀操作以低存取速率運(yùn)行的狀態(tài)。
如此所述，在本實(shí)例中，提供電勢(shì)波動(dòng)檢測(cè)電路107，用于檢測(cè)電源/信號(hào)線中與每一電路有關(guān)的電勢(shì)波動(dòng)，并且根據(jù)檢測(cè)的結(jié)果，對(duì)每一電路在一個(gè)周期內(nèi)的寫次數(shù)或者讀次數(shù)進(jìn)行調(diào)整。因此可以根據(jù)電源/信號(hào)線中的電勢(shì)波動(dòng)獲得運(yùn)行速率。
根據(jù)本實(shí)例，包括電勢(shì)變化檢測(cè)電路107的讀/寫能力調(diào)整電路104，檢測(cè)電源/信號(hào)線中的電勢(shì)波動(dòng)，并根據(jù)檢測(cè)結(jié)果，為寫電路(寫/讀電路)或者讀電路(寫/讀電路)中的每一個(gè)，單獨(dú)設(shè)置所需的寫次數(shù)或者讀次數(shù)。這允許減少對(duì)額外的寫操作和讀操作的需求，以便抑制電路規(guī)模的增加。
(具體實(shí)例5)存在將寫操作能力或者讀操作能力預(yù)先指定于規(guī)范中的情況，在這些情況下，基于預(yù)先指定的規(guī)范，固定調(diào)整寫電路或者讀電路中的每一個(gè)在一個(gè)周期內(nèi)的寫次數(shù)或者讀次數(shù)。在本實(shí)例中，寫電路或者讀電路中的每一個(gè)在一個(gè)周期內(nèi)的寫次數(shù)或者讀次數(shù)是可以從外部進(jìn)行設(shè)置的，而無(wú)需考慮電路內(nèi)部的運(yùn)行狀態(tài)。因此可以獲得對(duì)于規(guī)范而言的最佳狀態(tài)下的寫操作能力或者讀操作能力。
(本發(fā)明的進(jìn)一步改進(jìn))在如圖1所示的實(shí)例1的本發(fā)明的基本結(jié)構(gòu)中，當(dāng)每一寫電路或者讀電路中的使能線處于激活狀態(tài)時(shí)，必須通過將每一電路的電源電勢(shì)保持在額定數(shù)值，或者通過將電勢(shì)升高到高于額定數(shù)值，來(lái)保證運(yùn)行。另一方面，在使能線處于停止?fàn)顟B(tài)時(shí)，即使當(dāng)每一電路的電源電勢(shì)被降低時(shí)，也不會(huì)出現(xiàn)問題。
注意，本發(fā)明的每一實(shí)例中，在每一寫電路或者讀電路的使能線停止的狀態(tài)下，可以通過降低電路部分的電源電勢(shì)，獲得每一電路功率消耗的減少，而不影響每一電路中的存儲(chǔ)器保持。此外，在每一寫電路或者讀電路的使能線激活的狀態(tài)下，可以通過提高電路部分的電源電勢(shì)，獲得每一電路運(yùn)行的加速度和穩(wěn)定性，而不影響每一電路的存儲(chǔ)器保持。
本發(fā)明的多端口存儲(chǔ)器可以在位于半導(dǎo)體基底上的半導(dǎo)體裝置等中，被激活地用作試圖減少電路規(guī)模和功率消耗的技術(shù)，該半導(dǎo)體裝置等具有存儲(chǔ)保持電路、多個(gè)寫電路和讀電路或者多個(gè)寫/讀電路。
雖然關(guān)于最優(yōu)選的實(shí)例對(duì)本發(fā)明進(jìn)行了特別描述，但是應(yīng)該理解，可以對(duì)優(yōu)選實(shí)例進(jìn)行各種合并和變化，并不背離本發(fā)明所聲明的精神和范圍。
權(quán)利要求
1.一種多端口存儲(chǔ)器，包括多個(gè)寫電路；通過所述寫電路，數(shù)據(jù)被寫入其中的存儲(chǔ)保持電路；以及寫能力調(diào)整器，用于單獨(dú)設(shè)置每一所述寫電路寫入數(shù)據(jù)至該存儲(chǔ)保持電路中的能力。
2.如權(quán)利要求1所述的多端口存儲(chǔ)器，其中該寫電路為寫/讀電路。
3.如權(quán)利要求1所述的多端口存儲(chǔ)器，其中該寫能力調(diào)整器單獨(dú)設(shè)置每一所述寫電路在每單位時(shí)間內(nèi)的寫次數(shù)。
4.如權(quán)利要求3所述的多端口存儲(chǔ)器，其中該寫能力調(diào)整器具有運(yùn)行狀態(tài)確定電路，并且該運(yùn)行狀態(tài)確定電路根據(jù)每一所述寫電路的運(yùn)行狀態(tài)，確定每一所述寫電路在每單位時(shí)間內(nèi)的寫次數(shù)。
5.如權(quán)利要求4所述的多端口存儲(chǔ)器，其中該運(yùn)行狀態(tài)確定電路具有噪聲量檢測(cè)電路，并且該噪聲量檢測(cè)電路基于對(duì)每一所述寫電路的噪聲量的檢測(cè)，確定每一所述寫電路在每單位時(shí)間內(nèi)的寫次數(shù)，該噪聲由所述寫電路的布線之間的干擾產(chǎn)生。
6.如權(quán)利要求4所述的多端口存儲(chǔ)器，其中該運(yùn)行狀態(tài)確定電路具有運(yùn)行速率檢測(cè)電路，并且該運(yùn)行速率檢測(cè)電路基于對(duì)每一所述寫電路的運(yùn)行速率的檢測(cè)，確定每一所述寫電路在每單位時(shí)間內(nèi)的寫次數(shù)。
7.如權(quán)利要求4所述的多端口存儲(chǔ)器，其中該運(yùn)行狀態(tài)確定電路具有電勢(shì)波動(dòng)檢測(cè)電路，并且該電勢(shì)波動(dòng)檢測(cè)電路基于對(duì)每一所述寫電路的電路區(qū)域中的電源/信號(hào)線的電勢(shì)的檢測(cè)，確定每一所述寫電路在每單位時(shí)間內(nèi)的寫次數(shù)。
8.如權(quán)利要求3所述的多端口存儲(chǔ)器，其中該寫能力調(diào)整器被配置，以便根據(jù)每一所述寫電路的電路規(guī)范，每一所述寫電路在每單位時(shí)間內(nèi)的寫次數(shù)從外部是可設(shè)置的。
9.如權(quán)利要求1所述的多端口存儲(chǔ)器，其中該寫能力調(diào)整器根據(jù)每一所述寫電路的運(yùn)行的激活/停止?fàn)顟B(tài)，調(diào)整每一所述寫電路的電源電勢(shì)。
10.如權(quán)利要求9所述的多端口存儲(chǔ)器，其中當(dāng)每一所述寫電路的運(yùn)行停止時(shí)，該寫能力調(diào)整器降低每一所述寫電路的電源電勢(shì)。
11.如權(quán)利要求9所述的多端口存儲(chǔ)器，其中當(dāng)每一所述寫電路的運(yùn)行激活時(shí)，所述寫能力調(diào)整器升高每一所述寫電路的電源電勢(shì)，以加快其運(yùn)行速率。
12.一種多端口存儲(chǔ)器，包括多個(gè)讀電路；通過所述讀電路，數(shù)據(jù)被從其讀出的存儲(chǔ)保持電路；以及讀能力調(diào)整器，用于單獨(dú)設(shè)置每一所述讀電路從該存儲(chǔ)保持電路讀出數(shù)據(jù)的能力。
13.如權(quán)利要求12所述的多端口存儲(chǔ)器，其中該讀電路為寫/讀電路。
14.如權(quán)利要求12所述的多端口存儲(chǔ)器，其中該讀能力調(diào)整器單獨(dú)設(shè)置每一所述讀電路在每單位時(shí)間內(nèi)的讀次數(shù)。
15.如權(quán)利要求14所述的多端口存儲(chǔ)器，其中該讀能力調(diào)整器具有運(yùn)行狀態(tài)確定電路，并且該運(yùn)行狀態(tài)確定電路根據(jù)每一所述讀電路的運(yùn)行狀態(tài)，確定每一所述讀電路在每單位時(shí)間內(nèi)的讀次數(shù)。
16.如權(quán)利要求15所述的多端口存儲(chǔ)器，其中該運(yùn)行狀態(tài)確定電路具有噪聲量檢測(cè)電路，并且該噪聲量檢測(cè)電路基于對(duì)每一所述讀電路的噪聲量的檢測(cè)，確定每一所述讀電路在每單位時(shí)間內(nèi)的讀次數(shù)，該噪聲由所述讀電路的布線之間的干擾產(chǎn)生。
17.如權(quán)利要求15所述的多端口存儲(chǔ)器，其中該運(yùn)行狀態(tài)確定電路具有運(yùn)行速率檢測(cè)電路，并且該運(yùn)行速率檢測(cè)電路基于對(duì)每一所述讀電路的運(yùn)行速率的檢測(cè)，確定每一所述讀電路在每單位時(shí)間內(nèi)的讀次數(shù)。
18.如權(quán)利要求15所述的多端口存儲(chǔ)器，其中該運(yùn)行狀態(tài)確定電路具有電勢(shì)波動(dòng)檢測(cè)電路，并且該電勢(shì)波動(dòng)檢測(cè)電路基于對(duì)每一所述讀電路的電路區(qū)域中的電源/信號(hào)線的電勢(shì)的檢測(cè)，確定每一所述讀電路在每單位時(shí)間內(nèi)的讀次數(shù)。
19.如權(quán)利要求14所述的多端口存儲(chǔ)器，其中該讀能力調(diào)整器被配置，以便根據(jù)每一所述讀電路的電路規(guī)范，每一所述讀電路在每單位時(shí)間內(nèi)的讀次數(shù)從外部是可設(shè)置的。
20.如權(quán)利要求12所述的多端口存儲(chǔ)器，其中該讀能力調(diào)整器根據(jù)每一所述讀電路的運(yùn)行處于激活/停止?fàn)顟B(tài)，調(diào)整每一所述讀電路的電源電勢(shì)。
21.如權(quán)利要求20所述的多端口存儲(chǔ)器，其中當(dāng)每一所述讀電路的運(yùn)行停止時(shí)，該讀能力調(diào)整器降低每一所述讀電路的電源電勢(shì)。
22.如權(quán)利要求20所述的多端口存儲(chǔ)器，其中當(dāng)每一所述讀電路的運(yùn)行激活時(shí)，該讀能力調(diào)整器升高每一所述讀電路的電源電勢(shì)，以加快其運(yùn)行速率。
全文摘要
本多端口存儲(chǔ)器具有存儲(chǔ)保持電路、多個(gè)寫電路和讀電路以及讀/寫能力調(diào)整電路。該讀/寫能力調(diào)整電路單獨(dú)設(shè)置每一寫/讀電路的寫/讀能力。該讀/寫能力調(diào)整電路使用運(yùn)行狀態(tài)確定電路，根據(jù)每一讀/寫電路中的運(yùn)行狀態(tài)來(lái)確定每單位時(shí)間內(nèi)的寫/讀次數(shù)。所使用的運(yùn)行狀態(tài)確定電路是噪聲量檢測(cè)電路、運(yùn)行完成檢測(cè)電路或者電勢(shì)波動(dòng)檢測(cè)電路。
文檔編號(hào)G11C7/00GK1741191SQ200510087189
公開日2006年3月1日 申請(qǐng)日期2005年7月27日 優(yōu)先權(quán)日2004年7月27日
發(fā)明者池田雄一郎 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社