專利名稱：非易失性存儲(chǔ)設(shè)備中使用的行解碼器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體存儲(chǔ)設(shè)備，更具體地，涉及使用在非易失性存儲(chǔ)設(shè)備中的行解碼器電路。
背景技術(shù)：
如所公知的，半導(dǎo)體存儲(chǔ)設(shè)備中具有以行和列的矩陣格式排列的存儲(chǔ)單元。為了向任何存儲(chǔ)單元寫入數(shù)據(jù)/從任何存儲(chǔ)單元讀取數(shù)據(jù)，都應(yīng)該選擇行和列。換言之，半導(dǎo)體存儲(chǔ)設(shè)備應(yīng)該具有用于選擇行的電路(在下文中稱為“行解碼器電路”)和用于選擇列的電路。存儲(chǔ)容量越大，連接到行/列的存儲(chǔ)單元的數(shù)目就越大。即，由于增加了行/列的載荷，用于驅(qū)動(dòng)行/列的時(shí)間導(dǎo)致訪問時(shí)間的增加。為了克服這些問題，最近已經(jīng)提出了各種技術(shù)。典型的例子是分級(jí)行/列結(jié)構(gòu)。在韓國公開公布第10-2004-0015901號(hào)中公開了具有分級(jí)行/列結(jié)構(gòu)的行解碼器電路，通過引用將該公布合并于此。
圖1是示出根據(jù)傳統(tǒng)技術(shù)的非易失性存儲(chǔ)設(shè)備中的行解碼器電路的電路圖。在上述的韓國公開公布中登載了圖1的解碼器電路。圖1的解碼器電路是對(duì)應(yīng)于一個(gè)全局字線GWL的局部解碼器電路。本領(lǐng)域的技術(shù)人員將清楚地理解，以相同的方式構(gòu)建對(duì)應(yīng)于剩余全局字線的局部解碼器電路。在擦除操作期間，對(duì)圖1的局部解碼器電路說明如下。
在擦除操作期間，應(yīng)該向字線WL0-WLi提供大約-10V的擦除電壓。為此，當(dāng)選擇信號(hào)SS和GWL保持在低電平時(shí)，分別將Vpx、Vpgate、以及Vex設(shè)置為0V、-2V、以及-10V。在這個(gè)偏置條件下，PMOS晶體管11將ND1節(jié)點(diǎn)設(shè)置到0V。通過NMOS晶體管120_0-12_i，將這些字線WL0-WLi分別設(shè)置到Vex。即，在擦除操作期間分別將字線WL0-WLi驅(qū)動(dòng)到-10V。將以公知的方式擦除連接到字線WL0-WLi的存儲(chǔ)單元。
如前面所提到的，在擦除操作期間根據(jù)傳統(tǒng)技術(shù)應(yīng)該將-2V的Vpgate提供到局部解碼器電路10。這意味著，對(duì)于非易失性存儲(chǔ)設(shè)備需要用于產(chǎn)生-2V的租用泵(leased pump)和用于控制該租用泵的電路。

發(fā)明內(nèi)容
因此本發(fā)明的一個(gè)目的是提供一種能夠減少其芯片面積的非易失性存儲(chǔ)設(shè)備中的行解碼器。
在本發(fā)明的一個(gè)方面，提供了一種行解碼器電路，其包括第一晶體管，其連接在第一電壓和控制節(jié)點(diǎn)之間，并由第二電壓控制；第二晶體管，其連接在第一電壓和控制節(jié)點(diǎn)之間，并由第三電壓控制；以及字線驅(qū)動(dòng)器，用于響應(yīng)控制節(jié)點(diǎn)的電壓來驅(qū)動(dòng)字線。在擦除操作期間第二電壓被設(shè)置為地電壓，并在擦除操作期間第三電壓被設(shè)置為電源電壓。
在本實(shí)施例中，在除擦除之外的擦除操作剩余期間，將第三電壓設(shè)置為地電壓。
在本實(shí)施例中，還包括開關(guān)，用于在讀取/寫入操作期間，響應(yīng)選擇信號(hào)而將控制節(jié)點(diǎn)連接到地電壓和電源電壓之一。
在本實(shí)施例中，第一晶體管是PMOS晶體管，而第二晶體管是NMOS晶體管。
在本實(shí)施例中，在擦除操作、編程操作、以及讀取操作期間，將第一電壓分別設(shè)置為地電壓、10V、以及5V。
在本實(shí)施例中，在讀取操作期間，將第二電壓設(shè)置為地電壓。在編程操作期間，將第二電壓設(shè)置為低于第一電壓的電壓。


圖1是示出根據(jù)傳統(tǒng)技術(shù)的非易失性存儲(chǔ)設(shè)備中的行解碼器電路的電路圖；圖2是示出根據(jù)本發(fā)明的第一實(shí)施例的非易失性存儲(chǔ)設(shè)備中的行解碼器電路的電路圖；圖3是示出根據(jù)本發(fā)明的第二實(shí)施例的非易失性存儲(chǔ)設(shè)備中的行解碼器電路的電路圖；
圖4是示出根據(jù)本發(fā)明的第三實(shí)施例的非易失性存儲(chǔ)設(shè)備中的行解碼器電路的電路圖。
具體實(shí)施例方式
下面將參考附圖描述本發(fā)明，附圖中示出了本發(fā)明示范實(shí)施例。然而，本發(fā)明可以以許多不同的形式實(shí)施，而不應(yīng)該解釋為限于在這里陳述的實(shí)施例。相反，提供這些實(shí)施例，使得本公開全面和完整，并且本公開會(huì)將本發(fā)明的范圍完全轉(zhuǎn)達(dá)給本領(lǐng)域的技術(shù)人員。
圖2是示出根據(jù)本發(fā)明的第一實(shí)施例的非易失性存儲(chǔ)設(shè)備中的行解碼器電路的電路圖。
參考圖2，根據(jù)本發(fā)明的第一實(shí)施例的非易失性存儲(chǔ)設(shè)備中的行解碼器電路100包括PMOS晶體管101；NMOS晶體管102、103、以及104；以及多個(gè)字線驅(qū)動(dòng)器DRV0-DRVi。PMOS晶體管101連接在Vpx電壓和作為控制節(jié)點(diǎn)的ND10節(jié)點(diǎn)之間，并由Vexen控制。NMOS晶體管103和104串聯(lián)連接在ND10節(jié)點(diǎn)和地電壓之間，并分別由選擇信號(hào)SS和GWL控制。字線驅(qū)動(dòng)器DRV0包括PMOS晶體管105和NMOS晶體管106和107。PMOS晶體管105連接在選擇信號(hào)線PWL0和字線WL0之間，并由ND10節(jié)點(diǎn)的電壓控制。NMOS晶體管106連接在字線WL0和Vpx電壓之間，并由反轉(zhuǎn)的選擇信號(hào)nPWL0控制。以與驅(qū)動(dòng)器DRV0相同的方式構(gòu)建剩余的字線驅(qū)動(dòng)器DRV1-DRVi的組成元件，并用相同的附圖標(biāo)記來表示這些組成元件。
在這個(gè)實(shí)施例中，用本領(lǐng)域公知的高電壓晶體管來構(gòu)成在圖2中示出的MOS晶體管。全局解碼器電路(沒有示出)根據(jù)用于選擇全局線之一的地址信息來產(chǎn)生選擇信號(hào)GWL。根據(jù)分級(jí)行/列結(jié)構(gòu)，一條全局字線對(duì)應(yīng)于如圖2所示的i編號(hào)字線。區(qū)段(sector)選擇電路(沒有示出)根據(jù)用于選擇由存儲(chǔ)體(bank)構(gòu)成的區(qū)段的地址信息來產(chǎn)生選擇信號(hào)SS。區(qū)段選擇電路根據(jù)用于在字線WL0-WLi之中選擇至少一個(gè)的地址信息來產(chǎn)生選擇信號(hào)PWL0-PWLi和nPWL0-NPWLi。
根據(jù)每個(gè)操作模式的行解碼器電路的偏置條件如下。



將參考圖2和表1來更全面地描述根據(jù)本發(fā)明的第一實(shí)施例的行解碼器電路的操作。
如表1所示，在擦除操作期間，將Vpx和Vpgate設(shè)置為0V，并將Vexen設(shè)置為電源電壓Vcc，并將Vex設(shè)置為-10V。在這個(gè)電壓條件下，不考慮選擇信號(hào)SS和GWL，由Vexen控制的NMOS晶體管102將0V(例如，Vpx)施加到ND10節(jié)點(diǎn)上。當(dāng)將0V施加到ND10節(jié)點(diǎn)時(shí)，通過每個(gè)字線驅(qū)動(dòng)器DRV0-DRVi的NMOS晶體管106將Vex(例如，-10V)施加到字線。如圖1所示，與傳統(tǒng)的行解碼器不同，在擦除操作期間將0V(不是-2V)的Vpgate施加到PMOS晶體管101的柵極。這意味著，沒有對(duì)用于產(chǎn)生-2V的租用泵和用于控制該租用泵的電路的需求。這樣，通過僅添加一個(gè)NMOS晶體管102就有可能去除租用泵和用于控制該租用泵的電路。結(jié)果，可能減少芯片面積。
在讀取/編程操作期間，假設(shè)激活了選擇信號(hào)SS、GWL、以及PWL0。激活的選擇信號(hào)SS和GWL具有電源電壓Vcc的高電平，且激活的選擇信號(hào)PWL0具有電壓Vpx。未激活的選擇信號(hào)PWL1-PWLi具有地電壓的低電平。根據(jù)這個(gè)偏置條件，通過NMOS晶體管103和104將地電壓施加到ND10節(jié)點(diǎn)。字線驅(qū)動(dòng)器DRV0的PMOS晶體管105將選擇信號(hào)PWL0的電壓，即Vpx(在讀取操作期間為5V而在編程操作期間為10V)施加到字線WL0。相反地，分別由反轉(zhuǎn)的選擇信號(hào)nPWL-nPWLi控制的NMOS晶體管107將值為Vex的地電壓施加到未被選擇的字線WL1-WLi。
圖3是示出根據(jù)本發(fā)明的第二實(shí)施例的非易失性存儲(chǔ)設(shè)備中的行解碼器電路的電路圖。
參考圖3，根據(jù)第二實(shí)施例的非易失性存儲(chǔ)設(shè)備中的行解碼器電路200與圖2中所示的行解碼器電路不同處在于根據(jù)讀取和編程操作獨(dú)立地控制ND20節(jié)點(diǎn)。諸如NOR快閃(flash)設(shè)備的非易失性存儲(chǔ)設(shè)備支持在讀取操作期間執(zhí)行寫入操作的RWW模式。在上述的參考文獻(xiàn)中更全面地描述了該RWW操作，因此，這里省略了該描述。
根據(jù)本發(fā)明的第二實(shí)施例的非易失性存儲(chǔ)設(shè)備中的行解碼器電路200包括PMOS晶體管201；NMOS晶體管202、203R、203W、204R以及204W；以及多個(gè)字線驅(qū)動(dòng)器DRV0-DRVi。PMOS晶體管201連接在Vpx和ND20節(jié)點(diǎn)之間，并由Vpgate控制。NMOS晶體管202連接在Vpx和ND20節(jié)點(diǎn)之間，并由Vexen控制。NMOS晶體管203R和204R串聯(lián)連接在ND20節(jié)點(diǎn)和地電壓之間，并由選擇信號(hào)SS_R和GWL_R控制。NMOS晶體管203W和204W串聯(lián)連接在ND20節(jié)點(diǎn)和地電壓之間，并由選擇信號(hào)SS_W和GWL_W控制。字線驅(qū)動(dòng)器DRV0包括PMOS晶體管205和NMOS晶體管206和207。PMOS晶體管205連接在選擇信號(hào)線PWL0和字線WL0之間，并由ND20節(jié)點(diǎn)的電壓控制。NMOS晶體管206連接在字線WL0和Vex電壓之間，并由ND20節(jié)點(diǎn)的電壓控制。NMOS晶體管207連接在字線WL0和Vex電壓之間，并由反轉(zhuǎn)的選擇信號(hào)nPWL0控制。以與驅(qū)動(dòng)器DRV0相同的方式構(gòu)建剩余的字線驅(qū)動(dòng)器DRV1-DRVi的組成元件，并用相同的附圖標(biāo)記來表示這些組成元件。
根據(jù)每個(gè)操作模式的輸入電壓Vpx、Vpgate、Vexen、以及Vex與表1中的那些輸入電壓相同。在下文中，將參考圖3和表1來更全面地描述根據(jù)本發(fā)明的第二實(shí)施例的行解碼器的操作。
如表1所示，在擦除操作期間，將Vpx和Vpgate設(shè)置為0V，并將Vexen設(shè)置為電源電壓Vcc，并將Vex設(shè)置為-10V。在這個(gè)電壓條件下，不考慮選擇信號(hào)SS_R、SS_W、GWLR和GWL_W，由Vexen電壓控制的NMOS晶體管202將Vpx，即0V，施加到ND20節(jié)點(diǎn)上。當(dāng)將0V施加到ND20節(jié)點(diǎn)時(shí)，通過每個(gè)字線驅(qū)動(dòng)器DRV0-DRVi的NMOS晶體管206將Vex(-10V)施加到字線。如表1所示，與根據(jù)傳統(tǒng)技術(shù)的行解碼器電路不同，在擦除操作期間將0V(不是-2V)的Vpgate施加到PMOS晶體管201的柵極。這意味著，沒有對(duì)用于產(chǎn)生-2V的租用泵和用于控制該租用泵的電路的需求。因此，有可能去除用于產(chǎn)生-2V的租用泵和用于控制該租用泵的電路。結(jié)果，可能減少芯片面積。
在讀取操作期間，假設(shè)激活了選擇信號(hào)SS_R、GWLR、以及PWL0。激活的選擇信號(hào)SS_R和GWL_R具有電源電壓Vcc的高電平，且激活的選擇信號(hào)PWL0具有Vpx。未激活的選擇信號(hào)PWL1-PWLi具有地電壓的低電平。在這個(gè)偏置條件下，通過NMOS晶體管203R和204R將地電壓施加到ND20節(jié)點(diǎn)。在讀取操作期間，低電平的選擇信號(hào)SS_W和GWL_W使NMOS晶體管203W和204W關(guān)斷。字線驅(qū)動(dòng)器DRV0的PMOS晶體管205將選擇信號(hào)PWL0的電壓，即Vpx(5V)，施加到字線WL0。相反地，分別由反轉(zhuǎn)的選擇信號(hào)nPWL-NPWLi控制的NMOS晶體管207將值為Vex的地電壓施加到未被選擇的字線WL1-WLi。
在編程操作期間，假設(shè)激活了選擇信號(hào)SS_W、GWL_W、以及PWL0。激活的選擇信號(hào)SS_W和GWL_W具有電源電壓Vcc的高電平，且激活的選擇信號(hào)PWL0具有Vpx。未激活的選擇信號(hào)PWL1-PWLi具有地電壓的低電平。在這個(gè)偏置條件下，NMOS晶體管203W和204W將地電壓施加到ND20節(jié)點(diǎn)。在編程操作期間，低電平的選擇信號(hào)SS_R和GWL_R使NMOS晶體管203R和204R關(guān)斷。字線驅(qū)動(dòng)器DRV0的PMOS晶體管205將選擇信號(hào)PWL0的電壓，即Vpx(10V)施加到字線WL0。相反地，分別由反轉(zhuǎn)的選擇信號(hào)nPWL-NPWLi控制的NMOS晶體管207將值為Vex的地電壓施加到未被選擇的字線WL1-WLi。
圖4是示出根據(jù)本發(fā)明的第三實(shí)施例的非易失性存儲(chǔ)設(shè)備中的行解碼器電路的電路圖。
參考圖4，根據(jù)本發(fā)明的第二實(shí)施例的非易失性存儲(chǔ)設(shè)備中的行解碼器電路300包括PMOS晶體管301；NMOS晶體管302、303、以及304；以及多個(gè)字線驅(qū)動(dòng)器DRV0-DRVi。PMOS晶體管301連接在Vpx和ND30節(jié)點(diǎn)之間，并由Vpgate控制。NMOS晶體管302連接在Vpx和ND30節(jié)點(diǎn)之間，并由Vexen控制。NMOS晶體管303連接在ND30節(jié)點(diǎn)和選擇信號(hào)線GWL_R之間，并由選擇信號(hào)SS_R控制。NMOS晶體管304連接在ND30節(jié)點(diǎn)和選擇信號(hào)線GWL_W之間，并由選擇信號(hào)SS_W控制。字線驅(qū)動(dòng)器DRV0包括PMOS晶體管305和NMOS晶體管306和307。PMOS晶體管305連接在選擇信號(hào)PWL0和字線WL0之間，并由ND30節(jié)點(diǎn)的電壓控制。NMOS晶體管306連接在字線WL0和Vex之間，并由ND30節(jié)點(diǎn)的電壓控制。NMOS晶體管307連接在字線WL0和Vex之間，并由反轉(zhuǎn)的選擇信號(hào)nPWL0控制。以與驅(qū)動(dòng)器DRV0相同的方式構(gòu)建剩余的字線驅(qū)動(dòng)器DRV1-DRVi的組成元件，并用相同的附圖標(biāo)記來表示這些組成元件。
根據(jù)每個(gè)操作模式的輸入電壓Vpx、Vpgate、Vexen、以及Vex與表1中所示的那些輸入電壓相同。在下文中，將參考圖4和表1來更全面地描述根據(jù)本發(fā)明的第三實(shí)施例的行解碼器電路的操作。
如表1所示，在擦除操作期間，將Vpx和Vpgate設(shè)置為0V，并將Vexen設(shè)置為電源電壓Vcc，并將Vex設(shè)置為-10V。在這個(gè)電壓條件下，不考慮選擇信號(hào)SS_R、SS_W、GWL_R和GWL_W，由Vexen控制的NMOS晶體管302將Vpx(0V)施加到ND30節(jié)點(diǎn)上。當(dāng)將0V施加到ND30節(jié)點(diǎn)時(shí)，每個(gè)字線驅(qū)動(dòng)器DRV0-DRVi的NMOS晶體管306將Vex(-10V)施加到字線上。如表1所示，與根據(jù)傳統(tǒng)技術(shù)的行解碼器電路不同，在擦除操作期間將0V(不是-2V)的Vpgate施加到PMOS晶體管301的柵極。這意味著，沒有對(duì)用于產(chǎn)生-2V的租用泵和用于控制該租用泵的電路的需求。因此，有可能去除用于產(chǎn)生-2V的租用泵和用于控制該租用泵的電路。結(jié)果，可能減少芯片面積。
在讀取操作期間，假設(shè)激活了選擇信號(hào)SS_R、GWL_R、以及PWL0。激活的選擇信號(hào)SS_R和GWL_R分別具有電源電壓Vcc的高電平和地電壓的低電平。激活的選擇信號(hào)PWL0具有Vpx。未激活的選擇信號(hào)PWL1-PWLi具有地電壓的低電平。在這個(gè)偏置條件下，ND30節(jié)點(diǎn)連接到具有地電壓的選擇信號(hào)線GWL_R。在讀取操作期間，低電平的選擇信號(hào)SS_W使NMOS晶體管304關(guān)斷。字線驅(qū)動(dòng)器DRV0的PMOS晶體管305將選擇信號(hào)PWL0的電壓，即Vpx(5V)，施加到字線WL0。相反地，分別由反轉(zhuǎn)的選擇信號(hào)nPWL-NPWLi控制的NMOS晶體管307將值為Vex的地電壓施加到未被選擇的字線WL1-WLi。
在編程操作期間，假設(shè)選擇信號(hào)SS_W、GWL_W、以及PWL0變?yōu)楸患せ?。激活的選擇信號(hào)SS_W和GWL_W分別具有電源電壓Vcc的高電平和地電壓的低電平。激活的選擇信號(hào)PWL0具有Vpx。未激活的選擇信號(hào)PWL1-PWLi具有地電壓的低電平。在這個(gè)偏置條件下，NMOS晶體管304將ND30節(jié)點(diǎn)連接到具有地電壓的選擇信號(hào)線GWL_W。在編程操作期間，低電平的選擇信號(hào)SS_R使NMOS晶體管303關(guān)斷。通過字線驅(qū)動(dòng)器DRV0的PMOS晶體管305將值為Vpx(10V)的選擇信號(hào)PWL0的電壓施加到字線。相反地，分別由反轉(zhuǎn)的選擇信號(hào)nPWL-NPWLi控制的NMOS晶體管307將值為Vex的地電壓施加到未被選擇的字線WL1-WLi。
如前面所述，去除了用于產(chǎn)生在擦除操作期間使用的-2V的租用泵和用于控制該租用泵的電路，從而減少了芯片面積。
已經(jīng)描述了本發(fā)明的典型實(shí)施例，要注意，本領(lǐng)域的技術(shù)人員根據(jù)上面的講述內(nèi)容可以作出修改和變化。因此，應(yīng)理解，可以對(duì)所公開的本發(fā)明的實(shí)施例進(jìn)行改變，而仍在所附權(quán)利要求所限定的本發(fā)明的范圍和精神之內(nèi)。
權(quán)利要求
1.一種行解碼器電路，在能夠在讀取、編程、和擦除模式下操作的非易失性存儲(chǔ)設(shè)備中使用，該行解碼器電路包括第一晶體管，其連接在第一電壓和控制節(jié)點(diǎn)之間，并由第二電壓控制；第二晶體管，其連接在第一電壓和控制節(jié)點(diǎn)之間，并由第三電壓控制；以及字線驅(qū)動(dòng)器，用于響應(yīng)控制節(jié)點(diǎn)的電壓來驅(qū)動(dòng)字線。
2.根據(jù)權(quán)利要求1的行解碼器電路，其中在擦除操作期間，第二電壓被設(shè)置為地電壓，而第三電壓被設(shè)置為電源電壓。
3.根據(jù)權(quán)利要求1的行解碼器電路，其中在除擦除操作之外的剩余操作期間，第三電壓被設(shè)置為地電壓。
4.根據(jù)權(quán)利要求1的行解碼器電路，還包括開關(guān)，用于在讀取和編程操作期間響應(yīng)選擇信號(hào)將控制節(jié)點(diǎn)連接到地電壓和電源電壓之一。
5.根據(jù)權(quán)利要求4的行解碼器電路，其中所述開關(guān)包括與第二開關(guān)晶體管串聯(lián)連接的第一開關(guān)晶體管。
6.根據(jù)權(quán)利要求4的行解碼器電路，其中所述開關(guān)包括與第四開關(guān)晶體管串聯(lián)連接的第三開關(guān)晶體管。
7.根據(jù)權(quán)利要求1的行解碼器電路，其中第一晶體管是PMOS晶體管，而第二晶體管是NMOS晶體管。
8.根據(jù)權(quán)利要求1的行解碼器電路，其中在所述擦除操作、所述編程操作、以及所述讀取操作期間，第一電壓被分別設(shè)置為地電壓、10V、以及5V。
9.根據(jù)權(quán)利要求1的行解碼器電路，其中在讀取操作期間第二電壓被設(shè)置為地電壓，并且其中，在編程操作期間第二電壓被設(shè)置為低于第一電壓的電壓。
10.一種操作在非易失性存儲(chǔ)設(shè)備中使用的行解碼器電路的方法，包括由第二電壓控制第一晶體管，所述第一晶體管連接在第一電壓和控制節(jié)點(diǎn)之間；由第三電壓控制第二晶體管，所述第二晶體管連接在第一電壓和控制節(jié)點(diǎn)之間；以及響應(yīng)控制節(jié)點(diǎn)的電壓來驅(qū)動(dòng)字線。
11.根據(jù)權(quán)利要求10的方法，在擦除操作期間，包括將第二電壓設(shè)置為地電壓；以及將第三電壓設(shè)置為電源電壓。
12.根據(jù)權(quán)利要求10的方法，在讀取和編程操作期間，包括響應(yīng)選擇信號(hào)，將控制節(jié)點(diǎn)連接到地電壓和電源電壓之一。
13.根據(jù)權(quán)利要求10的方法，包括在除擦除操作之外的剩余操作期間，將第三電壓設(shè)置為地電壓。
14.根據(jù)權(quán)利要求10的方法，包括在擦除操作、編程操作、以及讀取操作期間，將第一電壓分別設(shè)置為地電壓、10V、以及5V。
15.根據(jù)權(quán)利要求10的方法，包括在讀取操作期間將第二電壓設(shè)置為地電壓；而在編程操作期間將第二電壓設(shè)置為低于第一電壓的電壓。
全文摘要
在這里公開的發(fā)明是一種非易失性存儲(chǔ)設(shè)備。該非易失性存儲(chǔ)設(shè)備包括第一晶體管，其連接在第一電壓和控制節(jié)點(diǎn)之間，并由第二電壓控制；第二晶體管，其連接在第一電壓和控制節(jié)點(diǎn)之間，并由第三電壓控制；以及字線驅(qū)動(dòng)器，用于響應(yīng)控制節(jié)點(diǎn)的電壓來驅(qū)動(dòng)字線。在擦除操作期間，第二電壓被設(shè)置為地電壓。在擦除操作期間，第三電壓被設(shè)置為電源電壓。
文檔編號(hào)G11C8/00GK1758370SQ20051009234
公開日2006年4月12日 申請(qǐng)日期2005年8月29日 優(yōu)先權(quán)日2004年10月7日
發(fā)明者樸鎮(zhèn)城, 金明載, 李升根 申請(qǐng)人:三星電子株式會(huì)社