專利名稱：內(nèi)存控制器及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種內(nèi)存控制器及其方法，且特別有關(guān)于一種DDR SDRAM內(nèi)存控制器及其方法。
背景技術(shù)：
請參照圖1，其繪示了已知的內(nèi)存控制器的方塊圖。內(nèi)存控制器100包括控制邏輯電路110、觸發(fā)器120、130及緩沖器141至143。當數(shù)據(jù)傳輸時，需擷取傳輸數(shù)據(jù)的內(nèi)容，必須配合產(chǎn)生相對應的擷取訊號。而擷取訊號需配合需求而延遲周期。
控制邏輯電路110輸出控制訊號C011。觸發(fā)器120接收控制訊號C011與系統(tǒng)時鐘訊號Clk11，以產(chǎn)生控制訊號C012至觸發(fā)器130。觸發(fā)器120接收控制訊號C012與延遲后系統(tǒng)時鐘訊號Clk12，以產(chǎn)生控制訊號C012輸出。
延遲后系統(tǒng)時鐘訊號Clk12的產(chǎn)生，是以系統(tǒng)時鐘訊號Clk11經(jīng)緩沖器141至143而產(chǎn)生。若以100Mhz的系統(tǒng)時鐘訊號而言，若使延遲后系統(tǒng)時鐘訊號Clk12有1/4周期的延遲，即2.5ns。需經(jīng)緩沖器的調(diào)整，以及考慮線路本身造成的延遲。且每次微調(diào)皆需經(jīng)精確的模擬及線路的布局。頻率若改為80Mhz，原2.5ns即不適用。因此，此已知的內(nèi)存控制器亦無法任意更換頻率。
請參照圖2，其繪示了另一已知的內(nèi)存控制器的方塊圖。內(nèi)存控制器200與圖1的內(nèi)存控制器100不同之處在于，輸入觸發(fā)器130的延遲后系統(tǒng)時鐘訊號Clk13的產(chǎn)生，是使系統(tǒng)時鐘訊號Clk11經(jīng)緩沖器241至244后，再經(jīng)多任務器245選擇經(jīng)多少緩沖器延遲產(chǎn)生的時鐘訊號，以輸出延遲后系統(tǒng)時鐘訊號Clk13至觸發(fā)器130。雖然可透過多任務器選擇系統(tǒng)時鐘訊號延遲的程度，但延遲相位的精準度仍須由緩沖器本身緩沖的時間及其數(shù)量決定，效果并不如預期。且上述已知技術(shù)易受制程、溫度、電壓等變量影響，難以提升速度。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的就是在提供一種內(nèi)存控制器及其控制方法?？膳浜舷到y(tǒng)需求調(diào)整訊號延遲相位。且可依系統(tǒng)需求改變主頻率，而不需重新設(shè)定延遲相位。
根據(jù)本發(fā)明的目的，提出一種內(nèi)存控制器，包括控制邏輯電路、相位鎖相回路及多任務器。相位鎖相回路依據(jù)系統(tǒng)時鐘訊號產(chǎn)生多個相位時鐘訊號，此些相位時鐘訊號與系統(tǒng)時鐘訊號具有相同頻率，這些相位時鐘訊號相互具有不同的相位差。多任務器接收這些相位時鐘訊號，在控制邏輯電路的控制下，選擇這些相位時鐘訊號的一輸出，以產(chǎn)生一選擇后相位時鐘訊號。
根據(jù)本發(fā)明的另一目的，提出一種內(nèi)存控制方法，用于一內(nèi)存控制器。首先，以相位鎖相回路依據(jù)系統(tǒng)時鐘訊號產(chǎn)生多個相位時鐘訊號。這些相位時鐘訊號與系統(tǒng)時鐘訊號具有相同頻率，且這些相位時鐘訊號相互具有不同的相位差。之后，選擇此些相位時鐘訊號的一輸出，以產(chǎn)生一選擇后相位時鐘訊號。
為讓本發(fā)明的上述目的、特征、和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合附圖，作詳細說明如下


圖1繪示了已知的內(nèi)存控制器的方塊圖。。
圖2繪示了另一已知的內(nèi)存控制器的方塊圖。
圖3繪示了依本發(fā)明一較佳實施例的內(nèi)存控制器的方塊圖。
圖4繪示了依本發(fā)明一第二實施例的內(nèi)存控制器的方塊圖。
具體實施例方式
請參照圖3，其繪示了依照本發(fā)明一較佳實施例的內(nèi)存控制器的方塊圖。內(nèi)存控制器300包括控制邏輯電路310、相位鎖相回路320(Phase Locked Loop，PLL)及多任務器330。相位鎖相回路320依據(jù)系統(tǒng)時鐘訊號Clk31產(chǎn)生多個相位時鐘訊號Cmp，這些相位時鐘訊號Cmp與系統(tǒng)時鐘訊號Clk31具有相同頻率，相位時鐘訊號彼此相互具有不同的相位差。多任務器330接收上述相位時鐘訊號Cmp，于控制邏輯電路310的訊號Clkse控制下，選擇相位時鐘訊號Cmp之一輸出，以產(chǎn)生一選擇后相位時鐘訊號Clk32。
選擇后相位時鐘訊號Clk32用以做為時鐘訊號，或用以做為閃控訊號(strobe signal)?？梢曀璧臅r鐘訊號的延遲程度，或閃控訊號所需延遲周期的程度調(diào)整多任務器330的輸出。
內(nèi)存控制器300例如用于雙倍同步動態(tài)隨機存取內(nèi)存(Double Data RateSDRAM，DDR SDRAM)中。若選擇后相位時鐘訊號Clk32用為閃控訊號時，于DDRSDRAM的需求中，須數(shù)據(jù)訊號的中段以擷取數(shù)據(jù)，而較系統(tǒng)時鐘訊號延遲1/4周期。因于DDR SDRAM利用雙沿時鐘轉(zhuǎn)換(Double Transitlon Clocking)技術(shù)，在系統(tǒng)時鐘訊號的上升沿(Raising edge)及下沿(Falling edge)觸發(fā)傳送，即約每1/2周期即需觸發(fā)。而閃控訊號即需于數(shù)據(jù)的中段，即1/4周期以擷取資料。
DDR SDRAM為同步動態(tài)隨機存取內(nèi)存(Synchronized Dynamic RandomAccess Memory，SDRAM)下一世代的內(nèi)存架構(gòu)。DDR SDRAM與SDRAM的比較，DDRSDRAM的傳輸速度是SDRAM的雙倍。若SDRAM的時鐘頻率為66Mhz，且傳輸時間的間隔是15ns。那對于DDR SDRAM言，其傳輸數(shù)據(jù)時間的間隔則為7.5ns，傳送頻率可達133Mhz。
而DDR SDRAM的原理即如前述，傳送數(shù)據(jù)是采在同一個時鐘周期，上下波段都在做傳數(shù)據(jù)的工作，而相較于SDRAM在同一個時鐘周期，只傳一次數(shù)據(jù)，DDR SDRAM的效率是SDRAM的兩倍。
相位鎖相回路320是將其內(nèi)部的多重相位拉出，產(chǎn)生多重相位但仍同頻的時鐘訊號，即上述的各相位時鐘訊號Cmp。在本實施例中，共有八個相位時鐘訊號Cmp，分別延遲1/8個周期、2/8個周期至7/8個周期。而相位鎖相回路320中所有相位關(guān)系不論任何頻率皆永遠固定，故選擇后的相位時鐘訊號，也不會被頻率影響。而相位時鐘訊號Cmp的頻率與系統(tǒng)時鐘訊號Clk31相等。
若內(nèi)存的頻率，須對應系統(tǒng)更換時，或是環(huán)境影響的頻率升降時，也不會影響到訊號相對的相位。而系統(tǒng)會自動對準控制訊號所需要的相位，而不需軟件再調(diào)整。
請參照圖4，其繪示了依本發(fā)明提出的第二實施例的內(nèi)存控制器的方塊圖。與前實施例不同之處在于本實施例還包括觸發(fā)器410及420。觸發(fā)器410接收系統(tǒng)時鐘訊號Clk31及控制邏輯電路310的第一訊號Co31，以輸出第二訊號Co32。觸發(fā)器420接收第二訊號Co32及選擇后相位時鐘訊號Clk32以產(chǎn)生第三訊號S3。第三訊號S3例如用以為控制訊號，例如為讀取訊號、寫入訊號或是地址訊號。
本發(fā)明上述實施例所揭示的內(nèi)存控制器及其控制方法，可配合系統(tǒng)需求調(diào)整訊號延遲相位。且可依系統(tǒng)需求改變主頻率，而不需重新設(shè)定延遲相位，并不需如已知的作法配合不同的頻率，以改變訊號所需的延遲時間。
綜上所述，雖然本發(fā)明已以一較佳實施例揭示如上，然其并非用以限定本發(fā)明，任何熟悉本技術(shù)領(lǐng)域者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更動與潤飾，因此本發(fā)明的保護范圍當視后附的申請專利范圍所界定者為準。
權(quán)利要求
1.一種內(nèi)存控制器，包括一控制邏輯電路；一相位鎖相回路，依據(jù)一系統(tǒng)時鐘訊號產(chǎn)生多個相位時鐘訊號，這些相位時鐘訊號與該系統(tǒng)時鐘訊號具有相同頻率，這些相位時鐘訊號相互具有不同的相位差；以及一多任務器，接收該些相位時鐘訊號，于該控制邏輯電路的控制下，選擇這些相位時鐘訊號之一輸出，以產(chǎn)生一選擇后相位時鐘訊號。
2.如權(quán)利要求1所述的控制器，其特征在于，該選擇后相位時鐘訊號用為時鐘訊號。
3.如權(quán)利要求1所述的控制器，其特征在于，該選擇后相位時鐘訊號用為閃控訊號。
4.如權(quán)利要求1所述的控制器，其特征在于，還包括第一觸發(fā)器，接收該系統(tǒng)時鐘訊號及該控制邏輯電路的一第一訊號，以輸出一第二訊號；及一第二觸發(fā)器，接收該第二訊號及該選擇后相位時鐘訊號以產(chǎn)生一第三訊號。
5.如權(quán)利要求1所述的控制器，其特征在于，該第三訊號用作為控制訊號。
6.如權(quán)利要求1所述的控制器，其特征在于，用于雙倍同步動態(tài)隨機存取內(nèi)存中。
7.一種內(nèi)存控制方法，用于一內(nèi)存控制器，包括以一相位鎖相回路依據(jù)一系統(tǒng)時鐘訊號產(chǎn)生多個相位時鐘訊號，這些相位時鐘訊號與該系統(tǒng)時鐘訊號具有相同頻率，這些相位時鐘訊號相互具有不同的相位差；以及選擇這些相位時鐘訊號之一輸出，以產(chǎn)生一選擇后相位時鐘訊號。
8.如權(quán)利要求7所述的控制方法，其特征在于，該選擇后相位時鐘訊號用作為時鐘訊號。
9.如權(quán)利要求7所述的控制方法，其特征在于，該選擇后相位時鐘訊號用作為閃控訊號。
10.如權(quán)利要求7所述的控制方法，其特征在于，該內(nèi)存控制器用于DDRSDRAM中。
全文摘要
內(nèi)存控制器及其控制方法。內(nèi)存控制器包括控制邏輯電路、相位鎖相回路及多任務器。相位鎖相回路依據(jù)系統(tǒng)時鐘訊號產(chǎn)生多個相位時鐘訊號，這些相位時鐘訊號與系統(tǒng)時鐘訊號具有相同頻率，這些相位時鐘訊號相互具有不同的相位差。多任務器接收這些相位時鐘訊號，于控制邏輯電路的控制下，選擇這些相位時鐘訊號之一輸出，以產(chǎn)生一選擇后相位時鐘訊號。
文檔編號G11C7/00GK1983446SQ20051013702
公開日2007年6月20日 申請日期2005年12月13日 優(yōu)先權(quán)日2005年12月13日
發(fā)明者陳玉國, 陳信全 申請人:旺玖科技股份有限公司