專(zhuān)利名稱(chēng)：具有降低存取時(shí)間的閃存裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，并更具體地，涉及閃存裝置。
背景技術(shù)：
一般而言，在包括閃存裝置的系統(tǒng)中，閃存裝置用以存儲(chǔ)從主機(jī)設(shè)備(或控制設(shè)備)接收的各種數(shù)據(jù)，讀出由主機(jī)設(shè)備請(qǐng)求的數(shù)據(jù)，并將所讀出的數(shù)據(jù)傳輸?shù)街鳈C(jī)設(shè)備。為與主機(jī)進(jìn)行數(shù)據(jù)傳輸，閃存裝置包括諸如有限狀態(tài)機(jī)(FSM)的編碼及解碼單元。圖1中示出了包括FSM的典型閃存裝置。
參看圖1，閃存裝置10包括主機(jī)接口單元11、控制邏輯單元12、內(nèi)部寄存器單元13、FSM 14、糾錯(cuò)碼(ECC)單元15及閃存內(nèi)核16。
FSM 14對(duì)從控制邏輯單元12接收的數(shù)據(jù)信號(hào)(DAT)及從內(nèi)部寄存器單元13接收的命令信號(hào)(CMD)及地址信號(hào)(ADD)進(jìn)行解碼。此外，F(xiàn)SM 14對(duì)從閃存內(nèi)核16接收的數(shù)據(jù)信號(hào)(DAT)進(jìn)行編碼。ECC單元15檢查并校正FSM14所編碼信號(hào)(DEC)或所解碼信號(hào)(ENC)的誤差。其后，F(xiàn)SM 14將其誤差被最后校正的數(shù)據(jù)信號(hào)存儲(chǔ)在閃存內(nèi)核16中或?qū)⒃摂?shù)據(jù)信號(hào)輸出至控制邏輯單元12。
如上所述，在閃存裝置10中，內(nèi)部寄存器單元13、FSM 14及ECC單元15彼此分離。因而，當(dāng)它們由超高速集成電路硬件描述語(yǔ)言(VHDL)或Velilong硬件描述語(yǔ)言設(shè)計(jì)時(shí)，會(huì)引起問(wèn)題，因?yàn)樗惴ㄗ兊脧?fù)雜。
此外，在FSM 14對(duì)從主機(jī)設(shè)備20發(fā)送或從閃存內(nèi)核16讀出的數(shù)據(jù)信號(hào)(DAT)執(zhí)行編碼或解碼操作之后，ECC單元15可使用FSM 14來(lái)檢測(cè)或校正已編碼或已解碼信號(hào)(ENC或DEC)的誤差。這導(dǎo)致增加的處理時(shí)間。因此，從主機(jī)設(shè)備20考慮，會(huì)引起問(wèn)題，因?yàn)檎麄€(gè)系統(tǒng)的性能由于閃存裝置10的存取時(shí)間增加而降低。

發(fā)明內(nèi)容
一種閃存裝置通過(guò)執(zhí)行誤差檢測(cè)及校正操作同時(shí)用主機(jī)設(shè)備編碼或解碼傳輸及接收信號(hào)，而利用簡(jiǎn)化的設(shè)計(jì)算法并降低存取時(shí)間。
閃存裝置可包括FSM檢查單元及閃存內(nèi)核。FSM檢查單元檢測(cè)并校正輸入數(shù)據(jù)信號(hào)、命令信號(hào)、寫(xiě)入地址信號(hào)及讀出地址信號(hào)的誤差，同時(shí)解碼所述信號(hào)中的任一個(gè)，以輸出已解碼輸入數(shù)據(jù)信號(hào)、已解碼命令信號(hào)、已解碼寫(xiě)入地址信號(hào)及已解碼讀出地址信號(hào)之一；且檢測(cè)并校正讀出數(shù)據(jù)信號(hào)、狀態(tài)信息及芯片信息的誤差，同時(shí)編碼讀出數(shù)據(jù)信號(hào)、狀態(tài)信息及芯片信息之一，以輸出已編碼讀出數(shù)據(jù)信號(hào)、已編碼狀態(tài)信息及已編碼芯片信息之一。此外，閃存內(nèi)核響應(yīng)于已解碼命令信號(hào)及已解碼寫(xiě)入地址信號(hào)而存儲(chǔ)已解碼輸入數(shù)據(jù)信號(hào)，響應(yīng)于已解碼命令信號(hào)及已解碼讀出地址信號(hào)而輸出讀出數(shù)據(jù)信號(hào)，并響應(yīng)于控制信號(hào)而輸出狀態(tài)信息及芯片信息。


圖1為現(xiàn)有技術(shù)的閃存裝置的示意性方塊圖；圖2為閃存裝置的方塊圖；及圖3為圖2中所示的FSM檢查單元的具體方塊圖。
具體實(shí)施例方式
圖2為閃存裝置的方塊圖。參看圖2，閃存裝置101可包括主機(jī)接口單元110、控制邏輯單元120、閃存內(nèi)核130、和FSM檢查單元200。
主機(jī)接口單元110在控制邏輯單元120和FSM檢查單元200、以及外部主機(jī)設(shè)備102之間建立接口(interface)。更具體地，主機(jī)接口單元110可以從主機(jī)設(shè)備102接收的第一傳輸信號(hào)(TRSI1)中提取命令信號(hào)(ECOM)、輸入數(shù)據(jù)信號(hào)(EIDAT)及寫(xiě)入地址信號(hào)(EADR1)、或命令信號(hào)(ECOM)及讀出地址信號(hào)(EADR2)。命令信號(hào)(ECOM)可包括程序命令或讀出命令。主機(jī)接口單元110將輸入數(shù)據(jù)信號(hào)(EIDAT)輸出至控制邏輯單元120，且將命令信號(hào)(ECOM)及寫(xiě)入或讀出地址信號(hào)(EADR1或EADR2)輸出至FSM檢查單元200。此外，主機(jī)接口單元110從主機(jī)設(shè)備102接收的第二傳輸信號(hào)(TRSI2)中提取控制信息信號(hào)(SIG)，且將其輸出至控制邏輯單元120。主機(jī)接口單元110將從控制邏輯單元120接收的已編碼讀出數(shù)據(jù)信號(hào)(EODAT)轉(zhuǎn)換為第三傳輸信號(hào)(TRSO2)，且將已轉(zhuǎn)換信號(hào)輸出至主機(jī)設(shè)備102。主機(jī)接口單元110將從FSM檢查單元200接收的已編碼狀態(tài)信息(ESTATS)及已編碼芯片信息(ECONF)轉(zhuǎn)換為第四傳輸信號(hào)(TRSO2)，且將已轉(zhuǎn)換信號(hào)輸出至主機(jī)設(shè)備102。
控制邏輯單元120將輸入數(shù)據(jù)信號(hào)(EIDAT)輸出至FSM檢查單元200，且將從FSM檢查單元200接收的已編碼讀出數(shù)據(jù)信號(hào)(EODAT)輸出至主機(jī)接口單元110。此外，控制邏輯單元120響應(yīng)于控制信息信號(hào)(SIG)而產(chǎn)生控制信號(hào)(CTL1至CTL3)，并且控制主機(jī)接口單元110、FSM檢查單元200及閃存內(nèi)核130。更具體地，控制邏輯單元120將控制信號(hào)(CTL1)輸出至主機(jī)接口單元110，將控制信號(hào)(CTL2)輸出至FSM檢查單元200，并將控制信號(hào)(CTL3)輸出至閃存內(nèi)核130，從而控制所述每一單元的操作。
FSM檢查單元200解碼輸入數(shù)據(jù)信號(hào)(EIDAT)、命令信號(hào)(ECOM)、寫(xiě)入地址信號(hào)(EADR1)及讀出地址信號(hào)(EADR2)中的任一個(gè)，且同時(shí)檢測(cè)并校正該信號(hào)的誤差。更具體地，當(dāng)FSM檢查單元200接收到輸入數(shù)據(jù)信號(hào)(EIDAT)時(shí)，其檢測(cè)并校正輸入數(shù)據(jù)信號(hào)(EIDAT)的誤差，同時(shí)解碼輸入數(shù)據(jù)信號(hào)(EIDAT)，且然后輸出已解碼輸入數(shù)據(jù)信號(hào)(DIDAT)。以類(lèi)似方式，當(dāng)FSM檢查單元200接收到命令信號(hào)(ECOM)、寫(xiě)入地址信號(hào)(EADR1)及讀出地址信號(hào)(EADR2)時(shí)，其檢測(cè)并校正這些信號(hào)的誤差，同時(shí)將其解碼，且然后輸出已解碼命令信號(hào)(DCOM)及已解碼寫(xiě)入或讀出地址信號(hào)(DADR1或DADR2)。可基于可檢測(cè)并校正誤差的漢明碼來(lái)設(shè)計(jì)FSM檢查單元200的誤差檢測(cè)及校正功能。
此外，F(xiàn)SM檢查單元200檢測(cè)并校正讀出數(shù)據(jù)信號(hào)(DODAT)、狀態(tài)信息(STATS)及芯片信息(CONF)之一的誤差，同時(shí)編碼該信號(hào)。狀態(tài)信息(STATS)可包括指示閃存裝置101的當(dāng)前操作狀態(tài)的信息。芯片信息(CONF)可包括有關(guān)閃存裝置101的規(guī)格信息。將狀態(tài)信息(STATS)及芯片信息(CONF)存儲(chǔ)在閃存內(nèi)核130中。閃存內(nèi)核130響應(yīng)于從控制邏輯單元120接收的控制信號(hào)(CTL3)而將狀態(tài)信息(STATS)及芯片信息(CONF)輸出到FSM檢查單元200。
當(dāng)接收讀出數(shù)據(jù)信號(hào)(DODAT)時(shí)，F(xiàn)SM檢查單元200檢測(cè)及校正讀出數(shù)據(jù)信號(hào)(DODAT)的誤差，同時(shí)編碼該信號(hào)，且然后輸出已編碼讀出數(shù)據(jù)信號(hào)(EODAT)。此外，F(xiàn)SM檢查單元200檢測(cè)并校正狀態(tài)信息(STATS)及芯片信息(CONF)的誤差，同時(shí)將其編碼，且然后輸出已編碼狀態(tài)信息(ESTATS)及已編碼芯片信息(ECONF)。
閃存內(nèi)核130響應(yīng)于已解碼命令信號(hào)(DCOM)和已解碼寫(xiě)入地址信號(hào)(DADR1)而存儲(chǔ)已解碼輸入數(shù)據(jù)信號(hào)(DIDAT)。此外，閃存內(nèi)核130響應(yīng)于已解碼命令信號(hào)(DCOM)及已解碼讀出地址信號(hào)(DADR2)而輸出讀出數(shù)據(jù)信號(hào)(DODAT)，且響應(yīng)于控制信號(hào)(CTL3)而輸出狀態(tài)信息(STATS)及芯片信息(CONF)。
圖3為圖2中所示的FSM檢查單元的具體方塊圖。參看圖3，F(xiàn)SM檢查單元200可包括第一組合電路210、寄存器電路220、第二組合電路230、第一多路復(fù)用器單元240、第二多路復(fù)用器單元250、第一誤差檢查單元260、第二誤差檢查單元270及誤差比較單元280。
第一組合電路210可包括主組合電路211及次組合電路212。主組合電路211可包括編碼器213。主組合電路211編碼或解碼輸入信號(hào)(IN)，且輸出第一編碼信號(hào)(EX1至EXn)(n為整數(shù))或第一解碼信號(hào)(DX1至DXn)(n為整數(shù))。輸入信號(hào)(IN)可為命令信號(hào)(ECOM)、寫(xiě)入地址信號(hào)(EADR1)、讀出地址信號(hào)(EADR2)及輸入數(shù)據(jù)信號(hào)(EIDAT)之一，或讀出數(shù)據(jù)信號(hào)(DODAT)、狀態(tài)信息(ESTATS)及芯片信息(CONF)之一。
當(dāng)使能第一誤差判定信號(hào)(ERR1)時(shí)，編碼器213響應(yīng)于第一誤差判定信號(hào)(ERR1)而編碼第一誤差檢測(cè)及校正信息(EDN1)以及第一編碼信號(hào)(EX1至EXn)。結(jié)果，主組合電路211輸出包括第一誤差檢測(cè)及校正信息(EDN1)的第一編碼信號(hào)(EX1至EXn)。此外，當(dāng)使能第二誤差判定信號(hào)(ERR2)時(shí)，編碼器213響應(yīng)于第二誤差判定信號(hào)(ERR2)而編碼第二誤差檢測(cè)及校正信息(EDN2)以及第一解碼信號(hào)(DX1至DXn)。結(jié)果，主組合電路211輸出包括第二誤差檢測(cè)及校正信息(EDN2)的第一解碼信號(hào)(DX1至DXn)。
次組合電路212也可包括編碼器214。次組合電路212編碼或解碼輸入信號(hào)(IN)，且輸出第二編碼信號(hào)(EXC1至EXCm)(m為整數(shù))或第二解碼信號(hào)(DXC1至DXCm)(m為整數(shù))。編碼器214響應(yīng)于第一誤差判定信號(hào)(ERR1)而編碼第一誤差檢測(cè)及校正信息(EDN1)以及第二編碼信號(hào)(EXC1至EXCm)。結(jié)果，次組合電路212輸出包括第一誤差檢測(cè)及校正信息(EDN1)的第二編碼信號(hào)(EXC1至EXCm)。此外，當(dāng)使能第二誤差判定信號(hào)(ERR2)時(shí)，編碼器214響應(yīng)于第二誤差判定信號(hào)(ERR2)而編碼第二誤差檢測(cè)及校正信息(EDN2)以及第二解碼信號(hào)(DXC1至DXCm)。結(jié)果，次組合電路212輸出包括第二誤差及校正信息(EDN2)的第二解碼信號(hào)(DXC1至DXCm)。
寄存器電路220可包括第一寄存器單元221及第二寄存器單元222。第一寄存器單元221可包括多個(gè)寄存器RM1至RMn(n為整數(shù))。所述多個(gè)寄存器RM1至RMn響應(yīng)于時(shí)鐘信號(hào)(CLK)而分別存儲(chǔ)第一編碼信號(hào)(EX1至EXn)，且分別輸出第一存儲(chǔ)信號(hào)(EY1至EYn)。此外，所述多個(gè)寄存器RM1至RMn響應(yīng)于時(shí)鐘信號(hào)(CLK)而分別存儲(chǔ)第一解碼信號(hào)(DX1至DXn)，且分別輸出第三存儲(chǔ)信號(hào)(DY1至DYn)。第一存儲(chǔ)信號(hào)(EY1至EYn)是多個(gè)寄存器RM1至RMn分別將第一編碼信號(hào)(EX1至EXn)延遲預(yù)定時(shí)間而產(chǎn)生的信號(hào)。此外，第三存儲(chǔ)信號(hào)(DY1至DYn)是多個(gè)寄存器RM1至RMn分別將第一解碼信號(hào)(DX1至DXn)延遲預(yù)定時(shí)間而產(chǎn)生的信號(hào)。
第二寄存器單元222可包括多個(gè)寄存器RS1至RSm(m為整數(shù))。多個(gè)寄存器RS1至RSm響應(yīng)于時(shí)鐘信號(hào)(CLK)而分別存儲(chǔ)第二編碼信號(hào)(EXC1至EXCm)，且輸出第二存儲(chǔ)信號(hào)(EYC1至EYCm)。此外，多個(gè)寄存器RS1至RSm響應(yīng)于時(shí)鐘信號(hào)(CLK)而分別存儲(chǔ)第二解碼信號(hào)(DXC1至DXCm)，且分別輸出第四存儲(chǔ)信號(hào)(DYC1至DYCm)。第二存儲(chǔ)信號(hào)(EYC1至EYCm)是多個(gè)寄存器RS1至RSm分別將第二編碼信號(hào)(EXC1至EXCm)延遲預(yù)定時(shí)間而產(chǎn)生的信號(hào)。此外，第四存儲(chǔ)信號(hào)(DYC1至DYCm)是多個(gè)寄存器RS1至RSm分別將第二解碼信號(hào)(DXC1至DXCm)延遲預(yù)定時(shí)間而產(chǎn)生的信號(hào)。
第二組合電路230可包括上組合電路單元231及下組合電路單元232。上組合電路單元231包括主上組合電路141及次上組合電路142。主上組合電路141包括編碼器143。主上組合電路141編碼或解碼輸入信號(hào)(IN)，且輸出第三編碼信號(hào)(EK)或第三解碼信號(hào)(DK)。
當(dāng)使能第一誤差判定信號(hào)(ERR1)時(shí)，編碼器143響應(yīng)于第一誤差判定信號(hào)(ERR1)而編碼第三誤差檢測(cè)及校正信息(EUP1)以及第三編碼信號(hào)(EK)。結(jié)果，主上組合電路141輸出包括第三誤差檢測(cè)及校正信息(EUP1)的第三編碼信號(hào)(EK)。此外，當(dāng)使能第二誤差判定信號(hào)(ERR2)時(shí)，編碼器143響應(yīng)于第二誤差判定信號(hào)(ERR2)而編碼第四誤差檢測(cè)及校正信息(EUP2)以及第三解碼信號(hào)(DK)。結(jié)果，主上組合電路141輸出包括第四誤差檢測(cè)及校正信息(EUP2)的第三解碼信號(hào)(DK)。
次上組合電路142可包括編碼器144。次上組合電路142編碼或解碼輸入信號(hào)(IN)，且輸出第四編碼信號(hào)(EJ)或第四解碼信號(hào)(DJ)。當(dāng)使能第一誤差判定信號(hào)(ERR1)時(shí)，編碼器144響應(yīng)于第一誤差判定信號(hào)(ERR1)而編碼第三誤差檢測(cè)及校正信息(EUP1)以及第四編碼信號(hào)(EJ)。結(jié)果，次上組合電路142輸出包括第三誤差檢測(cè)及校正信息(EUP1)的第四編碼信號(hào)(EJ)。
此外，當(dāng)使能第二誤差判定信號(hào)(ERR2)時(shí)，編碼器144響應(yīng)于第二誤差判定信號(hào)(ERR2)而編碼第四誤差檢測(cè)及校正信息(EUP2)以及第四解碼信號(hào)(DJ)。結(jié)果，次上組合電路142輸出包括第四誤差檢測(cè)及校正信息(EUP2)的第四解碼信號(hào)(DJ)。
下組合電路單元232可包括主下組合電路145及次下組合電路146。主下組合電路145包括編碼器147。主下組合電路145編碼第一存儲(chǔ)信號(hào)(EY1至EYn)以輸出第五編碼信號(hào)(EKY)，或編碼第三存儲(chǔ)信號(hào)(DY1至DYn)以輸出第五解碼信號(hào)(DKY)。
當(dāng)使能第一誤差判定信號(hào)(ERR1)時(shí)，編碼器147響應(yīng)于第一誤差判定信號(hào)(ERR1)而編碼第三誤差檢測(cè)及校正信息(EUP1)以及第五編碼信號(hào)(EKY)。結(jié)果，主下組合電路145輸出包括第三誤差檢測(cè)及校正信息(EUP1)的第五編碼信號(hào)(EKY)。此外，當(dāng)使能第二誤差判定信號(hào)(ERR2)時(shí)，編碼器147響應(yīng)于第二誤差判定信號(hào)(ERR2)而編碼第四誤差檢測(cè)及校正信息(EUP2)以及第五解碼信號(hào)(DKY)。結(jié)果，主下組合電路145輸出包括第四誤差檢測(cè)及校正信息(EUP2)的第五解碼信號(hào)(DKY)。
次下組合電路146也可包括編碼器148。次下組合電路146編碼第二存儲(chǔ)信號(hào)(EYC1至EYCm)以輸出第六編碼信號(hào)(EJY)，或編碼第四存儲(chǔ)信號(hào)(DYC1至DYCm)以輸出第六解碼信號(hào)(DJY)。當(dāng)使能第一誤差判定信號(hào)(ERR1)時(shí)，編碼器148響應(yīng)于第一誤差判定信號(hào)(ERR1)而編碼第三誤差檢測(cè)及校正信息(EUP1)以及第六編碼信號(hào)(EJY)。結(jié)果，次下組合電路146輸出包括第三誤差檢測(cè)及校正信息(EUP1)的第六編碼信號(hào)(EJY)。此外，當(dāng)使能第二誤差判定信號(hào)(ERR2)時(shí)，編碼器148響應(yīng)于第二誤差判定信號(hào)(ERR2)而編碼第四誤差檢測(cè)及校正信息(EUP2)以及第六解碼信號(hào)(DJY)。結(jié)果，次下組合電路146輸出包括第四誤差檢測(cè)及校正信息(EUP2)的第六解碼信號(hào)(DJY)。
第一多路復(fù)用器單元240對(duì)第三編碼信號(hào)(EK)及第五編碼信號(hào)(EKY)進(jìn)行多路復(fù)用，以輸出第一多路復(fù)用信號(hào)(EMX1)，或?qū)Φ谌獯a信號(hào)(DK)及第五解碼信號(hào)(DKY)進(jìn)行多路復(fù)用，以輸出第二多路復(fù)用信號(hào)(DMX1)。
第一多路復(fù)用信號(hào)(EMX1)可為已編碼讀出數(shù)據(jù)信號(hào)(EODAT)、已編碼狀態(tài)信息(ESTATS)及已編碼芯片信息(ECONF)之一。此外，第二多路復(fù)用信號(hào)(DMX1)可為已解碼輸入數(shù)據(jù)信號(hào)(DIDAT)、已解碼命令信號(hào)(DCOM)、已解碼寫(xiě)入地址信號(hào)(DADR1)及已解碼讀出地址信號(hào)(DADR2)之一。第二多路復(fù)用器單元250對(duì)第四編碼信號(hào)(EJ)及第六編碼信號(hào)(EJY)進(jìn)行多路復(fù)用，以輸出第三多路復(fù)用信號(hào)(EMX2)，或?qū)Φ谒慕獯a信號(hào)(DJ)及第六解碼信號(hào)(DJY)進(jìn)行多路復(fù)用，以輸出第四多路復(fù)用信號(hào)(DMX2)。
第一誤差檢查單元260檢測(cè)并校正第一及第二存儲(chǔ)信號(hào)(EY1至EYn及EYC1至EYCm)的誤差，以輸出第一誤差檢測(cè)及校正信息(EDN1)，或檢測(cè)并校正第三及第四存儲(chǔ)信號(hào)(DY1至DYn及DYC1至DYCm)的誤差，以輸出第二誤差檢測(cè)及校正信息(EDN2)。第二誤差檢查單元270檢測(cè)并校正第一及第三多路復(fù)用信號(hào)(EMX1、EMX2)的誤差，以輸出第三誤差檢測(cè)及校正信息(EUP1)，或檢測(cè)并校正第二及第四多路復(fù)用信號(hào)(DMX1、DMX2)的誤差，以輸出第四誤差檢測(cè)及校正信息(EUP2)。
誤差比較單元280比較第一與第三誤差檢測(cè)及校正信息(EDN1、EUP1)，且根據(jù)比較結(jié)果而產(chǎn)生第一誤差判定信號(hào)(ERR1)。更具體地，當(dāng)?shù)谝慌c第三誤差檢測(cè)及校正信息(EDN1、EUP1)彼此相同時(shí)，誤差比較單元280禁止第一誤差判定信號(hào)(ERR1)。其間，當(dāng)?shù)谝慌c第三誤差檢測(cè)及校正信息(EDN1、EUP1)彼此不相同時(shí)，誤差比較單元280使能第一誤差判定信號(hào)(ERR1)。同時(shí)，誤差比較單元280將第一誤差檢測(cè)及校正信息(EDN1)輸出至編碼器213、214，且將第三誤差檢測(cè)及校正信息(EUP1)輸出至編碼器143、144、147及148。
此外，誤差比較單元280比較第二與第四誤差檢測(cè)及校正信息(EDN2、EUP2)，且根據(jù)比較結(jié)果而產(chǎn)生第二誤差判定信號(hào)(ERR2)。更具體地，當(dāng)?shù)诙c第四誤差檢測(cè)及校正信息(EDN2、EUP2)彼此相同時(shí)，誤差比較單元280禁止第二誤差判定信號(hào)(ERR2)。其間，當(dāng)?shù)诙c第四誤差檢測(cè)及校正信息(EDN2、EUP2)彼此不相同時(shí)，誤差比較單元280使能第二誤差判定信號(hào)(ERR2)。同時(shí)，誤差比較單元280將第二誤差檢測(cè)及校正信息(EDN2)輸出至編碼器213、214，且將第三誤差檢測(cè)及校正信息(EUP2)輸出至編碼器143、144、147及148。如上所述，在閃存裝置101中，F(xiàn)SM檢查單元200同時(shí)執(zhí)行編碼或解碼操作以及誤差檢測(cè)及校正操作。這可降低閃存裝置101的存取時(shí)間。
如上所述，閃存裝置執(zhí)行誤差檢測(cè)及校正操作，同時(shí)用主機(jī)設(shè)備編碼或解碼傳輸及接收信號(hào)?？珊?jiǎn)化設(shè)計(jì)算法，可縮短存取時(shí)間，并且可改進(jìn)包括閃存裝置的整個(gè)系統(tǒng)的性能。
盡管已參照各種實(shí)施例而進(jìn)行了上述描述，但是應(yīng)理解，在不脫離所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，本領(lǐng)域普通技術(shù)人員可以進(jìn)行各種改變和修改。
權(quán)利要求
1.一種閃存裝置，包括有限狀態(tài)機(jī)(FSM)檢查單元，其檢測(cè)并校正輸入數(shù)據(jù)信號(hào)、命令信號(hào)、寫(xiě)入地址信號(hào)及讀出地址信號(hào)的誤差，同時(shí)解碼這些信號(hào)中的任一個(gè)，以輸出已解碼輸入數(shù)據(jù)信號(hào)、已解碼命令信號(hào)、已解碼寫(xiě)入地址信號(hào)及已解碼讀出地址信號(hào)之一；并且檢測(cè)并校正讀出數(shù)據(jù)信號(hào)、狀態(tài)信息及芯片信息的誤差，同時(shí)編碼該讀出數(shù)據(jù)信號(hào)、該狀態(tài)信息及該芯片信息之一，以輸出已編碼讀出數(shù)據(jù)信號(hào)、已編碼狀態(tài)信息及已編碼芯片信息之一；和閃存內(nèi)核，其響應(yīng)于該已解碼命令信號(hào)和該已解碼寫(xiě)入地址信號(hào)而存儲(chǔ)該已解碼輸入數(shù)據(jù)信號(hào)，響應(yīng)于該已解碼命令信號(hào)和該已解碼讀出地址信號(hào)而輸出該讀出數(shù)據(jù)信號(hào)，并響應(yīng)于控制信號(hào)而輸出該狀態(tài)信息及該芯片信息。
2.根據(jù)權(quán)利要求1的閃存裝置，進(jìn)一步包括控制邏輯單元，其響應(yīng)于控制信息信號(hào)而輸出該控制信號(hào)；和主機(jī)接口單元，其在該控制邏輯單元、該FSM檢查單元、和外部主機(jī)設(shè)備之間建立接口。
3.根據(jù)權(quán)利要求2的閃存裝置，其中該主機(jī)接口單元從該主機(jī)設(shè)備所接收的第一傳輸信號(hào)中提取該輸入數(shù)據(jù)信號(hào)、該命令信號(hào)、及該寫(xiě)入地址信號(hào)或該讀出地址信號(hào)，以將該輸入數(shù)據(jù)信號(hào)輸出到該控制邏輯單元，并將該命令信號(hào)以及該寫(xiě)入或讀出地址信號(hào)輸出到該FSM檢查單元；且從該主機(jī)設(shè)備接收的第二傳輸信號(hào)中提取該控制信息信號(hào)，以將所提取的信號(hào)輸出到該控制邏輯單元，并且該控制邏輯單元將該輸入數(shù)據(jù)信號(hào)輸出到該FSM檢查單元，且響應(yīng)于該控制信息信號(hào)而輸出該控制信號(hào)及附加控制信號(hào)。
4.根據(jù)權(quán)利要求2的閃存裝置，其中該主機(jī)接口單元將該已編碼讀出數(shù)據(jù)信號(hào)轉(zhuǎn)換為第三傳輸信號(hào)，并將該轉(zhuǎn)換結(jié)果輸出到該主機(jī)設(shè)備，并且將該已編碼狀態(tài)信息及該已編碼芯片信息轉(zhuǎn)換為第四傳輸信號(hào)，并將該轉(zhuǎn)換結(jié)果輸出到該主機(jī)設(shè)備，并且該控制邏輯單元將從該FSM檢查單元接收的該已編碼讀出數(shù)據(jù)信號(hào)輸出到該主機(jī)接口單元。
5.根據(jù)權(quán)利要求1的閃存裝置，其中該FSM檢查單元包括第一組合電路，其編碼或解碼輸入信號(hào)，且輸出第一編碼信號(hào)及第二編碼信號(hào)或第一解碼信號(hào)及第二解碼信號(hào)；寄存器電路，其響應(yīng)于時(shí)鐘信號(hào)，而存儲(chǔ)所述第一和第二編碼信號(hào)并輸出第一及第二存儲(chǔ)信號(hào)，或存儲(chǔ)所述第一和第二解碼信號(hào)并輸出第三及第四存儲(chǔ)信號(hào)；第二組合電路，其編碼或解碼所述輸入信號(hào)以輸出第三和第四編碼信號(hào)或第三和第四解碼信號(hào)，編碼所述第一和第二存儲(chǔ)信號(hào)以輸出第五和第六編碼信號(hào)，或解碼所述第三和第四存儲(chǔ)信號(hào)以輸出第五和第六解碼信號(hào)；第一多路復(fù)用器單元，其對(duì)該第三編碼信號(hào)和該第五編碼信號(hào)進(jìn)行多路復(fù)用以輸出第一多路復(fù)用信號(hào)，或?qū)υ摰谌獯a信號(hào)和該第五解碼信號(hào)進(jìn)行多路復(fù)用以輸出第二多路復(fù)用信號(hào)；第二多路復(fù)用器單元，其對(duì)該第四編碼信號(hào)和該第六編碼信號(hào)進(jìn)行多路復(fù)用以輸出第三多路復(fù)用信號(hào)，或?qū)υ摰谒慕獯a信號(hào)和該第六解碼信號(hào)進(jìn)行多路復(fù)用以輸出第四多路復(fù)用信號(hào)；第一誤差檢查單元，其檢測(cè)并校正所述第一和第二存儲(chǔ)信號(hào)的誤差，輸出第一誤差檢測(cè)及校正信息，或檢測(cè)并校正所述第三和第四存儲(chǔ)信號(hào)的誤差且輸出第二誤差檢測(cè)及校正信息；第二誤差檢查單元，其檢測(cè)并校正該第一多路復(fù)用信號(hào)和該第三多路復(fù)用信號(hào)的誤差，并輸出第三誤差檢測(cè)及校正信息，或檢測(cè)并校正該第二多路復(fù)用信號(hào)和該第四多路復(fù)用信號(hào)的誤差，并輸出第四誤差檢測(cè)及校正信息；和誤差比較單元，其比較該第一誤差檢測(cè)及校正信息與該第三誤差檢測(cè)及校正信息，且根據(jù)該比較結(jié)果產(chǎn)生第一誤差判定信號(hào)，或比較該第二誤差檢測(cè)及校正信息與該第四誤差檢測(cè)及校正信息，且根據(jù)該比較結(jié)果產(chǎn)生第二誤差判定信號(hào)。
6.根據(jù)權(quán)利要求5的閃存裝置，其中當(dāng)該第一誤差檢測(cè)及校正信息與該第三誤差檢測(cè)及校正信息彼此相同時(shí)，該誤差比較單元禁止該第一誤差判定信號(hào)，而當(dāng)該第一誤差檢測(cè)及校正信息與該第三誤差檢測(cè)及校正信息彼此不相同時(shí)，該誤差比較單元使能該第一誤差判定信號(hào)，并且同時(shí)該誤差比較單元輸出第一及第三誤差檢測(cè)及校正信息；當(dāng)該第二誤差檢測(cè)及校正信息與該第四誤差檢測(cè)及校正信息彼此相同時(shí)，該誤差比較單元禁止該第二誤差判定信號(hào)，而當(dāng)該第二誤差檢測(cè)及校正信息與該第四誤差檢測(cè)及校正信息彼此不相同時(shí)，該誤差比較單元使能該第二誤差判定信號(hào)，并且同時(shí)該誤差比較單元輸出第二及第四誤差檢測(cè)及校正信息。
7.根據(jù)權(quán)利要求6的閃存裝置，其中該輸入信號(hào)為該輸入數(shù)據(jù)信號(hào)、該命令信號(hào)、該寫(xiě)入地址信號(hào)、及該讀出地址信號(hào)之一，或該讀出數(shù)據(jù)信號(hào)、該狀態(tài)信息及該芯片信息之一，該第一多路復(fù)用信號(hào)為該已編碼讀出數(shù)據(jù)信號(hào)、該已編碼狀態(tài)信息及該已編碼芯片信息之一，并且該第二多路復(fù)用信號(hào)為該已解碼輸入數(shù)據(jù)信號(hào)、該已解碼命令信號(hào)、該已解碼寫(xiě)入地址信號(hào)及該已解碼讀出地址信號(hào)之一。
8.根據(jù)權(quán)利要求6的閃存裝置，其中該第一組合電路包含主組合電路，其編碼或解碼該輸入信號(hào)，并輸出所述第一編碼信號(hào)或第一解碼信號(hào)；及次組合電路，其編碼或解碼該輸入信號(hào)，并輸出所述第二編碼信號(hào)或第二解碼信號(hào)。
9.根據(jù)權(quán)利要求8的閃存裝置，其中該主組合電路包括第一編碼器，用于響應(yīng)于該第一誤差判定信號(hào)而編碼該第一誤差檢測(cè)及校正信息以及該第一編碼信號(hào)，并輸出該編碼結(jié)果，或響應(yīng)于該第二誤差判定信號(hào)而編碼該第二誤差檢測(cè)及校正信息以及該第一解碼信號(hào)，并輸出該編碼結(jié)果，且該次組合電路包括第二編碼器，用于響應(yīng)于該第一誤差判定信號(hào)而編碼該第一誤差檢測(cè)及校正信息以及該第二編碼信號(hào)，并輸出該編碼結(jié)果，或響應(yīng)于該第二誤差判定信號(hào)而編碼該第二誤差檢測(cè)及校正信息以及該第二解碼信號(hào)，并輸出該編碼結(jié)果。
10.根據(jù)權(quán)利要求6的閃存裝置，其中該寄存器電路包含第一寄存器單元，其包括第一寄存器，用于響應(yīng)于時(shí)鐘信號(hào)，而分別存儲(chǔ)第一編碼信號(hào)并分別輸出第一存儲(chǔ)信號(hào)、或分別存儲(chǔ)第一解碼信號(hào)并輸出第三存儲(chǔ)信號(hào)；和第二寄存器單元，其包括第二寄存器，用于響應(yīng)于時(shí)鐘信號(hào)，而分別存儲(chǔ)第二編碼信號(hào)并分別輸出第二存儲(chǔ)信號(hào)、或分別存儲(chǔ)第二解碼信號(hào)并輸出第四存儲(chǔ)信號(hào)。
11.根據(jù)權(quán)利要求6的閃存裝置，其中該第二組合電路包括上組合電路單元，其編碼或解碼該輸入信號(hào)，以輸出所述第三及第四編碼信號(hào)或所述第三及第四解碼信號(hào)；及下組合電路單元，其編碼所述第一及第二存儲(chǔ)信號(hào)以輸出第五及第六編碼信號(hào)、或編碼所述第三及第四存儲(chǔ)信號(hào)以輸出第五及第六解碼信號(hào)。
12.根據(jù)權(quán)利要求11的閃存裝置，其中該上組合電路單元包含主上組合電路，其編碼所述輸入信號(hào)以輸出該第三編碼信號(hào)、或解碼所述輸入信號(hào)以輸出該第三解碼信號(hào)；及次上組合電路，其編碼所述輸入信號(hào)以輸出該第四編碼信號(hào)、或解碼所述輸入信號(hào)以輸出該第四解碼信號(hào)。
13.根據(jù)權(quán)利要求12的閃存裝置，其中該主上組合電路包括第一編碼器，用于響應(yīng)于該第一誤差判定信號(hào)而編碼該第三誤差檢測(cè)及校正信息以及該第三編碼信號(hào)并且輸出該編碼結(jié)果，或響應(yīng)于該第二誤差判定信號(hào)而編碼該第四誤差檢測(cè)及校正信息以及該第三解碼信號(hào)并輸出該編碼結(jié)果，并且該次上組合電路包括第二編碼器，用于響應(yīng)于該第一誤差判定信號(hào)而編碼該第三誤差檢測(cè)及校正信息以及該第四編碼信號(hào)并輸出該編碼結(jié)果，或響應(yīng)于該第二誤差判定信號(hào)而編碼該第四誤差檢測(cè)及校正信息以及該第四解碼信號(hào)并輸出該編碼結(jié)果。
14.根據(jù)權(quán)利要求11的閃存裝置，其中該下組合電路單元包含主下組合電路，其編碼所述第一存儲(chǔ)信號(hào)以輸出該第五編碼信號(hào)、或解碼所述第三存儲(chǔ)信號(hào)以輸出該第五解碼信號(hào)；及次下組合電路，其編碼所述第二存儲(chǔ)信號(hào)以輸出該第六編碼信號(hào)、或解碼所述第四存儲(chǔ)信號(hào)以輸出該第六解碼信號(hào)。
15.根據(jù)權(quán)利要求14的閃存裝置，其中該主下組合電路包括第一編碼器，用于響應(yīng)于該第一誤差判定信號(hào)而編碼該第三誤差檢測(cè)及校正信息以及該第五編碼信號(hào)并輸出該編碼結(jié)果，或響應(yīng)于該第二誤差判定信號(hào)而編碼該第四誤差檢測(cè)及校正信息以及該第五解碼信號(hào)并輸出該編碼結(jié)果，并且該次下組合電路包括第二編碼器，用于響應(yīng)于該第一誤差判定信號(hào)而編碼該第三誤差檢測(cè)及校正信息以及該第六編碼信號(hào)并輸出該編碼結(jié)果，或響應(yīng)于該第二誤差判定信號(hào)而編碼該第四誤差檢測(cè)及校正信息以及該第六解碼信號(hào)并輸出該編碼結(jié)果。
全文摘要
本發(fā)明提供一種具有降低存取時(shí)間的閃存裝置。該閃存裝置執(zhí)行誤差檢測(cè)及校正操作，同時(shí)用主機(jī)設(shè)備編碼或解碼傳輸及接收信號(hào)。該閃存裝置利用簡(jiǎn)化的設(shè)計(jì)算法并降低存取時(shí)間。
文檔編號(hào)G11C7/00GK1848296SQ20051013752
公開(kāi)日2006年10月18日 申請(qǐng)日期2005年12月29日 優(yōu)先權(quán)日2005年4月11日
發(fā)明者劉炳晟 申請(qǐng)人:海力士半導(dǎo)體有限公司