專利名稱：具有快速列存取的隨機存取存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有快速列存取的隨機存取存儲器。
背景技術(shù)：
本領(lǐng)域公知的一種存儲器是動態(tài)隨機存取存儲器(DRAM)。一種DRAM是偽靜態(tài)隨機存取存儲器(PSRAM)。PSRAM是一種具有靜態(tài)隨機存取存儲器(SRAM)接口用于無線應(yīng)用的低功率DRAM。通常，DRAM包括至少一個存儲單元陣列。存儲單元陣列中的存儲單元以行或列布置，行沿x方向延伸，列沿y方向延伸。導(dǎo)電字線沿x方向跨接存儲單元陣列延伸，導(dǎo)電位線沿y方向跨接存儲單元陣列延伸。存儲單元位于字線和位線的各個交點。使用行地址和列地址存取存儲單元。
DRAM使用主時鐘信號和數(shù)據(jù)選通信號(DQS)，用于定址存儲單元陣列并用于執(zhí)行存儲器內(nèi)部的命令。時鐘信號用作定時諸如讀和寫操作的命令的基準(zhǔn)，包括地址和控制信號。DQS信號用作把輸入數(shù)據(jù)鎖存進(jìn)存儲器并把數(shù)據(jù)輸出到外部設(shè)備的基準(zhǔn)。
列地址選通(CAS)信號用于鎖存選定的存儲單元的列地址(CADD)并在讀或?qū)懖僮髌陂g啟動列存取。通常，在CAS信號的上升沿鎖存列地址并傳送以解碼。因此，浪費了所有地址準(zhǔn)備時間(即，CAS信號上升之前地址為有效的時間)。在鎖存列地址和對列地址解碼之前，起列路徑的時鐘的作用的CAS信號，不能啟動列存取。在鎖存列地址并對其解碼之前啟動列存取會導(dǎo)致若干問題，例如不正確的列元件的激活，這又會導(dǎo)致讀取不正確的數(shù)據(jù)。為了防止讀取不正確的數(shù)據(jù)，通常延遲列路徑中的CAS信號直至地址被鎖存并被解碼并在列中執(zhí)行了必要的邏輯切換。延遲列路徑中的CAS信號減慢了對存儲器的讀和寫存取。

發(fā)明內(nèi)容
本發(fā)明的一個實施例提供了一種存儲器。存儲器包括列解碼器和電路。電路構(gòu)造為接收列地址選通信號、列有效信號和列地址信號。電路構(gòu)造為如果列地址選通信號和列有效信號處于第一邏輯電平，則向列解碼器傳送列地址信號，并且如果列地址選通信號和列有效信號其中之一處于不同于第一邏輯電平的第二邏輯電平，則鎖存列地址信號并向列解碼器傳送鎖存的列地址信號。


參照以下附圖能更好地理解本發(fā)明的實施例。附圖中元件不一定相對彼此按比例繪制。相同的參考數(shù)字指示相應(yīng)的類似部件。
圖1是說明根據(jù)本發(fā)明的隨機存取存儲器的一個實施例的方框圖。
圖2是說明存儲單元的一個實施例的圖。
圖3是說明用于鎖存列地址的隨機存取存儲器的一部分的一個實施例的示例圖。
圖4是說明用于鎖存隨機存取存儲器中的列地址的多個信號的定時的一個實施例的時序圖。
具體實施例方式
圖1是說明隨機存取存儲器10的一個實施例的方框圖。在一個實施例中，隨機存取存儲器10是偽靜態(tài)隨機存取存儲器(PSRAM)。PSRAM 10包括存儲控制器20和至少一個存儲體30。存儲體30包括存儲單元陣列32、行解碼器40、列解碼器44、讀出放大器42和數(shù)據(jù)輸入/輸出電路46。存儲控制器20以電方式連接至存儲體30，如22所示。
PSRAM 10包括構(gòu)造為接收來自存儲控制器20的列地址并向列解碼器44傳送列地址以解碼的電路。列地址被解碼，電路接收列地址選通(CAS)信號。響應(yīng)CAS信號，列地址被鎖存，并從存儲單元陣列32特定列地址處讀出或向其寫入數(shù)據(jù)。由于列地址在CAS信號到達(dá)之前被解碼，所以CAS信號不會在列路徑中被延遲。響應(yīng)CAS信號的上升沿列有效信號轉(zhuǎn)換為邏輯高，并在讀取或?qū)懭氩僮鹘Y(jié)束后轉(zhuǎn)換為邏輯低。直到CAS信號處于邏輯低并且列有效信號處于邏輯低時，電路才向列解碼器44傳送來自存儲控制器20的下一列地址。
稱為行選擇線的導(dǎo)電字線34沿x方向跨接存儲單元陣列32延伸。稱為列選擇線的導(dǎo)電位線36定沿y方向跨接存儲單元陣列32延伸。存儲單元38位于字線34和位線36的各個交點處。各字線34以電方式連接至行解碼器40，各位線36以電方式連接至讀出放大器42。讀出放大器42通過導(dǎo)電列解碼器線45以電方式連接至列解碼器44，并經(jīng)數(shù)據(jù)線47連接至數(shù)據(jù)輸入/輸出電路46。
數(shù)據(jù)輸入/輸出電路46包括多個鎖存器和在存儲體30和外部設(shè)備之間傳輸數(shù)據(jù)的數(shù)據(jù)輸入/輸出(I/O)焊盤或引腳(DQs)。要寫入存儲體30的數(shù)據(jù)作為DQs上的來自外部設(shè)備的電壓呈現(xiàn)。電壓被轉(zhuǎn)化為適當(dāng)?shù)男盘柌⒋鎯υ谶x定的存儲單元38中。從存儲體30讀取的數(shù)據(jù)由存儲體30在DQs上呈現(xiàn)，供外部設(shè)備檢索。一旦存取完成并啟動了輸出，從選定存儲單元38讀取的數(shù)據(jù)出現(xiàn)在DQs。在其它時候，DQs處于高阻抗?fàn)顟B(tài)。
存儲控制器20控制從存儲體30讀取并向其寫入數(shù)據(jù)。在讀操作期間，存儲控制器20向行解碼器40傳送一個或多個選定的存儲單元38的行地址。行解碼器40激活選定的字線34。當(dāng)選定的字線34被激活時，存儲在連接至選定字線34的各存儲單元38中的值被傳送到相應(yīng)的位線36。以電方式連接到相應(yīng)的位線36的讀出放大器42讀取各存儲單元38的值。存儲控制器20向列解碼器44傳送一個或多個選定存儲單元38的列地址。列解碼器44選擇哪些讀出放大器42向數(shù)據(jù)輸入/輸出電路46傳送由外部設(shè)備檢索的數(shù)據(jù)。
在寫操作期間，要存儲在陣列32中的數(shù)據(jù)由外部設(shè)備置于數(shù)據(jù)輸入/輸出電路46中。存儲控制器20向行解碼器40傳送要存儲數(shù)據(jù)的一個或多個選定存儲單元38的行地址。行解碼器40激活選定的字線34。存儲控制器20向列解碼器44傳送要存儲數(shù)據(jù)的一個或多個選定存儲單元38的列地址。列解碼器44選擇哪些讀出放大器42傳送輸入/輸出電路46中的數(shù)據(jù)。讀出放大器42經(jīng)位線36向選定的一個或多個存儲單元38寫入數(shù)據(jù)。
圖2是說明存儲單元陣列32中的一個存儲單元38的一個實施例的圖。存儲單元38包括晶體管48和電容50。晶體管48的柵級以電方式連接至字線34。晶體管48的漏-源路徑以電方式連接至位線36和電容50。電容50被充電以表示邏輯0或邏輯1。在讀操作期間，激活字線34從而開啟晶體管48，相應(yīng)的讀出放大器42經(jīng)位線36和晶體管48讀取存儲在電容50上的值。在寫操作期間，激活字線34從而開啟晶體管48，相應(yīng)的讀出放大器42經(jīng)位線36和晶體管48寫入存儲在電容50上的值。
對存儲單元38的讀操作是破壞性的讀操作。在每次讀操作之后，用剛讀取的值對電容器50再充電。而且，即使沒有讀操作，電容器50上的電荷隨時間而放電。為了保持存儲值，通過讀取或?qū)懭氪鎯卧?8來周期性刷新存儲單元38。存儲單元陣列32中的所有存儲單元38被周期性刷新以保持它們的值。
在一個實施例中，隨機存取存儲器10是雙倍數(shù)據(jù)速率同步動態(tài)隨機存取存儲器(DDR SDRAM)。在DDR SDRAM中，讀和寫操作與系統(tǒng)時鐘是同步的。系統(tǒng)時鐘由包括DDR SDRAM的主機系統(tǒng)提供。DDR SDRAM根據(jù)差分時鐘、CK和bCK操作。CK上升和bCK下降的相交稱為CK的正沿。在CK的正沿記錄諸如讀和寫操作的命令，包括地址和控制信號。在系統(tǒng)時鐘的上升和下降沿均執(zhí)行操作。
DDR SDRAM采用雙倍數(shù)據(jù)速率結(jié)構(gòu)來實現(xiàn)高速操作。雙倍數(shù)據(jù)速率結(jié)構(gòu)實質(zhì)上是具有設(shè)計為在DQs處每一時鐘周期傳輸兩個數(shù)據(jù)字的接口的2n預(yù)取結(jié)構(gòu)。對DDR SDRAM的單個讀或?qū)懘嫒∮行У匕趦?nèi)部存儲陣列單個2n位寬的一個時鐘周期的數(shù)據(jù)傳送和在DQs兩個相應(yīng)的n位寬的二分之一時鐘周期的數(shù)據(jù)傳送。
對DDR SDRAM的讀和寫存取是猝發(fā)式的。在選定位置處開始存取并按編程的次序持續(xù)一定編程數(shù)目的位置。存取從記錄激活命令開始，接著為讀或?qū)懨?。與激活命令一致的記錄的地址位用于選擇要存取的存儲體和行。與讀或?qū)懨钜恢碌挠涗浀牡刂肺挥糜谶x擇猝發(fā)存取的存儲體和開始的列位置。
在前面描述中的DDR SDRAM稱為DDR SDRAM的第一代的DDR-I SDRAM。DDR SDRAM的下一代DDR-II SDRAM除了傳輸速度加倍之外，與DDR-I SDRAM具有相同的特征。DDR-II SDRAM結(jié)構(gòu)實質(zhì)上是具有設(shè)計為在DQs處每一時鐘周期傳輸四個數(shù)據(jù)字的接口的4n預(yù)取結(jié)構(gòu)。對DDR-II SDRAM的單個讀或?qū)懘嫒∮行У匕趦?nèi)部存儲陣列單個4n位寬的一個時鐘周期的數(shù)據(jù)傳送和在DQs四個相應(yīng)的n位寬的四分之一時鐘周期的數(shù)據(jù)傳送。在一個實施例中，隨機存取存儲器10是DDR-II SDRAM。
在另一個實施例中，隨機存取存儲器10是PSRAM。PSRAM的一種類型是適用于無線應(yīng)用的手機用(Cellular)RAM。手機用RAM是靜態(tài)隨機存取存儲器(SRAM)的插入式替換物，并相對于六個晶體管SRAM單元其基于單個晶體管DRAM單元。
圖3是說明用于鎖存列地址的隨機存取存儲器10的一部分100的一個實施例的圖。在一個實施例中，部分100是列解碼器44的部件。部分100包括或非門106，倒相器110、124和126，和倒相三態(tài)緩沖器114和120?；蚍情T106的第一輸入接收CAS信號路徑102上的CAS信號，或非門106的第二輸入接收COL_ACT信號路徑104上的列有效(COL_ACT)信號?；蚍情T106的輸出以電方式連接到倒相器110的輸入，經(jīng)bCLOCK信號路徑108連接到倒相三態(tài)緩沖器120的低態(tài)有效允許輸入、倒相三態(tài)緩沖器114的高態(tài)有效允許輸入。
倒相器110的輸出經(jīng)CLOCK信號路徑118以電方式連接到倒相三態(tài)緩沖器120的高態(tài)有效允許輸入和倒相三態(tài)緩沖器114的低態(tài)有效允許輸入。倒相三態(tài)緩沖器114的輸入接收CADD信號路徑112上的列地址(CADD)信號。倒相三態(tài)緩沖器114的輸出以電方式連接到倒相器124的輸入，經(jīng)信號路徑116連接到倒相器126的輸入并連接到倒相三態(tài)緩沖器120的輸出。倒相器124的輸出經(jīng)信號路徑122以電方式連接到倒相三態(tài)緩沖器120的輸入。倒相器126的輸出提供CADD_LAT信號路徑128上的列地址鎖存(CADD_LAT)信號。
當(dāng)邏輯低CAS信號在CAS信號路徑102上并且邏輯低COL_ACT信號在COL_ACT信號路徑104上時，或非門106輸出bCLOCK信號路徑108上的邏輯高bCLOCK信號。當(dāng)邏輯高CAS信號在CAS信號路徑102上或邏輯高COL_ACT信號在COL_ACT信號路徑104上時，或非門106輸出bCLOCK信號路徑108上的邏輯低bCLOCK信號。倒相器110將bCLOCK信號倒相以提供CLOCK信號路徑118上的CLOCK信號。
當(dāng)邏輯高bCLOCK信號在bCLOCK信號路徑108上并且邏輯低CLOCK信號在CLOCK信號路徑118上時，啟用倒相三態(tài)緩沖器114，將CADD信號路徑112上的CADD信號倒相并將其傳送到信號路徑116。當(dāng)邏輯低bCLOCK信號在bCLOCK信號路徑108上并且邏輯高CLOCK信號在CLOCK信號路徑118上時，禁用倒相三態(tài)緩沖器114且其輸出為高阻抗。
當(dāng)邏輯高CLOCK信號在CLOCK信號路徑118上并且邏輯低bCLOCK信號在bCLOCK信號路徑108上時，啟用倒相三態(tài)緩沖器120，將信號路徑112上的信號倒相，并將其傳送到信號路徑116。當(dāng)CLOCK信號路徑118上的CLOCK信號處于邏輯低并且bCLOCK信號路徑108上的bCLOCK信號處于邏輯高時，禁用倒相三態(tài)緩沖器120且其輸出為高阻抗。
倒相器124將信號路徑116上的信號倒相，以便在信號路徑122上提供信號。當(dāng)啟用倒相三態(tài)緩沖器120時，倒相器124和倒相三態(tài)緩沖器120鎖存信號路徑116上的信號。倒相器126將信號路徑116上的信號倒相，以便在CADD_LAT信號路徑128上提供CADD_LAT信號。
在操作中，當(dāng)來自存儲控制器20的邏輯低CAS信號在CAS信號路徑102上并且邏輯低COL_ACT信號在COL_ACT信號路徑104上時，或非門106的輸出提供bCLOCK信號路徑108上的邏輯高bCLOCK信號。倒相器110將邏輯高bCLOCK信號倒相，以便在CLOCK信號路徑118上提供邏輯低CLOCK信號。當(dāng)bCLOCK信號處于邏輯高并且CLOCK信號處于邏輯低時，啟用倒相三態(tài)緩沖器114并禁用倒相三態(tài)緩沖器120。倒相三態(tài)緩沖器114將CADD信號倒相并將其傳送到信號路徑116。信號路徑116上倒相的CADD信號還被倒相器126倒相，以便提供CADD LAT信號路徑128上的CADD_LAT信號。將CADD_LAT信號傳送到解碼列地址并切換列邏輯開關(guān)的列解碼器44，，以選定列地址指定的列。
存儲控制器20然后將CAS信號路徑102上的CAS信號轉(zhuǎn)換為邏輯高。響應(yīng)CAS信號轉(zhuǎn)換成邏輯高，COL_ACT信號路徑104上的COL_ACT信號也被轉(zhuǎn)換為邏輯高。響應(yīng)CAS信號轉(zhuǎn)換成邏輯高，或非門106的輸出將bCLOCK信號路徑108上的bCLOCK信號轉(zhuǎn)換為邏輯低。倒相器110將邏輯低bCLOCK信號倒相，從而將CLOCK信號路徑118上的CLOCK信號轉(zhuǎn)換為邏輯高。
當(dāng)CLOCK信號處于邏輯高并且bCLOCK信號處于邏輯低時，禁用倒相三態(tài)緩沖器114并啟用倒相三態(tài)緩沖器120。倒相器124和倒相三態(tài)緩沖器120鎖存信號路徑116上的倒相CADD信號。倒相器126將倒相的CADD信號倒相，從而提供CADD_LAT信號路徑128上的CADD_LAT信號。
COL_ACT信號保持邏輯高直至讀或?qū)懖僮鹘Y(jié)束。COL_ACT信號防止CADD信號路徑112上的下一CADD信號進(jìn)入鎖存器。因此，在前面的讀或?qū)懖僮鹘Y(jié)束之前不能開始解碼下一CADD信號。當(dāng)當(dāng)前讀或?qū)懖僮鹘Y(jié)束時，COL_ACT信號轉(zhuǎn)換為邏輯低。當(dāng)CAS信號也處于邏輯低時，則啟用倒相三態(tài)緩沖器114并禁用倒相三態(tài)緩沖器120。由倒相三態(tài)緩沖器114將下一CADD信號倒相并將其傳送至信號路徑116，從而開始下一讀或?qū)懖僮鳌?br> 圖4是說明用于隨機存取存儲器10的一部分100的多個信號的定時的一個實施例的時序圖200。時序圖200包括CAS信號路徑102上的CAS信號202、COL_ACT信號路徑104上的COL_ACT信號204、CADD信號路徑112上的CADD信號206、CADD_LAT信號路徑128上的CADD_LAT信號208和列地址解碼(CADD_DEC)信號210。
當(dāng)CAS信號處于邏輯低并且COL_ACT信號204處于邏輯低時，在216處接收CADD信號206，并由倒相三態(tài)緩沖器114和倒相器126傳送并對其倒相，從而在218處提供CADD_LAT信號208。列解碼器44對CADD_LAT信號208解碼，以便在220處提供CADD_DEC信號210?；诹械刂愤x擇定址的列。響應(yīng)CAS信號202的上升沿212，COL_ACT信號204在214處轉(zhuǎn)換為邏輯高。而且響應(yīng)CAS信號202的上升沿212，在存儲單元陣列32定址的列讀取或?qū)懭霐?shù)據(jù)。
COL_ACT信號204保持邏輯高直至讀或?qū)懖僮鹘Y(jié)束。COL_ACT信號204的下降沿222指示讀或?qū)懖僮鹘Y(jié)束。響應(yīng)COL_ACT信號204的下降沿222，啟用倒相三態(tài)緩沖器114并禁用倒相三態(tài)緩沖器120。倒相三態(tài)緩沖器114和倒相器126將CADD信號206倒相并將其傳送，以提供CADD_LAT信號208(如在224處所示的)，從而開始下一讀或?qū)懖僮鳌?br> 本發(fā)明的實施例具有利用CADD信號準(zhǔn)備時間在存儲控制器20提供CAS信號之前開始列地址解碼，從而防止在解碼CADD信號時必須延遲列路徑中的CAS信號的優(yōu)點。由于不延遲CAS信號，對隨機存取存儲器10的列存取更快，使讀或?qū)憰r間更快。
權(quán)利要求
1.一種存儲器，包括-列解碼器；和-電路，構(gòu)造為--接收列地址選通信號、列有效信號和列地址信號；--如果所述列地址選通信號和所述列有效信號處于第一邏輯電平，則傳送所述列地址信號至列解碼器；和--如果所述列地址選通信號和所述列有效信號處于不同于第一邏輯電平的第二邏輯電平，則鎖存所述列地址信號并傳送鎖存的列地址信號至列解碼器。
2.如權(quán)利要求1所述的存儲器，還包括連接到所述列解碼器的存儲單元陣列。
3.如權(quán)利要求2所述的存儲器，其中所述存儲單元包括動態(tài)隨機存取存儲單元。
4.如權(quán)利要求1所述的存儲器，其中所述第一邏輯電平包括邏輯低電平，第二邏輯電平包括邏輯高電平。
5.如權(quán)利要求1所述的存儲器，還包括構(gòu)造以提供列地址信號的存儲控制器。
6.一種隨機存取存儲器，包括鎖存電路，構(gòu)造為接收列地址選通信號、列有效信號和列地址信號，鎖存電路包括-第一三態(tài)緩沖器，構(gòu)造為響應(yīng)所述列地址選通信號的第一邏輯電平和所述列有效信號的第一邏輯電平，傳送列地址信號；和-第二三態(tài)緩沖器，構(gòu)造為響應(yīng)所述列地址選通信號的第二邏輯電平，鎖存列地址信號；和-列解碼器，連接到鎖存電路，列解碼器構(gòu)造為對從第一三態(tài)緩沖器傳送來的所述列地址信號解碼。
7.如權(quán)利要求6所述的隨機存取存儲器，其中所述列解碼器構(gòu)造為在所述列地址選通信號從第一邏輯電平轉(zhuǎn)換為第二邏輯電平之前對從第一三態(tài)緩沖器傳送來的所述列地址信號解碼。
8.如權(quán)利要求6所述的隨機存取存儲器，還包括連接到所述解碼電路的存儲單元陣列。
9.如權(quán)利要求8所述的隨機存取存儲器，還包括連接到所述鎖存電路的存儲控制器，存儲控制器構(gòu)造為提供列所述地址選通信號和所述列地址信號。
10.如權(quán)利要求9所述的隨機存取存儲器，其中存儲控制器、鎖存電路、解碼器和存儲單元陣列構(gòu)造為提供動態(tài)隨機存取存儲器。
11.如權(quán)利要求9所述的隨機存取存儲器，其中存儲控制器、鎖存電路、解碼器和存儲單元陣列構(gòu)造為提供偽靜態(tài)隨機存取存儲器。
12.如權(quán)利要求9所述的隨機存取存儲器，其中存儲控制器、鎖存電路、解碼器和存儲單元陣列構(gòu)造為提供手機用隨機存取存儲器。
13.如權(quán)利要求9所述的隨機存取存儲器，其中存儲控制器、鎖存電路、解碼器和存儲單元陣列構(gòu)造為提供同步動態(tài)隨機存取存儲器。
14.如權(quán)利要求9所述的隨機存取存儲器，其中存儲控制器、鎖存電路、解碼器和存儲單元陣列構(gòu)造為提供雙倍數(shù)據(jù)速率動態(tài)隨機存取存儲器。
15.一種隨機存取存儲器，包括-用于接收列地址選通信號的裝置；-用于接收列有效信號的裝置；-如果所述列地址選通信號和所述列有效信號處于第一邏輯電平，用于傳送列地址信號至列解碼器的裝置；和-如果所述列地址選通信號和所述列有效信號其中之一處于不同于第一邏輯電平的第二邏輯電平，用于鎖存所述列地址信號并傳送鎖存的列地址信號至列解碼器的裝置。
16.一種用于對隨機存取存儲器中的列地址信號解碼的方法，所述方法包括-接收列地址選通信號；-接收列有效信號；-接收列地址信號；-如果所述列地址選通信號和所述列有效信號處于第一邏輯電平，則傳送所述列地址信號至列解碼器；和-如果所述列地址選通信號和所述列有效信號其中之一處于不同于第一邏輯電平的第二邏輯電平，則鎖存所述列地址信號并傳送鎖存的列地址信號至列解碼器。
17.如權(quán)利要求16所述的方法，還包括-響應(yīng)所述列地址選通信號轉(zhuǎn)換為第二邏輯電平，將所述列有效信號轉(zhuǎn)換為第二邏輯電平；和-響應(yīng)結(jié)束的讀操作和結(jié)束的寫操作其中之一，將所述列有效信號轉(zhuǎn)換為第一邏輯電平。
18.一種用于執(zhí)行對隨機存取存儲器的讀和寫操作其中之一的方法，所述方法包括-接收來自存儲控制器的列地址信號；-傳送所述列地址信號至列解碼器；-對所述列地址信號解碼；-接收來自存儲控制器的列地址選通信號；-響應(yīng)所述列地址選通信號鎖存所述列地址信號；-響應(yīng)所述列地址選通信號，從存儲單元陣列列地址處讀取數(shù)據(jù)或向其寫入數(shù)據(jù)其中之一，不用延遲列地址選通信號。
19.如權(quán)利要求18所述的方法，還包括-響應(yīng)所述列地址選通信號，提供處于第一邏輯電平的列有效信號；和-保持鎖存所述列地址信號直至所述列有效信號轉(zhuǎn)換為不同于第一邏輯電平的第二邏輯電平，-其中響應(yīng)結(jié)束的讀操作和結(jié)束的寫操作其中之一，所述列有效信號轉(zhuǎn)換為第二邏輯電平。
20.如權(quán)利要求18所述的方法，其中對所述列地址信號解碼包括基于所述列地址信號切換邏輯開關(guān)，從而選擇存儲單元陣列中的列。
全文摘要
存儲器包括列解碼器和電路。電路構(gòu)造為接收列地址選通信號、列有效信號和列地址信號。電路構(gòu)造為如果列地址選通信號和列有效信號處于第一邏輯電平，則傳送列地址信號至列解碼器，并且如果列地址選通信號和列有效信號其中之一處于不同于第一邏輯電平的第二邏輯電平，則鎖存列地址信號并傳送鎖存的列地址信號至列解碼器。
文檔編號G11C8/10GK1825474SQ20051013806
公開日2006年8月30日 申請日期2005年11月19日 優(yōu)先權(quán)日2004年11月19日
發(fā)明者M·弗里伯恩 申請人:因芬尼昂技術(shù)股份公司